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KR100502547B1 - 메모리 시스템, 데이터 처리 방법 및 데이터 변환 방법 - Google Patents

메모리 시스템, 데이터 처리 방법 및 데이터 변환 방법 Download PDF

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KR100502547B1
KR100502547B1 KR10-2002-0000182A KR20020000182A KR100502547B1 KR 100502547 B1 KR100502547 B1 KR 100502547B1 KR 20020000182 A KR20020000182 A KR 20020000182A KR 100502547 B1 KR100502547 B1 KR 100502547B1
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

단일 셀 또는 이중 셀 어레이 포맷으로 각각 데이터를 저장하기 위하여 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환될 수 있는 DRAM 어레이가 제공된다. 바람직하게, DRAM 어레이는 하나의 동작 모드 동안에 단일 셀 어레이 포맷으로 동작되며, DRAM 어레이는 다른 동작 모드 동안에 이중 셀 어레이 포맷으로 동작된다. 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환하며, 그 역으로 교환하기 위하여 스위칭 회로가 포함된다. 단일 셀로부터 이중 셀 어레이 포맷으로 DRAM 내에 저장된 데이터를 변환하며, 그 역으로도 변환하는 방법 또한 제공된다.

Description

메모리 시스템, 데이터 처리 방법 및 데이터 변환 방법{DRAM ARRAY INTERCHANGEABLE BETWEEN SINGLE-CELL AND TWIN-CELL ARRAY OPERATION}
본 발명은 집적 회로(IC) 설계 분야에 관한 것이다. 구체적으로, 본 발명은 단일 셀(single-cell)과 이중 셀(twin-cell) 어레이 동작 사이에 상호 교환할 수 있는 동적 랜덤 액세스 메모리(DRAM) 어레이에 관한 것이다.
이중 포트 SRAM 칩 내의 각각의 메모리 셀은 버퍼(buffer) 또는 플립플롭(flip-flop)이며, 칩으로의 전력이 유지되는 한 데이터는 유지된다. SRAM은 TTL, ECL 또는 I2L과 같은 바이폴라 기술(a bipolar technology) 또는 NMOS 또는 CMOS와 같은 MOS 기술로 구현된다. 바이폴라 SRAM은 10 내지 100nsec의 액세스 시간을 가지는, 비교적 고속이다. 전력 소모 또한, 전형적으로 0.1 내지 1.0㎽/bit로 높다. 이와 대조적으로, MOS RAM 액세스 시간은 전형적으로 100nsec이며, 전력 소모는 25㎼/bit이다. 높은 회로 밀도, 낮은 전력 소모 및 적절한 액세스 시간의 결합은 RAM의 제조에 있어서 MOS 기술을 주요한 기술로 만들었다. 따라서, 고속의 버퍼를 가지는 이중 포트 SRAM이 마이크로프로세서, 통신 네트워크, 팩시밀리 머신, 모뎀 등과 같은 고속 및 고성능을 요구하는 디바이스 및 장치에 널리 이용된다.
SRAM의 메모리 셀은 단일 집적 회로(IC) 칩 상에 비교적 넓은 표면적을 차지하므로, IC 칩 상의 메모리 셀의 수를 증가시키고, 즉 밀도를 높게 하고, 칩을 보다 작게 하기 위한 노력에서, IC 설계 엔지니어는 동적 RAM(DRAM) 칩이 고속, 고성능 디바이스 및 장치에 적당하도록 향상시키는 데에 집중하였다. 현재, 고밀도 및 컴팩트함(compactness)을 획득하는 궁극적인 것은 각각의 메모리 셀이 전하를 저장하는 하나의 캐패시터 및 이를 감지 증폭기 회로로 게이트(gate)하는 하나의 트랜지스터를 이용하는 단일 셀 어레이 포맷 내에 데이터를 저장할 수 있는 DRAM 칩이다.
그럼에도 불구하고, 단일 셀 저장 구성은 데이터를 이중 셀 어레이 포맷으로 저장할 수 있는 DRAM 칩과 비교할 때, 동작 전압 및 소비 전력이 낮지 않으며, 데이터를 오랫 동안 유지하지 않아, 고속 고성능 애플리케이션에 적합하지 않다. 따라서, 데이터를 단일 셀 및 이중 셀 어레이 포맷 모두로 저장할 수 있는 DRAM 어레이를 제공하는 데에 생각이 미치게 되는데, 여기서 DRAM 어레이는 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환 가능하다.
본 발명의 한 측면은 단일 셀 및 이중 셀 어레이 포맷 모두로 데이터를 저장할 수 있는 DRAM 어레이를 제공하는 것인데, DRAM 어레이는 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환 가능하다.
본 발명의 다른 측면은 단일 셀 및 이중 셀 포맷 모두로 데이터를 저장할 수 있는 DRAM 어레이를 제공하는 것인데, 데이터가 이중 셀 어레이 포맷으로 저장되는 경우에 DRAM 어레이의 동작 전압은 감소된다.
또한, 본 발명의 다른 측면은 데이터를 단일 셀 및 이중 셀 어레이 포맷 모두로 저장할 수 있는 DRAM 어레이를 제공하는 것인데, DRAM 어레이가 단일 셀 어레이로서 동작되는 경우와 비교하여 DRAM 어레이가 이중 셀 어레이로서 동작되는 경우에 DRAM 어레이의 리플레쉬 주기(refresh period)가 연장된다.
또한, 본 발명의 다른 측면은 데이터를 단일 셀 및 이중 셀 어레이 포맷 모두로 저장할 수 있는 DRAM 어레이를 제공하는 것인데, 데이터는 단일 셀 어레이 포맷으로부터 이중 셀 어레이 포맷으로 변환될 수 있으며, 그 역 또한 가능하다.
또한, 본 발명의 다른 측면은 적어도 2개의 어레이를 가지는 DRAM 메모리 시스템을 제공하는 것인데, 하나의 어레이는 데이터를 단일 셀 어레이 포맷으로 저장하고, 다른 어레이는 데이터를 이중 셀 어레이 포맷으로 저장하며, 하나의 어레이 내에 단일 셀 어레이 포맷으로 저장된 데이터는 다른 어레이 내에 저장된 이중 셀 어레이 포맷으로 변환될 수 있으며, 그 역 또한 가능하다.
마지막으로, 본 발명의 다른 측면은 단일 셀 및 이중 셀 어레이 포맷 모두로 데이터를 저장할 수 있는 DRAM 어레이를 제공하는 것인데, 하나의 연산 모드, 예를 들면 활성 모드 동안에 DRAM 어레이는 단일 셀 어레이로서 동작되며, 다른 동작 모드, 예를 들면 저전력 모드 동안에 DRAM 어레이는 이중 셀 어레이로서 동작된다.
따라서, 본 발명의 한 실시예에서 단일 셀 또는 이중 셀 어레이 포맷으로 각각 데이터를 저장하기 위하여 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환될 수 있는 DRAM 어레이가 제공된다. 바람직하게, 하나의 동작 모드 동안에 DRAM 어레이는 단일 셀 어레이 포맷으로 동작되며, 다른 동작 모드 동안에 DRAM 어레이는 이중 셀 어레이 포맷으로 동작된다. 단일 셀과 이중 셀 어레이 동작 사이의 상호 교환 및 그 역으로의 교환을 위하여 스위칭 회로가 포함된다.
DRAM 어레이 내에 저장된 데이터를 단일 셀로부터 이중 셀 어레이 포맷으로 변환하고, 그 역으로 변환하는 방법 또한 제공된다. 데이터를 단일 셀 어레이 포맷으로부터 이중 셀 어레이 포맷으로 변환하는 방법은 데이터 어레이를 횡단하는 제 1 워드라인(wordline)을 활성화하는 단계와, 감지 증폭기의 제 1 세트로의 제 1 워드라인에 결합된 데이터 어레이의 셀의 제 1 그룹 내에 저장된 데이터를 판독하는 단계와, 감지 증폭기의 홀수의 제 1 세트에 결합된 데이터를 감지 증폭기의 제 2 세트에 전송하는 단계와, 감지 증폭기의 제 2 세트로부터 데이터 어레이의 셀의 제 2 그룹 내에 데이터를 기록하기 위하여 데이터 어레이를 횡단하는 제 2 워드라인을 활성화하는 단계와, 홀수의 감지 증폭기의 제 1 세트에 결합된 데이터를 감지 증폭기의 제 2 세트에 전송하는 단계와, 감지 증폭기의 제 2 세트로부터의 데이터를 데이터 어레이의 셀의 제 3 그룹 내에 기록하기 위하여 데이터 어레이를 횡단하는 제 3 워드라인을 활성화하는 단계를 포함한다.
이중 셀 어레이 포맷으로부터 단일 셀 어레이 포맷으로 데이터를 변환하는 방법은 데이터 어레이를 횡단하는 제 1 워드라인을 활성화하는 단계와, 감지 증폭기의 제 1 세트로의 제 1 워드라인에 결합된 데이터 어레이의 셀의 제 1 그룹 내에 저장된 데이터를 판독하는 단계와, 감지 증폭기의 제 1 세트로부터 감지 증폭기의 제 2 세트의 홀수의 감지 증폭기로 데이터를 전송하는 단계와, 데이터 어레이를 횡단하는 제 2 워드라인을 활성화하는 단계와, 감지 증폭기의 제 1 세트로의 제 2 워드라인에 결합된 데이터 어레이의 셀의 제 2 그룹 내에 저장된 데이터를 판독하는 단계와, 감지 증폭기의 제 1 세트로부터 감지 증폭기의 제 2 세트의 짝수의 감지 증폭기로 데이터를 전송하는 단계와, 데이터 어레이를 횡단하는 제 3 워드라인을 활성화하는 단계와, 감지 증폭기의 제 2 세트로부터 제 3 워드라인에 결합된 데이터 어레이의 셀의 제 3 그룹 내에 데이터를 전송하는 단계를 포함한다.
본 발명은 단일 셀 또는 이중 셀 어레이 포맷으로 각각 데이터를 저장하기 위하여 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환될 수 있는 DRAM 어레이를 제공한다. 바람직하게, DRAM 어레이는 하나의 동작 모드 동안에 단일 셀 어레이 포맷으로 동작되며, DRAM 어레이는 다른 동작 모드 동안에 이중 셀 어레이 포맷으로 동작된다. DRAM 어레이 내에 저장된 데이터를 단일 셀로부터 이중 셀 어레이 포맷으로 변환하며, 그 역으로 변환하는 방법 또한 제공된다.
도 1을 참조하면, 데이터를 단일 셀 및 이중 셀 어레이 포맷 모두로 저장할 수 있는 DRAM 어레이가 도시되어 있는데, 본 발명의 원리에 따라 DRAM 어레이는 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환 가능하다. DRTAM 어레이는 점선으로 나타난 박스(box)내에 존재하는 것으로 도시되며, 참조 부호 100으로 나타난다. DRAM 어레이(100)는 다수의 워드라인(WLs) 및 비트라인(BLs)을 포함하며, 본 기술 분야에 잘 알려진 통상적인 폴디드 비트라인 어레이(folded bit-line array)와 유사하다. 그러나, 오픈 비트 라인 어레이(open bit-line array)와 같은 다른 통상적인 어레이 구성 또한 이용될 수 있음이 고려되었다.
DRAM 어레이(100)는 참조 부호 150으로 나타난 DRAM 어레이 시스템의 일부이다. DRAM 어레이 시스템(150)은 2개의 그룹의 nMOS 디바이스를 가지는 스위칭 회로를 포함한다. 각각의 4개의 비트라인, 예를 들면 비트라인 BL1 내지 BL4의 그룹에 대하여, 상부 스위치 모듈(102) 및 하부 스위치 모듈(104)이 제공된다. 상부 스위치 모듈(102)은 4개의 스위칭 디바이스 T1, T2, T3 및 T4를 포함한다. 유사하게, 하부 스위치 모듈(104)은 다른 4개의 스위칭 디바이스 B1, B2, B3 및 B4를 포함한다. 바람직하게, 스위칭 디바이스는 nMOS 스위칭 디바이스이다.
스위칭 디바이스의 목적은 단일 셀 또는 이중 셀 어레이 동작 동안에 DRAM 어레이(100)로부터(또는 DRAM 어레이(100)에) 데이터를 판독(또는 기록)하는 것이다. 이들 스위칭 디바이스는 이후에 기술될 바와 같이 데이터를 단일 셀 어레이 포맷으로부터 이중 셀 어레이 포맷으로 변환하며, 그 역으로 변환하는 데에도 이용될 수 있다. DRAM 어레이 시스템에 공지된 바와 같이, DRAM 어레이 시스템은 비트라인 및 다중화기(도시되지 않음)에 결합된 데이터 라인(도시되지 않음)에 접속된 상부 감지 증폭기(106) 및 하부 감지 증폭기(108)를 더 포함한다.
Ⅰ. 단일 셀 어레이 동작
DRAM 어레이(100)가 단일 셀 어레이로서 동작되는 경우에는, 상부 스위치 모듈(102)은 중단되며, 단지 하부 스위치 모듈(104)만이 이용된다. 하부 스위치 모듈(104)의 스위칭 디바이스 B1, B2, B3 및 B4는 홀수 및 짝수의 쌍으로 배열된다. 모든 홀수의 쌍은 SWC 제어 라인에 의해서 스위치되며, 모든 짝수의 쌍은 SWD 제어 라인에 의해서 스위치된다. 판독 또는 기록 동작에 대하여, SWC 및 SWD 제어 라인 모두는 로직 하이 전압 레벨(a logic high voltage level)을 이들 라인에 제공함으로써 턴 온(turn on)되며, 따라서 모든 비트라인은 하부 감지 증폭기(108)에 결합된다. 이 순간에, DRAM 어레이(100) 및 하부 감지 증폭기(108)는 통상적인 폴디드 비트라인 DRAM 어레이 시스템과 유사하게 동작된다.
Ⅱ. 이중 셀 어레이 동작
DRAM 어레이(100)가 이중 셀 어레이로서 동작되는 경우에는, 모든 하부 스위치 모듈(104)은 중단되며, 상부 스위치 모듈(102)만이 이용된다. 상부 스위치 모듈(102)의 스위칭 디바이스 T1, T2, T3 및 T4는 홀수 및 짝수의 쌍으로 배열된다. 모든 짝수의 쌍은 SWA 제어 라인에 의해서 스위치되며, 모든 홀수의 쌍은 SWB 제어 라인에 의해서 스위치된다. 기록 동작을 위하여, 두 개의 셀이 요구된다. 예를 들면, 2개의 셀에 데이터를 기록하기 위하여 워드라인 WL-0이 활성화되는 경우에, SWA 제어 라인은 로직 로우 전압 레벨을 제공함으로써 턴 오프(turn off)되며, SWB 제어 라인은 로직 하이 전압 레벨을 제공함으로써 턴 온된다. 그런 다음, 데이터 라인으로부터의 상보형 데이터(complementary data)는 상부 감지 증폭기(106)를 통하여 홀수 비트라인에 묶인 모든 셀에 공급된다. 각각의 2개의 셀은 단일 비트의 2개의 극성을 가진 채 저장된다. 부가적인 예로서, 데이터를 제 2 워드 라인에 결합된 셀을 기록하는 경우에, SWB 제어 라인이 턴 오프되며, SWA 제어 라인은 턴 온된다.
이중 셀 어레이 동작 동안에 데이터를 판독하기 위하여, 이중 셀 어레이 동작 동안의 기록 동작의 수행에 대하여 상술한 바와 같은 동일한 절차가 반대 방향으로 이어진다. 즉, 판독 동작을 위하여, 2개의 셀이 요구되지만, 워드라인 WL-0이 활성화되어 2개의 셀로부터 데이터를 판독하는 경우에는 SWB 제어 라인이 턴온되고 SWA 제어 라인은 턴 오프된다.
Ⅲ. 단일 셀로부터 이중 셀 어레이 포맷으로의 데이터 변환
이제, DRAM 어레이(100)내에 단일 셀 어레이 포맷으로 저장된 데이터를 이중 셀 어레이 포맷으로 변환하는 과정이 기술될 것이다. 예를 들면, 아래의 과정이 워드라인 WL-0에 결합된 단일 셀 내에 단일 셀 어레이 포맷으로 저장된 데이터를 워드라인 WL-1 및 WL-2에 결합된 이중 셀 내의 이중 셀 어레이 포맷으로 변환하는 데에 이용된다.
먼저, 제어 라인 SWC 및 SWD를 턴 온하고, 제어 라인 SWA 및 SWB를 턴 오프함으로써, 워드라인 WL-0에 결합된 단일 셀 내에 저장된 데이터가 판독되어 하부 감지 증폭기(108)내로 래치되며, 워드라인 WL-0의 셀로부터의 데이터는 하부 감지 증폭기(108)내에 저장된다. 둘째로, 홀수의 하부 감지 증폭기(108)로부터 상부 감지 증폭기(106)내에 홀수의 데이터를 기록하고, 그런 다음 이중 셀 어레이 포맷내의 워드라인 WL-1에 결합된 셀 내에 기록하기 위하여 워드 라인 WL-1이 활성화되는 동안에 제어 라인 SWC가 턴 온 상태로 유지되며, 제어 라인 SWB가 턴 온되고, 제어 라인 SWD가 턴 오프된다. 셋째로, 그런 다음 짝수의 하부 감지 증폭기(108)로부터 상부 감지 증폭기(106)에 결합된 셀 내에 데이터를 기록하고 이중 셀 어레이 포맷으로 워드라인 WL-2에 기록하기 위하여 워드라인 WL-2가 활성화되는 동안에 제어 라인 SWB 및 SWC가 턴 오프되고, 제어 라인 SWA 및 SWD가 턴 온된다. 데이터가 상부 감지 증폭기(106)에 먼저 기록되고, 그런 다음 타겟 워드라인에 결합된 셀에 기록되어야 함에 주의하여야 한다.
상기 기술된 단일 셀에서의 이중 셀 변환 과정이 수행되는 한 특정한 시간은 DRAM 어레이 시스템(150)이 활성 모드로 스위치하는 것에 단지 조금 앞서거나 혹은 동시이다. 즉, 시스템(150)이 활성 모드에 스위칭하는 것에 앞서거나 혹은 동시에, 활성 모드 동안 시스템(150)의 밀도를 증가시키기 위하여 이중 셀 어레이 포맷으로 DRAM 어레이(100)내에 저장된 데이터가 단일 셀 어레이 포맷으로 변환된다.
Ⅳ. 이중 셀에서 단일 셀 어레이 포맷으로의 데이터 변환
이제 DRAM 어레이(100)내에 이중 셀 어레이 포맷으로 저장된 데이터를 단일 셀 어레이 포맷으로 변환하는 과정이 기술될 것이다. 예를 들면, 이중 셀 어레이 포맷으로 워드라인 WL-1 및 WL-2에 결합된 이중 셀내에 저장된 데이터를 워드라인 WL-0에 결합된 단일 셀내의 단일 셀 어레이 포맷으로 변환하기 위하여 아래의 과정이 이용된다.
먼저, 워드라인 WL-1이 활성화되는 동안에 제어 라인 SWA 및 SWC를 턴 온함으로써 워드라인 WL-1에 결합된 이중 셀내에 저장된 데이터가 판독되어 먼저 상부 감지 증폭기(106)에 래치되고, 그런 다음 홀수의 하부 감지 증폭기(108)에 래치된다. 둘째로, 워드라인 WL-2가 활성화되는 동안에 제어 라인 SWA 및 SWD를 턴 온하고 제어 라인 SWB 및 SWC를 턴 오프함으로써 워드라인 WL-1에 결합된 이중 셀내에 저장된 데이터가 판독되며, 먼저 상부 가마지 증폭기(106)에 래치되고, 그런 다음 짝수의 하수 감지 증폭기(108)에 래치된다. 셋째로, 하부 감지 증폭기(108)내에 래치된 데이터를 워드라인 WL-0에 결합된 단일 셀에 기록하기 위하여 워드라인 WL-0이 활성화되는 동안에 제어 라인 SWC가 턴 온되고, 제어 라인 SWC가 턴 온 상태로 유지되며, 제어 라인 SWA 및 SWB가 오프된다.
상기 기술된 이중 셀에서 단일 셀로의 변환 과정이 실행되는 한 특정 시간은 DRAM 어레이 시스템(150)이 저전력 모드로 스위치되는 것에 조금 앞서거나 혹은 동시이다. 즉, 시스템(150)이 저전력 모드에 스위칭되는 것에 앞서거나 혹은 동시에, DRAM 어레이(100)내에 단일 셀 어레이 포맷으로 저장된 데이터는 이중 셀 어레이 포맷으로 변환된다. 따라서, 통상적으로 단일 셀 어레이 포맷으로 DRAM 어레이 내에 저장된 데이터의 경우와 마찬가지로, 시스템(150)이 저전력 모드에 있는 동안에 데이터가 매우 낮은 전력으로 리플레쉬될 수 있다. DRAM 어레이(100)가 이중 셀 어레이 포맷으로 동작되는 경우에 트루(true) 데이터 및 보수(complementary) 데이터는 신호 마진(signal margin)을 두 배로 하여, 이로 인하여, 단일 셀 어레이 포맷에서 동작되는 DRAM 어레이(100)의 경우와 비교할 때에 데이터를 리플레쉬하는 데에 고전력을 요구한다.
Ⅴ. 단일 셀 및 이중 셀 어레이 구성을 가지는 DRAM 어레이 시스템
도 2a 내지 도 2c를 참조하면, 단일 셀 및 이중 셀 어레이 구성을 가지는 3개의 예시적인 DRAM 어레이 시스템이 도시되어 있다. 도 2a는 2개의 DRAM 어레이를 가지는, 참조 부호 200으로 나타난 DRAM 어레이 시스템을 도시하는 도면이며, 하나의 DRAM 어레이(202)는 데이터를 단일 셀 또는 이중 셀 어레이 포맷 중 하나의 포맷으로 저장할 수 있으며, 다른 DRAM 어레이(204)는 데이터를 단일 셀 어레이 포맷으로만 저장할 수 있다. DRAM 어레이 시스템(200)은 공지된 바와 같이 DRAM 어레이(202)의 상부 및 하부와 DRAM 어레이(204)의 하부에 위치한 데이터 라인(206) 및 감지 증폭기(208) 또한 포함한다.
도 2b는 참조 부호 220으로 나타난, 2개의 DRAM 어레이를 가지는 DRAM 어레이 시스템을 도시하는 도면이며, 하나의 DRAM 어레이(222)는 데이터를 이중 셀 어레이 포맷으로 저장하는 데에 이용될 수 있으며, 다른 DRAM 어레이(224)는 데이터를 단일 셀 어레이 포맷으로 저장하는 데에 이용될 수 있다. DRAM 어레이 시스템(220)은 본 기술 분야에 공지된 바와 같이 DRAM 어레이(222,224)의 하부에 위치한 데이터 라인(226), 감지 증폭기(228) 및 신호 SW에 의해서 제어되는 다중화기(230) 또한 포함한다.
도 2c는 참조부호 240에 의해서 도시된, 2개의 DRAM 어레이를 가지는 DRAM 어레이 시스템을 도시하는 도면이며, 하나의 DRAM 어레이(242)는 이중 셀 어레이 포맷으로만 저장될 수 있으며, 다른 DRAM 어레이(242)는 단일 셀 어레이 포맷으로만 데이터를 저장할 수 있다. DRAM 어레이 시스템(240)은 본 기술 분야에 공지된 바와 같이 DRAM 어레이(242,244)의 상부 및 하부에 위치한 데이터 라인(246), 감지 증폭기(248) 및 신호 SW1, SW2에 의해서 제어되는 다중화기(250) 또한 포함한다. 따라서, 도 2b에 도시된 DRAM 어레이 시스템과는 달리, DRAM 어레이 시스템(150)과 유사한 DRAM 어레이 시스템(240)에서 데이터는 DRAM 어레이 시스템(150)에 대하여 상기 기술된 변환 과정에 따라 하나의 DRAM 어레이 포맷으로 변환되고 2개의 DRAM 어레이(242,244) 사이에 전송될 수 있다.
도 3을 참조하면, 본 발명은 DRAM 어레이(302,304)내에 적절히 위치한 스위칭 디바이스(307)에 결합된 단일 셀 및 이중 셀 선택 라인(306)을 턴 온 및 턴 오프함으로써 이용자 및/또는 애플리케이션이 단일 셀 또는 이중 셀 어레이 동작에 대한 좌측 DRAM 어레이(302) 및/또는 우측 DRAM 어레이(304)를 구성할 수 있는, 참조 부호 300으로 나타난 DRAM 어레이 시스템 또한 제공한다. 각각의 DRAM 어레이(302,304)는 교번하는 비트라인을 좌측 DRAM 어레이(302)와 우측 DRAM 어레이(304) 사이에 위치한 다중화된 감지 증폭기 뱅크(a multiplexed sense amplifier bank)(308)의 활성 감지 증폭기(an active sense amplifier)에 결합하기 위하여 3개의 단일 셀 선택 라인, 즉 S-odd, S_even 및 S_single과 2개의 이중 셀 선택 라인, 즉 TWIN_ODD 및 TWIN_EVEN을 포함한다.
이중 셀 어레이 동작 동안에, 홀수 워드라인이 활성 상태인 경우에는 데이터는 다중화된 감지 증폭기 뱅크(308)의 교번하는 감지 증폭기의 제 1 그룹에 의해서 감지되며, 짝수 워드라인이 활성 상태인 경우에는 데이터가 다중화된 감지 증폭기 뱅크(308)의 교번하는 감지 증폭기의 제 2 세트에 의해서 감지된다. 예를 들면, 홀수의 이중 셀 어레이 동작에 대하여, S_odd 및 TWIN_ODD 선택 라인은 턴 온되고, S_even, S_single 및 TWIN_EVEN 선택 라인은 턴 오프된다. 이중 셀 어레이 동작에 대하여, S_even 및 TWIN_EVEN 선택 라인은 턴 온되고, S_odd , S_single 및 TWIN_ODD 선택 라인은 턴 오프된다.
단일 셀 어레이 동작 동안에, 데이터는 다중화된 감지 증폭기 뱅크(308)의 모든 감지 증폭기에 의해서 감지된다. 즉, 단일 셀 어레이 동작에 대하여, S_odd, S_even 및 S_single 선택 라인은 턴 온되며, TWIN_ODD 및 TWIN_EVEN 선택 라인은 턴 오프된다.
결론적으로, 본 발명은 데이터를 단일 셀 또는 이중 셀 어레이 포맷 중 하나의 포맷으로 저장할 수 있는 DRAM 어레이를 가지는 DRAM 어레이 시스템을 제공하며, 이로 인하여 DRAM 어레이가 고밀도 및 저전력 애플리케이션에 적합하도록 한다. 본 발명의 DRAM 어레이 시스템을 실시하는 데에 요구되는 유일한 추가적인 하드웨어는 스위치를 턴 온 및 턴 오프하는 스위치 모듈 및 스위치 제어 회로이다. 따라서, 영역 오버헤드(area overhead)가 최소가 된다. 디렉토리 레지스터(a directory register)가 실시되어 DRAM 어레이와 결합하여 동작하여 DRAM 어레이의 각각의 워드라인에 대한 상태, 예를 들면 단일 셀 또는 이중 셀을 기록하는 것이 고려된다. 더욱이, 단일 셀로부터 이중 셀 어레이 포맷으로, 또는 그 역으로 자동으로 데이터 변환을 수행하는 알고리즘 또는 하드웨어가 실시될 수 있다.
본 명세서에 기술된 바는 본 발명의 원리의 응용에 대하여 예시적인 것이다. 예를 들면, 본 발명을 실시하는 최상의 모드로서 기술되고 실시된 기능은 단지 설명을 위한 것이다. 특정한 예로서, 예를 들면 다른 설계 구성이 상기 기술된 어레이 구성과 유사한 동작을 제공하는 단일 셀 및 이중 셀 어레이 구성에 이용될 수 있다. 다른 장치 및 방법이 본 발명의 사상과 범위를 벗어나지 않고서 본 기술 분야의 당업자에 의해서 실시될 수 있다.
도 1은 본 발명에 따라 데이터를 단일 셀 및 이중 셀 어레이 포맷 모두로 저장할 수 있는 DRAM 어레이를 도시하는 도면,
도 2a는 하나의 DRAM 어레이가 데이터를 단일 셀 또는 이중 셀 어레이 포맷 중 하나의 포맷으로 저장할 수 있으며, 다른 DRAM 어레이는 데이터를 단일 셀 어레이 포맷으로만 저장할 수 있는 2개의 DRAM 어레이를 가지는 DRAM 어레이 시스템을 도시하는 도면,
도 2b는 하나의 DRAM 어레이는 데이터를 단일 셀 어레이 포맷으로만 저장할 수 있으며, 다른 DRAM 어레이는 데이터를 이중 셀 어레이 포맷으로만 저장할 수 있는 2개의 DRAM 어레이를 가지는 DRAM 어레이 시스템을 도시하는 도면,
도 2c는 하나의 DRAM 어레이는 데이터를 단일 셀 어레이 포맷으로만 저장할 수 있고, 다른 DRAM 어레이는 데이터를 이중 셀 어레이 포맷으로만 저장할 수 있으며, 데이터가 하나의 포맷으로부터 다른 포맷으로 변환되고 2개의 DRAM 어레이 사이에 전송될 수 있는 2개의 DRAM 어레이를 가지는 DRAM 어레이 시스템을 도시하는 도면,
도 3은 하나의 감지 증폭기 및 단일 셀과 이중 셀 어레이 동작 사이에 상호 교환하기 위한 사용자 선택가능 라인을 공유하는 2개의 어레이를 가지는 DRAM 어레이를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
100, 202, 204, 222, 224, 242, 244, 302, 304 : DRAM 어레이
102 : 상부 스위치 모듈 104 : 하부 스위치 모듈
106 : 상부 감지 증폭기 108 : 하부 감지 증폭기
150, 200, 220, 240, 300 : DRAM 어레이 시스템
206, 226 : 데이터 라인 208, 228 : 감지 증폭기
230 : 다중화기 306 : 선택 라인
307 : 스위칭 디바이스 308 : 감지 증폭기 뱅크

Claims (19)

  1. 메모리 시스템에 있어서,
    어레이(an array) 내에 배열된 다수의 동적 랜덤 액세스 메모리(DRAM) 셀(cell)과,
    상기 다수의 DRAM 셀 각각을 단일 셀(single-cell) 어레이 동작과 이중 셀(twin-cell) 어레이 동작 사이에서 스위칭하는 수단을 포함하되,
    상기 단일 셀 어레이 동작에서 데이터는 상기 어레이 내에 단일 셀 어레이 포맷으로(in a single-cell array format) 저장되고,
    상기 이중 셀 어레이 동작에서 데이터는 상기 어레이 내에 이중 셀 어레이 포맷으로 저장되는
    메모리 시스템.
  2. 제 1 항에 있어서,
    상기 스위칭 수단은 상기 어레이를 횡단하는(traversing) 4개의 비트라인(bitline)의 각각의 그룹에 대한 적어도 2개의 스위칭 모듈(switching module)을 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 적어도 2개의 스위칭 모듈은 각기 4개의 스위칭 디바이스를 포함하며, 상기 4개의 스위칭 디바이스는 각기 각각의 비트라인 및 감지 증폭기에 결합되는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 스위칭 수단은 상기 다수의 DRAM 셀 각각을 상기 단일 셀 어레이 동작과 상기 이중 셀 어레이 동작 사이에서 스위칭하는 상기 적어도 2개의 스위칭 모듈을 제어하는 적어도 4개의 제어 라인을 더 포함하는 메모리 시스템.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 다수의 DRAM 셀 중 적어도 하나를 상기 단일 셀 어레이 동작과 상기 이중 셀 어레이 동작 사이에서 스위칭하는 스위칭 수단을 제어하는 수단을 더 포함하는 메모리 시스템.
  7. 제 5 항에 있어서,
    상기 어레이 내에 상기 단일 셀 어레이 포맷으로 저장된 데이터를 상기 어레이 내에 상기 이중 셀 어레이 포맷으로 저장된 데이터로 변환하며, 그 역으로도 변환하는 수단을 더 포함하는 메모리 시스템.
  8. 메모리 시스템에 있어서,
    제 1 어레이 내에 배열된 다수의 동적 랜덤 액세스 메모리(DRAM) 셀과,
    제 2 어레이 내에 배열된 다수의 DRAM 셀과,
    상기 제 1 어레이 내의 상기 다수의 DRAM 셀 각각을 단일 셀 어레이 동작과 이중 셀 어레이 동작 사이에서 스위칭하는 수단을 포함하는
    메모리 시스템.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 메모리 시스템에 있어서,
    데이터를 단일 셀 어레이 포맷으로 저장하는 다수의 동적 랜덤 액세스 메모리(DRAM) 셀과,
    데이터를 이중 셀 어레이 포맷으로 저장하는 제 2 어레이 내에 배열된 다수의 DRAM 셀과,
    상기 제 1 어레이 내에 상기 단일 셀 어레이 포맷으로 저장된 데이터를 상기 제 2 어레이 내에 상기 이중 셀 어레이 포맷으로 저장된 데이터로 변환하며, 그 역으로도 변환하는 수단을 포함하는
    메모리 시스템.
  14. 어레이 내에 배열된 다수의 동적 랜덤 액세스 메모리(DRAM) 셀을 포함하는 메모리 시스템 내의 데이터를 처리하는 방법에 있어서,
    상기 메모리 시스템의 제 1 동작 모드 동안에 상기 어레이 내에 단일 셀 어레이 포맷으로 데이터를 저장하는 단계와,
    상기 메모리 시스템의 제 2 동작 모드 동안에 상기 어레이 내에 이중 셀 어레이 포맷으로 데이터를 저장하는 단계와,
    상기 메모리 시스템이 상기 제 1 동작 모드로부터 상기 제 2 동작 모드로 스위칭되는 경우에 상기 단일 셀 어레이 포맷으로부터 상기 이중 셀 어레이 포맷으로 데이터를 변환하며, 그 역으로도 변환하는 단계를 포함하는
    메모리 시스템 내의 데이터 처리 방법.
  15. 삭제
  16. 제 1 어레이 내에 배열된 다수의 동적 랜덤 액세스 메모리(DRAM) 셀 및 제 2 어레이 내에 배열된 다수의 DRAM 셀을 포함하는 메모리 시스템 내에 데이터를 처리하는 방법에 있어서,
    상기 제 1 어레이 내에 이중 셀 어레이 포맷으로 데이터를 저장하는 단계와,
    상기 제 2 어레이 내에 단일 셀 어레이 포맷으로 데이터를 저장하는 단계와,
    상기 제 1 어레이 내의 상기 이중 셀 어레이 포맷의 데이터를 상기 단일 셀 어레이 포맷으로 변환하거나, 상기 제 2 어레이 내의 상기 단일 셀 어레이 포맷의 데이터를 상기 이중 셀 어레이 포맷으로 변환하는 단계를 포함하는
    메모리 시스템 내의 데이터 처리 방법.
  17. 삭제
  18. 단일 셀 어레이 포맷으로부터 이중 셀 어레이 포맷으로 데이터를 변환하는 방법에 있어서,
    데이터 어레이를 횡단하는 제 1 워드라인을 활성화하는 단계와,
    감지 증폭기의 제 1 세트로의 상기 제 1 워드라인에 결합된 상기 데이터 어레이의 셀의 제 1 그룹 내에 저장된 데이터를 판독하는 단계와,
    짝수의 상기 감지 증폭기의 제 1 세트에 결합된 데이터를 감지 증폭기의 제 2 세트로 전송하는 단계와,
    상기 감지 증폭기의 제 2 세트로부터 상기 데이터 어레이의 셀의 제 2 그룹 으로 상기 데이터를 기록하기 위하여 상기 데이터 어레이를 횡단하는 제 2 워드라인을 활성화하는 단계와,
    홀수의 상기 감지 증폭기의 제 1 세트에 결합된 데이터를 상기 감지 증폭기의 제 2 세트에 전송하는 단계와,
    상기 감지 증폭기의 제 2 세트로부터 상기 데이터 어레이의 셀의 제 3 그룹 으로 상기 데이터를 기록하기 위하여 상기 데이터 어레이를 횡단하는 제 3 워드라인을 활성화하는 단계를 포함하는
    데이터 변환 방법.
  19. 이중 셀 어레이 포맷으로부터 단일 셀 어레이 포맷으로 데이터를 변환하는 방법에 있어서,
    데이터 어레이를 횡단하는 제 1 워드라인을 활성화하는 단계와,
    감지 증폭기의 제 1 세트로의 상기 제 1 워드라인에 결합된 상기 데이터 어레이의 셀의 제 1 그룹 내에 저장된 데이터를 판독하는 단계와,
    상기 감지 증폭기의 제 1 세트로부터 감지 증폭기의 제 2 세트의 홀수의 감지 증폭기로 데이터를 전송하는 단계와,
    상기 데이터 어레이를 횡단하는 제 2 워드라인을 활성화하는 단계와,
    상기 감지 증폭기의 세 1 세트로의 상기 제 2 워드라인에 결합된 상기 데이터 어레이의 셀의 제 2 그룹 내에 저장된 데이터를 판독하는 단계와,
    상기 감지 증폭기의 제 1 세트로부터 상기 감지 증폭기의 제 2 세트의 짝수의 감지 증폭기로 데이터를 전송하는 단계와,
    상기 데이터 어레이를 횡단하는 제 3 워드라인을 활성화하는 단계와,
    상기 감지 증폭기의 제 2 세트로부터 상기 제 3 워드라인에 결합된 상기 데이터 어레이의 셀의 제 3 그룹으로 데이터를 전송하는 단계를 포함하는
    데이터 변환 방법.
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