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KR0147352B1 - 다이나믹 램의 셀 및 그 제조방법 - Google Patents

다이나믹 램의 셀 및 그 제조방법

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Publication number
KR0147352B1
KR0147352B1 KR1019950012293A KR19950012293A KR0147352B1 KR 0147352 B1 KR0147352 B1 KR 0147352B1 KR 1019950012293 A KR1019950012293 A KR 1019950012293A KR 19950012293 A KR19950012293 A KR 19950012293A KR 0147352 B1 KR0147352 B1 KR 0147352B1
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KR
South Korea
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transistor
terminal
forming
film
cell
Prior art date
Application number
KR1019950012293A
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Inventor
서정원
Original Assignee
김주용
현대전자산업주식회사
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Publication date
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Abstract

본 발명은 비트라인(b1); 라이트시 활성화되는 라이트용 워드 라인(b2); 리드시 활성화되는 리드용 워드 라인(b3); 기준전압 단자(b4); 플로팅 게이트(b5)를 구비하며, 드레인, 게이트, 소스가 각각 상기 비트 라인, 상기 리드용 워드 라인, 상기 기준전압 단자에 연결된 리드용 트랜지스터(b7);및 드레인, 게이트, 소스가 각각 상기 비트 라인, 상기 라이트용 워드 라인, 상기 리드용 트랜지스터의 플로팅 게이트에 연결된 라이트용 트랜지스터(b6)를 구비하는 것을 특징으로 하며, 특히 차지 쉐어링을 사용하지 않기 때문에 억세스 시간이 빨라 고속 동작에 적합하고, 또한 제조 공정이 복잡하지 않아 적용이 용이한 특유의 효과가 있는 초고집적 메모리 셀에 관한 것이다.

Description

다이나믹 램의 셀 및 그 제조 방법
제1도는 종래 DRAM 셀의 구조도,
제2a 및 제2b도는 본 발명의 일실시예에 따른 초고집적 메모리 셀의 구조도,
제3a 및 제3b도는 본 발명의 또다른 실시예에 따른 초고집적 메모리 셀의 구조도,
제4도는 제2a도에 도시된 메모리 셀의 배치도,
제5도는 제3a도에 도시된 메모리 셀의 배치도,
제6a 내지 제6f도는 제3a도에 도시된 메모리 셀의 제조 공정도,
제7a 내지 제7f도는 제2a도에 도시된 메모리 셀의 제조 공정도,
제8도는 본 메모리 셀에서의 리드용 기준전압 단자부위의 레이아웃.
*도면의 주요부분에 대한 부호의 설명
b1, c1:비트라인 b2:라이트용 워드라인
b3:리드용 워드라인 b4, c3:리드용 기준전압 단자
b5, c4:플로팅 게이트 b6, c5:라이트용 트랜지스터
b8, c7:캐패시터 b9, c8:캐패시터 단자
c2:리드 및 라이트용 워드라인
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 종래의 셀 구조 한계를 극복하여 고속동작이 가능하고 제조 공정이 단순화된 다이나믹(DRAM: Dynamic Random Access Memory) 램 셀 및 그 제조 방법에 관한 것이다.
제1도는 하나의 트랜지스터(a5)와 하나의 캐패시터(a3)로 이루어지는 종래의 DRAM 셀의 구조도로서, 도면에서 a1는 비트(Bit)라인, a2는 워드(Word)라인, a3은 캐패시터, a4는 캐패시터 단자, a5는 트랜지스터를 각각 나타낸다.
제1도를 참조하여 종래기술을 살펴보면, 도면에 도시된 바와 같이 종래 메모리 셀 구조는 1개의 트랜지스터(a5)와 1개의 캐패시터(a3)로 구성된 간단한 구조로 인해 고집적화가 가능하였고, 지금까지의 DRAM 제품에 효과적으로 사용되어 왔다.
참고적으로, 도면에서 워드라인(a2)은 셀이 데이터를 리드(READ)나 라이트(WRITE)할 때 트랜지스터(a5)를 '온/오프'하기 위한 역할을 하며 비트라인(a1)은 데이터의 입/출력 경로가 된다.
그러나, 종래 메모리 셀은 기가(Giga) 비트급 이상의 초고집적 메모리에서 소자의 크기와 공급 전압이 스케일링(Scaling)됨에 따라 셀의 안정된 동작에 요구되는 셀 캐패시터의 용량을 확보하기가 어려울 뿐만 아니라 공정이 지나치게 복잡하게 되어 DRAM의 가격을 높이는 문제점을 내포하고 있다.
또한, 종래 메모리 셀에 저장된 데이터의 리드동작 제어는 셀 캐패시터와 비트 라인 사이의 차지 쉐어링(Charge Sharign)으로 변화된 비트라인 전압을 감지증폭기로 증폭시킴으로서 수행되며, 이러한 차지 쉐어링에 의한 데이터 리드 방식은 다른 메모리, 특히 SRAM(Static Randiom Access Memory)에 비해 엑세스 시간(Access Time)을 느리게 하는 주요원인이 된다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 차지 쉐어링을 사용하지 않음으로써 억세스 시간이 빠르고, 즉 고속 동작에 적합하고, 또한 제조 공정이 복잡하지 않아 적용이 용이한 다이나믹 램의 셀 및 그 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 DRAM 셀은 입/출력 비트라인; 라이트 제어신호에 의해 활성화되는 제1워드라인; 리드 제어신호에 의해 활성화되는 제2워드 라인; 상기 입/출력 비트라인에 연결된 제1단자와, 제2단자, 및 상기 라이트 제어신호에 응답하여 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 제1워드라인에 연결된 게이트 전극으로 구성되는 제1트랜지스터; 및 상기 제2워드라인에 연결된 게이트 전극, 기준전압단자에 연결된 제1단자, 상기 입/출력 비트라인에 연결된 제2단자, 및 상기 리드제어신호에 응답하여 상기 제1단자와 제2단자를 연결하기 위하여 상기 제1트랜지스터의 제2단자에 연결된 플로팅게이트 전극으로 구성되는 제2트랜지스터를 구비하여, 상기 제1트랜지스터가 라이트 동작시 상기 제2트랜지스터의 문턱전압을 변화시키고 리드 동작시 턴-오프되며, 상기 제2트랜지스터가 리드 동작시 상기 비트라인에 상기 기준전압단자의 레벨을 전달하고 라이트 동작시 턴-오프되는 것을 특징으로 한다.
또한, 본 발명의 DRAM 셀은 포지티브 또는 네가티브 전압이 공급되는 워드라인; 상기 입/출력 비트라인에 연결된 제1단자와, 제2단자 및 상기 포지티브 전압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 워드라인에 연결된 공통 게이트 전극으로 구성되는 제1트랜지스터 ; 및 기준전압단자에 연결된 제1단자 상기 입/출력 비트라인에 연결된 제2단자, 및 상기 네가티브 전압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 제1트랜지스터의 상기 제2단자에 결합된 플로팅 게이트 전극으로 구성되는 제2트랜지스터를 구비하여, 상기 입/출력 비트라인의 전압레벨이 상기 플로팅게이트에 전달되고, 상기 제2트랜지스터가 상기 워드라인과 함께 상기 공통 게이트 전극에 의해 턴-온되며, 상기 제1트랜지스터가 라이트 동작시, 상기 제2트랜지스터의 문턱전압을 변화시키고 리드 동작시 턴-오프되며, 상기 제2트랜지스터가 리드 동작시 상기 비트라인에 상기 기준전압단자의 레벨을 전달하고 라이트 동작시 턴-오프되는 것을 특징으로 한다.
또한, 본 발명의 DRAM 셀은 포지티브 또는 네가티브 전압이 공급되는 워드라인; 상기 입/출력 비트라인에 연결된 제1단자와, 제2단자, 및 상기 포지티브 저압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 워드라인에 연결된 전극으로 구성되는 제1트랜지스터; 및 기준전압단자에 연결된 제1단자, 상기 입/출력 비트라인에 연결된 제2단자, 상기 네가티브 전압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 제1트랜지스터의 상기 제2단자에 결합된 플로팅 게이트 전극 및 상기 워드라인에 연결된 게이트 전극으로 구성되는 제2트랜지스터를 구비하여, 상기 입/출력 비트라인의 전압레벨이 상기 플로팅게이트에 전달되고, 상기 제2트랜지스터가 상기 워드라인과 함께 상기 공통 게이트 전극에 의해 턴-오프되며, 상기 제1트랜지스터가 라이트 동작시 상기 제2트랜지스터의 문턱 전압을 변화시키고 리드 동작시 턴-오프되며, 상기 제2트랜지스터가 리드 동작시 상기 비트라인에 상기 기준전압단자의 레벨을 전달하고 라이트 동작시 턴-오프되는 것을 특징으로 한다.
본 발명의 DRAM 셀 제조 방법은 실리콘 기판에 필드산화막을 형성하는 제1단계; 상기 실리콘 기판상에 소스 영역, 드레인 영역, 게이트 산화막 및 게이트 전극을 가지는 MOS 트랜지스터를 형성하는 제2단계; 전체구조 상에 제1절 연막을 형성하고 상기 소스 영역의 일부를 노출시키는 제3단계; 상기 노출된 소스 영역과 전기적으로 연결되도록 전체구조 상에 제1전도막을 형성하는 제4단계; 상기 MOS 트랜지스터의 상기 드레인 영역 상부에 위치하는 상기 제1전도막을 제거하는 제5단계; 전체구조상에 차례로 제2절연막 및 실리콘막을 형성하는 제6단계; 상기 실리콘막으로의 불순물 이온 주입에 의해 고농도 도핑된 소스 영역과 드레인 영역을 형성하여 상기 MOS 트랜지스터 상부에 박막트랜지스터를 형성하는 제7단계; 전체구조상부에 제2절연막을 형성하고, 상기 고농도 도핑된 소스 영역의 측벽과 상기 모스트랜지스터의 드레인 영역을 노출시킨 콘택홀을 형성하는 제8단계; 및 상기 고농도 도핑된 소스 영역의 측벽과 함께 상기 모스트랜지스터의 드레인 영역을 연결하는 비트라인용 제3전도막을 형성하는 제9단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 DRAM 셀 제조 방법은 실리콘 기판에 필드산화막을 형성하는 제1단계; 상기 실리콘 기판상에 소스 영역, 드레인 영역, 게이트 산화막 및 게이트 전극을 가지는 MOS 트랜지스터를 형성하는 제2단계; 전체구조 상에 차례로 제1절연막과 제1전도막을 형성하는 제3단계; 상기 제1절연막과 상기 제1전도막을 패터닝하여 상기 소스 영역과 상기 드레인 영역을 노출되며 상기 MOS 트랜지스터의 상기 게이트 전극 상의 상기 제1절연막과 상기 제2전도막을 잔류시키는 제4단계; 전체구조 상부에 제2절연막을 형성하고, 상기 소스 영역의 일부를 노출시키는 제5단계; 전체구조 상부에 상기 노출된 소스 영역과 전기적으로 연결되는 제2전도막을 형성하는 제6단계; 상기 MOS 트랜지스터의 상기 드레인 영역 상부에 위치된 상기 제2전도막을 제거하는 제7단계; 전체구조 상부에 차례로 제3절연막과 실리콘막을 형성하는 제8단계; 상기 실리콘막으로의 불순물 이온 주입에 의해 고농도 도핑된 소스 영역과 드레인 영역을 형성하여 상기 MOS 트랜지스터 상부에 박막트랜지스터를 형성하는 제9단계; 전체구조 상부에 제4절연막을 형성하고, 상기 고농도 도핑된 소스 영역의 측벽과 함께 상기 모스트랜지스터의 드레인 영역을 노출시킨 콘택홀을 형성하는 제10단계; 및 상기 고농도 도핑된 소스 영역의 측벽과 함께 상기 모스트랜지스터의 드레인 영역을 연결하는 비트라인용 제3전도막을 형성하는 제11단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 DRAM 셀 제조 방법은 실리콘 기판에 필드산화막을 형성하는 제1단계; 전체구조 상부에 산화막, 제1전도막, 제1절연막 및 제2전도막을 차례로 형성하는 제2단계, 상기 제2전도막, 상기 제2절연막, 제1전도막 및 상기 산화막을 차례로 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 제3단계; 상기 산화막, 제1전도막 및 소스/ 드레인 영역으로 이루어지는 MOS 트랜지스터를 형성하기 위해 상기 노출된 실리콘 기판에 불순물을 주입하는 제4단계; 전체구조 상부에 제2절연막을 형성하고 상기 소스 영역의 일부를 노출시키는데 제5단계; 전체구조 상부에 상기 소스 영역과 전기적으로 연결되는 제3전도막을 형성하는 제6단계; 상기 MOS 트랜지스터의 상기 드레인 영역 상부에 위치된 상기 제3전도막을 제거하는 제7단계; 전체구조 상부에 차례로 제3절연막과 실리콘막을 형성하는 제8단계; 상기 실리콘막으로의 불순물 이온 주입에 의해 고농도 도핑된 소스 영역과 드레인 영역을 형성하여 상기 MOS 트랜지스터 상부에 박막 트랜지스터를 형성하는 제9단계; 전체구조 상부에 제4절연막을 형성하고, 상기 고농도 도핑된 소스 영역의 측벽과 상기 모스트랜지스터의 드레인 영역을 노출시킨 콘택홀을 형성하는 제10단계; 및 상기 고농도 도핑된 소스 영역의 측벽과 함께 상기 모스트랜지스터의 드레인 영역을 연결하는 비트라인용 제4전도막을 형성하는 제11단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 2a도 이하를 참조하여 본 발명의 실시예를 상세히 살펴보면 다음과 같다.
제2a도 및 제2b도는 본 발명의 일실시예에 따른 초고집적 메모리 셀의 구조도로서, 도면에서 b1은 비트라인, b2는 라이트용 워드라인, b3은 리드용 워드라인, b4는 리드용 기준전압 단자, b5는 플로팅 게이트, b6는 라이트용 트랜지스터, b7은 리드용 트랜지스터(b6), b8은 캐패시터, b9는 캐패시터 단자를 각각 나타낸다.
제2a도에 도시된 바와 같이 본 발명의 일실시예에 따른 메모리 셀은 크게 라이트용 트랜지스터(b6)와 리드용 트랜지스터(b7)로 구성되어 있다.
여기서, 리드용 트랜지스터(b7)는 게이트와 기판 사이에 플로팅 게이트(b5)를 구비하는 트랜지스터로서, 리드 동작시 활성화되는 리드용 워드라인(b3)에 게이트가 연결되고, 비트라인(b1)에 드레인이 연결되며, 리드용 기준전압 단자(b4)에 소스가 연결된다.
라이트용 트랜지스터(b6)는 통상의 MOS(Metal-Oxide Semiconductor) 트랜지스터로서, 라이트 동작시 활성화되는 라이트용 워드라인(b2)에 게이트가 연결되고, 비트라인(b1)에 드레인이 연결되며, 리드용 트랜지스터(b7)의 플로팅 게이트(b5)에 소스가 연결되어, 리드용 트랜지스터(b7)의 플로팅 게이트(b5)에 전하(Charge)를 충전(Charging) 또는 방전(Discharging)하여 리드용 트랜지스터(b7)의 문턱 전압(VT)를 변화시킨다.
이렇게 구성되는 셀의 동작 제어를 라이트와 리드로 구분하여 더욱 자세하게 설명하면 다음과 같다.
[라이트 동작 제어]
라이트용 워드라인(b2)이 활성화되면 라이트용 트랜지스터(v6)가 '턴온'되고, 비트라인(b1)의 전압에 따라 플로팅 게이트(b5)에 전하가 충전 또는 방전된다. 라이트 동작후에는 라이트용 워드라인(b2)이 비활성화되어 라이트용 트랜지스터(v6)가 '오프'되고 플로팅 게이트(b5)는 전기적으로 분리(플로팅)된다. 저장된 전하에 의한 플로팅 게이트(b5)의 전위는 절연막과 PN 접합을 통한 누설 전류에 의해서 서서히 변하게 된다. 따라서 일정 시간후에 셀에 저장된 데이터를 다시 라이트하는 리프레쉬(Refresh)가 필요하다.
[리드 동작 제어]
플로팅 게이트(b5)의 전위에 따라 리드용 트랜지스터(b7)의 문턱 전압(VT)가 변하므로, 이를 이용하여 리드 동작 제어를 수행한다.
즉, 라이트 동작 제어시에 비트라인(b1)의 전압에 따라 플로팅 게이트(b5)에 저장된 전하의 양으로 리드용 트랜지스터(b7)의 문턱전압(VT) 크기가 정해진다. 예를 들어, 플로팅 게이트(b5)에 '로우(Low)'와 '하이(High)' 데이터가 저장되어 있을 때 문턱 전압이 각각 3.0 볼트와 1.0볼트이면, 리드용 워드라인(b3)을 2.0볼트로 활성화시켜 리드용 트랜지스터(b7)를 '오프' 또는 '온'되게 함으로써 플로팅 게이트에 저장된 데이터를 읽어낼 수 있다. 기존의 셀 구조와 달리 전하를 리드용 트랜지스터(b7)의 플로팅 게이트에 저장하므로 적은 양의 전하로도 효과적으로 문턱 전압을 변화시켜 리드 동작 제어를 고속으로 수행할 수 있다.
참고적으로, 본 일실시예는 리드 동작 제어에서, 비트라인을 공유하는 메모리 셀들 중 선택된 메모리 셀만 플로팅 게이트에 저장된 데이터에 따라 리드용 기준전압 단자를 비트라인과 연결하여 비트라인을 일정한 전압으로 변화시키거나, 아니면 그 상태를 유지시키고 나머지 선택되지 않은 메모리 셀들은 저장된 데이터에 상관없이 오프되어 비트라인에 영향을 미치지 않도록 제어된다.
제2b도는 제2a도에 대한 다른 실시예를 도시한 것이다. 플로팅 게이트(b5)에 저장된 전하(Charge)는 가능하면 오랫동안 유지되는 것이 바람직하므로, 라이트용 트랜지스터(b6)의 소스에 캐패시터(b8)를 설치하여 전하 유지 시간을 길게 할 수 있다. 이 경우 캐패시터(b8)를 설치해야 하기 때문에 단가를 상승시킬 수 있으나 리프레쉬 간격을 증가시킬 수 있는 장점이 있다.
제3a도 및 제3b도는 본 발명의 또 다른 실시예에 따른 초고집적 메모리 셀의 구조도로서, 도면에서 c1은 비트라인, c2는 리드 및 라이트용 워드라인, c3는 리드용 기준전압 단자, c4는 플로팅 게이트, c5는 라이트용 트랜지스터, c6는 리드용 트랜지스터, c7은 캐패시터, c8은 캐패시터 단자를 각각 나타낸다.
본 발명의 일실시예에서 제시한 제2a도나 제2b도의 메모리 셀과는 달리 제3a도 및 제3b도에 도시된 본 발명의 다른 실시예에 따른 초고집적 메모리 셀은 라이트용 트랜지스터(c5)와 리드용 트랜지스터(c6)의 워드라인(c2)이 공유되어, 워드라인(c2)이 (+)전압으로 활성화될 때에는 라이트용 트랜지스터(c5)를 구동하고, (-)전압으로 활성화될 때에는 리드용 트랜지스터(c6)를 구동한다.
즉, 본 발명은 다른 실시예에 따른 메모리 셀은 라이트용 트랜지스터(c5)와 리드용 트랜지스터(c6)가 각각 NMOS와 PMOS(또는 그 반대일 수도 있음)로 되어 구동시키기 위한 워드라인의 전압 범위가 다르며, 다음 표는 그 일예를 나타낸다.
본 발명의 다른 실시예도 리드 동작 제어에서, 비트라인을 공유하는 메모리 셀들중 선택된 메모리 셀만 플로팅 게이트에 저장된 데이터에 따라 리드용 기준전압단자를 비트라인과 연결하여 비트라인을 일정한 전압으로 변화시키거나, 아니면 그 상태를 유지시키고 나머지 선택되지 않은 메모리 셀들은 저장된 데이터에 상관없이 오프되어 비트라인에 영향을 미치지 않도록 제어된다.
참고적으로 제4도는 제2a도에 도시된 메모리 셀의 배치도로서, 도면에서 d1은 비트라인, d2, d5, d6은 라이트용 워드라인, d8은 공유된 비트 라인 콘택, d9, d10은 공유된 리드용 기준전압 단자를 각각 나타낸다.
도면에 도시한 바와 같이 본 발명은 셀 A와 셀 B가 리드용 기준전압 단자(d9)를 공유하고, 셀 B와 셀 C가 비트라인 콘택(d8)을 공유하는 구조가 계속 반복되어 셀 어레이의 면적을 줄일 수 있다.
제5도는 제3a도에 도시된 메모리 셀의 배치도로서, 도면에서 e1은 비트라인, e2, e3, e4는 리드 및 라이트용 워드라인, e5는 공유된 비트라인 콘택, , e6, e7은 공유된 리드용 기준전압 단자를 각각 나타낸다. 마찬가지로 도면에 도시한 바와 같이 본 발명은 두개의 셀 A'와 셀 B'가 리드용 기준전압 단자(e6)를 공유하고, 셀 B'와 셀 C'가 비트라인 콘택(e5)를 공유하는 구조가 계속 반복되어 셀 어레이의 면적을 줄일 수 있다.
한편, 제6a도 내지 제6f도, 제7a도 내지 제7f도는 본 발명의 실시예에 따른 메모리 셀의 제조 공정도로서, 이를 참조하여 본 발명에 따른 메모리 셀의 제조 방법을 설명한다.
제6a도 내지 제6f도는 제3a도에 도시된 메모리 셀의 제조 공정도로서, 이를 살펴본다.
먼저, 제6a도에 도시된 바와 같이 통상의 MOS 트랜지스터를 실리콘 기판(f1)에 형성한다. 즉, 실리콘 기판(f1)상에 소자분리막(f2)을 형성하고, 라이트용 트랜지스터의 게이트 절연막(f3)과 게이트 전도막(f4)을 차례로 증가하여 패터닝 한 후, 이온주입공정으로 소스/드레인(f5, f5')을 형성함으로써 라이트용 트랜지스터를 형성한다.
이어서, 제6b도에 도시된 바와 같이 전체구조 표면에 절연막(f6)을 증착하고 마스크 및 식각 공정을 수행하여 라이트용 트랜지스터의 소스(f5)가 노출되는 플로팅 게이트 콘택(f7)을 디파인(Define)한다.
계속해서, 제6c도에 도시된 바와 같이 상기 구조에 플로팅 게이트 전도막(f8)을 증착한다. 이 공정 단계에서 플로팅 게이트 전도막(f8)과 라이트용 트랜지스터의 소스(f5)가 전기적으로 연결된다.
다음으로, 제6d도에 도시된 바와 같이 마스크 및 식각 공정으로 플로팅 게이트 전도막(f8)과 절연막(f6)을 패터닝하여 라이트용 트랜지스터의 드레인(f5')이 노출되도록 한 후, 리드용 트랜지스터의 게이트 절연막(f9)과 게이트, 예컨대 실리콘막(f10)을 차례로 증착한다.
이어서, 제6e도에 도시된 바와 같이 상기 공정에서 증착된 리드용 트랜지스터의 게이트 절연막(f9)과 실리콘막(f10)을 각 셀이 분리되도록 패터닝하고(도면에 도시되지 않음), 상기 실리콘막(f10)에 선택적으로 문턱 전압(V) 이온주입과 소스/드레인(f11)이온 주입을 차례로 수행하여 리드용 트랜지스터를 형성한다.
계속해서, 제6f도에 도시된 바와 같이 전체구조 상부에 절연막(f12)을 증착하고 선택적 식각으로 라이트용 트랜지스터의 드레인(f5')이 노출되는 비트라인 콘택(f13)을 디파인한 다음 라이트용 트랜지스터의 드레인(f5')와 리드용 트랜지스터의 드레인(f11)에 전기적으로 연결된 비트라인 전도막(f14)을 증착하고, 이어 이를 패터닝함으로써 기본적인 메모리 셀을 완성한다.
제7a도 내지 제7e도는 제2a도에 도시된 메모리 셀의 제조 공정도로서, 제7a도에 도시된 바와 같이 통상의 MOS 트랜지스터를 실리콘 기판(g1)에 형성한다. 즉, 실리콘 기판(g1)에 소자분리막(g2)을 형성한 후에 라이트용 트랜지스터의 게이트 절연막(g3)과 라이트용 트랜지스터의 게이트 전도막(g4)을 차례로 증착하여 패터닝하고, 이어 이온주입을 수행하여 소스/드레인(g5, g5')을 형성함으로써 라이트용 트랜지스터를 형성한다.
이어서, 제7b도에 도시된 바와 같이 전체구조 상부에 절연막(g6)과 리드용 게이트 전도막(g7)을 차례로 증착한다.
계속해서, 제7c도에 도시된 바와 같이 상기 공정에서 증착된 리드용 게이트 전도막(g7) 및 절연막(g6)을 마스크 및 식각 공정으로 패터닝하여 라이트용 트랜지스터의 소스/드레인(g5, g5')을 노출시킨 다음, 전체구조 표면에 리드용 트랜지스터의 게이트 절연막(g8)을 증착한다.
상기 제7a도 내지 제7c도와 같이 라이트용 트랜지스터의 게이트(g4)와 리드용 트랜지스터의 게이트(g7)을 각각 따로 공정하는 것은 두 게이트(g4, g7)를 분리하여 패턴을 형성하기 위해서이다.
다음으로, 제7d도에 도시된 바와 같이 마스크 및 식각 공정으로 게이트 절연막(g8)을 선택식각하여 라이트용 트랜지스터의 소스(g5)가 노출되는 플로팅 게이트 콘택(g9)을 디파인한 다음, 플로팅 게이트 전도막(g10)을 증착한다. 이 공정에서 플로팅 게이트 전도막(g10)과 라이트용 트랜지스터의 소스(g5)가 전기적으로 연결된다.
이어서, 제7e도에 도시된 바와 같이 마스크 및 식각 공정으로 플로팅 게이트 전도막(g10) 및 절연막(g8)을 패터닝하여 라이트용 트랜지스터의 드레인(g5')을 노출시키고, 리드용 트랜지스터의 제2게이트 절연막(g11)과 실리콘막(g12)을 차례로 증착 및 패터닝하고, 이어서 문턱전압(V) 이온주입과 소스/드레인(g13) 이온주입을 차례로 수행하여 리드용 트랜지스터를 형성한다.
계속해서, 제7f도에 도시된 바와 같이 전체구조 상부에 절연막(g14)을 증착하고 라이트용 트랜지스터의 드레인(g5')이 노출되는 비트라인 콘택(g15)을 디파인한 다음 라이트용 트랜지스터의 드레인(g5')와 리드용 트랜지스터의 드레인(g13)에 전기적으로 연결된 비트라인 전도막(g16)을 증착한 후 이를 패터닝함으로써 기본적인 메모리 셀을 완성한다.
참고적으로 본 발명의 이해를 돕기 위해 본 메모리 셀에서의 리드용 기준전압 단자부위의 레이아웃을 제8도에 도시하며, 도면에서 h1, h2, h3, h4는 리드용 트랜지스터의 게이트(리드용 워드라인), h5는 공유된 리드용 기준전압 단자(리드용 트랜지스터의 소스), h6은 리드용 트랜지스터의 드레인, h7은 리드용 트랜지스터를 제작하기 위한 실리콘막(제6도의 f10, 제7도의 g12)을 각각 나타낸다.
도면을 보면 리드용 기준전압 단자로 사용되는 리드용 트랜지스터의 소스(h5)가 워드라인 h2와 h3 사이에서 공유되어 있음을 알 수 있으며, 이와 같이 셀 어레이에서 리드용 기준전압 단자가 공유되도록 함으로써 공정을 쉽게 이룰수 있다.
참고적으로, 도면에서 워드라인 방향으로 공유된 리드용 기준전압단자(h5)의 레이아웃은 높게 도핑된 n 또는 p 층을 사용하는 것이 효과적이다.
상기와 같이 이루어지는 본 발명은 차지 쉐어링을 사용하지 않기 때문에 액세스 시간이 빨라 고속 동작에 적합하고, 또한 제조 공정이 복잡하지 않아 적용이 용이한 효과가 있다.

Claims (40)

  1. 입/출력 비트라인; 라이트 제어신호에 의해 활성화되는 제1워드라인; 리드 제어신호에 의해 활성화되는 제2워드라인; 상기 입/출력 비트라인에 연결된 제1단자와, 제2단자, 및 상기 라이트 제어신호에 응답하여 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 제1워드라인에 연결된 게이트 전극으로 구성되는 제1트랜지스터; 및 상기 제2워드라인에 연결된 게이트 전극, 기준전압단자에 연결된 제1단자, 상기 입/출력 비트라인에 연결된 제2단자, 및 상기 리드제어신호에 응답하여 상기 제1단자와 제2단자를 연결하기 위하여 상기 제1트랜지스터의 제2단자에 연결된 플로팅 게이트 전극으로 구성되는 제2트랜지스터를 구비하여, 상기 제1트랜지스터가 라이트 동작시 상기 제2트랜지스터의 문턱전압을 변화시키고 리드 동작시 턴-오프되며, 상기 제2트랜지스터가 리드 동작시 상기 비트라인에 상기 기준전압단자의 레벨을 전달하고 라이트 동작시 턴-오프되는 것을 특징으로 하는 다이나믹 램의 셀.
  2. 제1항에 있어서, 상기 제2트랜지스터의 플로팅 게이트와 상기 제1트랜지스터의 상기 제2단자 사이에 캐패시터를 더 구비하는 것을 특징으로 하는 다이나믹 램의 셀.
  3. 제1항에 있어서, 상기 입/출력 비트라인을 이웃하는 다른 셀과 함께 연결된 것을 특징으로 하는 다이나믹 램의 셀.
  4. 제1항에 있어서, 상기 제1트랜지스터의 상기 문턱전압은 상기 제1트랜지스터가 턴-오프될 때 대략 3.0V이고, 상기 제1트랜지스터가 턴-온될 때 대략 1.0V인 것을 특징으로 하는 다이나믹 램의 셀.
  5. 제4항에 있어서, 상기 제2워드라인에 2.0V가 공급되는 것을 특징으로 하는 다이나믹 램의 셀.
  6. 입/출력 비트라인; 포지티브 또는 네가티브 전압이 공급되는 워드라인; 상기 입/출력 비트라인에 연결된 제1단자와, 제2단자 및 상기 포지티브 전압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 워드라인에 연결된 공통 게이트 전극으로 구성되는 제1트랜지스터 : 및 기준전압단자에 연결된 제1단자 상기 입/출력 비트라인에 연결된 제2단자, 및 상기 네가티브 전압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 제1트랜지스터의 상기 제2단자에 결합된 플로팅 게이트 전극으로 구성되는 제2트랜지스터를 구비하여, 상기 입/출력 비트라인의 전압레벨이 상기 플로팅 게이트에 전달되고, 상기 제2트랜지스터가 상기 워드라인과 함께 상기 공통 게이트 전극에 의해 턴-온되며, 상기 제1트랜지스터가 라이트 동작시, 상기 제2트랜지스터의 문턱전압을 변화시키고 리드 동작시 턴-오프되며, 상기 제2트랜지스터가 리드 동작시 상기 비트라인에 상기 기준전압단자의 레벨을 전달하고 라이트 동작시 턴-오프되는 것을 특징으로 하는 다이나믹 램의 셀.
  7. 제6항에 있어서, 상기 제2트랜지스터의 플로팅 게이트와 상기 제1트랜지스터의 상기 제2단자 사이에 캐패시터를 더 구비하는 것을 특징으로 하는 다이나믹 램의 셀.
  8. 제7항에 있어서, 상기 입/출력 비트라인은 아웃하는 다른 셀에 함께 연결된 것을 특징으로 하는 다이나믹 램의 셀.
  9. 제6항에 있어서, 상기 제1트랜지스터와 제2트랜지스터는 OV가 워드라인에 공급되었을 때 턴-오프되는 것을 특징으로 하는 다이나믹 램의 셀.
  10. 제6항에 있어서, 상기 포지티브 전압은 2.5V인 것을 특징으로 하는 다이나믹 램의 셀.
  11. 제6항에 있어서, 상기 네가티브 전압은 -2.5V인 것을 특징으로 하는 다이나믹 램의 셀.
  12. 제6항에 있어서, 상기 제1트랜지스터는 NMOS 트랜지스터이고 상기 제2트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 다이나믹 램의 셀.
  13. 제11항에 있어서, 상기 PMOS 트랜지스터는 박막트랜지스터인 것을 특징으로 하는 다이나믹 램의 셀.
  14. 입/출력 비트라인; 포지티브 또는 네가티브 전압이 공급되는 워드라인; 상기 입/출력 비트라인에 연결된 제1단자와, 제2단자, 및 상기 포지티브 전압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 워드라인에 연결된 전극으로 구성되는 제1트랜지스터 : 및 기준전압단자에 연결된 제1단자, 상기 입/출력 비트라인에 연결된 제2단자, 상기 네가티브 전압이 상기 워드라인에 공급될 때 상기 제1단자와 상기 제2단자를 연결하기 위하여 상기 제1트랜지스터의 상기 제2단자에 결합된 플로팅 게이트 전극 및 상기 워드라인에 연결된 게이트 전극으로 구성되는 제2트랜지스터를 구비하여, 상기 입/출력 비트라인의 전압레벨이 상기 플로팅게이트에 전달되고, 상기 제2트랜지스터가 상기 워드라인과 함께 상기 공통 게이트 전극에 의해 턴-오프되며, 상기 제1트랜지스터가 라이트 동작시 상기 제2트랜지스터의 문턱전압을 변화시키고 리드 동작시 턴-오프되며, 상기 제2트랜지스터가 리드 동작시 상기 비트라인에 상기 기준전압단자의 레벨을 전달하고 라이트 동작시 턴-오프되는 것을 특징으로 하는 다이나믹 램의 셀.
  15. 제14항에 있어서, 상기 제2트랜지스터의 플로팅 게이트와 상기 제1트랜지스터 상기 제2단자 사이에 캐패시터를 더 구비하는 것을 특징으로 하는 다이나믹 램의 셀.
  16. 제14항에 있어서, 상기 입/출력 비트라인은 이웃하는 다른 다이나믹 램 셀에 함께 연결된 것을 특징으로 하는 다이나믹 램의 셀.
  17. 제14항에 있어서, 상기 제1트랜지스터와 제2트랜지스터는 OV가 워드라인에 공급되었을 때 턴-오프되는 것을 특징으로 하는 다이나믹 램의 셀.
  18. 제14항에 있어서, 상기 포지티브 전압은 2.5V인 것을 특징으로 하는 다이나믹 램의 셀.
  19. 제14항에 있어서, 상기 네가티브 전압은 -2.5V인 것을 특징으로 하는 다이나믹 램의 셀.
  20. 제14항에 있어서, 상기 제1트랜지스터는 NMOS 트랜지스터이고 상기 제2트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 다이나믹 램(DRAM)의 셀.
  21. 제20항에 있어서, 상기 PMOS 트랜지스터는 박막트랜지스터인 것을 특징으로 하는 다이나믹 램의 셀.
  22. 실리콘 기판에 필드산화막을 형성하는 제1단계; 상기 실리콘 기판 상에 소스 영역, 드레인 영역, 게이트 산화막 및 게이트 전극을 가지는 MOS 트랜지스터를 형성하는 제2단계; 전체구조 상에 제1절연막을 형성하고 상기 소스 영역의 일부를 노출시키는 제3단계; 상기 노출된 소스 영역과 전기적으로 연결되도록 전체구조 상에 제1전도막을 형성하는 제4단계; 상기 MOS 트랜지스터의 상기 드레인 영역 상부에 위치하는 상기 제1전도막을 제거하는 제5단계; 전체구조상에 차례로 제2절연막 및 실리콘막을 형성하는 제6단계; 상기 실리콘막으로의 불순물 이온 주입에 의해 고농도 도핑된 소스 영역과 드레인 영역을 형성하여 상기 MOS 트랜지스터 상부에 박막트랜지스터를 형성하는 제7단계; 전체구조 상부에 제2절연막을 형성하고, 상기 고농도 도핑된 소스 영역의 측벽과 상기 모스트랜지스터의 드레인 영역을 노출시킨 콘택홀을 형성하는 제8단계; 및 상기 고농도 도핑된 소스 영역의 측벽과 함께 상기 모스트랜지스터의 드레인 영역을 연결하는 비트라인용 제3전도막을 형성하는 제9단계를 포함하는 것을 특징으로 하는 다이나믹 램의 셀의 제조 방법.
  23. 제22항에 있어서, 비트라인용 상기 제2전도막은 이웃한 다이나믹 램 셀과 함께 연결된 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  24. 제22항에 있어서, 상기 제5단계는 상기 드레인 영역 상부에 위치하는 제1절연막을 제거하는 제10단계를 더 포함하는 것을 특징으로 하는 다이나믹 램(DRAM)셀 제조 방법.
  25. 제22항에 있어서, 상기 제8단계는 문턱전압 조절을 위하여 상기 실리콘막에 불순물 이온주입을 실시하는 제11단계를 더 포함하는 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  26. 제22항에 있어서, 상기 제1전도막은 폴리실리콘막인 것을 특징으로 하는 다이나믹 램(DRAM)셀 제조 방법.
  27. 제22항에 있어서, 상기 제2절연막은 산화막인 것을 특징으로 하는 다이나믹 램(DRAM)셀 제조 방법.
  28. 제22항에 있어서, 상기 박막트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 다이나믹 램(DRAM) 셀 제조 방법.
  29. 실리콘 기판에 필드산화막을 형성하는 제1단계; 상기 실리콘 기판상에 소스 영역, 드레인 영역, 게이트 산화막 및 게이트 전극을 가지는 MOS 트랜지스터를 형성하는 제2단계; 전체구조 상에 차례로 제1절연막과 제1전도막을 형성하는 제3단계; 상기 제1절연막과 상기 제1전도막을 패터닝하여 상기 소스 영역과 상기 드레인 영역을 노출되며 상기 MOS 트랜지스터의 상기 게이트 전극상의 상기 제1절연막과 상기 제2전도막을 잔류시키는 제4단계; 전체구조 상부에 제2절연막을 형성하고, 상기 소스 영역의 일부를 노출시키는 제5단계; 전체구조 상부에 상기 노출된 소스 영역과 전기적으로 연결되는 제2전도막을 형성하여 제6단계; 상기 MOS 트랜지스터의 상기 드레인 영역 상부에 위치된 상기 제2전도막을 제거하는 제7단계; 전체구조 상부에 차례로 제3절연막과 실리콘막을 형성하는 제8단계; 상기 실리콘막으로의 불순물 이온 주입에 의해 고농도 도핑된 소스 영역과 드레인 영역을 형성하여 상기 MOS 트랜지스터 상부에 박막트랜지스터를 형성하는 제9단계; 전체구조 상부에 제4절연막을 형성하고, 상기 고농도 도핑된 소스 영역의 측벽과 함꼐 상기 모스트랜지스터의 드레인 영역을 노출시킨 콘택홀을 형성하는 제10단계; 및 상기 고농도 도핑된 소스 영역의 측벽과 함께 상기 모스트랜지스터의 드레인 영역을 연결하는 비트라인용 제3전도막을 형성하는 제11단계를 포함하는 것을 특징으로 하는 다이나믹 램(DRAM)셀 제조 방법.
  30. 제29항에 있어서, 비트라인용 상기 제3전도막은 이웃한 다이나믹 램 셀과 함께 연결된 것을 특징으로 하는 다이나믹 램의 셀 제조방법.
  31. 제29항에 있어서, 상기 제7단계는 상기 드레인 영역 상부에 위치하는 상기 제2절연막을 제거하는 제12단계를 더 포함하는 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  32. 제29항에 있어서, 상기 제9단계는 문턱전압 조절을 위하여 상기 실리콘막을 불순물 이온 주입을 하는 제13단계를 더 포함하는 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  33. 제29항에 있어서, 상기 제1전도막 및 제2전도막은 폴리실리콘막인 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  34. 제29항에 있어서, 상기 제3절연막은 산화막인 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  35. 실리콘 기판에 필드산화막을 형성하는 제1단계; 전체구조 상부에 산화막, 제1전도막, 제1절연막 및 제2전도막을 차례로 형성하는 제2단계; 상기 제2전도막, 상기 제2절연막, 제1전도막 및 상기 산화막을 차례로 패터닝하여 상기 실리콘 기판의 일부를 노출시키는 제3단계; 상기 산화막, 제1전도막 및 소스/드레인 영역으로 이루어지는 MOS 트랜지스터를 형성하기 위해 상기 노출된 실리콘 기판에 불순물을 주입하는 제4단계; 전체구조 상부에 제2절연막을 형성하고, 상기 소스 영역의 일부를 노출시키는 제5단계; 전체구조 상부에 상기 소스 영역과 전기적으로 연결되는 제3전도막을 형성하여 제6단계; 상기 MOS 트랜지스터의 상기 드레인 영역 상부에 위치된 상기 제3전도막을 제거하는 제7단계; 전체구조 상부에 차례로 제3절연막과 실리콘막을 형성하는 제8단계; 상기 실리콘막으로의 불순물 이온 주입에 의해 고농도 도핑된 소스 영역과 드레인 영역을 형성하여 상기 MOS 트랜지스터 상부에 박막트랜지스터를 형성하는 제9단계; 전체구조 상부에 제4절연막을 형성하고, 상기 고농도 도핑된 소스 영역의 측벽과 상기 모스트랜지스터의 드레인 영역을 노출시킨 콘택홀을 형성하는 제10단계; 및 상기 고농도 도핑된 소스 영역의 측벽과 함께 상기 모스트랜지스터의 드레인 영역을 연결하는 비트라인용 제4전도막을 형성하는 제11단계를 포함하는 것을 특징으로 하는 다이나믹 램 셀 제조 방법.
  36. 제35항에 있어서, 비트라인용 상기 제4전도막은 이웃한 다이나믹 램 셀과 함께 연결된 것을 특징으로 하는 다이나믹 램의 셀 제조방법.
  37. 제35항에 있어서, 상기 제7단계는 상기 드레인 영역 상부에 위치하는 상기 제2절연막을 제거하는 제12단계를 더 포함하는 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  38. 제35항에 있어서, 상기 제9단계는 문턱전압 조절을 위하여 상기 실리콘막을 불순물 이온 주입을 하는 제13단계를 더 포함하는 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  39. 제35항에 있어서, 상기 제1전도막 및 제2전도막 및 제3 전도막을 폴리실리콘막인 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
  40. 제35항에 있어서, 상기 제3절연막은 산화막인 것을 특징으로 하는 다이나믹 램의 셀 제조 방법.
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CN96108479A CN1096682C (zh) 1995-05-17 1996-05-17 高集成存贮单元及其制造方法
GB9610387A GB2300941B (en) 1995-05-17 1996-05-17 A DRAM cell and method of manufacture
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924205B1 (ko) * 2008-05-28 2009-10-29 주식회사 하이닉스반도체 반도체 기억 장치
US8357963B2 (en) 2010-07-27 2013-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8619470B2 (en) 2010-06-23 2013-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device with long data holding period

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
DE19950362C1 (de) * 1999-10-19 2001-06-07 Infineon Technologies Ag DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung
US6650563B2 (en) * 2002-04-23 2003-11-18 Broadcom Corporation Compact and highly efficient DRAM cell
KR100719178B1 (ko) * 2003-08-29 2007-05-17 주식회사 하이닉스반도체 비휘발성 디램의 구동방법
JP4215018B2 (ja) * 2005-03-29 2009-01-28 セイコーエプソン株式会社 不揮発性半導体記憶装置
CN101593560B (zh) * 2008-05-26 2011-07-06 中芯国际集成电路制造(北京)有限公司 随机存取存储器及其存储单元
CN104681079B (zh) * 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
KR20180043383A (ko) * 2010-01-22 2018-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101822962B1 (ko) * 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101811204B1 (ko) * 2010-02-12 2017-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
KR102001820B1 (ko) * 2010-03-19 2019-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
WO2011152286A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011152254A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011152233A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
CN103123807B (zh) * 2011-11-21 2016-11-23 复旦大学 一种动态随机存储器的高速读操作方法
CN104187624B (zh) 2014-08-07 2016-06-08 逯明福 综合营养粉及其制备方法
US10381054B1 (en) * 2018-02-27 2019-08-13 Globalfoundries Inc. Common boosted assist
US10872666B2 (en) * 2019-02-22 2020-12-22 Micron Technology, Inc. Source line management for memory cells with floating gates
CN114303242A (zh) * 2019-08-28 2022-04-08 美光科技公司 具有双晶体管存储器单元及存取线路板的存储器装置
US11776907B2 (en) * 2019-08-28 2023-10-03 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and a common plate
CN114365221A (zh) 2019-08-28 2022-04-15 美光科技公司 具有双晶体管垂直存储器单元及共板的存储器装置
WO2021041558A1 (en) * 2019-08-28 2021-03-04 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and shared channel region
US11716862B2 (en) * 2020-05-28 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory with dual gated control
DE102020133486B4 (de) * 2020-05-28 2024-08-29 Taiwan Semiconductor Manufacturing Co. Ltd. Nichtflüchtiger speicher mit doppelter ansteuerung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6025269A (ja) * 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JP2500871B2 (ja) * 1991-03-30 1996-05-29 株式会社東芝 半導体不揮発性ｒａｍ
US5412599A (en) * 1991-09-26 1995-05-02 Sgs-Thomson Microelectronics, S.R.L. Null consumption, nonvolatile, programmable switch
JPH05243522A (ja) * 1992-03-02 1993-09-21 Hitachi Ltd 半導体記憶装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924205B1 (ko) * 2008-05-28 2009-10-29 주식회사 하이닉스반도체 반도체 기억 장치
US8085572B2 (en) 2008-05-28 2011-12-27 Hynix Semiconductor Inc. Semiconductor memory apparatus
US8619470B2 (en) 2010-06-23 2013-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device with long data holding period
US8357963B2 (en) 2010-07-27 2013-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
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