JPS632464A

JPS632464A - 可変長デ−タ連結出力回路

Info

Publication number: JPS632464A
Application number: JP14533786A
Authority: JP
Inventors: Satoru Ishihara; 哲石原
Original assignee: Matsushita Graphic Communication Systems Inc
Current assignee: Panasonic System Solutions Japan Co Ltd
Priority date: 1986-06-20
Filing date: 1986-06-20
Publication date: 1988-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は、次々に与えられる可変長データを連結ある
いは分断して固定長データの形で出力する可変長データ
連結回路に関する。

従来の技術例えばファクシミリ装置においては、白および黒のラン
レングスが可変長コードで表現され、それを後段の処理
回路に受は渡す際に、次々と発生する可変長コードを連
結あるいは分断し、例えば８ビツトの固定長データに揃
えることが行なわれている。この処理を行なう回路が本
発明の対象の可変長データ連結回路である。

第６図に従来の可変長データ連結出力回路の構成を示し
ている。

この回路には、Ｍビット以下の可変長データと、その長
さを示すデータ長との対が次々と与えられる。可変長デ
ータはシフトレジスタ１に並列入力され、データ長はダ
ウンカウンタ２にプリセントされる。シフトレジスタ１
はクロックＣＫによってシフトされ、同じクロックＣＫ
でカウンタ２はダウンカウントされる。シフトレジスタ
１から直列にシフトアウトされたデータは、同じクロッ
クＣＫで動作するＮビットのシフトレジスタ３に直列入
力される。また同時に、Ｎ進カウンタ４もクロックＣＫ
によってカウントアツプされる。

ダウンカウンタ２の内容がゼロになったとき、シフトレ
ジスタ１の可変長データはすべてシフトレジスタ３に移
されたことになる。このとき次の可変長データを受は入
れる。

Ｎ進カウ／り４の内容がＮになると、シフトレジスタ３
にＮビットのデータが揃った（−杯になった）ことにな
る。このときＮ進カウンタ４から出力レディ信号が出力
される。後段の回路は、この出力レディ信号に応動して
シフトレジスタ３のＮビット並列出力（これが固定長デ
ータである）を読み込む。

発明が解決しようとする問題点上述した従来の回路構成は高速化に適さないという問題
があった。その原因は、並列に与えられる可変長データ
を１ビツトづつシフトして、Ｎビットの固定長データに
再構成している点にある。

データを１ビツトづつシフトするのには比較的時間がか
かるので、高速化の大きな障害になる。

この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、可変長データを並列のまま取シ扱って高
速に処理できるようにした可変長データ連結出力回路を
提供することにある・問題点を解決するための手段そこでこの発明では、データ再構成用に（Ｍ十Ｎ−１）
ピント以上のレジスタを設け、このレジスタの最下位か
らＮビット目までのデータを後段への固定長データ出力
とするＣＭ、Ｎは先のとおシ）。

また、可変長データと同時に与えられるデータ長を順次
累加していき、その累加値がＮを超えたときに出力レデ
ィ信号を発生するとともに、その素化値からＮを減算す
るデータ長処理手段を設ける。

また、可変長データが与えられたときに、そのデータ長
を加算する前の上記累加値をＸとすると、この可変長デ
ータを上記レジスタの（Ｘ＋１）ビット目以降に並列に
入力する追尾入力手段を設ける０また、上記出力レディ信号に応動し、上記レジスタの（
Ｎ＋１）ビット目以降のデータを並列に出力し、そのデ
ータを上記レジスタの最下位以降に並列に入力する先頭
合せ手段とを設けた。

作用上記レジスタにＮビット以上のデータがたまると、上記
出力レディ信号が発生し、後段の回路が最下位からＮビ
ット目までのデータを読み取る。

このとき、上記レジスタの（Ｎ＋１）ビット目以降には
未出力のデータが残る（残データがゼロの場合もある）
。この残データは上記先頭合せ手段による並列入出力処
理によシ、上記レジスタ内での記憶位置がＭビット分だ
け移動され、最下位ビットの位置に合せられる。

上記レジスタへの新たな可変長データの入力は、上記追
尾人力手段によって、上記レジスタ中の残データの末尾
に続く位置になされる。

実施例第１図はこの発明の一実施例の回路構成を示している。

この回路に可変長データとデータ長との対が次々と入力
されるが、可変長データはセレクタ７のＡ入力に、デー
タ長はセレクタ１２のＡ入力にそれぞれ印加される。

この実施例では、可変長データの最大炎は１３ピツトで
、これをレジスタ６で後述のように再構成し、８ビツト
の固定長データとして出力する。つまシ、Ｍ＝１３、Ｎ
＝８である。レジスタ６は、１３＋８−１−＝２０ビッ
トの記憶セルからなυ、これの最下位から８ビツト目ま
での出力Ｑ１〜Ｑ８が後段回路への固定長データとなる
。

上述したデータ長処理手段は、セレクタ１２と、加算回
路１３と、レジスタ１１と、コンパレータ１１とからな
る。まず、データ長処理手段のみを抽出した形でその動
作を説明する。

レジスタ１１では上記データ長が累加される。コンパレ
ータ１４は、レジスタ１１の累加値と設定値「８」とを
比較し、累加値が８以上になったとき出力レディ信号を
発生する。セレクタ１２は、出力レディ信号が生じたと
きだけＢ入力を選択し、それ以外ではＡ入力を選択して
いる（セレクタも同じ）。

セレクタ１２でＡ入力が選択されている場合、Ａ入力に
印加されたデータ長は加算回路１３に入力され、レジス
タ１１の累加値と加算され、その加算結果（新たな累加
値）が次のタイミングでレジスタ１１にストアされる。

このようにして、次々に入力されるデータ長がレジスタ
１１で累加され、その累加値が８以上になると出力レデ
ィ信号が発生する。また出力レディ信号によってセレク
タ１２はＢ入力側に切換わり、このとき加算回路１３の
Ｂ入力には設定値「−８」が入力される。その結果、レ
ジスタ１１の累加値から８が減じられる。

次に、上述した追尾入力手段の構成と動作を説明する。

与えられた可変長データはセレクタ７を経てバレルシフ
ト回路８に入力される。バレルシフト回路８は１３ビツ
トの入力端１１〜ｉ１３と加ビットの出力端Ｑ１〜Ｑ２
０とを有し、この入出力間が制御信号Ｓに応じて第２図
の表のように接続されるゲート回路である。

制御信号Ｓとしては、レジスタ１１の累加値Ｘが入力さ
れる。この累加値Ｘは、ある可変長データがバレルシフ
ト回路８に入力されているとき、その可変長データと対
をなすデータ長を加える前の値である。

Ｓ−Ｘが７以下の場合、バレルシフト回路８の入力１１
〜ｉ　１３は出力Ｑ（Ｓ＋１）〜Ｑ（Ｓ＋１３）に現わ
れ、Ｑ（Ｓ）までは’Ｏ”　、Ｑ　（Ｓ＋１４　）〜Ｑ
２０は不定となる。

バレルシフト回路８の出力Ｑ１〜Ｑ２０のうち、下位８
ピノＩ−Ｑｌ〜Ｑ８はオア回路１０を経てレジスタ６の
下位８ビツトの入力Ｄ１〜Ｄ８となシ、上位１２ピッ１
−Ｑ９〜Ｑ２０は直接にレジスタ６の上位１２ピントの
入力Ｄ９〜Ｄ２０となる。

レジスタ８の下位８ビツト出力Ｑ１〜Ｑ８（固定長デー
タとなる°）は、第３図に示す動作特性のマスク回路９
にも入力される。マスク回路９０制御信号Ｓとして、バ
レルシフト回路８と同様に、レジスタ１１の累加値Ｘが
入力される。

Ｓ＝Ｘが１〜７のとき、マスク回路９では（Ｓ＋１）ビ
ット目以降（上位側へ）がマスクされ、入力１１〜ｉ　
（Ｓ）が出力Ｑ１〜Ｑ　（Ｓ）に現われ、出力Ｑ（Ｓ＋
１）〜Ｑ８は１１　Ｑ　ＩＩとなる。なお、Ｓ＝Ｘが０
または８以上のとき、出力Ｑ１〜Ｑ８はすべてゝ０″と
なる。

オア回路１０では、マスク回路９の出力Ｑ１〜Ｑ８とバ
レルシフト回路８の出力Ｑ１〜Ｑ８とがビット対応で論
理和がとられ、その結果の８ビツトがレジスタ６の入力
Ｄ１〜Ｄ８となる。

つまりＳ＝Ｘが７以下の場合、下位Ｓビットはオア回路
１０の出力Ｑ１〜Ｑ（Ｓ）が有効で、残る（Ｓ−Ｓ）ビ
ットにバレルシフト回路８の出力Ｑ（Ｓ＋１）〜Ｑ８が
組み合わされ、レジスタ６の入力Ｄ　１−Ｄ　８となる
。なお前述したように、レジスタ６の入力Ｄ９〜Ｄ２０
にはバレルシフト回路８の出力Ｑ９〜Ｑ２０が印加され
る。

以上で明かなように、レジスタ１１の累果値がＸのとき
次の可変長データが与えられると、その可変長データは
レジスタ６の（Ｘ＋１）ビット目以降に入力され、それ
よシ下位のＸビットのデータは変化しない。そして最終
的に明かになるが、レジスタ１１の累加値がＸのとき、
レジスタ６の下位Ｘビットにまだ後段に渡していないデ
ータが残っているのであり、その状態で次々に与えられ
た可変長データはレジスタ６におけるＸビットの残デー
タの末尾に付は加えられる。この動作の次のタイミング
で、付は加えられた可変長データのデータ長がレジスタ
１１の累計値Ｘに加算される。

データ長をＸに加えた結果が８以上になると、前述した
ように、コンパレータ１４から出力レディ信号が出力さ
れる。これを受けて後段回路はレジスタ６の出力Ｑ１〜
Ｑ８を取り込む。

レジスタ６の出力Ｑ１〜Ｑ８を後段が取り込んだことで
、レジスタ６の９ビツト月以降に何ビットか（ゼロも含
む）有意データが残ったことになる。この残データは、
以下のように動作する先頭合せ手段によ知レジスタ６に
おける記憶位置を８ビツトだけ下位側に移され、最下位
ビット以降に残データが並ぶ。その直後にレジスタ１１
の累加値から８が減じられる（これは既に説明した）。

そのＸが残データのビット数である。

先頭合せ手段の動作は次のとおシである。出力レディ信
号が生じたことでセレクタ７がＢ入力に切換わり、レジ
スタ６の出力Ｑ９〜Ｑ２０がバレルシフト回路８に入力
される。このときＸはまだ８以上なので、バレルシフト
回路８（７）入力ｉ１〜ｉ１３はそのまま出力Ｑ１〜Ｑ
１３に現われ、またマスク回路９の出力Ｑ１〜Ｑ８はす
べてｔ＋　Ｏｎである。

その結果、レジスタ６の出力Ｑ９〜Ｑ２０がレジスタ６
の入力り、１〜Ｄ１２に回り込み、上述した記憶位置の
移動がなされる。

以上の回路動作を具体列を第４図と第５図に整理して示
している。この両図と以上の説明を照し合わせることで
、本回路の動作についての理解が深まるであろう。

発明の効果以上詳細に説明したように、この発明に係る可変長デー
タ連結出力回路にあっては、並列に与えられる可変長デ
ータを並列のまま処理しく１ビツトづつ直列に処理する
のではない）、固定長データに組み立てなおすので、従
来よシ大幅に処理速度が向上し、高速化の要求に容易に
応えることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例回路のブロック図、第２図
は第１図におけるバレルシフト回路の１１７ｆ料ｔｇｌ
ｌｌｒｉＵ１第３図は第１図におけるマスク回路の動作
４ｆ。明１国、第４図と第５図は具体例動作例の説明図、第６
図は従来回路のブロック図である。６・・・データレジスタ、７・・・セレクタ、８・・・
バレルシフト回路、９・・・マスク回路、１０・・・オ
ア回路、１１・・・データ長レジスタ、１２・・・セレ
クタ、１３・・・加算回路、１４・・・コンパレータＮ　ｌ　図第２図一；−Ｆえ、　Ｌ（〜力ｆ３＋入り第３図り、〜Ｌ６；λカ姪　　≦　　　耳　　　４　　３区報第６図フロック０ト

Claims

【特許請求の範囲】

Ｍビット以下の可変長データと、その長さを示すデータ
長との対が次々と与えられ、それら可変長データを連結
あるいは分断してＮビットの固定長データの形で出力す
るための回路に、（Ｍ＋Ｎ−１）ビット以上の記憶セル
を有し、最下位からＮビット目までのデータを後段への
固定長データ出力とするレジスタと、上記データ長を順
次累加していき、その累加値がＮを超えたときに出力レ
ディ信号を発生するとともに、その累加値からＮを減算
するデータ長処理手段と、上記可変長データが与えられ
たときに、そのデータ長を加算する前の上記累加値をＸ
とすると、この可変長データを上記レジスタの（Ｘ＋１
）ビット目以降に並列に入力する追尾入力手段と、上記
出力レディ信号に応動し、上記レジスタの（Ｎ＋１）ビ
ット目以降のデータを並列に出力し、そのデータを上記
レジスタの最下位ビット以降に並列に入力する先頭合せ
手段とを備えた可変長データ連結出力回路。