JPS6313582A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPS6313582A JPS6313582A JP61156004A JP15600486A JPS6313582A JP S6313582 A JPS6313582 A JP S6313582A JP 61156004 A JP61156004 A JP 61156004A JP 15600486 A JP15600486 A JP 15600486A JP S6313582 A JPS6313582 A JP S6313582A
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Landscapes
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- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、固体撮像装置に関するもので、例えば、光
電変換素子により形成される画素信号をMOSFET
(絶縁ゲート形電界効果トランジスタ)を介して取り出
す方式の固体撮像装置に利用して有効な技術に関するも
のである。
電変換素子により形成される画素信号をMOSFET
(絶縁ゲート形電界効果トランジスタ)を介して取り出
す方式の固体撮像装置に利用して有効な技術に関するも
のである。
従来より、フォトダイオードとスイッチMOSFETと
の組み合わせからなる固体撮像装置が公知である。この
ような固体撮像装置に関しては、例えば特開昭56−1
52382号公報がある。
の組み合わせからなる固体撮像装置が公知である。この
ような固体撮像装置に関しては、例えば特開昭56−1
52382号公報がある。
上記のような固体撮像装置において、ランダム雑音の低
減化を図るためには、信号線における寄生容量を小ざく
することが考えられる。しかしながら、素子の微細化や
配線幅を細くすることには限界がある。
減化を図るためには、信号線における寄生容量を小ざく
することが考えられる。しかしながら、素子の微細化や
配線幅を細くすることには限界がある。
この発明の目的は、比較的簡単な構成により高品質の画
像信号を得ることのできる固体撮像装置を提供すること
にある。
像信号を得ることのできる固体撮像装置を提供すること
にある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、光電変換素子とそれを選択するスイッチ紫芋
からなる画素セルがマトリックス配置されて構成される
画素アレイを、偽信号を吸収する所定のバイアス電圧が
供給されるウェル領域に形成し、上記画素アレイの信号
線を出力線に接続させるスイッチMOSFETを、その
ウェル領域と上記スイッチMOSFETを構成する半導
体領域間における接合容量を小さくさせるバックバイア
ス電圧が供給されるウェル領域に形成するものである。
からなる画素セルがマトリックス配置されて構成される
画素アレイを、偽信号を吸収する所定のバイアス電圧が
供給されるウェル領域に形成し、上記画素アレイの信号
線を出力線に接続させるスイッチMOSFETを、その
ウェル領域と上記スイッチMOSFETを構成する半導
体領域間における接合容量を小さくさせるバックバイア
ス電圧が供給されるウェル領域に形成するものである。
上記した手段によれば、画素アレイにおける偽信号の影
響を低減しつつ、その信号線に接続されるスイッチMO
SFETの寄生容量を減らすことによって低雑音化を図
ることができる。
響を低減しつつ、その信号線に接続されるスイッチMO
SFETの寄生容量を減らすことによって低雑音化を図
ることができる。
第1図には、この発明が適用される固体撮像装置の一実
施例の要部回路図が示されている。同図では、3行、2
列分の回路が代表として例示的に示されている。同図の
各回路素子は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリンコンのような1
個の半導体基板上において形成される。特に制限されな
いが、同図の各回路素子は、後述するようにN型半導体
基板上に形成されるP型のウェル領域に形成される。こ
のように各回路素子をP型ウェル領域内に形成する構成
は、α線の影響を低減させるとこができる。
施例の要部回路図が示されている。同図では、3行、2
列分の回路が代表として例示的に示されている。同図の
各回路素子は、公知の半導体集積回路の製造技術によっ
て、特に制限されないが、単結晶シリンコンのような1
個の半導体基板上において形成される。特に制限されな
いが、同図の各回路素子は、後述するようにN型半導体
基板上に形成されるP型のウェル領域に形成される。こ
のように各回路素子をP型ウェル領域内に形成する構成
は、α線の影響を低減させるとこができる。
1つの画素セルは、フォトダイオードD1と垂直走査線
にそのゲートが結合されたスイッチMO3F ETQ
1と、水平走査線にそのゲートが結合されたスイッチM
OSFETQ2の直列回路から構成される。上記フォト
ダイオードD1及びスイッチMOSFETQI、Q2か
らなる画素セルと同じ行(水平方向)に配置される他の
同様な画素セル(D2.Q3.Q4)等の出力ノードは
、同図において横方向に延長される仏間線H3Iに結合
される。他の行についても上記同様な画素セルが同様に
結合される。上記信号線H3I等には、それに対応した
垂直走査mV1が平行して配置される。この垂直走査W
AVIには、ぞれに対応した画素セルのスイッチMOS
FETQI、Q3等が結合される。このことは、例示的
に示されている他の行の垂直走査線v2及びv3におい
ても同様である。
にそのゲートが結合されたスイッチMO3F ETQ
1と、水平走査線にそのゲートが結合されたスイッチM
OSFETQ2の直列回路から構成される。上記フォト
ダイオードD1及びスイッチMOSFETQI、Q2か
らなる画素セルと同じ行(水平方向)に配置される他の
同様な画素セル(D2.Q3.Q4)等の出力ノードは
、同図において横方向に延長される仏間線H3Iに結合
される。他の行についても上記同様な画素セルが同様に
結合される。上記信号線H3I等には、それに対応した
垂直走査mV1が平行して配置される。この垂直走査W
AVIには、ぞれに対応した画素セルのスイッチMOS
FETQI、Q3等が結合される。このことは、例示的
に示されている他の行の垂直走査線v2及びv3におい
ても同様である。
水平走査線は、同図において縦方向に延長され、同じ列
に配置される画素セルのスイッチMOSFETQ2.Q
6.及びQIOのゲートは、共通の水平走査線H1に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線H2等に結合される。以上の各回路素
子及び配線から画素アレイが構成される。
に配置される画素セルのスイッチMOSFETQ2.Q
6.及びQIOのゲートは、共通の水平走査線H1に結
合される。他の列に配置される画素セルも上記同様に対
応する水平走査線H2等に結合される。以上の各回路素
子及び配線から画素アレイが構成される。
上記垂直走査線■1、v2及びv3は、上記信号線H3
IないしH33を縦(垂直)方向に延長される出力線V
Sに結合させる読み出し用のスイッチMOSFETQI
3ないしQ15のゲートにも結合される。この出力線
vSとバイアス電圧VBとの間には、読み出し用の負荷
抵抗Rが設けられる。この負荷抵抗Rを通して、画素セ
ルが選択されたとき、フォトダイオードに蓄積された光
信号に対応した電流が流れることによって、その画素セ
ルからの読み出し動作と、次の読み出し動作のためのリ
セット(プリチャージ)動作とが同時に行われる。上記
負荷抵抗Rにより得られた電圧信号は、センスアンプS
Aによって増幅され、図示しない出力回路を通して出力
される。
IないしH33を縦(垂直)方向に延長される出力線V
Sに結合させる読み出し用のスイッチMOSFETQI
3ないしQ15のゲートにも結合される。この出力線
vSとバイアス電圧VBとの間には、読み出し用の負荷
抵抗Rが設けられる。この負荷抵抗Rを通して、画素セ
ルが選択されたとき、フォトダイオードに蓄積された光
信号に対応した電流が流れることによって、その画素セ
ルからの読み出し動作と、次の読み出し動作のためのリ
セット(プリチャージ)動作とが同時に行われる。上記
負荷抵抗Rにより得られた電圧信号は、センスアンプS
Aによって増幅され、図示しない出力回路を通して出力
される。
上記画素アレイにおいては、上記信号1)(31ないし
HS 3に結合されるスイッチMOSFETのドレイン
等の半導体領域も感光性を持つことがあり、これら寄生
フォトダイオード等により形成される偽信号(スメア、
ブルーミング)が、非選択時にフローティング状態にさ
れる信号線に蓄積されてしまう。なお、このような偽信
号に関しては、例えば特開昭57−17276号公報に
詳細に述べられている。
HS 3に結合されるスイッチMOSFETのドレイン
等の半導体領域も感光性を持つことがあり、これら寄生
フォトダイオード等により形成される偽信号(スメア、
ブルーミング)が、非選択時にフローティング状態にさ
れる信号線に蓄積されてしまう。なお、このような偽信
号に関しては、例えば特開昭57−17276号公報に
詳細に述べられている。
この実施例では、上記スメア、ブルーミング等の偽信号
を除去するために、特に制限されないが、上記各行の信
号線H3IないしH33には、リセット用MOSFET
Q20ないしQ22が設けられる。これらのMOSFE
TQ20ないしQ22は、水平帰線期間内に発生するリ
セット信号R3によりオン状態にされ、各信号線H3I
ないしH83等にバイアス電圧VBを供給するものであ
る。
を除去するために、特に制限されないが、上記各行の信
号線H3IないしH33には、リセット用MOSFET
Q20ないしQ22が設けられる。これらのMOSFE
TQ20ないしQ22は、水平帰線期間内に発生するリ
セット信号R3によりオン状態にされ、各信号線H3I
ないしH83等にバイアス電圧VBを供給するものであ
る。
また、上記偽信号を影響を低減させるために、上記画素
アレイは、1つのウェル領域P −WE L I、1に
形成される。このウェル領域P−WELLIには、特に
制限されないが、後述するような基板バイアス電圧発生
回路VGにより形成される約0゜8v程度の正のバイア
ス電圧vbbが供給される。
アレイは、1つのウェル領域P −WE L I、1に
形成される。このウェル領域P−WELLIには、特に
制限されないが、後述するような基板バイアス電圧発生
回路VGにより形成される約0゜8v程度の正のバイア
ス電圧vbbが供給される。
また、ランダム雑音を低減させるために、言い換えるな
らば、上記信号線及び出力信号線の寄生容量を低減させ
るために、上記画素アレイの信号線を出力信号線に接続
させるスイッチMOSFETQ13ないしQ15は、独
立したウェル領域P〜WELL2に形成される。このウ
ェル領域P−WELL2には、後述する基板バイアス発
生回路VGから供給される約−4ないし6vのような負
のバンクバイアス電圧−vbbが供給される。
らば、上記信号線及び出力信号線の寄生容量を低減させ
るために、上記画素アレイの信号線を出力信号線に接続
させるスイッチMOSFETQ13ないしQ15は、独
立したウェル領域P〜WELL2に形成される。このウ
ェル領域P−WELL2には、後述する基板バイアス発
生回路VGから供給される約−4ないし6vのような負
のバンクバイアス電圧−vbbが供給される。
また、上記のようなりセット用MOSFETが設けられ
る場合、これらのMOSFETQ20ないしQ22も、
独立したウェル領域P−WE L H3に形成され、こ
のウェル領域P −WE L Lには上記同様に負のバ
ックバイアス電圧−vbbが供給される。なお、上記リ
セット用MOSFETQ20ないしQ22を、上記読み
出し用のスイッチMOSFETQI 3ないしQ15が
形成されるウェル領域P−WELL2に形成してもよい
。しかし、この場合にはリセッ日旧言号線と上記出力信
号線とが平行に走ることによって、両者間で浮遊容量が
存在する。それ故、リセットパスルR3がカップリング
によって出力信号線vSにノイズとして現れてしまう、
したがって、このようなカップリングノイズ対策を施し
た上で、上記リセット用MOSFETQ20ないしQ2
2を上記読み出し用スイッチMOSFETQI 3ない
しQ15が形成されるウェル領域P−WELL2に形成
する必要がある。
る場合、これらのMOSFETQ20ないしQ22も、
独立したウェル領域P−WE L H3に形成され、こ
のウェル領域P −WE L Lには上記同様に負のバ
ックバイアス電圧−vbbが供給される。なお、上記リ
セット用MOSFETQ20ないしQ22を、上記読み
出し用のスイッチMOSFETQI 3ないしQ15が
形成されるウェル領域P−WELL2に形成してもよい
。しかし、この場合にはリセッ日旧言号線と上記出力信
号線とが平行に走ることによって、両者間で浮遊容量が
存在する。それ故、リセットパスルR3がカップリング
によって出力信号線vSにノイズとして現れてしまう、
したがって、このようなカップリングノイズ対策を施し
た上で、上記リセット用MOSFETQ20ないしQ2
2を上記読み出し用スイッチMOSFETQI 3ない
しQ15が形成されるウェル領域P−WELL2に形成
する必要がある。
さらに、特に制限されないが、素子の微細化、言い換え
るならば、MOSFETのシラートチヤンネル化を図る
ために、上記バンクバイアス電圧−vbbを、水平シフ
トレジスタH3Rが形成されるウェル領域P−WELL
4及び垂直シフトレジスタが形成されるウェル領域P−
WELL5に供給するものであってもよい。これによっ
て、上記各シフトレジスタH3R,VSRを構成するM
OSFETのショートチャンネル化による高密度化及び
容量低減による高速化が可能になる。
るならば、MOSFETのシラートチヤンネル化を図る
ために、上記バンクバイアス電圧−vbbを、水平シフ
トレジスタH3Rが形成されるウェル領域P−WELL
4及び垂直シフトレジスタが形成されるウェル領域P−
WELL5に供給するものであってもよい。これによっ
て、上記各シフトレジスタH3R,VSRを構成するM
OSFETのショートチャンネル化による高密度化及び
容量低減による高速化が可能になる。
上記水平シフトレジスタH3Rは、画素アレイの水平走
査線H1、H2等の選択信号を形成する。
査線H1、H2等の選択信号を形成する。
また、上記垂直シフト【/ジスタVSRは、上記画素ア
レイの垂直走査線■1ないしv3等の選択信号を形成す
る。
レイの垂直走査線■1ないしv3等の選択信号を形成す
る。
第2図には、上記1つの画素セルの一実施例を示す概略
素子断面図が示されている。
素子断面図が示されている。
N型半導体基板N−8UBの表面に、P型のウェル領域
P−WE L 1.1が形成される。上記N型半導体基
板N−3UBは、電源電圧Vccが供給される。上記ウ
ェル領域P−WELLIには、上記圧のバイアス電圧v
bbが供給されることによって、ウェル領域PWELL
Iに発生する前記偽信号を吸収するようにされる。上記
ウェル領域P−WELLIには、スイッチM6SFET
Q1及びQ2並びにフォトダイオードDIを構成するN
9型の半導体領域が形成される。そして、スイッチMO
SFETQ2を構成するN+領領域、信号線H31を構
成する1線に接続される。また、特に制限されないが、
スイッチMOS F ETQ 1を構成するゲート電極
上には、絶縁膜を介して垂直走査線V1を構成する配線
が形成される。
P−WE L 1.1が形成される。上記N型半導体基
板N−3UBは、電源電圧Vccが供給される。上記ウ
ェル領域P−WELLIには、上記圧のバイアス電圧v
bbが供給されることによって、ウェル領域PWELL
Iに発生する前記偽信号を吸収するようにされる。上記
ウェル領域P−WELLIには、スイッチM6SFET
Q1及びQ2並びにフォトダイオードDIを構成するN
9型の半導体領域が形成される。そして、スイッチMO
SFETQ2を構成するN+領領域、信号線H31を構
成する1線に接続される。また、特に制限されないが、
スイッチMOS F ETQ 1を構成するゲート電極
上には、絶縁膜を介して垂直走査線V1を構成する配線
が形成される。
第3図には、基板バイアス電圧発生回路VCの一実施例
の回路図が示されている。
の回路図が示されている。
この実施例の基板バイアス電圧発生回路は、大まかに言
えば、リングオシレータと、分圧回路及びチャージポン
プ回路から構成される。
えば、リングオシレータと、分圧回路及びチャージポン
プ回路から構成される。
リングオシレータは、以下の各回路により構成される。
MOSFETQ24とQ25は、インバータ回路を構成
する。負荷MOSFETQ24は、そのしきい値電圧に
よるハイレベルの出力信号のレベル低下を防止するため
、そのゲートにはダイオード接続されたMO3FBTQ
23を介して電源電圧Vccが供給される。この負荷M
OSFETQ24のゲートとソースとの間には、キャパ
シタC1が設けられる。これによって、駆動MOS F
ETQ25がオン状態のとき、その出力信号がはソ゛
回路の接地電位のようなロウレベルにされるため、キャ
パシタC1にはダイオード接続されたMOSFETQ2
3を介してプリチャージが行われる。
する。負荷MOSFETQ24は、そのしきい値電圧に
よるハイレベルの出力信号のレベル低下を防止するため
、そのゲートにはダイオード接続されたMO3FBTQ
23を介して電源電圧Vccが供給される。この負荷M
OSFETQ24のゲートとソースとの間には、キャパ
シタC1が設けられる。これによって、駆動MOS F
ETQ25がオン状態のとき、その出力信号がはソ゛
回路の接地電位のようなロウレベルにされるため、キャ
パシタC1にはダイオード接続されたMOSFETQ2
3を介してプリチャージが行われる。
そして、駆動MOSFETQ25がオフ状態にされたと
き、負荷MOSFETQ24による出力電圧のハイレベ
ルへの立ち上がりに伴い、ゲート電圧がプリチャージ電
圧骨だけ昇圧される。これによって、負荷MOSFET
Q24からは電源電圧Vccのようなハイレベルの信号
が出力される。
き、負荷MOSFETQ24による出力電圧のハイレベ
ルへの立ち上がりに伴い、ゲート電圧がプリチャージ電
圧骨だけ昇圧される。これによって、負荷MOSFET
Q24からは電源電圧Vccのようなハイレベルの信号
が出力される。
上記インバータ回路の出力信号は、電源電圧側の出力M
OSFETQ26のゲートに伝えられる。
OSFETQ26のゲートに伝えられる。
この出力MOSFETQ26には、上記インバータ回路
の入力信号を受ける接地電位側出力MOSFETQ26
と直列接続される。これによって、いわゆるインバーチ
イツトプツシ;プル回路が構成される。
の入力信号を受ける接地電位側出力MOSFETQ26
と直列接続される。これによって、いわゆるインバーチ
イツトプツシ;プル回路が構成される。
これらの出力回路の信号信号と上記インバータ回路の入
力信号とは、プッシュプル出力回路を構成するMOSF
ETQ29とQ28のゲートにそれぞれ供給される。こ
れによって、上記プツシプル出力回路の出力信号は、上
記インバータ回路の人力信号に対して同相の信号とされ
る。この出力回路の出力端子と回路の接地電位点との間
には、遅延回路を構成するキャパシタC3が設けられる
。
力信号とは、プッシュプル出力回路を構成するMOSF
ETQ29とQ28のゲートにそれぞれ供給される。こ
れによって、上記プツシプル出力回路の出力信号は、上
記インバータ回路の人力信号に対して同相の信号とされ
る。この出力回路の出力端子と回路の接地電位点との間
には、遅延回路を構成するキャパシタC3が設けられる
。
すなわち、上記キャパシタC3と出力MOSFET02
B又はQ29のコンダクタンスに従った時定数による遅
延回路が構成される。
B又はQ29のコンダクタンスに従った時定数による遅
延回路が構成される。
上記出力器B (Q2B、Q29)の出力信号は、MO
SFETQ30ないしQ34及びキャパシタC2からな
る上記同様なインバーチイツトプッシュプル回路に供給
される。このインバーチイツトプッシュプル回路の出力
信号器よ、同図においてブラックボッスクにより示され
、上記同様な遅延用のキャパシタC4が+m力に設けら
れるインバーチイツトプッシュプル回路■■の入力端子
に伝えられる。さらに、このインバーチイツトプッシュ
プル回路IVの出力信号は、MOS F El、TQ
35ないしQ39及びキャパシタC5からなる、上記間
様なインバーチイツトプッシュプル回路の入力端子に伝
えられる。そして、このインバーチイツトプッシュプル
回路におけるインバータ回路の出力信号は、上記初段の
インバーチイツトプッシュプル回路の入力信号として正
帰還される。
SFETQ30ないしQ34及びキャパシタC2からな
る上記同様なインバーチイツトプッシュプル回路に供給
される。このインバーチイツトプッシュプル回路の出力
信号器よ、同図においてブラックボッスクにより示され
、上記同様な遅延用のキャパシタC4が+m力に設けら
れるインバーチイツトプッシュプル回路■■の入力端子
に伝えられる。さらに、このインバーチイツトプッシュ
プル回路IVの出力信号は、MOS F El、TQ
35ないしQ39及びキャパシタC5からなる、上記間
様なインバーチイツトプッシュプル回路の入力端子に伝
えられる。そして、このインバーチイツトプッシュプル
回路におけるインバータ回路の出力信号は、上記初段の
インバーチイツトプッシュプル回路の入力信号として正
帰還される。
これによって、合計5段の反転回路がリング状に接続さ
れることによって、リングオシレータを構成する。この
リングオシレータは、上記各段を通した信号伝播遅延時
間に従った周波数により発振動作を行うものとなる。
れることによって、リングオシレータを構成する。この
リングオシレータは、上記各段を通した信号伝播遅延時
間に従った周波数により発振動作を行うものとなる。
この実施例では、上記圧のバイアス電圧vbbを形成す
る回路は、電源電圧Vccと回路の接地電位点との間に
、直列接続されたダイオード形態のMOSFETQ42
ないしQ46から構成される。
る回路は、電源電圧Vccと回路の接地電位点との間に
、直列接続されたダイオード形態のMOSFETQ42
ないしQ46から構成される。
これら直列MOSFETQ42ないしQ46のコンダク
タンス比に従って、上記MOSFETQ43とQ44の
接続点から、上記バイアス電圧vbbが出力される。
タンス比に従って、上記MOSFETQ43とQ44の
接続点から、上記バイアス電圧vbbが出力される。
この実施例では、特に制限されないが、上記直列MOS
FETQ42ないしQ46を通して定常的な直流電流が
流れるのを防止するため、MOSFETQ42とQ43
の接続点には、キャパシタC7を介して、上記初段のイ
ンバーチイツトプッシュプル回路の出力信号が供給され
る。
FETQ42ないしQ46を通して定常的な直流電流が
流れるのを防止するため、MOSFETQ42とQ43
の接続点には、キャパシタC7を介して、上記初段のイ
ンバーチイツトプッシュプル回路の出力信号が供給され
る。
すなわち、上記インバーチイツトプッシュプル回路の出
力信号がハイレベルからロウレベルに変化するとき、M
OSFETQ42のゲート電圧が負の電位にされるため
、MOSFETQ42がオフ状態にされ上記直流電流の
発生を防止する。
力信号がハイレベルからロウレベルに変化するとき、M
OSFETQ42のゲート電圧が負の電位にされるため
、MOSFETQ42がオフ状態にされ上記直流電流の
発生を防止する。
また、負のバンクバイアス電圧を形成する回路は、以下
のチャージポンプ回路及びその駆動回路から構成される
。駆動回路は、上記最終段のインバーチイツトプッシュ
プル回路の出力信号を受ける回路の接地電位側出力M
OS F E T Q 41と、上記初段のインバーチ
イツトプッシュプル回路の出力信号を受ける電源電圧側
の出力MOSFETQ40から構成される。上記出力M
OSFETQ40のゲートには、キャパシタC6を介し
て上記インパーティソドプッシュプル回!IIVの入力
出力が供給される。この理由は、上記初段回路の出力信
号がロウレベルからハイレベルにされるとき、上記信号
が上記インバーチイツトプッシュプル回路IVの入力端
子に伝えるられる迄の間、キャパシタC6にプリチャー
ジがなされ、上記回路IVの入力信号がハイレベルにさ
れたときMOSFETQ40を通したチャージポンプ回
路のキャパシタC8へのプリチャージ電圧を電源電圧V
ccまで高めるためのものである。
のチャージポンプ回路及びその駆動回路から構成される
。駆動回路は、上記最終段のインバーチイツトプッシュ
プル回路の出力信号を受ける回路の接地電位側出力M
OS F E T Q 41と、上記初段のインバーチ
イツトプッシュプル回路の出力信号を受ける電源電圧側
の出力MOSFETQ40から構成される。上記出力M
OSFETQ40のゲートには、キャパシタC6を介し
て上記インパーティソドプッシュプル回!IIVの入力
出力が供給される。この理由は、上記初段回路の出力信
号がロウレベルからハイレベルにされるとき、上記信号
が上記インバーチイツトプッシュプル回路IVの入力端
子に伝えるられる迄の間、キャパシタC6にプリチャー
ジがなされ、上記回路IVの入力信号がハイレベルにさ
れたときMOSFETQ40を通したチャージポンプ回
路のキャパシタC8へのプリチャージ電圧を電源電圧V
ccまで高めるためのものである。
上記キャパシタC8には、上記MOS F ETQ42
のゲートと共通接続されたスイッチMOSFETQ47
を介して回路の接地電位に接続される。
のゲートと共通接続されたスイッチMOSFETQ47
を介して回路の接地電位に接続される。
上記MOSFETQ47とキャパシタC8の接続点は、
ダイオード形態のMOSFETQ4Bを介して、負のバ
ックバイアス電圧−vbhが与えられるべきウヱル領域
P−WELL2等に接続される。
ダイオード形態のMOSFETQ4Bを介して、負のバ
ックバイアス電圧−vbhが与えられるべきウヱル領域
P−WELL2等に接続される。
上記チャージポンプ回路の動作は、下記の通りである。
上記初段のインバーチイツトプッシュプル回路の出力信
号がハイレベルにされたとき、上記分圧回路を構成する
MOSFETQ42がオン状態にされるため、これに応
じてスイッチMOSFETQ47もオン状態にされる。
号がハイレベルにされたとき、上記分圧回路を構成する
MOSFETQ42がオン状態にされるため、これに応
じてスイッチMOSFETQ47もオン状態にされる。
このとき、上記初段回路のハイレベルによって出力MO
SFETQ40がオン状態になって、キャパシタC8に
Vcc−Vtb(VthはMOSFETQ40)のしき
い値電圧までプリチャージを行う。そして、上記初段回
路のハイレベルの出力信号が、上記インパーティッドプ
ソシュプル回路TVの入力端子に伝えるられると、キャ
パシタC6を介して、MOSFETQ40のゲート電圧
が昇圧されるため、上記キャパシタC8には電源電圧V
cctでプリチャージがなされる。
SFETQ40がオン状態になって、キャパシタC8に
Vcc−Vtb(VthはMOSFETQ40)のしき
い値電圧までプリチャージを行う。そして、上記初段回
路のハイレベルの出力信号が、上記インパーティッドプ
ソシュプル回路TVの入力端子に伝えるられると、キャ
パシタC6を介して、MOSFETQ40のゲート電圧
が昇圧されるため、上記キャパシタC8には電源電圧V
cctでプリチャージがなされる。
次に、上記インバーチイツトプッシュプル回路IVの出
力信号が、その出力回路に設けられるキャパシタC4と
、比較的小さな7ンダクタンスを持つようにされるMO
SFETとにより比較的大きな遅延時間を持ってロウレ
ベルにされると、最終段回路のインバーチイツトプッシ
ュプル回路の出力信号がロウレベルからハイレベルにさ
れる。
力信号が、その出力回路に設けられるキャパシタC4と
、比較的小さな7ンダクタンスを持つようにされるMO
SFETとにより比較的大きな遅延時間を持ってロウレ
ベルにされると、最終段回路のインバーチイツトプッシ
ュプル回路の出力信号がロウレベルからハイレベルにさ
れる。
これにより、初段回路の出力信号がロウレベルになり、
上記スイッチMOSFETQ8と出力MOSFETQ4
0をオフ状態にさせる。そして、上記最終段回路の出力
信号のハイレベルによって、出力MOSFETQ41が
オン状態になって、キャパシタC8に回路の接地電位を
供給する。このため、キャパシタC8から負の電圧が出
力され、ダイオード形態のMOSFETQ4Bがオン状
態になって、上記ウェル領域P−WELL2等の寄生容
量(図示せず)を負の電位にチャージする。
上記スイッチMOSFETQ8と出力MOSFETQ4
0をオフ状態にさせる。そして、上記最終段回路の出力
信号のハイレベルによって、出力MOSFETQ41が
オン状態になって、キャパシタC8に回路の接地電位を
供給する。このため、キャパシタC8から負の電圧が出
力され、ダイオード形態のMOSFETQ4Bがオン状
態になって、上記ウェル領域P−WELL2等の寄生容
量(図示せず)を負の電位にチャージする。
以下、同様な動作の繰り返しによって、最終的には−V
cc+Vth (VthはMOSFET04Bのしきい
値電圧)のような負のバックバイアス電圧を上記の実施
例から得られる作用効果は、下記の逼りである。すなわ
ち、 (1)光電変換素子とそれを選択するスイッチ素子から
なる画素セルがマトリックス配置されて構成される画素
アレイを、偽信号が吸収可能な所定のバイアス電圧が供
給されるウェル領域に形成し、上記画素アレイの信号線
を出力線に接続させるスイッチMOSFETを、そのウ
ェル領域と半導体領載量における接合容量を小さくさせ
るバックバイアス電圧が供給されるウェル領域に形成す
る。これにより、画素アレイにおける偽信号の影響を低
減しつつ、その信号線に接続されるスイッチMOSFE
Tの寄生容量を減らすことによって低雑音化を図ること
ができるという効果が得られる。
cc+Vth (VthはMOSFET04Bのしきい
値電圧)のような負のバックバイアス電圧を上記の実施
例から得られる作用効果は、下記の逼りである。すなわ
ち、 (1)光電変換素子とそれを選択するスイッチ素子から
なる画素セルがマトリックス配置されて構成される画素
アレイを、偽信号が吸収可能な所定のバイアス電圧が供
給されるウェル領域に形成し、上記画素アレイの信号線
を出力線に接続させるスイッチMOSFETを、そのウ
ェル領域と半導体領載量における接合容量を小さくさせ
るバックバイアス電圧が供給されるウェル領域に形成す
る。これにより、画素アレイにおける偽信号の影響を低
減しつつ、その信号線に接続されるスイッチMOSFE
Tの寄生容量を減らすことによって低雑音化を図ること
ができるという効果が得られる。
(2)上記読み出し用のスイッチMOSFETの他、リ
セット用MOSFETを設けるとともに、それを上記バ
ックバイアスが供給されるウェル領域内に形成すること
により、上記ランダム雑音を抑えつつ、垂直帰線期間内
での偽信号の除去を図ることができるから、高品質の画
像信号を得ることができるという効果が得られる。
セット用MOSFETを設けるとともに、それを上記バ
ックバイアスが供給されるウェル領域内に形成すること
により、上記ランダム雑音を抑えつつ、垂直帰線期間内
での偽信号の除去を図ることができるから、高品質の画
像信号を得ることができるという効果が得られる。
(3)上記読み出し用スイッチMOS F ET、リセ
ット用MOSFET及び他の周辺回路のMOSFETを
、上記バックバイアス電圧が供給されるウェル領域内に
形成することによって、MOSFETのショートチャン
ネル化による素子の微細化と、寄生容量の低減による動
作の高速化を図ることができるという効果が得られる。
ット用MOSFET及び他の周辺回路のMOSFETを
、上記バックバイアス電圧が供給されるウェル領域内に
形成することによって、MOSFETのショートチャン
ネル化による素子の微細化と、寄生容量の低減による動
作の高速化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば、固体撮像装置を
構成する半導体集積回路装置に内蔵される基板バイアス
電圧発生回路の具体的構成は、上記第3図に示した実施
例回路の他、例えば上記リングオシレータを省略して、
外部端子から供給される周期的な信号(クロック信号等
)を利用して、これを前記のようなチャージポンプ回路
に供給するもの等積々の実施形態を採ることができるも
のである。この場合、上記画素アレイが形成されるバイ
アス電圧発生回路と、負の電圧を形成するチャージポン
プ回路をそれぞれ独自の回路から構成されてもよい。ま
た、上記各バイアス電圧vbb、−vbbは、外部端子
から供給されるようにするものであってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば、固体撮像装置を
構成する半導体集積回路装置に内蔵される基板バイアス
電圧発生回路の具体的構成は、上記第3図に示した実施
例回路の他、例えば上記リングオシレータを省略して、
外部端子から供給される周期的な信号(クロック信号等
)を利用して、これを前記のようなチャージポンプ回路
に供給するもの等積々の実施形態を採ることができるも
のである。この場合、上記画素アレイが形成されるバイ
アス電圧発生回路と、負の電圧を形成するチャージポン
プ回路をそれぞれ独自の回路から構成されてもよい。ま
た、上記各バイアス電圧vbb、−vbbは、外部端子
から供給されるようにするものであってもよい。
第1図の実施例回路において、画素アレイの選択方法は
、奇数フィールドと偶数フィールドとで1本分づらせて
一対づつ水平信号線を選択状態にするようにしてもよい
。これにより、インクレースに対して空間的重心を上下
に移動させた画像信号を得ることができる。この場合、
出力線も一対として上記一対づつ選択される水平信号線
に対応させるものとしてもよい。
、奇数フィールドと偶数フィールドとで1本分づらせて
一対づつ水平信号線を選択状態にするようにしてもよい
。これにより、インクレースに対して空間的重心を上下
に移動させた画像信号を得ることができる。この場合、
出力線も一対として上記一対づつ選択される水平信号線
に対応させるものとしてもよい。
画素アレイの構成は、水平、垂直走査信号により時系列
的に画素セルの信号が出力させるものであれば何であっ
てもよい。また、各スイッチ素子は、MOSFETのよ
うに制御端子を持ち、アナログスイッチ動作を行うもの
であれば何であってもよい。
的に画素セルの信号が出力させるものであれば何であっ
てもよい。また、各スイッチ素子は、MOSFETのよ
うに制御端子を持ち、アナログスイッチ動作を行うもの
であれば何であってもよい。
この発明は、光電変換素子からの信号をアナログスイッ
チ素子を介して読み出す方式の固体撮像装置として広く
利用できるものである。
チ素子を介して読み出す方式の固体撮像装置として広く
利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、光電変換素子とそれを選択するスイッチ素
子からなる画素セルがマトリックス配置されて構成され
る画素アレイを、偽信号の吸収可能な所定のバイアス電
圧が供給されるウェル領域に形成し、上記画素アレイの
信号線を出力線に接続させるスイッチMOSFETを、
そのウェル領域と半導体領域間における接合容量を小さ
くさせるバックバイアス電圧が供給されるウェル領域に
形成することにより、画素アレイにおける偽信号の影響
を低減しつつ、その信号線に接続されるスイッチMOS
FETの寄生容量を減らすことによってランダム低雑音
を減らすことができるという効果が得られる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、光電変換素子とそれを選択するスイッチ素
子からなる画素セルがマトリックス配置されて構成され
る画素アレイを、偽信号の吸収可能な所定のバイアス電
圧が供給されるウェル領域に形成し、上記画素アレイの
信号線を出力線に接続させるスイッチMOSFETを、
そのウェル領域と半導体領域間における接合容量を小さ
くさせるバックバイアス電圧が供給されるウェル領域に
形成することにより、画素アレイにおける偽信号の影響
を低減しつつ、その信号線に接続されるスイッチMOS
FETの寄生容量を減らすことによってランダム低雑音
を減らすことができるという効果が得られる。
第1図は、この発明が適用される固体撮像装置の一例を
示す要部回路図、 第2図は、その画素セルの一実施例を示す概略素子断面
図、 第3図は、その基板バイアス電圧発生回路の一実施例を
示す回路図である。 VSR・・垂直シフトレジスタ、H3R・・水平シフト
レジスタ、SA・・センスアンプ、■G・・基板バイア
ス電圧発生回路、P−WELLI〜P−WELL5・・
P型つxル領域、N−3UB・・N型半導体基板、IV
・・インパーティッドプッシュブル回路 第1図 第 2 図
示す要部回路図、 第2図は、その画素セルの一実施例を示す概略素子断面
図、 第3図は、その基板バイアス電圧発生回路の一実施例を
示す回路図である。 VSR・・垂直シフトレジスタ、H3R・・水平シフト
レジスタ、SA・・センスアンプ、■G・・基板バイア
ス電圧発生回路、P−WELLI〜P−WELL5・・
P型つxル領域、N−3UB・・N型半導体基板、IV
・・インパーティッドプッシュブル回路 第1図 第 2 図
Claims (1)
- 【特許請求の範囲】 1、光電変換素子とそれを選択するスイッチ素子からな
る画素セルがマトリックス配置されて構成される画素ア
レイと、上記画素アレイの信号線を垂直信号を受けて出
力線に接続するスイッチMOSFETとを含み、上記画
素アレイが形成されるウェル領域には偽信号を吸収する
所定のバイアス電圧を供給するとともに、上記スイッチ
MOSFETが形成されるウェル領域には、そのウェル
領域とスイッチMOSFETを構成する半導体領域との
接合容量を小さくさせるバックバイアス電圧を供給する
ことを特徴とする固体撮像装置。 2、画素アレイの信号線には、上記バックバイアス電圧
が供給されるウェル領域に形成され、水平帰線期間内に
信号線をバイアス電圧レベルにリセットさせるスイッチ
MOSFETが設けられるものであることを特徴とする
特許請求の範囲第1項記載の固体撮像装置。 3、上記画素アレイは、光電変換素子と垂直走査線にそ
の制御端子が結合されるスイッチ素子及び水平走査線に
その制御端子が結合されるスイッチ素子からなる画素セ
ルと、同じ行に配置された画素セルの出力ノードが共通
に結合される信号線とからなるマトリックス構成である
ことを特徴とする特許請求の範囲第1又は第2項記載の
固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61156004A JPS6313582A (ja) | 1986-07-04 | 1986-07-04 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61156004A JPS6313582A (ja) | 1986-07-04 | 1986-07-04 | 固体撮像装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6313582A true JPS6313582A (ja) | 1988-01-20 |
Family
ID=15618227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61156004A Pending JPS6313582A (ja) | 1986-07-04 | 1986-07-04 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6313582A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6255680B1 (en) | 1998-03-30 | 2001-07-03 | Nec Corporation | Solid-state image sensor |
US6778213B1 (en) | 1998-04-03 | 2004-08-17 | Nec Electronics Corp. | Active X-Y addressable type solid-state image sensor and method of operating the same |
JP2005227529A (ja) * | 2004-02-13 | 2005-08-25 | Nec Corp | アクティブマトリクス型半導体装置 |
-
1986
- 1986-07-04 JP JP61156004A patent/JPS6313582A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6255680B1 (en) | 1998-03-30 | 2001-07-03 | Nec Corporation | Solid-state image sensor |
US6778213B1 (en) | 1998-04-03 | 2004-08-17 | Nec Electronics Corp. | Active X-Y addressable type solid-state image sensor and method of operating the same |
JP2005227529A (ja) * | 2004-02-13 | 2005-08-25 | Nec Corp | アクティブマトリクス型半導体装置 |
US8264476B2 (en) | 2004-02-13 | 2012-09-11 | Nlt Technologies, Ltd. | Active matrix type semiconductor device |
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