JPS6215590A - Display controller - Google Patents
Display controllerInfo
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- JPS6215590A JPS6215590A JP60156706A JP15670685A JPS6215590A JP S6215590 A JPS6215590 A JP S6215590A JP 60156706 A JP60156706 A JP 60156706A JP 15670685 A JP15670685 A JP 15670685A JP S6215590 A JPS6215590 A JP S6215590A
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- Japan
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- display
- frame
- digital video
- video signal
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デジタルインタフェースを有する表示制御装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a display control device having a digital interface.
［従来の技術］ ′
モノクロモニタまたはカラーモニタを使用ｉ−るシステ
ムとしては、アナログインタフェースを有する表示装置
と、デジタルインタフェースを右する表示制御装置があ
る。[Prior Art] Systems using a monochrome monitor or a color monitor include a display device having an analog interface and a display control device having a digital interface.
デジタルインタフェースを有する表示装置において、ビ
デオ信号および強輝１■信号（または）１′輝度信号）
を表示できるモノクロモニタがある。このモノクロモニ
タにおいては、白、黒以外に、強輝度の白を表示できる
。しかし、−１−記ゴ色しか表示できないので、より多
くの階調表示を行ないたいという要請には応じられない
という問題がある。In a display device with a digital interface, a video signal and a high brightness 1■ signal (or) 1' brightness signal)
There are monochrome monitors that can display . This monochrome monitor can display high brightness white in addition to white and black. However, since it is only possible to display -1- blue colors, there is a problem in that it cannot meet the demand for displaying more gradations.
［発明の目的］
本発明は、］−記従来の問題点に着１１シてなされたも
ので、ビデオ信号および強輝度信号を表示できるモノク
ロモニタにおいて、より多くの階調表示を行なうことが
できる表示制御装置を提供することをＬＪ的とするもの
である。[Object of the Invention] The present invention has been made to address the problems of the prior art as described above, and is capable of displaying more gradations in a monochrome monitor capable of displaying video signals and high-luminance signals. LJ's purpose is to provide display control devices.
［発明の概要］
本発明は、−１−従来末の問題点に着目してなされたも
ので、ビデオ信号および強輝度信号を表示できるモノク
ロモニタにおいて、より多くの階調表示を行なうことが
できるようにするために、表示両面の所定領域において
、所定カラーコード情報を、フレームと表示位置とに応
じたデジタルビデオ信号に変換するデジタルビデオ信号
変換ｆ段を有し、１つの１−配力ラーコード情報に基づ
いて、−１−記デジタルビデオ信号を複数ビット出力す
るようにしたものである。[Summary of the Invention] The present invention has been made by focusing on -1- problems at the end of the conventional art, and is capable of displaying more gradations in a monochrome monitor capable of displaying video signals and high-luminance signals. In order to achieve this, in a predetermined area on both display surfaces, a digital video signal conversion stage f is provided for converting predetermined color code information into a digital video signal according to the frame and display position, and one 1-distribution Based on the code information, the -1- digital video signal is output in a plurality of bits.
ｉ発明の実施例］ 第１図は、本発明の一実施例を示すブロック図である。Example of i invention] FIG. 1 is a block diagram showing one embodiment of the present invention.
表示制御装置Ａは、ＣＲＴコントローラ１０と、ＶＲＡ
Ｍ （ビデオＲＡＭ）２０と、シフトレジスタ３０と、
ルックアップテーブル４０と、デジタルビデオ信号制御
回路５０と、ディスプレーインタフェース６０とを有す
る。The display control device A includes a CRT controller 10 and a VRA.
M (video RAM) 20, shift register 30,
It has a lookup table 40, a digital video signal control circuit 50, and a display interface 60.
（、ＲＴコントローラｌＯは、表示制御装置Ａの全体を
制御するものである。ＶＲＡＭ２０は、ＣＰＵ８２の制
御の下に表示データを書込み、また、表示装置に表示す
るデータを必要に応じて読出すものである。(The RT controller IO controls the entire display control device A. The VRAM 20 writes display data under the control of the CPU 82 and reads data to be displayed on the display device as necessary. It is.
シフトレジスタ３０は、ＶＲＡＭ２０から読出したパラ
レルの表示データを、シリアル信号に変換するものであ
る。The shift register 30 converts parallel display data read from the VRAM 20 into a serial signal.
ルックアップテーブル４０は、ＶＩ’ｌＡＭ２０から読
出した表示データ、つまり、色コード（論理色コード）
に対応して、のカラーコード情報、つまり実際に表示す
べき色コード（物理色コード）に変換するものである。The lookup table 40 stores display data read from the VI'lAM 20, that is, color codes (logical color codes).
, the color code information is converted into the color code (physical color code) to be actually displayed.
デジタルビデオ信号制御回路５０は、カラーコード情報
に基づいて、表示画面の所定領域において、フレーム（
表示画面）と表示位置とに応して、デジタルビデオ信号
を出力する回路である。Based on the color code information, the digital video signal control circuit 50 selects a frame (
This circuit outputs a digital video signal according to the display screen (display screen) and display position.
ディスプレーインタフェース６０は、−上記デジタルビ
デオ信号と同期信号とを合わせて表示信号とし、これを
モニタ７０に送るものである。The display interface 60 combines the digital video signal and the synchronization signal into a display signal, and sends this to the monitor 70.
なお、メモリ８１．Ｉ１０装置８３は、通常使用される
ものと同じものである。Note that the memory 81. The I10 device 83 is the same as that normally used.
第２図は、上記実施例の要部を詳細に示すブロック図で
ある。FIG. 2 is a block diagram showing the main parts of the above embodiment in detail.
ＶＲＡＭ２０は、４面のＲＡＭ２１，２２゜２３ 、２
．４であり、シフトレジスタ３０は、４つのシフトレジ
スタ３１，３２，３３．３４で構成されている。ルック
アップテーブル４０としてルックアップテーブル４０ａ
を示し、このルックアブテーブル４０ａは、４ビツトの
信号に基づいて、５ビツトのカラーコード情報ＣＣ４〜
０を出力するものである。The VRAM20 has four RAMs21, 22゜23, 2
．． 4, and the shift register 30 is composed of four shift registers 31, 32, 33, and 34. Lookup table 40a as lookup table 40
This lookab table 40a contains 5-bit color code information CC4 to CC4 based on a 4-bit signal.
It outputs 0.
デジタルビデオ信号制御回路５０は、フレームカウンタ
５１と、ラインカウンタ５２と、ドツトカウンタ５３と
、色コード／表示パターン変換器９０とを有する。The digital video signal control circuit 50 includes a frame counter 51, a line counter 52, a dot counter 53, and a color code/display pattern converter 90.
フレームカウンタ、５１は、垂直同期信号に基づいて、
３ビツトのフレームカウント信号ＦＣ２〜０を出力する
ものであり、このフレームカウント信号は、７つのフレ
ームのうち、何番［−１のフレームであるかを区別する
信号である。ラインカウンタ５２は、水平同期信号に）
１（づいて、１ピントのラインカウント信号Ｌ ＣＯを
出力するものであり、このラインカウント信号ＬＣＯは
、偶数ライン／奇数ライン位置を区別する信号である。The frame counter 51 is based on the vertical synchronization signal.
It outputs a 3-bit frame count signal FC2 to FC0, and this frame count signal is a signal for distinguishing which frame number [-1] out of seven frames. line counter 52 (to the horizontal synchronization signal)
1 (1 pin), and the line count signal LCO is a signal for distinguishing even line/odd line positions.
ドツトカウンタ５３は、ドツトクロックに基づいて、１
ビツトのドツトカウント信号ＤＣＯを出力するものであ
り、このドツトカウント信１′＋ＤＣＯは、偶数ドツト
／奇数ドツト位置を［ズ別する信号である。The dot counter 53 calculates 1 based on the dot clock.
It outputs a bit dot count signal DCO, and this dot count signal 1'+DCO is a signal that distinguishes the even number dot/odd number dot positions.
色コード／表示パターン変換器９０は、５ビツトのカラ
ーコード情報ＣＣ４〜Ｏと、フレームカウント信号ＦＣ
２〜Ｏと、ラインカウント信号ＬＣＯと、ドツトカウン
ト信号ＤＣＯとに基づいて、所定の表示パターンを構成
するようにデジタルビデオ信号を、２ビツト出力するも
のである。The color code/display pattern converter 90 converts 5-bit color code information CC4 to CC0 and a frame count signal FC.
2 to 0, a line count signal LCO, and a dot count signal DCO, a 2-bit digital video signal is output so as to form a predetermined display pattern.
１−記所定の表示パターンは、第３図（１）および（２
）に示しである。1- The predetermined display pattern is shown in FIG. 3 (1) and (2).
) is shown.
第３図（１）および（２）は、色コード／表示パターン
変換器９０の動作を示すものであり、コード変換テーブ
ルの一例を示す図表である。つまり、カラーコード情報
ＣＣ４〜０と、フレームカウント信号ＦＣ２〜０とライ
ンカウント信号ＬＣＯとドツトカウント信号ＤＣＯと、
これらに応じて出力される２ビツトのデジタルビデオ信
号との関係を示したものである。FIGS. 3(1) and 3(2) show the operation of the color code/display pattern converter 90, and are charts showing an example of a code conversion table. That is, color code information CC4-0, frame count signals FC2-0, line count signal LCO, dot count signal DCO,
This figure shows the relationship with the 2-bit digital video signal output in response to these.
そして、第３図（１）および（２）で示される信号が、
色コード／表示パターン変換器９０のビット０の出力信
号となり、その変換器９００ビツトｌの出力信号は強輝
度信号である。Then, the signals shown in FIG. 3 (1) and (2) are
This becomes the output signal of bit 0 of the color code/display pattern converter 90, and the output signal of the converter 900 bit 1 is a strong luminance signal.
次に、上記実施例の動作について説明する。Next, the operation of the above embodiment will be explained.
マス、モニタ７０は、ビデオ信号および強輝度信号を表
示できるモノクロモニタであるとする。It is assumed that the mass monitor 70 is a monochrome monitor capable of displaying a video signal and a high-luminance signal.
そして、このモニタ７０を表示する場合、ＣＰＵ８２が
ＶＲＡＭ２０ａに所定の表示データを書込む。そして、
ＣＲＴコントローラＩＯが表示アト１／スをＶ ＲＡ
Ｍ ２０ ａに与え、その表示アドレスに対応した表示
データが、シフトレジスタ３０ａによってシリアル信号
に変換きれ、ルツクア・ンプテーブル４０ａ４こよって
、５ビ゛ン］・のカラーコード情報ＣＣ４〜０に変換き
れる。When displaying on this monitor 70, the CPU 82 writes predetermined display data into the VRAM 20a. and,
CRT controller IO displays at 1/s V RA
The display data corresponding to the display address given to M20a is converted into a serial signal by the shift register 30a, and converted into 5-bit color code information CC4 to CC0 by the lookup table 40a4. .
そして、上記力う−コー］ζ情報ＣＣ４〜０が、２ドツ
ト×２ラインの領域を１つの表示単位とした表示ノぐタ
ーンに変換される。その表示パターンは、フレームＯ〜
７の８つのフレームを一周期として繰り返して表示され
る。Then, the above-mentioned input signals CC4 to ζ information CC4 to 0 are converted into a display number with a 2 dot x 2 line area as one display unit. The display pattern is frame O~
7 and 8 frames are repeatedly displayed as one cycle.
したがって、フレームＯ〜７のうち、どのフレームの表
示をオンまたはオフするかの割合を変えることによって
、８階調の表示を実現することができる。以下、具体的
に説明する。Therefore, by changing the ratio of display of which frame is turned on or off among frames O to 7, display of eight gradations can be realized. This will be explained in detail below.
第３図（１）および（２）は、繰り返し部分を省略して
記載しである。したがって、表示の繰り返し周期が、何
フレーム分であるかを直ちに判別できる。3(1) and (2) are shown with repeated parts omitted. Therefore, it is possible to immediately determine how many frames the display repetition period is.
たとえば、第３図（１）に示すカラーコード情報０１の
場合は、偶数ライン位置（ラインカウントＯの位置）で
ありしかも偶数ドツト位置（ドツトカウントＯの位！
）においては、フレーム０から７に進む間、所定ドツト
は、ｒｏｏｏｏｏｏ。For example, in the case of color code information 01 shown in FIG. 3 (1), it is an even line position (line count O position) and an even dot position (dot count O position!).
), while going from frame 0 to frame 7, the predetermined dot is rooooooo.
ｌ」で表示される。この場合、「１」が白であり「０」
が黒であるとする（この逆でもよい）。上記の場合、白
の割合が１／８であるので、第３図の表示パターンの欄
には、ｌ／８と記載しである。"l" is displayed. In this case, "1" is white and "0"
Suppose that is black (the reverse is also possible). In the above case, since the proportion of white is 1/8, it is written as 1/8 in the display pattern column of FIG.
また、上記と同じカラーコード情報の場合で。Also, with the same color code information as above.
偶数ライン位置（ラインカウントＯの位置）でありしか
も奇数ドツト位置（ドツトカウントｌの位置）において
は、フレーム０から７に進む間、所定ドツトは、ｒｏｏ
ｏｌｏｏｏｏＪで表示される。そして、に記と同じカラ
ーコード情報の場合で、奇数ライン位置（ラインカウン
ト１の位置）であり、偶数ドツト位置（ドツトカウント
Ｏの位置）においては、フレームＯから７に進む間、所
定ドツトは、ｒｏｏｏｉｏｏｏｏ」で表示される。さら
に、−４二記と同じカラーコード情報の場合で、奇数ラ
イン位置（ラインカウント１の位置）であり、奇数ドツ
ト位置（ドツトカウントｌの位Ｈ）においては、フレー
ムＯから７に進む間、所定ドツトは、ｒ ＯＯ００００
０１，Ｊで表示される。At an even line position (line count O position) and an odd dot position (dot count l position), while proceeding from frame 0 to frame 7, a given dot is roo
Displayed as oloooooJ. In the case of the same color code information as described above, at an odd line position (line count 1 position) and an even dot position (dot count O position), the predetermined dot is , roooioooo". Furthermore, in the case of the same color code information as in -4-2, at an odd line position (position of line count 1) and at an odd dot position (place H of dot count l), while proceeding from frame O to frame 7, The predetermined dot is rOO0000
It is displayed as 01,J.
−１−記のカラーコード情報Ｏ１の場合は、ｌ／８階調
のグレースケール表示がｆｔ）られる。In the case of the color code information O1 described in -1-, a gray scale display of 1/8 gradation is performed (ft).
また、」二記のように繰り返し周期が長いものとしては
、カラーコード情報０３，０５の場合があり、これらも
、各８フレームの周期を有している。これら繰り返し周
期が長いものは、残光時間が比較的長い表示装置に適し
ている。Furthermore, as shown in item 2, color code information 03 and 05 have a long repetition period, and each of these also has a period of 8 frames. Those with a long repetition period are suitable for display devices with a relatively long afterglow time.
また、カラーコード情報００，０７〜ＯＣの繰り返し周
期は、ｌフレーム分でありフレームが変化しても同じド
ツトにおける表示は変化せず、その周期は非常に短い。Further, the repetition period of the color code information 00, 07 to OC is one frame, and even if the frame changes, the display at the same dot does not change, and the period is very short.
カラーコード情報０４．ＯＤ〜ＯＦの場合の繰り返し周
期は、２フレ一ム分であり、２つの表示単位を繰り返し
て表示する。Color code information 04. The repetition period in the case of OD to OF is two frames, and two display units are repeatedly displayed.
カラーコード情報０４の場合は、いわゆる市松模様を形
成する。に記カラーコード情報００゜０４．０７〜ＯＦ
は、繰り返し周期が比較的短いが、これらの場合は、残
光時間の短い表示装置に適している。In the case of color code information 04, a so-called checkered pattern is formed. Color code information 00゜04.07～OF
Although the repetition period is relatively short, these cases are suitable for display devices with a short afterglow time.
また、第３１Ｎ （２）についても、１−記第３図（１
）の説明と同様である。なお、第３図（２）におけるカ
ラーコード情報１ｌ−ＩＦの出力信号は、第３図（１）
におけるカラーコード情報ＯＯ〜ＯＦの出力信号「０」
を「１」にし、同出力信号「ｌ」を「３」にしたものと
同じである。Also, regarding No. 31N (2), 1-, Fig. 3 (1)
). Note that the output signal of the color code information 1l-IF in FIG. 3(2) is as shown in FIG. 3(1).
Output signal "0" of color code information OO~OF in
is set to "1" and the same output signal "l" is set to "3".
一方、中間調を表示する場合には、フレーム毎に、■と
０とを表示する割合を変えればよい。この場合、２ドツ
ト×２ラインの領域（４ドツトの領域）内で、どのドツ
トに対してもｌとＯとを同時に変化すると、その変化が
表示位置に対して同相になるので５フリツカが目立つ。On the other hand, when displaying halftones, the ratio of displaying ■ and 0 may be changed for each frame. In this case, if l and O are changed simultaneously for any dot within a 2 dot x 2 line area (4 dot area), the change will be in phase with the display position, so 5 flicker will be noticeable. .
Ｉ−記実施例では、隣接するドツト位置に対して逆相に
なるようにし、これによって、フリッカを非常に小さく
するようにしている。たとえば、第４図ａに示すパター
ンと、第４図すに示すパターンとを交互に表示する。こ
れによって、フリッカの少ない半輝度の表示を、単色の
表示画面１−に実現できる。In the embodiment I, the dots are made to have an opposite phase with respect to the adjacent dot positions, thereby making flicker extremely small. For example, the pattern shown in FIG. 4a and the pattern shown in FIG. 4S are alternately displayed. As a result, a half-brightness display with less flicker can be realized on the monochromatic display screen 1-.
このようにして、色コード／表示パターン変換器９０か
ら出力ｙれるデジタルビデオ信号が種々の階調を有する
ので、より多くの階調を表示することができる。In this way, the digital video signal output from the color code/display pattern converter 90 has various gradations, so more gradations can be displayed.
」二記実施例は、２ドツ）Ｘ２ラインの領域を１つの単
位として説明したが、ＩＸｎ、ｍＸ１．、ｍ×ｎの領域
を、１つの表示領域として表示するようにしてもよい（
」二記ｍ、ｎは整数である）。１−記領域を大きくする
には、色コード／表示パターン変換器９０に入力するド
ツトカウント信号のビット数と、ラインカウント信号の
ビット数を多くする必要がある。'' In the second embodiment, the area of 2 dots) , m×n area may be displayed as one display area (
”2, m and n are integers). 1- In order to enlarge the area, it is necessary to increase the number of bits of the dot count signal and the number of bits of the line count signal input to the color code/display pattern converter 90.
また、領域を大きくすると、任意のハツチパターンを使
用できる。ただし、その領域を大きく設定し過ると、小
さな領域の着色を区別することが困難になる。Also, if the area is made larger, any hatch pattern can be used. However, if the area is set too large, it becomes difficult to distinguish the coloring of small areas.
さらに、繰り返しフレーム数を、８よりも犬きくでき、
４以内に限定してもよい。また、ｌと０とのパターン配
置として、上記実施例と異なるものを採用してもよい。Furthermore, the number of repeated frames can be increased more than 8,
It may be limited to 4 or less. Further, as the pattern arrangement of l and 0, a pattern arrangement different from that of the above embodiment may be adopted.
ラインカウント信号、ドツトカランと信号は、ＣＲＴコ
ントローラ１０から入力するようにしてもよく、ルック
アップテーブルを省略するようにしてもよい。The line count signal and dot count signal may be input from the CRT controller 10, or the lookup table may be omitted.
［発明の効果］
本発明によれば、ビデオ信号および強輝度信号を表示で
きるモノクロモニタにおいて、より多くの階調表示を行
なうことができるという効果を有する。[Effects of the Invention] According to the present invention, it is possible to display more gradations in a monochrome monitor capable of displaying a video signal and a high-luminance signal.
第１図は、本発明の一実施例を示すブロック図である。
第２図は、上記実施例における要部の詳細を示すブロッ
ク表である。
第３図（１）および（２）は、上記実施例におけるコー
ド変換テーブルを示す図表である。
第４図は、表示パターンの一例を示す図である。
２０〜２４・・・ＶＲＡＭ、
３０〜３４・・・シフトレジスタ、
４０〜４３・・・ルックアップテーブル、５０・・・デ
ジタルビデオ信り制御回路、５１・・・フレームカウン
タ。
５２・・・ラインカウンタ、
５３・・・ドツトカウンタ、
９０・・・色コード／表示パターン変換器。
特許出願人 株式会社 アスキー
特開昭６２−１５５９０（力
ａ ｂFIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a block table showing details of main parts in the above embodiment. FIGS. 3(1) and 3(2) are charts showing code conversion tables in the above embodiment. FIG. 4 is a diagram showing an example of a display pattern. 20-24...VRAM, 30-34...Shift register, 40-43...Lookup table, 50...Digital video signal control circuit, 51...Frame counter. 52... Line counter, 53... Dot counter, 90... Color code/display pattern converter. Patent applicant: ASCII Co., Ltd. JP-A-62-15590 (force a b
Claims (5)
情報を、フレームと表示位置とに応じたデジタルビデオ
信号に変換するデジタルビデオ信号変換手段を有し、前
記カラーコード情報に基づいて、前記デジタルビデオ信
号が複数ビット出力されることを特徴とする表示制御装
置。(1) In a predetermined area of a display screen, the digital video signal converting means converts predetermined color code information into a digital video signal according to a frame and a display position, and the digital video signal is converted into a digital video signal based on the color code information. A display control device characterized in that a signal is output in multiple bits.
よって指定される領域であり、前記デジタルビデオ信号
変換手段は、前記ドットカウンタの出力信号と、前記ラ
インカウンタの出力信号と、フレームカウンタの出力信
号とを入力し、表示パターンを二次元的に制御しながら
、前記フレーム毎に、表示パターンを変化するものであ
ることを特徴とする表示制御装置。(2) In claim 1, the predetermined area is an area specified by a dot counter and a line counter, and the digital video signal converting means converts the output signal of the dot counter and the line counter into an area specified by a dot counter and a line counter. What is claimed is: 1. A display control device that changes a display pattern for each frame while controlling the display pattern two-dimensionally by inputting an output signal of the frame counter and an output signal of a frame counter.
相を相殺させるものであることを特徴とする表示制御装
置。(3) The display control device according to claim 2, wherein the change in the display pattern for each frame cancels the phase of flicker.
ブルに基づいて、表示装置に対応した表示パターンを選
択するものであることを特徴とする表示制御装置。(4) The display control device according to claim 1, wherein the digital video signal conversion means selects a display pattern corresponding to a display device based on a lookup table.
を、ハッチパターンまたはフレーム制御中間輝度パター
ンに変換する手段であり、これらパターンのそれぞれは
、ｍ（ｍは整数）ドット×ｎ（ｎは整数）ドットの単位
で設定されるパターンであることを特徴とする表示制御
装置。(5) In claim 1, the digital video signal converting means is means for converting color code information into a hatch pattern or a frame control intermediate brightness pattern, each of which has m (m is A display control device characterized in that the pattern is set in units of (integer) dots×n (n is an integer) dots.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156706A JPS6215590A (en) | 1985-07-15 | 1985-07-15 | Display controller |
| US06/868,673 US4827255A (en) | 1985-05-31 | 1986-05-30 | Display control system which produces varying patterns to reduce flickering |
| US07/480,632 USRE33532E (en) | 1985-05-31 | 1990-02-15 | Display control system which produces varying patterns to reduce flickering |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156706A JPS6215590A (en) | 1985-07-15 | 1985-07-15 | Display controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215590A true JPS6215590A (en) | 1987-01-23 |
Family
ID=15633556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60156706A Pending JPS6215590A (en) | 1985-05-31 | 1985-07-15 | Display controller |
Country Status (1)
| Country | Link |
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| JP (1) | JPS6215590A (en) |
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