JPS6113266B2

JPS6113266B2 -

Info

Publication number: JPS6113266B2
Application number: JP56112995A
Authority: JP
Inventors: Yoshihiro Myazaki; Takeshi Kato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-07-21
Filing date: 1981-07-21
Publication date: 1986-04-12
Also published as: JPS5816362A

Description

【発明の詳細な説明】本発明は、複数処理装置間の二重化共有メモリ
の制御装置に関する。

まず、本発明の前提となる、二重化共有メモリ
を含む複数処理装置の全体構成例を第１図を参照
して説明する。

第１図は、４つの処理装置３（CPU１〜CPU
４）が二重化共有メモリ１（Ｍ１，Ｍ２）を共有
する構成であり、処理装置３（以下CPUと称
す）は、共有メモリ１との接続機構４（ME１〜
ME４）：以下メモリエクスパンダと称す）を有
し、共有メモリ１は各CPUに対応して設けた処
理装置接続機構２（Ｐ１〜Ｐ４：以下ポートと称
す）を有する。第１図では、同一の構成のものに
は、代表して１つの符号がつけられているだけで
ある。例えばCPU１〜CPU４に対しては、CPU
１に符号３がつけられ、CPU２〜CPU４には符
号をつけていない。これは他の部分に対しても同
様である。したがつて、以下の説明では、CPU
３という場合は、CPU１〜CPU４を代表したも
のとする。メモリエクスパンダ４と、両共有メモ
リのポート２は共有メモリ〜CPU間インターフ
エイス５により接続され、各CPUからメモリエ
クスパンダ４、共有メモリ〜CPU間インターフ
エイス５、ポート２を介して共有メモリ１とのデ
ータ転送が行われる。両共有メモリの間は、共有
メモリ〜共有メモリ間インターフエイス６により
接続され両共有メモリは同期して動作する。各
CPUは入出力バス７を有し、各種入出力装置９
を動作させ、CPU間連絡バス８を用いて、相互
割込通信、相互監視が行なわれるようになつてい
る。

このようなシステム構成においてメモリエクス
パンダ４は、内部構成を第２図に示すように、
CPUからアドレスＡ、書込みデータWDを受取つ
て、両共有メモリＭ１，Ｍ２にそれぞれアドレス
Ａ１，Ａ２、書込みデータWD１，WD２をイン
ターフエイス５，５′を介して送出し、両共有メ
モリからの読出しデータRD１，RD２を受取つて
チエツクし、正常な方のデータRDをCPUに送出
する。このとき、両系のデータRD１，RD２とも
エラー検出される正常であるが、両データが異な
るというケースが起こりうる。（１ビツトパリテ
イチエツクを行つているならば２ビツト誤りは正
常とみなされる）尚第２図において、１０はアド
レスバツフア、１１は書込みデータバツフア、１
２は読出しデータ選択回路、１３，１３′は読出
しデータバツフア、１４，１４′は読出しデータ
選択回路入力、１５は読出しデータ選択回路出力
である。

従来の読出しデータ選択回路の代表的な具体例
を第３図、第４図に示している。

第３図は、両系共正常ならばそのデータをオア
してCPUへ送出する方式である。両系を各々１
系、２系と呼ぶことにし、１系からの読出しデー
タ１４をエラー検出回路（パリテイチエツク回
路）１６（尚、エラー検出回路１８も同じ）にて
データチエツクし、エラーがあれば、或いは、１
系タイムアウトエラー２５を検出すれば１系エラ
ー検出信号１７がオンし、１系からのデータ１４
はインヒビツトされCPUで送出されない。２系
についても同様である。本方式は、エラー検出回
路１６を検出されないデータ誤りでも両系データ
をオアすることによりCPUでエラー検出できる
ケースがあり、データの品質を上げることはでき
るが、片系の共有メモリがアドレス系やタイミン
グ系の故障により、このようなエラー検出回路で
検出できないデータ誤りを続発すると、全ての
CPUがダウンする結果となる。例えば、エラー
検出回路で検出できないデータ誤りを続発した場
合、ジヤンプ先を間違えたり、他のルーチンへ入
つてみたりして、プログラム上の暴走等のソフト
エラーを発生し、ついには、全てのCPUがダウ
ンすることになる。

第４図は、両系正常ならばあらかじめ定まつた
方のデータをCPUに送出する方式である。本方
式もあらかじめ定まつた方の共有メモリがエラー
検出できないデータ誤りを続発すると、上述と同
様にソフト上のエラーとなり、全てのCPUがダ
ウンする結果となる。最近のCPUの使用状況
は、これがダウンしたとき、人手によるバツクア
ツプは不可能な時が多く、一方このようなシステ
ムでは高信頼度化のためにCPUの完全二重系、
入出力の同期、一致チエツク、合理性チエツク、
相互診断等、片系のCPUが誤つた計算を行なつ
ても、システムダウンとならぬよう、あらゆる考
慮がなされている。従つて、第４図の如き事例の
もとで片系共通メモリが故障したからという理由
で、全てのCPUがダウンするのは望ましくな
い。

本発明の目的は、このような片系共有メモリの
エラー検出不可なデータ誤り発生時に、全ての
CPUがダウンすることを防止するようにした二
重化共有メモリ制御装置を提供するにある。

本発明の特徴は、第５図に一例を示すように各
メモリエクスパンダ（あるいは、各CPU）内
に、プログラムあるいは何らかの手段にてセツ
ト、リセツトが可能な記憶部（優先選択フリツプ
フロツプ２０）を設け、両系読出しデータ共正常
なとき、どちらをCPUに送出するかをこの記憶
部のオン／オフにより決めるようにしていること
である。このようにすることにより、複数CPU
の内、一部のCPU群は共通メモリ１系のデータ
を優先的に使用し、残りのCPU群は共有メモリ
２系のデータを優先的に使用することによつて、
片系共有メモリにてエラー検出不可なデータ誤り
が続発しても全てのCPUがダウンすることは防
止できる。

即ち、両系正常判定時には、複数のすべての
CPUが一方のメモリからの読出しデータのみを
取込み、他方のメモリからの読出しデータは取込
まないとのやり方をやめ、両系のメモリのそれぞ
れの読出しデータは、必ずどこか特定したCPU
へ取込ませることとした。そこで、CPUを２グ
ループ化し、一方のグループは、両系正常時、必
ず一方のメモリの読出しデータを取込ませること
とし、他方のグループは、両系正常時、必ず他方
のメモリの読出しデータを取込ませることとし
た。どちらのグループに取込ませるかはCPU対
応に設けた上記記憶部が指定する。グループをど
うするかは任意であり、例えば、CPUが２個の
場合は、一方のCPUから一方のメモリの読出し
データの取込み、他方のCPUが他方のメモリの
読出しデータの取込みを行わせる構成となる。更
に、３個以上であつても、グループ化は１対（ｎ
−１）であつてもよく、ｎ／２対ｎ／２であつて
も、その他であつてもよい。いずれもシステムの
規模や最悪の場合のダウン許容のCPU数等とに
よつて決まる。

本発明の実施例を第５図〜第１２図を参照して
説明する。

第６図はCPU３（メモリエクスパンダ４を含
む）の構成を示したものである。CPU内バス制
御装置（BC）３０にて制御されるCPU内バス２
９には、メモリエクスパンダ（ME）４、メモリ
制御装置（MCU）２８、基本演算機構（BPU）
３２、入出力制御機構（IOP）３３が接続され
る。メモリ制御装置２８は、プログラム及びその
CPU専用のデータを格納したメインメモリ２７
を制御する。基本演算機構３２には浮動小数点演
算機構（FPP）３１等オプシヨン機構が接続され
る。入出力制御装置３３は、入出力バス７を制御
し、入出力装置〜メインメモリ、或いは共有メモ
リ間のデータ転送を行う。メモリエクスパンダ４
は、２本の共有メモリ〜CPU間インターフエイ
ス５を介し、二重化共有メモリＭ１，Ｍ２と接続
される。メインメモリ２７と共有メモリ１（Ｍ
１，Ｍ２）の区別はメモリアドレスにて区別さ
れ、特定メモリアドレス以上のメモリアドレス
が、共有メモリに割当てられる。

第７図は共有メモリ１（ポート２を含む）の構
成を示したものである。共有メモリ内バス制御装
置３７にて制御される共有メモリ内バス３６に
は、メモリ制御装置３５、ポート２が接続され
る。メモリ制御装置３５は、複数CPU間共有デ
ータを格納するメモリ３４を制御する。ポート２
（Ｐ１〜Ｐ４）は共有メモリ〜CPU間インターフ
エイス５を介し、CPU１〜４と接続される。共
有メモリ内バス制御装置３７は、共有メモリ〜共
有メモリインターフエイス６を介し、他系共有メ
モリの共有メモリ内バス制御装置と接続され（図
示せず）、両系の共有メモリが同時に特定のCPU
とのデータ転送を行うよう、同期化制御を行う。

第８図はメモリエクスパンダ４の構成の一例を
示したものである。CPU内バスのアドレス４７
をそのアドレスが共有メモリのアドレス（特定ア
ドレス以上のアドレスが共有メモリに割当てられ
る）かどうかをアドレス比較回路４４にて検出
し、共有メモリのアドレスにて、メモリ起動信号
４９を受けると共有メモリ起動信号４６がオン
し、アドレスＡ、データWDをアドレスバツフア
１０、書込みデータバツフア１１にセツトし、両
系共有メモリＭ１，Ｍ２にアドレス３８（Ａ１，
Ａ２）、書込みデータ３９（WD１，WD２）、起
動信号４０（REQ１，REQ２）を送出する。両
系共有メモリＭ１，Ｍ２から、読出しデータ４１
（RD１，RD２）、応答信号４２（ANS１，ANS
２）が返送されると、読出しデータバツフア１
３，１３′にデータセツトすると共に応答制御回
路４３を起動する。応答制御回路４３は両系共有
メモリＭ１，Ｍ２からの応答がそろうと応答信号
５２をCPU内バス２９を介して基本演算機構３
２、入出力制御機構３３に返答する。このとき、
読出しデータ選択回路１２により前記の方式にて
選択された両系どちらかのデータが読出しデータ
５０として出力される。また、応答制御回路４３
はタイムアウトエラーの検出を行い、１系タイム
アウトエラー検出信号２５、２系タイムアウトエ
ラー検出信号２６をデータ選択回路１２に出力す
る。また、データ選択回路１２にて両系データ共
エラー検出したときは、エラー信号（ERR）５
１が応答信号（ANS）５２と共に返答される。
読出しデータ選択回路１２内には後述する優先選
択フリツプフロツプが設けられているが、その書
き換えは、レジスタアドレス（REG ADDR）５
４がそのフリツプフロツプ用のレジスタアドレス
になつていることをレジスタアドレスデコード回
路（DECODE）４５にて検出しているときにレ
ジスタ書込み信号（REG WRITE）５５がオン
すると行われ、レジスタデータ（REG DATA）
５３の特定ヒツトが“１”のときセツト、“０”
のときリセツトされる。

読出しデータ選択回路１２の詳細構成を第５図
に示している。両系共有メモリから読出され、メ
モリエクスパンダ内読出しデータバツフア１３，
１３′にセツトされたデータ１４，１４′は、エラ
ー検出回路１６，１８にてエラーチエツクされ
る。エラーチエツクにてエラーのあつた場合、も
しくはタイムアウトエラー検出信号２５，２６が
オンの場合、読出しデータエラー検出信号１７，
１９がオンとなり、その系のデータをCPUへ送
ることを禁止し、他系データをメモリへ送るよう
にする。両系共正常な場合は優先選択フリツプフ
ロツプ１００の出力である読出しデータ１優先選
択信号２１、読出しデータ２優先選択信号２２い
ずれかオンの方のデータをCPUへ送出する。両
系共エラーのときは、両系読出しデータエラー信
号（ERR）２０がオンとなる。優先選択フリツ
プフロツプ１００は、そのセツト信号２４がオン
したとき書換えられ、そのデータ信号２３が
“１”のとき読出しデータ１選択信号２１がオ
ン、読出しデータ２選択信号２２がオフとなり、
またデータ信号２３が“０”のときその逆とな
る。また、オアゲート２０Ａからは、両系異常検
出時、異常検出信号２０が対応CPUへ送られ
る。

第５図は更に詳述する。パリテイチエツク回路
１６，１８でチエツクできるエラーは、パリテイ
エラーであり、且つパリテイエラーの中にあつて
も従来例第２図の記載で述べた如く、１ビツトパ
リテイチエツク回路であれば２ビツトエラーの検
出は不可である。従つて、パリテイチエツク回路
１６，１８の両者が正常の場合、真の正常と、偽
の正常との２つがある。偽の正常とは、パリテイ
チエツク回路１６，１８でエラー検出不可なエラ
ーが発生した場合である。この場合、メモリＭ
１，Ｍ２の両者へ同時に検出不可のエラーを発生
するの確率は低く、一方で検出不可のエラー発生
の確率は高い。

従つて、両者正常との判定をパリテイチエツク
回路１６，１８で検出した場合、どちらか一方で
検出不可のエラー発生していると最悪考えておく
ことが望ましい。そこで、複数のCPUから共有
のメモリＭ１，Ｍ２をみた場合、両者正常の際に
は、メモリＭ１，Ｍ２の読出しデータの両者を生
かすべくCPUとの結合をはかる。すなわち、複
数のCPUを２グループ化し、両者正常との判定
時には、１つのグループをＭ１，Ｍ２の一方のメ
モリ読出しデータを取込むべく結合し、他方のメ
モリの読出データを他方のグループが取込むべく
結合する。この結合は、各CPU応答のフリツプ
フロツプ１００で記憶したフラグによる。

第５図の全体動作を説明する。

○イＭ１，Ｍ２正者正常との判定の場合。

この場合、パリテイチエツク回路１６，１８
は正常を示す信号を発生する（“０”とする。
尚、エラー検出時には“１”を発生するものと
する）。この結果、オアゲート１４Ａ，１５Ａ
を通り、“０”が出力し、インバータ１４Ｂ，
１５Ｂの出力は１となる。

一方、図のフリツプフロツプ１００はＱ出力
を“１”とすべく設定されているものとする
（この設定は、データ線２３、タイミング線２
４とによつてなす）。

このフリツプフロツプ１００の出力により、
オアゲート１４Ｃが開き、オアゲート１５Ｃが
閉じる。そして、アンドゲート１４Ｄを開き、
Ｍ１からの読出しデータRDIN１を選択させ、
この選択したデータRDIN１をオアゲート１４
Ｅを介して対応するCPUへ送る。一方、アン
ドゲート１５Ｄは閉じ、Ｍ１からの読出しデー
タRDIN２は阻止され、対応するCPUへは送ら
れず阻止される。

これによつて、第５図に示すCPUとフリツ
プフロツプとにあつては、Ｍ１，Ｍ２の両系正
常時には、Ｍ１を優先して選択することにな
る。

従つて、Ｍ１が真の正常時には対応CPUは
真の正常のＭ１のデータを読取る。一方、Ｍ１
が偽の正常、Ｍ２が真の正常の場合、対応
CPUは偽の正常Ｍ１のデータを読出る。従つ
て、対応CPUはこの偽の正常によるデータの
ためソフトエラーを発生し、最悪の場合、ダウ
ンする。

然るに、このＭ１が偽の正常で、Ｍ２が真の
正常の場合、上記第５図で示したフリツプフロ
ツプ１００が対応するCPUの属するグループ
以外の他方のグループのCPUでは、Ｍ２へ優
先して結合しているため、この他方のグループ
に属するCPUは正しいデータを読込むことと
なり、正常な処理を行う。従つて、この実施例
では、２グループ化したCPUにあつては、両
系正常時のもとで一方が検出不能のエラーがあ
つても、どちらか一方の特定したグループに属
するCPUは生まれることになる。一方、第４
図に従来例では、すべてのCPUがソフトダウ
ンすることになり、この例に比較しての効果は
大である。

○ロＭ１正常、Ｍ２異常の場合。

インバータ１４Ｂの出力“１”、オアゲート
１４Ｃの出力“１”（オアゲート１５Ａのエラ
ー出力信号１９が“１”となるため）より、ア
ンドゲート１４ＤはＭ１の出力RDIN１を出力
する。一方、インバータ１５Ｂの出力“０”よ
りアンドゲート１５Ｄはロツクされる。従つ
て、オアゲート１４ＥはＭ１のRDIN１をCPU
へ送る。

これにより、Ｍ１正常、Ｍ２異常下では正常
のメモリの出力のみを選択する。

○ハＭ１異常、Ｍ２正常の場合。

○ロと逆であり、アンドゲート１５Ｄが開き正
常であるＭ２の出力RDIN２がCPUへ取込まれ
ることになる。

○ニＭ１，Ｍ２両者異常の場合。

インバータ１４Ｂ，１５Ｂの両者ともその出
力が“０”となり、アンドゲート１４Ｄ，１５
ＤはRDIN１，RDIN２の両者を阻止し、CPU
へはデータの送出が抑止される。

応答制御回路４３の構成を第９図に示してい
る。両系共有メモリからの応答の内、まず１系Ｍ
１の応答信号（ANS１）５が返信されると１系
応答記憶回路５６をセツトすると共に２系タイム
アウト検出回路５９を起動する。そのまま２系Ｍ
２の応答信号５′がなければタイムアウト検出
し、２系タイムアウト検出回路６１がセツトさ
れ、２系タイムアウトエラー信号２６がオンする
が、規定時間内に２系の応答信号５′が返信され
ると、２系タイムアウト検出回路５９のリセツト
も行うと共に応答信号５２がオンとなる。CPU
は応答信号５２を受けると起動信号をオフとする
ので共有メモリ起動信号４６もオフとなり、本応
答制御回路４３内の応答記憶回路５６，５７、タ
イムアウト回路６０，６１はリセツトされ、初期
状態となる。

次にポート２の構成を第１０図に示す。メモリ
エクスパンダ４からの起動信号（REQ）４０が
オンすると、共有メモリ内バスにバス占有要求信
号（B.REQ₁）６４をオンする。バス制御回路３
０にて各ポートからの要求信号を優先判定し、選
択されたポートに対し、バス占有許可信号（B.
SEL₁）６５が出力される。ポート２は、この信号
を受けると、アドレス、書込みデータを共有メモ
リバスにのせ、メモリ起動フリツプフロツプ６９
をセツトし、その出力であるメモリ起動信号６６
を共有メモリバス３６に出力する。メモリ書込み
または読出し動作終了後、読出しデータ（RD）
６７、応答信号（ANS）６８が共有メモリバス
３６を介して返信されるのでメモリエクスパンダ
４へそれらを送出し、また応答信号６８にてメモ
リ起動フリツプフロツプ６９をリセツトする。

以上、実施例の各部の説明を行つたが、メモリ
アクセス時のタイムチヤートを第１１図に、優先
選択フリツプフロツプ１００の書換え時のタイム
チヤートを第１２図に示す。なお、両者は同時に
行なわれることがないよう、プログラム上インタ
ーロツクされて使用される。

次に、本実施例にてどのように優先選択フリツ
プフロツプ１００を制御するかの使用例を第１３
図、第１４図を参照して説明する。

第１３図はCPU２台系の場合であり、(A)は全
ての機器が正常時の状態を示し、CPU１は内蔵
する優先選択フリツプフロツプをオンし、１系共
有メモリＭ１の読出しデータを使用し、CPU２
は同じく内蔵する優先選択フリツプフロツプをオ
フし、２系共有メモリＭ２の読出しデータを使用
している。即ち、CPU１対応のメモリエキスパ
ンダ内にあつてはそのフリツプフロツプがＭ１を
優先して選択すべくフラグ設定され、CPU２対
応のメモリエキスパンダ内にあつてはそのフリツ
プフロツプがＭ２を優先して選択すべくフラグ設
定されている。この結果、Ｍ１，Ｍ２の両系共正
常時には、(A)の実線で示す如くCPU１はＭ１の
読出しデータの取込み、CPU２はＭ２の読出し
データの取込みを行う。（破線は読出しデータの
利用せずのルートを示す。）ここで、Ｍ１はＡ系
業務、Ｍ２はＢ系業務を行う。従つて、例えば、
Ｍ１が異常であつて検出不能の事例であれば、
CPU１はソフトエラーとなり、CPU１はダウン
になる可能性があるが、Ｍ２が正常である故（Ｍ
１，Ｍ２同時異常の確率は少なく、無視。必ず一
方のみの異常として現われるものとする）、CPU
２はダウンすることはない。逆にＭ２が異常の場
合、CPU１はダウンをまぬがれる。

これに対して、第３図、第４図の例では、２つ
のCPU１，２は共にダウンする。

更に具体的に述べる。

Ｍ１に軽故障発生したとする。この軽故障とは
パリテイチエツク回路でＭ１の読出しデータをチ
エツクした結果、エラー発生する場合を云う。こ
のＭ１軽故障下では、(B)に示す如く、CPU１
は、Ｍ２の読出しデータ取込みと切替わり、その
まま業務が継続する。Ｍ２が軽故障発生時は、(C)
に示す如くCPU２とＭ１とが結合する。従つ
て、Ｍ１，Ｍ２のいずれの軽故障があつても、正
常動作は続く。

一方、Ｍ１に重故障が発生したとする。重故障
とは、パリテイチエツク回路で検出不能なエラー
である。この場合、(D)に示す如くフリツプフロツ
プの指定したフラグに従つてＭ１−CPU１，Ｍ
２−CPU２の結合がそのまま継続し、全体CPU
１，２のダウンをまぬがれる。Ｍ２が重故障の場
合でも(E)に示す如く結合したままとなる。

この(D)，(E)の場合、重故障発生のメモリのデー
タを使用しているCPUは自て合理性チエツク、
相互診断チエツク等にして異常検出しダウンす
る。しかし、他のCPUは重故障したメモリのデ
ータを使用しないので、そのまま業務を続行でき
る。

第１４図は、CPU3台で、１台は待機系の場合
である。この場合、共有メモリの軽故障、重故障
については第１３図のCPU2台のときとほぼ同一
であるが、CPUが故障した場合、優先選択フリ
ツプフロツプをプログラムにて書換えられるとい
うことを利用して次のようなシステム再構成が可
能である。今、第１４図Ａにおいて、CPU２が
故障にてダウンしたとき、CPU３は相互監視に
てCPU２のダウンを検出し、バツクアツプを開
始するが、このとき、CPU２が共有メモリのど
ちら側を優先選択していたかを調べ（この情報は
各CPUのメインメモリ上のOSの構成管理テーブ
ルに格納しておく。）本図の場合、２系共有メモ
リＭ２を優先選択していたので、CPU３自身の
優先選択フリツプフロツプをオフし、２系共有メ
モリＭ２のデータを使用することにより第１４図
Ｂのごとく故障前と全く同等のシステム再構成が
可能である。CPU１故障時は、第１４図Ｃのご
とくなる。

第１５図は、第１４図ＡのCPU２ダウンのと
きの手順を示したものである。更に注意深くやる
ならば、２系共有メモリＭ２の重故障にてCPU
２がダウンしたかもしれないので、まず最初は１
系共有メモリＭ１のデータを使つて一旦システム
再構成を行い、共有メモリＭ２を診断した後、共
有メモリＭ２の内容を使うように切換えることも
できる。

第１６図は本発明の他の実施例であり、第５図
と異なるところは、プログラムにて書換え可能な
両系データオア方式指定フリツプフロツプ７０を
付加していることである。この両系データオア方
式指定フリツプフロツプ７０をオンさせることに
より、第３図の従来例と同じく両系正常時は両系
データをオアしてCPUへ送出することができ
る。CPUにてそのデータをチエツクしているの
で両系データが相違するとき、エラー検出し、ス
トツプする。使用状況によつては、誤つたデータ
が処理装置内に取込まれることが非常にまずく、
むしろ、処理装置全てストツプの方がよいという
状況の場合に適する。

第１７図は本発明の更に他の実施例である。ど
ちらの共有メモリのデータを使用するかを決め
る、メモリエクスパンダ内の優先選択フリツプフ
ロツプをスイツチ７３に置き換えたものであり、
スイツチ７３がオンのとき、１系共有メモリＭ１
を、オフのとき２系共有メモリＭ２を選択する。
本スイツチをオペレータの手元に設置すれば、オ
ペレータの判断にて切換えることができる。この
ように本発明によれば、二重化共有メモリの片系
にて、データ読出し時、エラー検出不可のデータ
誤りが続発しても、全てのCPUがダウンするこ
とをさけることができる。即ち、２グループの中
で偽の正常のメモリに結合しているCPUのみが
ダウンし、他のグループ内のCPUはダウンする
ことはない。これは、システム全体のダウンとい
う最悪のケースを予防できることであり、実用的
な効果は大である。また、本発明の望ましい実施
例によれば、CPU故障のバツクアツプの際に
も、故障前と同等のシステム構成をとることがで
き、システムの信頼性を大幅に向上させることが
できる。

【図面の簡単な説明】

第１図は、本発明の前提となる一般的な二重化
共有メモリを含む複数処理装置の全体構成図、第
２図は、本発明の前提となる処理装置内の共有メ
モリ接続機構の構成図、第３図、第４図は、第２
図の両系読出しデータ選択回路の従来例の構成
図、第５図は、両系読出しデータ選択回路の本発
明の実施例図、第６図〜第１０図はそれぞれ本発
明に適用される各部の具体的な実施例の構成図、
第１１図、第１２図は本発明の動作説明用タイム
チヤート、第１３図〜第１５図は本発明を使用し
たときの制御手順を示す説明図、第１６図、第１
７図は第５図に対応する本発明の他の実施例図で
ある。１……二重化共有メモリ、２……共有メモリ側
処理装置接続機構（ポート）、３……処理装置
（CPU）、４……処理装置側共有メモリ接続機構
（メモリエクスパンダ）、５……共有メモリ〜処理
装置間インタフエース、１２……読出しデータ選
択回路、１００……優先選択フリツプフロツプ。

Claims

【特許請求の範囲】１複数の処理装置と、該複数の処理装置より共通にアクセスされる二
重化共有の第１、第２メモリと、該第１、第２メモリより読出されたデータをパ
リテイチエツクする、処理装置対応に設けられた
パリテイチエツク回路と、各処理装置内又は対応に設けられ、且つプログ
ラム又はその他の手段によつて変更可能であり、
且つ、対応処理装置が第１、第２メモリの読出し
データのいずれを優先して取込ませるかを決定す
る優先決定プラグを記憶する記憶部と、各処理装置対応に設けられ、且つ上記対応パリ
テイチエツク回路によるパリテイチエツクの結
果、第１、第２メモリからの読出しデータのいず
れもが異常と判定した場合該パリテイチエツク回
路の出力信号によつて対応処理装置へのデータ送
出を抑止せしめ、第１、第２のメモリからの読出
しデータのいずれか一方が異常と判定した場合該
パリテイチエツク回路の出力信号によつて対応処
理装置へは正常と判定したメモリからの読出しデ
ータを送出せしめ、いずれも正常と判定した場合
該パリテイチエツク回路の出力信号と上記処理装
置対応の記憶部で指定するフラグに従つて対応
CPUへは第１、第２のメモリのうちのフラグの
指定するメモリからの読出しデータを送出せしめ
る、処理装置対応の送出制御手段と、より成ると共に、上記各処理装置対応の記憶部の優先決定フラグ
は、上記複数の処理装置を２グループ化した場
合、第１グループへは第１、第２メモリのうちの
一方のメモリの読出しデータを優先して送出する
べく設定し、第２グループへは他方のメモリの読
出しデータを優先して送出するべく設定しめてな
る二重化共有メモリ制御装置。