JPS60132220A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS60132220A JPS60132220A JP58241453A JP24145383A JPS60132220A JP S60132220 A JPS60132220 A JP S60132220A JP 58241453 A JP58241453 A JP 58241453A JP 24145383 A JP24145383 A JP 24145383A JP S60132220 A JPS60132220 A JP S60132220A
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- JP
- Japan
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- power
- program
- power supply
- processor
- cpu1
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリへの給電を電池により行うようにしたマ
イクロコンピュータに関し、更に８￥述すれば、プログ
ラムの実行中に一旦電源を切った後、そのプログラムを
電源が切られた時点から再び継続して再実行することを
簡潔な回路構成にて可能としたマイクロコンピュータに
関する。
イクロコンピュータに関し、更に８￥述すれば、プログ
ラムの実行中に一旦電源を切った後、そのプログラムを
電源が切られた時点から再び継続して再実行することを
簡潔な回路構成にて可能としたマイクロコンピュータに
関する。
近年、携帯用のマイクロコンピュータが許及しつつある
が、これらのマイクロコンピュータはその携帯用という
性質」ニ、電源として電池を用いており、これによって
電源スィッチをオフした後にもメモリの内容が保護され
るようにして、電源スィッチがオフされた段階からのプ
ログラムの実行の再開を可能としている。その具体的な
構成としては、電源スィッチがオフされた際に、給電電
圧が所定電圧まで低下した時点でプログラム実行中のプ
ロセッサに割込みがかげられ、プｌコクラムの実行の再
開時に必要な情報であるプログラムカウンタ、スタック
ポインタ及びレジスフの内容をＲＡＭに格納記憶する割
込み処理を行い、これらを次に電源が再投入された時点
で再び読み出してプログラムを継続実行する構成が一般
的であった。
が、これらのマイクロコンピュータはその携帯用という
性質」ニ、電源として電池を用いており、これによって
電源スィッチをオフした後にもメモリの内容が保護され
るようにして、電源スィッチがオフされた段階からのプ
ログラムの実行の再開を可能としている。その具体的な
構成としては、電源スィッチがオフされた際に、給電電
圧が所定電圧まで低下した時点でプログラム実行中のプ
ロセッサに割込みがかげられ、プｌコクラムの実行の再
開時に必要な情報であるプログラムカウンタ、スタック
ポインタ及びレジスフの内容をＲＡＭに格納記憶する割
込み処理を行い、これらを次に電源が再投入された時点
で再び読み出してプログラムを継続実行する構成が一般
的であった。
しかし、このような従来の構成では、給電電圧を検出す
る回路、割込みをかける回路、割込み処理を行うための
時間分だけ給電を継続する、即ち電源の遮断を遅延させ
る回路等が必要となる等、回路構成が複雑となり、また
その分高価となることば避けられなかった。
る回路、割込みをかける回路、割込み処理を行うための
時間分だけ給電を継続する、即ち電源の遮断を遅延させ
る回路等が必要となる等、回路構成が複雑となり、また
その分高価となることば避けられなかった。
本発明は上述の如き事情に鑑みてなされたものであり、
簡潔な回路構成によりプロクラム処理実行中の電源の遮
断及び再投入後のプログラムの実行の継続を可能とした
マイクロコンピコ４−夕の提供を目的とする。
簡潔な回路構成によりプロクラム処理実行中の電源の遮
断及び再投入後のプログラムの実行の継続を可能とした
マイクロコンピコ４−夕の提供を目的とする。
本発明に係るマイクロコンピュータは、プロセッサがプ
ログラムの実行中に電源スィッチがオフされ、またプロ
セッサが待機状態となった場合には、プログラムの実行
を継続するために必要な情報を電池によりハックアップ
されたメモリに格納した後プロセッサへの給電を停止し
、次いでプログラムの実行の開始が指示された場合には
プ℃】セソザは給電を受けて前記メモリから必要な情報
を読み取ってプログラムの実行を継続再開するものであ
り、電池により給電されるメモリと、電源スィッチと、
前記プロセッサがそのプログラムの実行中である場合又
は前記電源スィッチがオンされている場合に前記プロセ
ッサに給電する電源とを備え、前記プロセッサがプログ
ラムを実行している間に所定の条件が整った場合には該
プログラムの実行を中断すると共に、その再開に必要と
される情報を前記メモリに格納し、その後前記電源から
プロセッサへの給電を遮断することを許可すべくなした
ことを特徴とする。
ログラムの実行中に電源スィッチがオフされ、またプロ
セッサが待機状態となった場合には、プログラムの実行
を継続するために必要な情報を電池によりハックアップ
されたメモリに格納した後プロセッサへの給電を停止し
、次いでプログラムの実行の開始が指示された場合には
プ℃】セソザは給電を受けて前記メモリから必要な情報
を読み取ってプログラムの実行を継続再開するものであ
り、電池により給電されるメモリと、電源スィッチと、
前記プロセッサがそのプログラムの実行中である場合又
は前記電源スィッチがオンされている場合に前記プロセ
ッサに給電する電源とを備え、前記プロセッサがプログ
ラムを実行している間に所定の条件が整った場合には該
プログラムの実行を中断すると共に、その再開に必要と
される情報を前記メモリに格納し、その後前記電源から
プロセッサへの給電を遮断することを許可すべくなした
ことを特徴とする。
以下、本発明をその実施例を示す図面に従って詳述する
。
。
図は本発明に係るマイクロコンピュータの要部の回路構
成を示すブロック図である。
成を示すブロック図である。
プロセッサ（演算処理装置）であるＣＩＩＵ ］は、プ
ログラムの実行中にたとえばキーボード（図示せず）か
らの入力を待つ状態となって所定時間以上経過した場合
には、パワーセーブモードとなってパワーセーブ端子Ｐ
Ｓの出力をローレベルとすることにより、必要性の低い
回路部分等への給電を停止せしめ、あるいはプロセッサ
１自身の内部の消費電力を低減させるように構成されて
おり、パワーセーブ端子ｐｓの出力はＯＲゲ−１・４の
一方のｈｌｌｉ１子にも与えられている。
ログラムの実行中にたとえばキーボード（図示せず）か
らの入力を待つ状態となって所定時間以上経過した場合
には、パワーセーブモードとなってパワーセーブ端子Ｐ
Ｓの出力をローレベルとすることにより、必要性の低い
回路部分等への給電を停止せしめ、あるいはプロセッサ
１自身の内部の消費電力を低減させるように構成されて
おり、パワーセーブ端子ｐｓの出力はＯＲゲ−１・４の
一方のｈｌｌｉ１子にも与えられている。
ＯＲゲート４の一方の入力端子には上述の如＜ ＣＰＵ
１のパワーセーブ端子ｐｓが接続されており、他方の端
子には一端に所定電位（ハイレベル）を印加された電源
スィッチ６の他端が接続されており、更にこの電源スィ
ッチ６の他端は適宜の抵抗８を介して接地電位に連なっ
ている。
１のパワーセーブ端子ｐｓが接続されており、他方の端
子には一端に所定電位（ハイレベル）を印加された電源
スィッチ６の他端が接続されており、更にこの電源スィ
ッチ６の他端は適宜の抵抗８を介して接地電位に連なっ
ている。
ＯＲゲート４の出力は電源回路５に与えられているが、
この電源回路５ば０Ｒゲ−Ｉ〜４からハイレベルの信号
が与えられた場合にＲＡＭ ２以外のＣＰＵＩ。
この電源回路５ば０Ｒゲ−Ｉ〜４からハイレベルの信号
が与えられた場合にＲＡＭ ２以外のＣＰＵＩ。
ＲＯＭ （図示せず）等に給電するものである。
１？ＡＭ ２は外部からの入力情報及び（：ＰＵ Ｉの
演算結果等を記憶するメモリであって、電池３によりＣ
ＰＵ ］等の本発明装置の他の部分とは独立して給電さ
れており、ＣＰＵＩ等への電源回路５による給電が停止
された場合にもその記憶内容が保護される構成となって
いる。
演算結果等を記憶するメモリであって、電池３によりＣ
ＰＵ ］等の本発明装置の他の部分とは独立して給電さ
れており、ＣＰＵＩ等への電源回路５による給電が停止
された場合にもその記憶内容が保護される構成となって
いる。
以上の如く構成された本発明装置の動作について以下に
説明する。
説明する。
まず、電源スィッチ６がオンされると０１？ゲ−１−４
の出力はハイレベルとなり、電源回路５からＣＩＩＵｌ
等に給電されてプログラムが実行処理されるが、このプ
ログラムの実行中にキー人力持もの状態となった後所定
時間経過した場合には、実行中のプログラムに割込み処
理を行って、プログラムカウンタＰＣ，スタックポイン
タＳＰ及びレジスタＲＧの内容をＲＡＭ ２に転送して
格納記憶させ、次いでパワセーブモードとなってパワー
セーブ端子ＰＳの出力をローレベルとする。
の出力はハイレベルとなり、電源回路５からＣＩＩＵｌ
等に給電されてプログラムが実行処理されるが、このプ
ログラムの実行中にキー人力持もの状態となった後所定
時間経過した場合には、実行中のプログラムに割込み処
理を行って、プログラムカウンタＰＣ，スタックポイン
タＳＰ及びレジスタＲＧの内容をＲＡＭ ２に転送して
格納記憶させ、次いでパワセーブモードとなってパワー
セーブ端子ＰＳの出力をローレベルとする。
この場合には電源スィッチ６はオンされているため、Ｏ
Ｒゲート４の出力はハイレベルを維持しており、電源回
路５からＣＰＵ １等への給電が遮Ｗｉされることはな
い。
Ｒゲート４の出力はハイレベルを維持しており、電源回
路５からＣＰＵ １等への給電が遮Ｗｉされることはな
い。
この後、キー入力が行われた場合には、ＣＰＵ １はパ
ワーセーブモードを解除してプログラムの実行を再開す
る。
ワーセーブモードを解除してプログラムの実行を再開す
る。
また、」ニ述の状態、即ぢＣＰＵ １がパワーセーブモ
ードとなっている状態で電源スィッチ６がオフされた場
合には、ＯＲゲート４の両入力端子にはいずれもローレ
ベルの信号が与えられることとなる。
ードとなっている状態で電源スィッチ６がオフされた場
合には、ＯＲゲート４の両入力端子にはいずれもローレ
ベルの信号が与えられることとなる。
これにより電源回路５はＣＰＬＩ ］等への給電を停止
するが、前述の如くパワーセーブモードとなる前にプロ
グラムカウンタＰＣ、スタックポインタＳＰ及びレジス
タＲＧの内容はＲＡＭ ２に転送されて格納記憶されて
いるので、これらが失われることばない。
するが、前述の如くパワーセーブモードとなる前にプロ
グラムカウンタＰＣ、スタックポインタＳＰ及びレジス
タＲＧの内容はＲＡＭ ２に転送されて格納記憶されて
いるので、これらが失われることばない。
一方、ＣＰＵ ｉがパワーセーブモードでない状態で電
源スィッチ６がオフされた場合には、ＣＰ［Ｊ １のパ
ワーセーブ端子ＰＳのハイレベルの出力がＯＲゲート４
に与えられているため、ＯＲゲート４はハイレベルの出
力を維持しており、従って電源回路５からＣＰＵ １へ
の給電が停止されることはない。そして、この場合には
使用者はキー操作を行わないため、キー入力は行われず
、この状態が所定時間経過するとＣＩ”Ｕ ］はブ１コ
グラムカウンタＩｔｓ等の内容をＲＡＭ２”イ！云送イ
各納しノこ１麦パワー−ｐ−フＴニーＩ’となる。この
ため叶ケ−１−４の両入力端子への入力信号は共にロー
レベルとなりその出力信号もローレベルとなって電源回
路５からのＣ１，ｌＵ １等への給電が停止される。
源スィッチ６がオフされた場合には、ＣＰ［Ｊ １のパ
ワーセーブ端子ＰＳのハイレベルの出力がＯＲゲート４
に与えられているため、ＯＲゲート４はハイレベルの出
力を維持しており、従って電源回路５からＣＰＵ １へ
の給電が停止されることはない。そして、この場合には
使用者はキー操作を行わないため、キー入力は行われず
、この状態が所定時間経過するとＣＩ”Ｕ ］はブ１コ
グラムカウンタＩｔｓ等の内容をＲＡＭ２”イ！云送イ
各納しノこ１麦パワー−ｐ−フＴニーＩ’となる。この
ため叶ケ−１−４の両入力端子への入力信号は共にロー
レベルとなりその出力信号もローレベルとなって電源回
路５からのＣ１，ｌＵ １等への給電が停止される。
従って、ＣＰＩＩ １がプログラムを実行している間に
電源スィッチ６がオフされたとしても、それのみではプ
ログラムカウンタＩＩｃ、スタックポインタＳＰ、及び
レジスタＱｃの内容が失なわれることはない。
電源スィッチ６がオフされたとしても、それのみではプ
ログラムカウンタＩＩｃ、スタックポインタＳＰ、及び
レジスタＱｃの内容が失なわれることはない。
以上のように、ＣＩ）Ｕ Ｉによるプログラムの実行中
に電源スィッチ６がオフされた場合、あるいはキー入力
が行われずにキー入力待ちの状態が所定時間経過してｃ
ｐｕ ｉがパワーセーフモードとなった後、電源スィッ
チ６がオフされた場合には、Ｃ１１１１１がパワーセー
ブモードとなる前にそれまで実行していたプログラムを
継続して実行するために必要な情報がＲＡＭ ２に格納
されているため、電源回路５からｃｐｕ ｉへの給電が
停止された後、再度電源スィッチ６が投入されてｃｐｕ
ｉ等への給電が再開され、た場合には、ＣＰＵ １は
同月２からプロゲラＪ１の実行を再開するために必要な
情報を読み取ってプログラムカウンタＰＣ、スタックポ
インタＳＰ及び］／ジスタＲＧに格納し、これらに従っ
て中断されていたプログラムの処理を再開する。
に電源スィッチ６がオフされた場合、あるいはキー入力
が行われずにキー入力待ちの状態が所定時間経過してｃ
ｐｕ ｉがパワーセーフモードとなった後、電源スィッ
チ６がオフされた場合には、Ｃ１１１１１がパワーセー
ブモードとなる前にそれまで実行していたプログラムを
継続して実行するために必要な情報がＲＡＭ ２に格納
されているため、電源回路５からｃｐｕ ｉへの給電が
停止された後、再度電源スィッチ６が投入されてｃｐｕ
ｉ等への給電が再開され、た場合には、ＣＰＵ １は
同月２からプロゲラＪ１の実行を再開するために必要な
情報を読み取ってプログラムカウンタＰＣ、スタックポ
インタＳＰ及び］／ジスタＲＧに格納し、これらに従っ
て中断されていたプログラムの処理を再開する。
以上Ｆｉ′ｒ−述した如く本発明に係るマイクロコンビ
エータは、電池により給電されるメモリと、電源スィッ
チと、前記プロセッサがそのプログラムの実行中である
場合又は前記電源スィッチがオンされている場合に前記
プロセッサに給電する電源とを（Ｉｉｏｆえ、前記プロ
セノν−がプログラムを実行している間に所定の条件が
整った場合には該プログラムの実行を中断すると共に、
その再開に必要とされる１１７報を前記メモリに格納し
、その後ｉｊＪ記電源からプロセッサへの給電を遮断す
ることを許可すべくなしたものであるから、プログラム
の実行中に一旦電源をオフした後、再度電源を再投入し
た場合に、電源がオフされた時点の状態から継続してプ
ログラムの実行が再開されるマイクロコンピュータが節
潔な回路構成により実現されることとなるので、何らか
の理由によりプロクラムの実行を中断する場合、あるい
は誤って電源スィッチをオフとしたような場合にも電源
スィッチを角投入すれば実行中であったプログラムが直
ちに継続して再実行されることとなる。
エータは、電池により給電されるメモリと、電源スィッ
チと、前記プロセッサがそのプログラムの実行中である
場合又は前記電源スィッチがオンされている場合に前記
プロセッサに給電する電源とを（Ｉｉｏｆえ、前記プロ
セノν−がプログラムを実行している間に所定の条件が
整った場合には該プログラムの実行を中断すると共に、
その再開に必要とされる１１７報を前記メモリに格納し
、その後ｉｊＪ記電源からプロセッサへの給電を遮断す
ることを許可すべくなしたものであるから、プログラム
の実行中に一旦電源をオフした後、再度電源を再投入し
た場合に、電源がオフされた時点の状態から継続してプ
ログラムの実行が再開されるマイクロコンピュータが節
潔な回路構成により実現されることとなるので、何らか
の理由によりプロクラムの実行を中断する場合、あるい
は誤って電源スィッチをオフとしたような場合にも電源
スィッチを角投入すれば実行中であったプログラムが直
ちに継続して再実行されることとなる。
なお、前記実施例ではプロセッサがプしＪクラムの実行
を待機する状態、即ちパワーセーブモートとなった場合
に、ローレベルの信号を出力する端子の出力と電源スィ
ッチの出力とを０１９ゲ−１・により検出してプロセ・
ノザへの給電を制御する構成としたか、上記同様の場合
にソフトウェア的処即により所定の信号を出力するよう
に構成された他の端子を用いる（構成としてもよく、ま
た前記叶ゲーｊ〜の出力信号と実質的に同等の信号をラ
フ１−ウェア的処理により得てプロセッサへの給電を制
御する構成としてもよいことは勿論である。
を待機する状態、即ちパワーセーブモートとなった場合
に、ローレベルの信号を出力する端子の出力と電源スィ
ッチの出力とを０１９ゲ−１・により検出してプロセ・
ノザへの給電を制御する構成としたか、上記同様の場合
にソフトウェア的処即により所定の信号を出力するよう
に構成された他の端子を用いる（構成としてもよく、ま
た前記叶ゲーｊ〜の出力信号と実質的に同等の信号をラ
フ１−ウェア的処理により得てプロセッサへの給電を制
御する構成としてもよいことは勿論である。
図は本発明の実施例を示すための本発明装置の要部回路
のプロ・ツク図である。 １・・・ＣＰＵ ２・・・Ｉ？ＡＭ ３・・・電池 ４
・・・０Ｒゲ−１・５・・・電源回路 ６・・・電源ス
イ・ノチ ＰＳ・・・ノ・τワーセーブ端子 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫
のプロ・ツク図である。 １・・・ＣＰＵ ２・・・Ｉ？ＡＭ ３・・・電池 ４
・・・０Ｒゲ−１・５・・・電源回路 ６・・・電源ス
イ・ノチ ＰＳ・・・ノ・τワーセーブ端子 特 許 出願人 三洋電機株式会社 代理人 弁理士 河 野 登 夫
Claims (1)
- 【特許請求の範囲】 １・ プロセッサと、 電池により給電されるメモリと、 電源スィッチと、 前記プロセッサがそのプログラムの実行中である場合又
は前記電源スィッチがオンされている場合に前記プロセ
ッサに給電する電源とを備え、 前記プロセッサがプログラムを実行している間に所定の
条件が整った場合には該プログラムの実行を中断すると
共に、その再開に必要とされる情報を前記メモリに格納
し、その後前記几゛源からプロセッサへの給電を遮ｔ４
１ｉすることを許可すべくなしたことを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241453A JPS60132220A (ja) | 1983-12-20 | 1983-12-20 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241453A JPS60132220A (ja) | 1983-12-20 | 1983-12-20 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132220A true JPS60132220A (ja) | 1985-07-15 |
Family
ID=17074530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241453A Pending JPS60132220A (ja) | 1983-12-20 | 1983-12-20 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132220A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381537A (ja) * | 1986-09-25 | 1988-04-12 | Toshiba Corp | コンピユ−タシステム |
| WO1992009026A1 (en) * | 1990-11-19 | 1992-05-29 | Seiko Epson Corporation | Docking system |
| EP0584257A1 (en) * | 1991-05-17 | 1994-03-02 | Zenith Data Systems Corporation | Suspend/resume capability for a protected mode microprocessor and hard disk, and idle mode implementation |
| US6108792A (en) * | 1988-09-06 | 2000-08-22 | Seiko Epson Corporation | Article for providing continuity of operation in a computer |
-
1983
- 1983-12-20 JP JP58241453A patent/JPS60132220A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381537A (ja) * | 1986-09-25 | 1988-04-12 | Toshiba Corp | コンピユ−タシステム |
| US6108792A (en) * | 1988-09-06 | 2000-08-22 | Seiko Epson Corporation | Article for providing continuity of operation in a computer |
| WO1992009026A1 (en) * | 1990-11-19 | 1992-05-29 | Seiko Epson Corporation | Docking system |
| US5394552A (en) * | 1990-11-19 | 1995-02-28 | Seiko Epson Corp. | Docking system for enhancing computer functionality |
| EP0584257A1 (en) * | 1991-05-17 | 1994-03-02 | Zenith Data Systems Corporation | Suspend/resume capability for a protected mode microprocessor and hard disk, and idle mode implementation |
| EP0584257A4 (en) * | 1991-05-17 | 1997-10-08 | Zenith Data Systems Corp | Suspend/resume capability for a protected mode microprocessor and hard disk, and idle mode implementation |
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