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JPS5856454A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5856454A
JPS5856454A JP56155126A JP15512681A JPS5856454A JP S5856454 A JPS5856454 A JP S5856454A JP 56155126 A JP56155126 A JP 56155126A JP 15512681 A JP15512681 A JP 15512681A JP S5856454 A JPS5856454 A JP S5856454A
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JP
Japan
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layer
semiconductor
layers
insulating layer
mos transistor
Prior art date
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Pending
Application number
JP56155126A
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English (en)
Inventor
Sunao Shibata
直 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
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Priority to US06/425,513 priority patent/US4500905A/en
Priority to DE8282109010T priority patent/DE3278871D1/de
Priority to EP82109010A priority patent/EP0075945B1/en
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に係り特に、機能が多層に集積され
九半導体装置の層間でのすぐれた信号の伝達技術に関す
るものである。
近年、半導体集積回路に於ける集積度の向上はめざまし
く、特に、微細加工技術の著しい進歩によって、一平面
内では最少寸法が１μｍ程度の素子や配線が容易に形成
される様になっている。最近では、さらに集積度を上げ
る為、単なる一平面への集積ではなく、素子を集積形成
した半導体層を多層に積み上げたいわゆる三次元ＩＣの
開発が盛んになって来ている０この様な三次元ＩＣに於
ける基本的な問題の一つに、層間の信号の授受がある。
つまりある層内で処理された信号を他の層に伝える配線
の形成には、多くの問題があった。
第１図によって従来例の問題点を簡単に説明する。第１
図は多層に積層された■ｃに於ける２つの層間の配線を
例として簡単化した断面図で示したものである。即ち第
ｎ番目の半導体層ｚｘＶｃ含４れるＭＯＳ　）ランジス
タのドレイン１２と第ｎ　＋　１番目の半導体層１３に
含まれるＭＯＳ　）ランジスタのソース１４とを電気的
に接続する場合を示している。ここで例えばドレイン１
２には、半導体層１１内で処理されたデータがセレクト
・ｆ−ト１５を通して出力され、そのデータが層間絶縁
層１６を介してその上部に形成された半導体層１３内に
出来たＭＯＳ　）ランゾスタのソース１４に、導体１１
を介して伝えられ、さらにその信号はセレクト・ｒ−）
１８を通ってこの半導体層１３内の回路にとり込まれ信
号処理される。
さて、この様な層間配線の形成には、第ａ番目の半導体
層１１への素子の集積形成を完了した後、例えば、５Ｉ
Ｏ２等の眉間絶縁層１６をその上に設け、それにスルー
・ホールを形成する。
これに導体１７として例えば不純物をドープした。ｊ？
　ＩＪシリコン等を充填し、次にその上に半導体層１３
が形成され、これにＭＯＳ　）ランジスタなどがつくり
込まれる。この場合、図に示したように、ソース１４と
導体１７をつなぐには深い拡散層１９等を用いている。
この様な従来の構造では先ず細いスルーホールを歩留り
よく形成することが困難であシ、又、出来たスルー・ホ
ールに導電性材料をうまく充填することが極めて困難で
あった０ 第２図にこの様な従来技術で構成された三次元ＩＣの一
例を概念図で示す。即ちこれは５層の半導体層２１〜２
５を積層して作られた１チ、デコンピエータであり、Ｍ
１層２１および、第２＃２２はそれぞれＩ　ＭｂｉｔＲ
ＡＭになっており、第３層２３は、信号処理を行うマイ
クロゾロセフす、即ち、ＣＰＵ　（中央演算装置）にな
っている。更に第４層２４け、プログラムの保持されて
いる４ＭｂｉｔＲＯＭであり、最上層の第５層２５け各
層への信号をコントロールしたり外部とのイアター７エ
イス等を含み且つシーケンサ−の機能等も含むコントロ
ーラである。かかる構成のチップを有効に機能させる為
には、各層間の信号の授受を自由に行うことが肝要であ
り、特に、コントローラ層は常に各層との信号をやりと
りをしている。従ってこの様な構造では、第５層から第
１層へのスリーホールの形成と導電性材料の充填技術が
必要とされ、これは大きな技術的困難をはらんでｂた。
又、信号は、度々、コン）ｏ−ラ層を介して他の層に伝
えられることが多く、従来の構成では、信号の遅延も大
きな問題となった。
本発明は上記の如き問題を解決した多層構造の半導体装
置を提供するものである。
本発明に係る半導体装置は、素子が集積形成された複数
の半導体層が互いに絶縁層で分離されて積層され、この
積層された半導体層の２層以上にまたがる傾斜面を有し
、この傾斜面上に絶縁層を介して半導体層が設けられ、
この半導体層に形成された半導体素子を介して前記積層
された各半導体層間の信号授受を行うようにしたことを
特徴としている。
本発明によれば、傾斜面上の絶縁層に形成するフンタク
トホールとこの絶縁層上に形成した半導体素子により、
積層された任意の半導体層間の信号授受を行うから、従
来のように多数積層された半導体層間を縦方向に導電材
料を貫通させて眉間の信号授受を行うものく比べ、製造
は容易であり、また各層間の信号伝播の遅れも小さくす
ることができる。
以下本発明の詳細な説明する。第３図は、第１図と同様
の状況での本発明の一実施例を示したものであり、第１
図と対応する部分には第１図と同一符号を付しである。
第１図と異なり、第ｎ番目の半導体層１１、第ｎ　＋　
１番目の半導体層１３及びその間の絶縁層１６にまたが
って各半導体層の主面に対してθ（θく９０）の角度を
持つ傾斜面３１がチャ２周辺に形成されている０そして
その傾斜面３１上（例えば５ｔＯ２等の絶縁層３２を介
して半導体層３３が形成され、これにソース３４、ドレ
イン３５およびｒ−ト３６を有するＭＯＳ　）ランジス
タが形成されている。この半導体層３３は例えばぼりシ
リコンであり、またレーデアニールやＥＢアニールなど
を用いて単結晶化されたものを用いてもよい。
このＭＯＳ　）ランジスタのソース３４は絶縁層３２に
設けたスルーホー２ルを介して半導体層１１に形成され
たＭＯＳ　）ランジスタのソース１２に接続され、ドレ
イン３５は同様に絶縁層３２に設けたスルーホールを介
して半導体層１３に形成されたＭＯＳ　）ランジスタの
ドレイン１４に接続されている。こうして、第ｎ層での
データがｒ−ト３６でセレクトされて第ｎ　＋　１層に
伝えられる様になっている。即ち、第ｎ層のデータを単
に＠　ｎ　＋　１層に伝るだけでなく、選択という機能
が加っていることになり、従来例より機能が増加してい
るのが分る。
ここでは、単純な、ｆｆ−）素子としてのＭＯ８トラン
ジスタを傾斜面上（設ける場合のみを例示したが、これ
はトランジスタを２個以上組合せたもっと複雑な回路で
もあってもよい。又、ここでは傾斜面に一層の半導体層
を設けた場合を述べたが、２層以上の半導体層を形成し
てより高度な機能を持たせてもよいことは言うまでもな
い。又、ここでは傾斜面上の半導体層３１は直接スルー
ホールを介して積層半導体層１１゜１３と接する如く、
設置する場合を説明したが、接続の方式はこれ以外のい
かなる方法を用いてもよい。例えば傾斜面上の半導体層
と積層半導体層の間を別途、導体配線で接続してもよい
ことは言うまでもない。いずれにしてもスルーホールは
傾斜面上の絶縁層にのみ開口すればよいので極めて容易
であり、歩留り信頼性も向上する。
第４図は第２図に対応する１チップコンビ為−タを本発
明により実現した一例を示す、概念図である０この実施
例では、積層構造はＩＭｂｌｔＲＡＭ層４１　、　Ｉ　
ＭｂｉｔＲＡＭ層４２．マイクロ・プロセッサ層４３　
、４　ＭｂｉｔＲＯＭ層４４の４層であ抄、これら４層
にまたがる傾斜面上にコントローラ層４５が形成されて
いる。各層間の信号の授受はすべてこのコントローラ層
４５内の配線によって行えるだけでなく、これらの信号
に任意の処理を加えて他の層に伝える事が出来る。
そして、従来の様にいちいち最上層のコントローラ層に
信号を伝えてから他層に伝える必要がない為、高速動作
を可能にすることが出来る。
又、スルーホールは、従来の様に第１層から第５層に及
ぶものは不必要となりコントローラ層と各層間でのみ開
口すればよいので歩留りよく開口でき、又信頼性も高い
などの特徴をもつ。
第５図は、本発明の半導体装置の製造方法の一例を説明
するだめのもので、ウェハ５１の主面に対して角度θを
もって形成された傾斜面５２に対していかに、素子パタ
ーンを形成するかを示したものである。即ち、ウェハ５
１をθだけ傾けることにより、従来の縮少投撮露光の光
軸に対して傾斜面５２を直交させてΔターン転写を可能
としたものである。−傾斜面の露光転写を完了したらウ
エノＳ５１をθ傾けた状態で平行移動することにより、
他の同様の傾斜面にすべて同じ）４’ターンを転写する
ことが出来る。
この場合、θ≦４５°のであれば、図に示した様に、隣
りのケッデの一部が転写の妨げとなるのを防ぐことが出
来る。この様にウェハを傾けて平行移動する方式は、光
学転写だけでなく、例えば電子ビーム直接描画と組合せ
てもよい、この場合は作動距離（Ｗｏｒｋｌｍｇ　ｄｌ
ｓｔａｎｅｅ　）をかえないで、従来の装置にウニ／Ｓ
を傾けて平行移動出来るステージを装着するだけで露光
が可能となる。
第６図は、ウェハ６１に対しＸ線を用いて一括露光する
一方法を示したものである。図の様に、主面に対しＸａ
露光マスク６３を平行に置きこれに垂直にＸ線を照射す
ればＸ線の焦点深度が数μｍと深い為、傾斜面６２上に
も微細・臂ターン素子を形成することが可能である。こ
の第６図に示した方法は必ずしもＸ線でなくてもよ〈ツ
ヤターン精度、斜面の角度等に応じた波長の紫外線を用
いてもよい。
なお、第４図では、コントローラ層４５を傾斜面上に設
けているが、これはＲＯＭ層であってもマイクロ・デロ
セ、す層であってもよく、またＲＡＭ層や他のいかなる
機能をもつ層であってもよい。
また第７図に示すように、４辺形のチ、デの４辺に傾斜
面を形成し、それぞれの傾斜面上にコントローラ層７１
および７２．−’Ｐイクロ・プロセッサ層１３および１
４を配設し、内部の積層部７５をＲＡＭとＲＯＭのみと
する様な構成も可能である。又適宜真中の積層中にも必
要に応じて！イクロ・デロセ、す層コントローラ層等を
挿入してもよい。又、チ、デ形状は４辺形に限る必要は
なく、例えば６角形にして周辺の面の数を増やしそれぞ
れに傾斜面を、設けてこれらに新たな機能をもつ半導体
回路を配してもよい。
又これらの面に形成する回路を任意に変更することで、
他の構成をほとんど変更することなく、異る機能を持つ
三次元ＩＣを実現することも出きる＠又本発明での傾斜
面はチ、デの周辺面に限る必要はなく、チ、デ内に適宜
設けてもよい。
これらけスクライブラインの如く、溝状であっても又、
穴状のものであってもよい。又傾斜面の角度も一定に保
つ必要はなく適宜必要に応じて変えてもよい 以上の様に本発明によれば、三次元ＩＣを従来の様に単
に積層にした場合に比して、層間の信号授受が容易にな
り、高速化４図ることができ、また機能を飛躍的に多様
化することが可能となった。
【図面の簡単な説明】
第１図は従来の三次元ＩＣの眉間接続の様子を示す断面
図、第２図は同じ〈従来の三次元ＩＣの一例の模式図、
第３図は本発明の一実施例での眉間接続の様子を示す断
面図、第４図は第３図に対応する三次元ＩＣＫ本発明を
適用した実施例の模式図、第５図は本発明の装置を得る
ための傾斜面に対する露光方法を説明するための図、第
６図は同じく他の露光方法を説明するための図、第７図
は第４図の変形例を示す模式図である。 １１．１３・・・半導体層、１６一層間絶縁層、３１・
・・傾斜面、３３・・・半導体層。 出願人代理人　　弁理土鈴、江　武　彦第５図 第７図

Claims (2)

    【特許請求の範囲】
  1. （１）素子が集積形成された複数の半導体層が互いに絶
    縁層で分離されて積層されてなる半導体装置において、
    前記積層された半導体層の２層以上にま九がる傾斜面を
    有し、この傾斜面上に絶縁層を介して半導体層が設けら
    れ、この半導体層に形成された半導体素子を介して前記
    積層された各半導体層間の信号授受を行うようにしたこ
    とを特徴とする半導体装置。
  2. （２）　　傾斜面は半導体チ、デの周辺に設けられてい
    る特許請求の範囲第１項記載の半導体装置。
JP56155126A 1981-09-30 1981-09-30 半導体装置 Pending JPS5856454A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP56155126A JPS5856454A (ja) 1981-09-30 1981-09-30 半導体装置
US06/425,513 US4500905A (en) 1981-09-30 1982-09-28 Stacked semiconductor device with sloping sides
DE8282109010T DE3278871D1 (en) 1981-09-30 1982-09-29 Stacked semiconductor device and method for manufacturing the device
EP82109010A EP0075945B1 (en) 1981-09-30 1982-09-29 Stacked semiconductor device and method for manufacturing the device

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JP56155126A JPS5856454A (ja) 1981-09-30 1981-09-30 半導体装置

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JPS5856454A true JPS5856454A (ja) 1983-04-04

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JP56155126A Pending JPS5856454A (ja) 1981-09-30 1981-09-30 半導体装置

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JP (1) JPS5856454A (ja)

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