JPS584427A - 複数のシリアルバスル−プを有するマルチコンピユ−タシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複数台のデータ処理装置と各データ処理装置か
ら共通にアクセス可能な少なくとも１台の入出力装置を
含むマルチコンピュータシステムに関し、更に具体的に
は、複数のループ状に接続されたシリアル転送方式のシ
リアルバスループを、バス間結合装置を介して階層構造
に構成するシリアルバスルーフ構成のマルチコンピュー
タシステムに関する。

システムの信頼性を改善するため、データ処理装置（以
下ＣＰＵと略称する）や入出力装置を複数台、システム
に接続し、成る装置が故障した場合等に、他の装置にて
バックアップを行なうようなマルチコンピュータシステ
ムは周一用である。このようなシステムでは複数のＣＰ
Ｕより共通にアクセス可能な入出力装置が必要である。

これを実現する従来例の１つは、各ＣＰＵｆｒそれぞれ
専用のバスに接続し、各ＣＰＵが専用してアクセスする
ことが必要な入出力装置は、この専用バスにそれぞれ接
続し、各ＣＰＵが共用してアクセスすることが必要な入
出力波、置は、各ＣＰＵが共通に使用する共用バスに接
続し、各専用のバスと共用バスは切換機構を介して接続
するものである。（例えば、日本特許公報特公昭５５−
４２９９号、マルチコンピュータシステムにおける多次
元アドレス方式） この例では、切換機構によりいずれか１つの専用バスが
選択的に共用バスに接続され、この場合の専用バスに接
続されているＣＰＵが、共用バスに接続されている入出
力装置をアクセス可能となる。

各ＣＰＵからの要求により、切換機構は、任意の１つの
専用バスと共用−；スを接続する為、各ＣＰＵは共用バ
スに接続された入出力装置を共通にアクセス可能となる
。

したがって、あるＣＰＵが共用の入出力装置に関する業
務を行なっているとき、このＣＰＵに故障が発生すると
、切換機構によって他のＣＰＵが接続され、この代りの
ＣＰＵが先きに行っていた業務を続行させることができ
る。

このようなマルチコンピュータシステムの４１１は、各
専用のバスが独立して動作できるため、この中の１個の
・（スが故障してもシステムダウンとならないことと、
独立動作によシ処理性を向上させることである。

しかしながら、ＣＰＵと入出力装置を結ぶ信号線が、デ
ータを並列に送るパラレルインターフェイスのものでは
、システムの巨大化に伴い、信号勝数の増加が問題とな
っている。一方、一本のシリアルインターフェイスをル
ープ状にしたデータハイウェイシステムが知られている
。（例えばＵ　Ｓ　Ｐ　４，００２，８４７　）一本の
シリアルノ（スル−プに、複数台のＣＰＵおよび複数台
の入出力装置を接続するシステムでは、任意のＣＰＵが
任意の入出力装置をアクセス可能であり、ＣＰ、Ｕダウ
／時の・（ツクアンプも簡単に行うことができる。しか
しながら、このシステムでは、１本のループがどこかで
故障するとシステムダウンになってしまい、マルチコン
ピュータシステムとして信頼性を向上させるというメリ
ットを減じてしまう。ループヲ゛２重、或いは３重構成
とすれば、信頼性は向上するが、高処理性が実現されな
い。

また１本のループに全てが接続される為、処理性が低下
する。

本発明の目的は、マルチコンピュータの高信頼性、高処
理性と、シリアル・（スループのメリットを兼ね備えた
シリアルバスループ構成のマルチコンピュータシステム
を提供するにある。

本発明の特徴は、複数の、少なくとも１つめＣＰＵが接
続されるシリアル転送方式のシリアルバスループ（第１
の階層）と、この第１の階層の複数のシリアルバスルー
ズをそれぞれバス間結合装置を介して接続する少なくと
も１つのシリアル転送方式のシリアルバスルーズ（第２
の階層）を有し、第２の階層のシリアルバスルーズに各
ＣＰＵが共通にアクセス可能な入出力装置を接続した階
層構成としていることである。

本発明の１つの特徴は、第２の階層のシリアルバスルー
プに、更に別のバス間結合装置を介して第３の階層のシ
リアルバスループを接続し、この第３の階層のシリアル
バスルーズに各ＣＰＵが共通にアクセス可能な入出力装
置を接続していることである。

以下図面を参照して本発明の実施例を詳訓に説明する。

第１図は本発明に従ったマルチコンピュータシステムの
一実施例構成図である。

図において、５４〜５８はいずれもループ状に接続され
たシリアル転送方式のシリアルループバスであり、５４
〜５６は第１の階層のバスループ、５７は第２の階層の
バスループ、５８は第３の階層のバスルーズである。

以下、第１の階層のバスループをＸバスループ、第２の
階層のバスループをＸバスループ、第３の階層のバスル
ープをＺバスループレベル。

ＣＰＵ５１〜５３は各々ＣＰＵステーション６３〜６５
を介してＸバスループ５４〜５６に接続されている。

入出力装置７３〜７９はそれぞれ入出力装置ステー７ョ
ン（以下Ｉ１０ステーションと略称する）６６〜７２を
介して対応するＸバスループ５４〜５６、Ｘバスループ
５７およびＺバスループ５８に接続されている。

図面におけるＳＴは各々のステーションの略称であり、
■１０は入出力装置の略称である。

入出力装置はいずれのバスループにもステーションＳＴ
を介して接続できるようになっている。

Ｘバスループ５４〜５６とＸＪ迄ススループ５フ、それ
ぞれバス間結合装置５９〜６１を介して接続され、Ｘバ
スルーフ”５７（！：Ｚバスルーフ”５１ｊバス間結合
装置６２を介して接続されている。

以下バス間結合装置５９〜６１’ｔＸ”スウインドー、
バス間結合装置６２をＺ−＜スウインド一と称す。

Ｘバスウィンドー５９〜６１は、各々Ｙ　７Ｃスループ
５４〜５６とＸ・（スループ５７を接続するとともに、
１ｉｆＷＡｉ送の経路制御、情報の・（ソファ１ノング
等を行い、７．　／＜スウインドー６２は、Ｘ−（スル
ープ５７と２・くスループ５８を接続するとともに、情
報転送の経路制御、情報の・くツファＩＪング等を行う
Ｏ Ｘバスループ５４〜５６は、それぞれＣＰＯ５１〜５３
（Ｄ専用の−（スル−プであり、Ｙ・くスル−プに接続
された入出力装置は、当該・（スループに接続されてい
るＣＰＵが専用してアクセスする。

つまり、入出力装置７３．７４はＣＰＵ５１のみがアク
セスし、入出力装置７５はＣＰＵ５２のみがアクセスす
るようになっている。

Ｘバスループ５７は、ＣＰＵ５１〜５３に対する共有バ
スループになっており、入出力装置７６゜７７はいずれ
のＣＰＵよりもアクセス可能である。

さらにＸバスループ５７にＺＪ（スウインドー６２を介
して接続されているＺＪ（スル−プ５８に属している入
出力装置７８および７９も同様にいずれのＣＰＵよりも
アクセス可能である。

第２図はバスループ上のフレームフォーマットを表わす
ものである。ＳＹＮは８ピツトの同期コードでありフレ
ームフォーマットとステーション、バスウィンドーとの
同期をとる。ＡＩ、Ａ２゜Ａ３は各々５ビツトのアドレ
スフィールドであり、各バスループレベルから見た入出
力装置のアドレスを表す。この場合注意すべきことは、
ＣＰＵより入出力装置に情報を転送するときは本フィー
ルドは、受信アドレスを示すが、入出力装置よりＣＰＵ
に情報を転送するときは送信アドレスを示すことである
。Ｘバスループ上においてはＡ１フィールドはＹバスの
装置アドレス、Ａ２フィールドはＸバスの装置アドレス
、Ａ、３フイールドハＺバスの装置アドレスを示す。次
に６は８ピツトの制御フィールドでアシ、情報フィール
ドＩの−くスループ上の性質、情報転送方向等の機能を
示す。

ＤＣフィールドは８ピツトで構成され情報フィールドＩ
のバイト数を示す。■フィールドは情報フィールドであ
り１バイトから２５６バイトの長さをもっている。ＡＮ
Ｓフィールドは８ピツトより成る応答フィールドであり
、情報の受信側から送信側へ返送される。送信側では送
信時本フィールドをゼロにして受信側へ送ることになっ
ている。

ＡＮＳフィールドは受信側の状態、エラー等を報告する
ためのものである。エラー処理の詳細は省略する。

第３図はポーリング時のフレーム構成を表したものであ
る。、Ｐ　ＯＬはポーリングコード°であり８ピツトよ
シなっている。ポーリングコードは同期コードもかねて
いて各装置はこれによってもフレームとの同期をとるこ
とができる。ポーリングコードは１ループ上にただ１つ
だけ回っておりステーションおよびバスウィンドーは、
情報転送の必要を生じたとき、すなわち送信側となる場
合、ポーリングコードの送出を禁止し、かわりに第２図
に示すようなフレームを送出する。ポーリングコードは
システムの立上げ時、或いは復電時、あらかじめ決めら
れたステーションあるいはバスウィンドーがポーリング
コードをバスループに送出し、１フレームの情報転送が
終了したときは、送信側ステーションあるいはバスウィ
ンドーがバスループに送出し、バスルーズの占有権を他
に譲る。

本発明によるバスループを説明するにあたっては、第１
図のブロック図においてＣＰＵ５１と、Ｚバスループ５
８に凄続された入出力装置７９の間の情報転送を考える
こととする。すなわち転送のバスはＣＰＵ５１、ＣＰＵ
ステーション６３、Ｙバスループ５４、Ｘバスウィンド
ー５９、Ｘバスループ５７、Ｚバスウィンドー６２、Ｚ
バスループ５８、Ｉ１０ステーション７２、入出力装置
７９である。さらにＸバスウィンドー５９のＹバスルー
フ上のアドレスはＹｌ、Ｚバスウィンドー６２のｘバス
上アドレスｆｄＸ’ｌ、Ｉ１０ステーション７１のＺバ
ス上アドレスをＺｌとする。また転送を５つの場合に分
は説明する。すなわち第１のケースｄｃＰＵ５１から入
出力装置７９に情報を転送する場合。これはＣＰＵから
入出力装置に命令を発したりＣＰＵから入出力装置に目
的データを転送する場合のことである。第２のケースは
入出力装置からＣＰＵへ目的データを転送する場合、第
３のケースはＣＰＵの起動命令に対する目的データ転送
が終了を示す終了割込を帰す場合。

第４はあらかじめ接続されているＣＰＵヘリクエスト割
込をかける場合で、第５の場合は、他のＣＰＵが使用中
の入出力装置を吏おりとじたＣＰＵに対して、他のＣＰ
Ｕが占有中である旨の返答をし、データ転送が終了し、
当該ＣＰＵとデータ転送できる状態になったことを割込
にて報告する場合である。

まず第１の場合であるが、ＣＰＵ５１より入出力装置７
９に起動命令が発行されたとする。命令はＣＰＵステー
ション６３に転送され、ここでノ（ラレル情報をシリア
ル化してフレームとしてＹ”スループ上に４４図（イ）
のようなフォーマットで流れる。Ｙバスルーズ上の全て
のＩ１０ステーション、バスウィンドーは常にバスルー
プ上の信号を監視しており、まずＳＹＮコードをデコー
ドして自己の制御装置とバスルーズ上のフォーマットと
同期をとる。さらに続けておくられてくるアドレスフィ
ールドＡ１が自己のアドレスと一致するかを調べて一致
しておれば自己の制御装置に情報を受けとる準備をさせ
る。第６図はバスウィンドーの一実施例ブロック図を表
す。本ブロック図はＸバスウィンドーも２パスウインド
ーも共通である。

第６図において、部品番号と部品名の対応関係まず、Ｙ
バスルーズ上のＸバスウィン）”−５９の動作を考える
。上位ループｇｏ、ｓｉがＹバスループ５４、下位ルー
゛プ８２，８３がＸバスループ５７である７゜字ず上位
ループ８ｏよＣ３ＹＮフイールドがシリアルに送られて
くる。これを７リアル→パラレル変換滲（Ｓ、＜、Ｐ）
８４にてパラレルデータになおし１ビット時間毎に同期
コード検出１ｉ（ＳＹＮ）９０に送る。同期コード検出
器９０によシＳＹＮフィ、−ルドが横細されると制御装
＋１１１５に対してフンーム同期をとるための制御信号
を送る。

第７図は、制御装置１１５の具体的な一実施例ブロック
である。

第７図において、部品番号と部品名の対応関係は次の通
シである。

同期信号２０１は制御装置１１５のループバスタイミン
グ回路２１２を起動し、続いて来る各々のフィールドを
しかるべき受信レジスタへ入れる制御＃信号２２４を発
生させる。

次ニバスルーズ８０よりアドレスフィールドＡ１．Ａ２
．Ａ３が順次送られてくるが、その値は、第４図に示す
ように、Ｙバスループ上では各各Ｙ１．ＸＩ、Ｚｌであ
る。それがシリアル→パラレル変換器８４を経て各々Ａ
１アドレスレジスタ９２、Ａ２アドレスレジスタ９４、
Ａ３アドレスレジスタ１１９にセットされる。ここでア
ドレス比較器１０９はＡ１アドレスレジスタ９２の内容
ト自己のＹバスループ上のアドレスを記憶している自己
アドレスレジスタ１０８の内容を比較して一致しておれ
ば、Ｙバスルーズ上で自分が選ばれたとして制御！１１
１５にアドレス一致信号２０２を送る。ここで大切なこ
とは、アドレス比較器１０９は、ＡＩアドレスレジスタ
９２の内容のみを比較していることである。

アドレス一致信号２０２が送られると、制御装１１１１
５の割込制御回路（ＩＮＴ）２２２は第７図に示すよう
に、マイクロプロセッサ（ＭＰＵ）２２１に対して刷込
みをかける。それによりＭＰＵ２２１は以下に記述する
処理を行う。

Ａ１〜Ａ３フィールドに続いてＣフィールドが制御コー
ドレジスタ９７にセット“されると、ＭＰＵ２２１がそ
れを読込みＧＡＴＥ２１７、バス２２３を介して読み込
む。その同容が、入出力装置の起動でめる場合は、デー
タハンドリングテーブル１１１、刷込ノ１ンドリングテ
ーブル１１２、割込ハンドリ／グチ−プル１１３のアド
レスがＡ２アドレスレジスタ９４とＡ３アドレスレジス
タ１１９の内容を合わせたものになるように、セレクタ
１１０を切換え、データハンドリングテーブル１１１、
割込ハンドリングテーブル１１２の該当アドレス（この
場合、ＸＩ、Ｚｌ）に「１」を立てる。「１」を立てる
制御信号は、制御信号発生器２１４より与えられる。制
御信号発生器２１４の出力２２６はあらゆる部分に接続
されているので、図面ではそれを省略している。これら
のテーブルはバスウィンドーより下流の全ての入出力装
置の情報をそのアドレス毎に２つずつもっている。

このメカニズムを第１０図を用いて説明する。

第１０図はデータハンドリングテーブル１１１、割込ハ
ンドリングテーブル１１２，１１３、占有制御テーブル
１２０、起動制御テーブル１２１の拡大ブロック図であ
る。各々のテーブルはＩＸＮビット（Ｎはサブフィール
ドＡ２０ビツト数とＡ３のビット数の和）のＩＣメモリ
である。

すなわちこれらのテーブルはバスウィンドーより下流の
全ての入出力装置の情報をそのアドレス毎に５つずつも
っていることになる。

セレクタ１１０は上位ループ８０よりのアドレス指定信
号３２３、下位ループよりのアドレス指定信号３２４ｆ
ｃ切換えテーブルのアイ゛レス信号３２２を出力する。

テーブルの入力データ３０１〜３０５、テーブルへのセ
ット要求信号３０６〜３１０１セレクタ１１０，１１４
の切換え信号３２５．３２６は全て第７図の制御信号発
生器２１４から出力される制御信号２２６の一部である
。従ってこれらのテーブル 出しはマイクロプロセッサ２２１のソフトウェアで行う
ことができる。

次にＤＣフィールドが送られてくるが、これはＭＰＵ２
２１がノくイトカウンタ１１６とデータノくソファ９９
にセットする。このとき同時にＡ２アドレスレジスタ９
４、Ａ３アドレスレジスタ１１９、常ニ内容がゼロであ
るゼロレジスタ９６の内容を各々下位バスループに送ル
アＶ−１．１７）Ａ　Ｉ　、　Ａ　２。

Ａ３フィールドとなるように左シフタ１２２を介してデ
ータバッファ９９にセットする。この場合その内容は谷
々Ｘｉ，Ｚ１．０である。１司様にＣフィールもデータ
バッファ９９にセットする。次にυＣフィールドに続い
て来る■フィールド°を１バイトデータバツフア９９に
入れるたびにマイクロプロセッサ２２１はノ；イトカウ
ンタ１１６を゛「ｌ」だけ減算し、「Ｏ」になったら■
フィールドが終了したと考えデータバッファ９９に入れ
る動作を止める。そして受信した情報のエラーチェック
全行って、その結果を応答コードレジスタ１０５にセッ
トい上位ループ８１にＡＮＳフィールドと同期してセレ
クタ１３０を切換え送信元へ返送する。仁の場合エラー
がない場合は「０」でなく正常応答コードを返す，尚、
エラーチェックの鮮明については説明を省略する。

次に下位ループに対しては、下位ループ８２に流れてい
るポーリングコードを７リアル→ノζラレル変換器８５
により信号変換した後、ポーリングコード検出器８９に
て検出し、これを信号線２０９を介して制御長ａ１１５
に昶らせる。制御装置１１５内では第７図に示すように
、ポー１Ｊング（８号２０９を受けとると、割込回路２
２２によりＭＰＵ２２１に割込みがかかり、ＭＰＵ２２
１の制御によりポーリングコードを下位ループ８３に流
さないで、セレクタ１３１を切換え、゛）（ラレル→シ
リアル変換器８７を介して上位ループ８０よりうけた情
報を下位ループ８３に流す。すなわち同期コードレジス
タ１０４、データノくソファ９９、応答コードレジスタ
１０６よシ、、ＳＹＮ，ＡＩ。

Ａ２，　　　Ａ３，　　　Ｃ，　　　ＤＣ，　　　Ｉ，
　　ＡＮＳ　　）　イ　ール　ドを順次下位ループ８３
に流し出す。このときの下位フィールド、すなわち゛Ｘ
バスループのフレーム内容は第４図の）であることがわ
かる。すなわちＹバスルーズ上のフレームとどこからが
うかというと、ＡＩ、Ａ２．Ａ３フィールドが１フイ一
ルド分左にずれているだけである。すなわちこのことは
更にＺバスウィンドーに対しても全く同じ動作が期待で
きるわけであり、Ｚバスノ１−プ上のフレームフォーマ
ットは第４１Ａ（Ｑのようになる。さらにＺバスウィン
ドーのハンドリングテーブルにもＣフィールドが起動命
令であるということから該当アドレス（この場合Ｚｌ、
０）Ｋ［ＩＪを立てることができる。話を元に戻し、Ｘ
バスウィンドー５９がＸバスループ５７に対しフレーム
を送り終って、ループを一巡し受信側の応答をともなっ
て送信側に帰ってきたことを考える。この場合ＡＮＳフ
ィールドに受信側が正常に受けとった旨のコードがあれ
ば、送信を完了し、ポーリングコードレジスタ１０７か
らポーリングコードを下位ループ８３に送出し、ループ
を解放する。

次にＩ１０ステーションの動作を第８図を用いて説明す
る。

第８図におりて、部品番号と部品名の対応関係は次の通
りである。

シリアル→パラレル変換器１５０を介してデータを受け
とり、データバッファ１５８に入れる動作はバスライ／
トーカ吐位ループよりデータを受けとりデータバッファ
９９に入れる動作と同じである。

すなわち、同期コード検出器１５４により、シリアルル
ープ１６５の同期コードを検出すると、制御装置１６７
に同期信号２２７を送る。

第９図は制御装置１６７の具体的な一実施例ブロック図
を示すものである。

第９図において部品番号と部品名の対応関係は次の通り
である。

同期信号２２７によりループタイミング回路２３６が起
動され、ループバスタイミング信号２３３が出力される
ことによりループバス上の各各のフィールドをしかるべ
きレジスタ１５５〜１５７へ入れる。次にＡ１フィール
ドがＡｌアドレスレジスタ１５５にセットされたとき、
コンパレータ１６１は自己アドレスレジスタ１６０の内
容と比較し一致しておれば制御装置１６７に対してアド
レス一致信号２３２を送る。これにより制御装、ｔ１６
７内の割込回路２４２を介してマイクｏ　７’　ｏセッ
サ２４１に割込がかかり、制御ラムが起動される。マイ
クロプロセッサ２４１はＧＡＴＥ２　３　９　、　２　
３　ｇオよびＢＵＳ２４４を介して制御コードレジスタ
ｌ５６、バイトカウンタ１５７の内容を読み込みー、Ｃ
Ｐ［Ｊ５１から入出力装置７９への情報転送であるとい
うことと転送語数を知る。それに基づきＩフィールドの
内容をデータバッ７ア１５８に入れ、その後入出力装置
７９にデータを送る。ここで重要なことは、アドレスフ
ィールドはＡＩＬか参照していないことである。すなわ
ちＡ１フィールドの内容と自己アドレスレジスタ１６０
の一致をとって制御装置１６７が動作する。このことは
Ｉ１０ステーションにしてもバスウィンドーにしても自
己のアドレスはたえずＡ１フィールドと比較すればよい
ことになる。

すなわちバスルーズに対して階層構造をとり、そのアド
レスをＡＩ，Ａ２，Ａ３と分けて各々の階層でのバスウ
ィンドー、Ｉ１０ステーションのアドレスをそのフィー
ルドに入れ、いままで述べてきた機構によって第４図に
示すようなフレーム遷移を行わしめれば、■１０ステー
ショ７ｄ、Ｘバスルーズ、Ｘバスルーズ、Ｚバスループ
のいスレのバスルーズでも動作可能である。

次に第２の場合を考える。第１の場合にょっーＣ入出力
装置７９に起動がかかり、ＣＰＵ５１に目的データを送
ることを考える。マイクロプロセッサ２４１により入出
力装置ｌｆ７９ようあらかじめ目的データをデータバッ
７ア１５８に入れておき、バスループ１６５よりポーリ
ングコードを待つ。

ポーリングコードをシリアル→パシレル変換器１５０を
通し、ポーリングコード検出器１５３で検出すると、ポ
ーリングｊ言号２３１が制御装置１６７に割込む。制御
卸ｆｃ直１６７では、ポーリング信号２３１は割込回路
２４２に入力しマイクロプロセッサ２４１に刷込まれる
。制御装置１６７はマイクロプロセッサ２４１の゛動１
乍によりセレクタ１５２を切換え、ポーリングコードの
送出を禁止して、同期コードレジスタｌ６２、自己アド
レスレジスタ１６０１ゼロレジスタ１６９、制御コード
レジスタｌ７０、バイトカウントレジスタｌ７１、デー
タバッファ１５８、応答コードレジスタｌ６３の内容を
パラレル→シリアル変換器１５１を介し、およびセレク
タ１５２を介してパスループ１６６に送出する。このと
きＺバスループ上のフレームフォーマットは第５図（８
）のように７なっている。ここでレジスタ１５６にセッ
トされるＣフィールドはデータをＣＰＵに送るという意
味のコードとなっており、ＡＮＳフィールドはｒＯＪと
なっている。ここで２バスルーズ上フレームのアドレス
フィールドＡＩ，Ａ２，Ａ３だけに着目すれば第１の場
合と全く同一である。このフレームがＺバスウインドー
６２に入っていくことを次に考える。Ｚバスウインド−
６２の内部構成は第６図と同様であり、下位ループ８２
（この場合Ｚバスループ）からフレームが入力される。

以下、第６図は、Ｚバスウィンドー６２の内部構成とし
て説明する。第１のケースと同様に同期コード検出器９
１で同期コードを検出すると制御装置１１１　１　５に
対して同期信号２０８を送る。これにより第７図に記述
されたループバスタイミング回路２１３が起動され、続
いて送られてくる各フィールドをしかるべきレジスタに
入れるための制御パルス２２５を発生させる。ＰＯＬ検
出器８９でＰＯＬ２０９を検出した時は、マイクロプロ
セッサ２２１に割込回路２２２を介して割込を入れ、制
御プログラムを起動する。尚マイクロプロセッサ２２１
はそれぞれ読込みＧＡＴＥ２　１　６〜２２０を介して
対応するデータを読込むようになっている。フレーム同
期をとった後アドレスフィールドＡＩ，Ａ２は、Ａｌア
ドレスレジスタ９３、Ａ２アドレスレジスタ９５に入る
。ここでマイクロプロセッサ２２１はデータハンドリン
グテーブル１１１、割込ハンドリングテーブル１１２、
割込ハンドリングテーブル１１３のアドレスが、ＡＩア
ドレスレジスタ９３、Ａ２アドレスレジスタ９５の内容
を合わせたもの（この場合Ｚ１，０゜第１の場合によっ
て該アドレスのデータハンドリングテーブルには「１」
が立っている）となるようにセレクタ１１０を切換える
。さらにＣフィールドの内容が目的データ転送であるこ
とによりデータハンドリングテーブルの内容を選択して
「１」が立っているかを見る。ここで「１」が立ってい
るということは第１の場合においてその入出力装置にデ
ータ転送（入出力装置→ＣＰＵ）の要求を出したという
ことであるから、バスウィンドーは下位ループ８２の情
報を上位ループ８１に渡、さねばならない。よってそれ
を検出したときは、下位ループの情報をデータバッファ
１００に入れる。

このとき自己アドレスレジスタ１０８、ＡＩアドレスレ
ジスタ９３、Ａ２アドレスレジスタ９５が各々、上位バ
スループ８１に送る７Ｌ／−ＡＯＡＩ。

Ａ２．Ａ３フィールドとなるように右シフタ１２３を介
してデータノ（ソファ１００にセットする。この場合そ
の内容は各々ＸＩ、Ｚｌ、０である。次に上位ループ８
１にフレームを送出するわけであるが、ポーリングコー
ドをＰＯＬ検出器８９によす検出し、マイクロプロセッ
サ２２１の制御により、第５図（２）のようなフオマッ
トでＸノくスループにフレームを送出する。そして制御
装置１１５はデータハンドリングテーブル１１１の該当
ビットをオフする。とれはアドレスフィールドＡＩ。

Ａ２．Ａ３だけに着目すれば、第１の場合の第４図面と
同一である。すなわちＺ／＜ス上のフレームとどこがち
がうかというと、ＡＩ、Ａ２．Ａ３フィールドが１フイ
一ルド分右にずれており、ＡＩフィールドには、Ｚバス
ウィンドーのＸバスループ上のアドレスが入っているだ
けである。すなわちこのことは更にＸバスウィンドーに
対しても全く同じ動作を期待できることでめり、Ｙノ（
スループ上のフレーム構成は、第５図００ようになる。

このようにして入出力装置７９よりＣＰＵ５１に目的デ
ータを転送することができる。ここにおいてもＩ１０ス
テーション、バスウィンドーが自己より発した一巡デー
タを受けとり、ＡＮ８フィールドを調べて市常の場仕、
バスルーズにポーリングコードを送ってバスループを解
放する。

次に第３の場合であるが、これは入出力装置７９よりＣ
ＰＵ５１に起動命令に対応する終了割込をかえす場合で
ある。これは基本的には割込といえどもバスループから
みると入出力装置からＣＰＵへの１種の情報転送であり
、結論としてはフレーム中のＣフィールドを終了割込で
あることを表すコードにセットし、かつ■フィールドに
は割込のリンケージパラメータがセットされる。動作と
しては第２の場合と同じである。ただ１つ異なる部分は
バスウィンド一部で、データ／Ｓノドリンクテーブル１
１１を見るか、割込）・ンドリングテーブル１１２をみ
るかということである。目的データの転送の場合、デー
タノ・／ドリンクテーブル１１１を使用したことに対し
、終了割込の場合は、割込ハンドリングテーブル１１２
を使用するということである。この制御は下位ループか
ら送られてくるフイーム上のＣフィールドをみて制御装
置１１５が行う。

第４の場合であるが、これは入出力装置７９よりＣＰＵ
５１にリクエスト割込をかける場合である。リクエスト
割込とは前述の終了割込とは異なり、ＣＰＵの命令の動
きとは無関係に発生する。

この場合は各ＣＰＵからどの入出力装置を接続するかを
表す命令を各入出力装置に対して発行する。

これは第１の場合においてＣフィールドを入出力装置を
自分に接続する旨のコードにしてフレームをＣＰＵより
送出する。この命令はシステムを立上げたとき、および
各ＣＰＵと各入出力装置の接続状態を運転中に切換えた
ときに発行される。この命令が発行されると第１の場合
と同様の動作を行ってフレームが入出力装置に伝わるが
、第１の場合の起動命令とは異なり、バスウィンドー中
のハンドリングテーブルは割込ハンドリングテーブル１
１３の該当ビットをオンとする。このような状態にして
おいて、入出力装置よりリクエスト割込を発する。この
場合Ｃフィールドはリクエスト割込を意味するコードと
しておくと、そのフレームがバスウィンドーを通るとき
に割込ハンドリングテーブル１１３を見てｒｌＪが立っ
ておればデータバッファ１００に下位ループからのフレ
ームをとりこむ。データハンドリングテーブル１１１、
割込ハンドリングテーブル１１２は下位ループからのフ
レームのサービスが終了するとビットをオフするのに対
し、割込ハンドリングテーブル１１３はＣＰＵより新た
な入出力装置接続命令がくるまでその状態を変えない。

このようにしてリクエスト割込の場合も、あらかじめプ
ログラムされたＣＰＵへ正しく割込をかけることができ
る。

第４の場合において、たとえばどのＣＰＵも入出力装置
７９を接続する命令を発していないとすると、送出され
たフレームは何の変化もせずに発信端に戻って来ること
になる。この場合Ｉ１０ステーション７２は、ＡＮＳフ
レームを応答コ−）’判定回路１７２に入れ、それが「
０」である場合は、サービス不可として入出力装置の割
込をリセットする。これにより、接続されない入出力装
置から誤って９名工スト割込をかけ、それがリセットさ
れないために゛バスループに対して無限にリトライをか
ける等のシステム的悪影響を防ぐことができる。また割
込をリセットするとき同時に外部に対して警報を発する
ことも可能である。

最後に第５の場合について説明する。第１の場合の手順
に従い、ＣＰＵ５１より入出力装置７９に起動命令が発
行されたとする。そのとき、入出力装置７９がＣＰＵ５
１に占有された旨を、第６図の占有制御テーブル１２０
に、第３の割込ノ・／ドリングテーブルを検索するのと
同様な手順で、占有を示すピッド″′１″を立てる。

このとき、ＣＰＵ５２から同じ入出力１Ｉ７ｃＩｔ７９
に起動がかかったとすると、第１の場合と同じ手順で占
有制御テーブル１２０を検索し、１１”が立っていれば
、占有されている旨のフレームをＣＰＵ５２に返す。そ
れと同時に起動が一時保留になったことを、同様の手順
で起動制御テーブル１２１に”ｌ″を立てることで記憶
する。

一定時間後、入出力装置７９からの終了割込が送られて
くると、ウィンドーはそれを受け、起動制御テーブル１
２１を検索し、“１”が立っておれば、占有が解除され
た旨のフレームを当該ＣＰＵ５２に返す。これによりＣ
Ｐ（Ｊ５２は入出力装置７９との間でデータ転送が可能
になったことを知ることができる。

このように本発明によれば、複数のシリアルバスループ
を用いた階層構造のマルチコンピュータシステムが実現
でき、マルチコンピュータの高信頼性、高処理性と、信
号＃数が少ないというシリアルバスループのメリットを
兼ね備えたマルチコンピュータシステムを提供できる。

【図面の簡単な説明】

第１図は本発明に従ったマルチコンピュータシステムの
一実施例構成図、第２図は第１図のシリアルバスループ
上のフレームフォーマットの一例を示す図、第３図はポ
ーリング時のフレームフォーマットを示す図、第４図は
、第１図のＣＰＵ→入出力装置間のフレームフォーマッ
トの変化を説明する図、第５図は第１図の入出力装置→
ＣＰＵ間のフレームフォーマットの変化を説明する図、
第６図は第１図のバス間結合装置の一実施例ブロック図
、第７図は第６図の制御装置の一実施例ブロック図、第
８図は第１図の入出力装置ステーションの一実施例ブロ
ック図、第９図は第８図の制御装置の一実施例ブロック
図である。＠ｌＯ図は第６図の各種テーブルの拡大ブロ
ック図である。 ５１〜５３・・・データ処理装置、５４〜５６・・、第
１階層のシリアルバスループ（Ｙバスループ）、５７・
・・第２階層のシリアルバスループ（Ｘ）（スループ）
、５８・・・第３階層のシリアルバスループ（Ｚバスル
ープ）、５９〜６２・・・パス間結合装置、第　１　閃 ４Ｚ　　圓 第　Ｊ　国 ！ＴＪｌＪ−図 第　５　図 １１２］ 第１１）　　国 第１頁の続き ０発　明　者　原秀幸 日立重大みか町５丁目２番１号 株式会社日立製作所犬みか工場 内 ０発　明　者　笠嶋広和 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場 内 ０発　明　者　岡敏久 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場 内

Claims (1)

1. 【特許請求の範囲】 １、ａ数台のデータ処理装置と各データ処理装置から共
   通にアクセス可能な少なくとも１台の入出力装置を含む
   マルチコンピュータシステムにおいテ、該マルチコンピ
   ュータシステムハ複数のループ状に接続されたシリアル
   転送方式のシリアルバスループを有し、該複数の７リア
   ルバスループは、複数の、少なくとも１台のデータ処理
   装置が接続される第１の階層のシリアルバスループと、
   該複数の第１の階層のシリアルバスループにそれぞれバ
   ス間結合装置を介して接続され、且つ少なくとも１台の
   入出力装置が接続される少なくとも１つの第２の階層の
   シリアルバスループを有し、該第２の階層のシリアルバ
   スルーズに接続された入出力装置は、少なくとも２つの
   第１の階層のシリアルバスループに接続された各データ
   処理装置から、当該第１の階４のシリアルバスループ、
   バス間結合装置および第２の階層のシリアルバスループ
   を介してアクセス可能にしたことを特徴とする複数のシ
   リアルバスループ？有するマルチコンピュータシステム
   。 ２、第２の階層のシリアルバスループには、更に他のバ
   ス間結合装置を介して少なくとも１つの第３の階層の９
   リアルバスループが接続され、該第３の階層のシリアル
   バスループには、少なくとも１台の入出力、装置が接続
   され、この入出力装置は、少なくとも２つの第１の階層
   の７リアルパスループに接続された各データ処理装置か
   ら、それぞれ当該第１の階ｌｌ！のシリアルバスループ
   、該第１の階層のシリアルバスループに接続されたバス
   間結合装置、第２の階層のシリアルバスループ、該第３
   の階層のシリアルバスルーズに接続されたバス間結合装
   置及び該第３の階層の７リアルバスルーグを介してアク
   セス可能にした特許請求の範囲第１項記載の複数のシリ
   アルバスルーズを有するマルチコンピュータシステム。 ３、各データ処理装置および入出力装置は、それぞれ処
   理装置ステー７ョン、入出力装置ステーションを介して
   対応する／リアル・；スル−プに接続され、各々のステ
   ーションおよび各・（ス間結合装置は、それぞれ当該バ
   スルーズで転送される情報語を、少なくとも、いくつか
   のサブフレームからなる入出力装置番号）身−ルドおよ
   び制御コードフィールドを含む伝送フレームで構成して
   送°受言する手段を有する特許請求の範囲第１．第２項
   一記載の複数のシリアルバスループを有するマルチコン
   ピュータシステム。