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JPH1154721A - 半導体装置の製造方法および製造装置 - Google Patents

半導体装置の製造方法および製造装置

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JPH1154721A
JPH1154721A JP9203127A JP20312797A JPH1154721A JP H1154721 A JPH1154721 A JP H1154721A JP 9203127 A JP9203127 A JP 9203127A JP 20312797 A JP20312797 A JP 20312797A JP H1154721 A JPH1154721 A JP H1154721A
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JP
Japan
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film
substrate
semiconductor device
upper electrode
manufacturing
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Application number
JP9203127A
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English (en)
Inventor
Hisaya Inoue
尚也 井上
Yoshihiro Hayashi
喜宏 林
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US09/124,067 priority patent/US6300212B1/en
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Abstract

(57)【要約】 【課題】 強誘電体または高誘電率体を用いる容量形成
時の、成膜後大気にさらすなどの原因による容量膜と電
極の界面が汚染や、容量膜表面の組成変動に起因する電
気特性や信頼性の劣化を防止する。 【解決手段】 容量を構成する積層構造を、大気から遮
断された雰囲気で連続的に成膜を行うことにより、界面
の汚染を防止する。また、容量膜成膜後の雰囲気を一定
圧力に保つことにより、表面からの容量膜構成元素の脱
離を低減し、表面組成の変動を防ぐ。上部電極をスパッ
タ成膜する場合は、成膜初期のスパッタガスに酸素を添
加する。また、容量膜にＰＺＴを用いる場合は、成膜後
にアニールして相転移させることにより成膜温度を低下
させることもできる。これらにより、容量部界面の汚染
や組成変動を防止することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体装置の製造方
法および製造装置に関し、詳しくは複合金属酸化物誘電
体容量を有する半導体記憶素子の製造方法および製造装
置に関する。
【０００２】
【従来の技術】複合金属酸化物よりなる強誘電体または
高誘電率体の薄膜を容量膜として用いる半導体記憶素子
の開発が盛んに行われている。近年の半導体装置の微細
化に伴い、例えばダイナミックメモリ（ＤＲＡＭ）にお
いては、いかに小さい容量面積で必要な容量を確保する
かが問題となっている。この問題の解決手段の一つが、
容量膜として用いる誘電体を、従来のシリコン酸化膜あ
るいはシリコン窒化膜等から、高い誘電率を有する物質
に変更する方法である。本用途に有望とされているのが
ＳｒＴｉＯ3 等の高誘電率体材料、あるいはＰｂ（Ｚ
ｒ、Ｔｉ）Ｏ3 （以下ではＰＺＴ）等の強誘電体材料で
ある。
【０００３】また、強誘電体を容量膜として用いる場
合、半導体記憶素子に不揮発性という新たな機能を与え
ることが可能となる。強誘電体容量には、電圧を印加し
分極を持たせると、その後電圧印加をやめても分極がゼ
ロとならずに残るという特性がある。この残留分極を用
いることにより、強誘電体容量を用いる記憶素子は不揮
発メモリとして使用できるのである。強誘電体不揮発メ
モリの基本的な構成は、１つのセル内にＭＯＳ型電界効
果トランジスタ（ＭＯＳＦＥＴ）と強誘電体容量をそれ
ぞれ１つ有するものであり、通常のダイナミックメモリ
と構造及び製法上の共通点が多い。以下、強誘電体を用
いる不揮発メモリに関しての従来例を説明する。
【０００４】従来の強誘電体メモリ素子の構造および製
造方法には、以下ようなものがあった。
【０００５】図１６は、特開平４−８０９５９号公報に
開示された、第１の従来例における強誘電体メモリ素子
の構造である。図１６において、シリコン基板１１上の
ＬＯＣＯＳ絶縁膜２４により区切られた領域に、ゲート
電極１５および拡散層１６によりＭＯＳトランジスタが
形成されている。強誘電体容量は白金（Ｐｔ）からなる
下部電極１８、強誘電体容量膜１９、アルミニウム（Ａ
ｌ）からなる上部電極２７より構成されており、この強
誘電体容量はケイ化チタン層２５を介してトランジスタ
の拡散層１６と接続される。強誘電体容量膜１９の材料
としてはＰｂＴｉＯ3 、ＰＺＴ、（Ｐｂ、Ｌａ）（Ｚ
ｒ、Ｔｉ）Ｏ3 （以下ではＰＬＺＴ）などが用いられ
る。トランジスタ部、容量部、配線部等の各構造間は、
例えば酸化シリコンからなり２層構造を有する層間絶縁
膜１３により分離される。
【０００６】この第１の従来例の強誘電体メモリ構造
は、通常以下のような工程で製造されていた。まず、シ
リコン基板１１上のＬＯＣＯＳ絶縁膜２４により分離さ
れた領域に、周知の方法によりトランジスタを形成し、
その上に下部層間絶縁膜１３１を形成する。引き続き、
周知の手法により下部層間絶縁膜１３１の一部を開孔し
てトランジスタの拡散層１６の一方を露出し、この露出
部上に強誘電体容量を形成しトランジスタと接続する。
本従来例では、この露出部にチタン膜２６を成膜した後
に熱処理を行い、拡散層１６と接触するチタン膜をシリ
サイド化してケイ化チタン層２５を得る。これは、トラ
ンジスタ拡散層と電極部の接触抵抗を低減するためであ
る。このケイ化チタン層２５上に、下部電極１８となる
Ｐｔ膜、および強誘電体容量膜１９となる例えばＰＺＴ
膜を順次成膜する。従来例では、これらはいずれもスパ
ッタ法により成膜している。引き続き、フォトリソグラ
フィとエッチング工程によりＰｔ膜とＰＺＴ膜をパター
ニングし、下部電極１８および強誘電体容量膜１９を得
る。上部層間絶縁膜１３２を成膜した後、プラズマを用
いるエッチング工程により開孔して強誘電体容量膜１９
を露出し、この開孔部を埋め込むようにアルミニウム
（Ａｌ）をスパッタ成膜し、上部電極２０とビット線を
兼ねたアルミニウム配線層２７を得る。
【０００７】また、第２の従来例として、図１７に示す
構造の強誘電体メモリ素子も用いられている（特開平４
−７９２６６号公報）。図１７の従来例においては、下
部電極１８、強誘電体容量膜１９、及び上部電極２０か
らなる強誘電体容量は、トランジスタの拡散層１６の直
上部からは離れた場所に形成され、その間を配線金属２
２で接続している。
【０００８】図１７の従来例の製造工程は以下の通りで
ある。周知の方法により、シリコン基板１１上にトラン
ジスタ１４を形成し、さらに例えば酸化シリコンよりな
る層間絶縁膜１３を成膜する。この層間絶縁膜１３上
に、まずＰｔ膜をスパッタ法により成膜し、これをフォ
トリソグラフィおよびエッチング技術を用いて容量を形
成する所定の領域のみ残すようにパターニングし、下部
電極１８を形成する。同様に、強誘電体膜を全面に成膜
し、フォトリソグラフィ技術を用いて容量を形成するの
に必要な領域のみ残すようにパターニングし、強誘電体
容量膜１９を形成する。ここで強誘電体容量膜１９に対
して熱処理を施し、結晶化を行う。パターニング後に熱
処理を行う理由は、結晶化の際に起こる膜の体積収縮に
起因する応力を最小限に抑制することが可能となり、ま
た強誘電体容量膜の剥離も起こらないためである。その
後、Ｐｔ膜をスパッタリング法により成膜し、これをフ
ォトリソグラフィ技術を用いて容量を形成するのに必要
な領域のみ残すようにパターニングし、上部電極２０を
形成する。最後に、層間絶縁膜１３の一部を開孔しトラ
ンジスタの拡散層を露出させた上でアルミニウムを成膜
し、これを所定の形状に加工することにより配線パター
ンを形成する。
【０００９】
【発明が解決しようとする課題】しかし、従来の方法に
よる強誘電体容量を有する半導体装置の製造方法におい
ては、以下に述べる課題があった。すなわち、強誘電体
容量膜の汚染および組成の変動などによる信頼性低下で
ある。
【００１０】上述した例を含め、従来の製造方法におい
ては、強誘電体容量を構成する下部電極、強誘電体容量
膜、上部電極をそれぞれ別個の装置で成膜するのが通常
であった。このような方法においては、例えば強誘電体
成膜装置において強誘電体容量膜の成膜を終えた基板
は、一旦大気中に取り出された後に上部電極成膜装置に
設置される。従って、両成膜工程の間に必ず大気にさら
されることになり、強誘電体膜の表面は大気中の浮遊物
質等により汚染されてしまう。
【００１１】また、上述した従来例では、強誘電体容量
膜を基板上の全面に成膜した時点で容量として使用する
部分のみを残すパターニングを行っている。すなわち、
強誘電体膜成膜後の基板を大気中に取り出し、基板表面
上にレジスト塗布を行うことになる。この場合、強誘電
体容量膜の表面は、基板を大気中に取り出した時点で汚
染されるのみならず、フォトリソグラフィ工程で塗布す
るレジストによっても汚染されてしまう。レジストは、
パターニング工程の終了後除去されるが、強誘電体容量
膜表面の汚染を完全に取り除くことは困難である。
【００１２】以上、強誘電体容量膜を成膜後の基板を大
気にさらす、あるいはレジストを用いたパターニング工
程を行うことにより強誘電体容量膜の表面が汚染される
ことを述べたが、これらの汚染は下部電極表面に関して
も同様である。すなわち、下部電極成膜後の基板を大気
中に取り出したりパターニング工程を行ったりした場合
には、下部電極表面が汚染される。このような汚染は、
最終的に強誘電体容量膜と上部電極あるいは下部電極と
の界面に残留し、強誘電体容量の電気特性や信頼性の劣
化をもたらしていた。
【００１３】また、上記問題点に加え、強誘電体容量膜
を成膜後の表面からは、構成元素が脱離することによる
組成の変動が起こりやすいという問題があった。
【００１４】従来、スパッタ法または化学気相堆積法
（ＣＶＤ法）などにより強誘電体容量膜を成膜する場
合、基板を高温に加熱し、また成膜が終了した後は基板
を設置した成膜室を真空に排気するのが通常であった。
しかし、成膜直後の基板はまだ高温にあり、その表面か
ら強誘電体を構成する元素が脱離しやすい状態となって
いる。このため、例えばＰＺＴにおける鉛（Ｐｂ）のよ
うな比較的蒸気圧の高い金属元素や酸素は容易に表面か
ら脱離し、表面近傍での組成変動を引き起こしてしま
う。
【００１５】また、強誘電体容量膜表面の組成の変動
は、その後のプロセスにより引き起こされる場合もあ
る。例えば、強誘電体容量膜を成膜した後にプラズマを
用いたエッチングあるいはプラズマを用いた上部電極の
成膜等のプロセスを行うと、強誘電体容量膜表面がプラ
ズマにさらされることによって表面からの酸素等の脱離
が生じ、強誘電体膜表面の組成変動が発生してしまう。
【００１６】これらの原因による強誘電体容量膜表面の
組成の変動も、強誘電体容量の電気的特性および信頼性
の劣化を引き起こす原因となっていた。
【００１７】さらに、上述した従来の製造方法において
は、複数の装置を用いて積層構造の成膜を行っているた
めに、製造コストが高くなる、及び生産性が低くなると
いう問題があった。
【００１８】以上、強誘電体容量を用いる半導体装置に
関し、その製造方法の問題点を述べたが、これらの問題
点は、複合金属酸化物からなる高誘電率体材料を半導体
装置の容量部に用いる場合にも全く同様に当てはまるも
のである。
【００１９】本発明は以上の問題を解決するためになさ
れたものであり、複合金属酸化物よりなる強誘電体ある
いは高誘電率体材料を容量膜として用いる場合に、強誘
電体容量膜表面の汚染や組成変動を防止することが可能
な製造方法および製造装置を提供することを目的とす
る。また、これに加えて、生産性の高い製造方法および
製造装置を提供し、ひいては特性及び信頼性の高い半導
体装置を低コストで提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明の半導体装置の製
造方法においては、半導体基板上の所定の領域に下部電
極膜、複合金属酸化物よりなる容量膜、上部電極膜の積
層構造からなる容量を有する半導体装置の製造方法にお
いて、下部電極膜、容量膜、上部電極膜を大気から遮断
された雰囲気中で連続的に成膜する工程を有することを
特徴とする。また、この連続的に成膜する工程に引き続
き、積層構造をエッチングにより加工し容量として使用
する領域のみに該積層構造を残すパターニング工程を行
ってもよい。さらに引き続き、酸素または不活性ガスま
たはこれらの混合雰囲気中で熱処理する工程を行っても
よい。
【００２１】上述の上部電極膜、前記容量膜、前記上部
電極膜を連続的に成膜する工程においては、少なくとも
容量膜を成膜した後上部電極膜の成膜を開始するまでの
間、基板周辺に気体を導入し、所定の圧力範囲に保持す
ることが有効である。この際導入する気体としては、不
活性ガスまたは不活性ガスと酸素の混合ガスが望まし
い。また、基板周辺雰囲気の圧力範囲は１０-4Ｔｏｒｒ
から１０Ｔｏｒｒの範囲で設定することが望ましい。さ
らに、上部電極の成膜をスパッタ法により行う場合は、
上部電極の成膜開始時にはスパッタガスに酸素を含有さ
せることが有効である。
【００２２】以上の半導体装置の製造方法は、複合金属
酸化物からなる容量膜として強誘電体膜を用いる場合に
特に有効であり、強誘電体膜としてはチタン酸ジルコン
酸鉛膜などが使用可能である。
【００２３】容量膜の成膜をスパッタ法により行う場合
は、成膜初期の電力を低く、その後電力を上昇させて成
膜を行うことにより生産性を向上させることができる。
【００２４】また、本発明の半導体装置の製造方法にお
いては、チタン酸ジルコン酸鉛膜を容量膜として有する
半導体装置の製造方法において、チタン酸ジルコン酸鉛
膜がパイロクロア構造となる基板温度で成膜を行い、そ
の後酸素または不活性ガスまたはこれらの混合ガスの雰
囲気中で成膜時の基板温度よりも高い温度で熱処理を行
い前記パイロクロア構造をペロブスカイト構造に相転移
させることを特徴とする。成膜時の基板温度は３００℃
から５５０℃の範囲内の温度、熱処理の温度としては５
８０℃から８００℃の範囲内の温度が適当である。本製
造方法は、先に述べた、上部電極／強誘電体容量膜／下
部電極の積層構造を連続的に成膜する製造方法とあわせ
て行うことも有効である。この場合、熱処理は、容量部
のパターニング加工後に行うことが望ましい。
【００２５】また、本発明の半導体装置の製造装置は、
基板搬送室と、前記基板搬送室から可逆的に基板の搬送
が可能である下部電極成膜室と、前記基板搬送室から可
逆的に基板の搬送が可能である容量膜成膜室と、前記基
板搬送室から可逆的に基板の搬送が可能である上部電極
成膜室とを有し、前記基板搬送室、前記下部電極成膜
室、前記容量膜成膜室および前記上部電極成膜室は大気
から遮断された雰囲気に保持可能であり、強誘電体膜を
成膜後かつ上部電極成膜前の基板が存在する成膜室また
は基板搬送室の雰囲気を強誘電体膜を構成する金属元素
の表面近傍における分圧が該金属元素の平衡蒸気圧以上
になるような酸素圧力に保持することが可能であること
を特徴とする。
【００２６】（作用）本発明の製造方法においては、下
部電極膜、容量膜および上部電極膜を、大気から遮断さ
れた清浄な雰囲気中で連続的に形成する。従って、容量
膜の表面は汚染源となる大気にさらされることがない。
また、積層構造を形成した後に容量部のパターニングを
行うので、容量膜表面がレジストにより汚染されるのを
防止することが可能である。従って、本発明の方法によ
れば、容量膜と上部電極あるいは下部電極との界面には
汚染が発生しない。また、積層構造の成膜を１台の装置
で行うことができ、装置間の搬送等が不要になるため、
製造コストの低減および生産性の向上が可能である。
【００２７】また、容量膜の成膜終了から上部電極の成
膜開始までの間、基板周辺の雰囲気を真空とせず、一定
の圧力範囲に保持することにより、容量膜表面の組成変
動を防止することができる。容量膜成膜が終了した基板
を高温のままで真空中に取り出すと、容量膜の表面から
蒸気圧の高い構成金属元素が脱離し、容量膜表面近傍の
組成が変動してしまう。これを防止するには、容量膜の
構成元素それぞれについて、基板表面近傍での分圧を、
その基板温度における各元素の平衡蒸気圧以上にしてや
ればよい。しかし、容量膜の各構成金属元素について、
これを気体として導入し装置内の分圧を上昇させること
は非常に困難である。本発明は、通常の例えば不活性ガ
スを成膜装置内に導入して基板周辺を一定の圧力に保持
することにより、実質的に同様の効果が容易に得られる
ことを見出してなされたものである。これは、不活性ガ
スを導入して一定の圧力とすることにより基板表面近傍
を含めた成膜室内の気体分子の平均自由行程が短くな
り、このために容量膜からの構成元素の脱離を阻害する
ことが可能になるものと考えられる。この際導入するガ
スは、容量膜の構成元素と反応を起こさない、アルゴン
等の不活性ガスであることが望ましい。また、この不活
性ガスに酸素を混合することは、容量膜表面からの酸素
の脱離防止に有効である。さらに、上部電極をスパッタ
法で成膜する場合は、成膜初期のスパッタガスに酸素を
混合することにより、成膜時に容量膜がプラズマにさら
されることによる酸素脱離を防止できる。以上の本発明
の方法により、容量膜表面の組成変動を防止することが
可能となる。
【００２８】さらに、容量膜としてＰＺＴ膜を用いる場
合には、成膜時には基板温度を低温とし、その後熱処理
を行って強誘電相を得るという２段階の成膜方法を採る
ことが有効である。ペロブスカイト構造を持った強誘電
性のＰＺＴ薄膜を得るためには、通常６００℃程度以上
の高い基板温度が必要とされる。このような高い基板温
度で成膜を行うと、当然に成膜後の容量膜表面からの構
成元素脱離も活発であり、表面の組成変動も大きくな
る。しかし本発明では、成膜時の基板温度を３００〜５
５０℃程度の低温で行うことができるので、成膜後のＰ
ＺＴ膜表面からの構成元素の脱離は緩やかとなり、組成
変動は起こりにくくなる。この条件で成膜したＰＺＴ膜
は、常誘電性のパイロクロア構造となる。このパイロク
ロア構造ＰＺＴ膜は、５８０〜８００℃程度の温度で熱
処理を行うことによりペロブスカイト構造に相転移させ
ることが可能である。この熱処理を、上部電極の形成後
に行えば、ＰＺＴ膜表面の組成変動が防止できるのであ
る。
【００２９】
【発明の実施の形態】本発明の実施の形態を、図面を参
照して説明する。
【００３０】
【実施例１】本発明の第１の実施例を詳細に説明する。
本実施例では、強誘電体膜を容量膜として用いた半導体
装置の製造を行った。
【００３１】まず、本実施例で使用した本発明による成
膜装置を図１に示しておく。本成膜装置は、基板搬送室
２が中心に位置し、その周辺に２つの基板交換室１およ
び処理室３〜７を、それぞれバルブ９を介して配置した
構成である。基板交換室１、基板搬送室２、処理室３〜
７は真空排気ポンプを備えており、それぞれ１０-6Ｔｏ
ｒｒ以下の高真空に排気することが可能である。基板搬
送室２内には搬送アーム１０が設置されており、この搬
送アーム１０により任意の基板交換室１または処理室３
〜７の間で基板を可逆的に出し入れすることが可能であ
る。処理室３〜７としては、スパッタ装置などの成膜装
置やエッチング装置など任意の処理装置を接続すること
が可能である。本実施例では、処理室４、５、６に、そ
れぞれ下部電極成膜用の直流スパッタリング装置、強誘
電体膜成膜用の高周波スパッタリング装置、上部電極成
膜用の直流スパッタリング装置を接続し、処理室３、７
は使用しなかった。以下では処理室４、５、６をそれぞ
れ下部電極成膜室４、強誘電体膜成膜室５、上部電極成
膜室６と称する。基板交換室１は、基板を出し入れする
ための大気解放扉８を備えている。以下の実施例では、
図中左側の基板交換室を未処理基板の装置内への導入用
に、図中右側の基板交換室を成膜後の基板の装置外への
取り出し用に使用した。以下、それぞれ基板搬入室、基
板搬出室と称する。各成膜室、基板搬送室、基板交換室
は、それぞれ必要な真空排気機構、ガス導入機構を備え
ている。
【００３２】図１の装置を用いて以下の手順で成膜工程
を行うことにより、下部電極、強誘電体容量膜、上部電
極の積層構造を、大気から完全に遮断された雰囲気で連
続的に形成することが可能である。
【００３３】まず、所定の枚数の基板を基板搬入室に設
置し、大気解放扉８を閉めた後、十分に真空排気する。
基板搬送室２および各成膜室はあらかじめ十分に真空排
気されている。その後、設置された基板のうちの一枚を
搬送アーム１０により基板搬入室から取り出し、基板搬
送室２を経由して、下部電極成膜室４に設置する。下部
電極成膜室４において下部電極膜を成膜後、基板を下部
電極成膜室４から基板搬送室２に取り出し、さらに強誘
電体成膜室５内に設置する。強誘電体成膜室５において
強誘電体容量膜を成膜した後、基板を強誘電体成膜室５
から基板搬送室２に取り出し、さらに上部電極成膜室６
内に設置する。この際、強誘電体容量膜の成膜終了から
上部電極の成膜開始までの間、基板が存在する成膜室ま
たは基板搬送室には、アルゴンまたはアルゴンと酸素の
混合ガスを導入して、一定の圧力に保つことができる。
上部電極成膜室６で上部電極の成膜が終了した後は、基
板を上部電極成膜室６から基板搬送室２に取り出し、基
板搬出室に送り込む。以上を、基板搬入室に設置した基
板全てについて行い、最後に基板搬出室の大気解放扉８
を開けて処理の終わった基板を取り出す。以上の工程に
おいて、各成膜室、基板交換室と基板搬送室間に設置さ
れているバルブ９は、基板が出し入れされるときのみ開
き、その他の時は閉まるように操作する。
【００３４】以下、図２から図７を参照し、本実施例で
作製した強誘電体容量を用いる半導体装置の構造及びそ
の製造方法を説明する。図２〜図７は、主要製造工程に
おける断面構造を工程順に示している。まず図７を参照
して、本実施例で製造した半導体装置の最終構造を説明
しておく。
【００３５】シリコン基板１１上には拡散層１６とゲー
ト電極１５からなるトランジスタ１４が形成され、素子
分離領域１２により他領域と分離されている。トランジ
スタ部上には層間絶縁膜１３が形成され、強誘電体容量
は層間絶縁膜１３上の、トランジスタ部とは離れた領域
に形成される。強誘電体容量は、下部電極１８、強誘電
体容量膜１９、上部電極２０から形成され、層間絶縁膜
１３と下部電極１８の間には密着膜１７が挿入されてい
る。密着層１７は、強誘電体容量の下部電極１８と層間
絶縁膜１３の密着性向上の目的で使用している。強誘電
体容量上部には容量カバー絶縁膜２１が形成され、ここ
に開孔された接続孔を通して、トランジスタ部の拡散層
１６の一方と強誘電体容量の上部電極２０、もう一方の
拡散層と外部、強誘電体容量の下部電極１８と外部をそ
れぞれ接続する配線が設置されている。
【００３６】次に、図２〜図７を参照し、本発明による
強誘電体容量を有する半導体記憶素子の製造方法を説明
する。
【００３７】本実施例、及び以下の実施例では全て直径
約１５ｃｍのｐ型シリコン基板を用いて半導体記憶素子
の製造を行った。まず、図２に示すように、ｐ型シリコ
ン基板１１上の例えばトレンチ分離酸化膜のような素子
分離領域１２で分離された領域に、周知の方法によりＭ
ＯＳ型のトランジスタ１４を形成する。トランジスタ１
４は拡散層１６とゲート電極１５から構成される。次
に、トランジスタの上面を含む基板全面に、例えば酸化
シリコンからなる層間絶縁膜１３を成膜し、これを化学
機械研磨法（ＣＭＰ法）により平坦化する。
【００３８】次に、図３に示すように、層間絶縁膜１３
上に密着膜１７および強誘電体容量を構成する下部電極
１８、強誘電体容量膜１９、上部電極２０を順次成膜
し、積層構造を形成する。密着膜１７は、層間絶縁膜１
３と下部電極１８間の密着性を向上し、剥がれ等を防止
するために用いている。本実施例では、密着膜１７とし
ては酸化イリジウム（ＩｒＯ2 ）を、下部電極１８とし
てイリジウム（Ｉｒ）を、強誘電体容量膜としてＰＺＴ
（Ｚｒ／Ｔｉ＝５３／４７）を、上部電極２０としては
下部電極１８と同じイリジウムを、それぞれ使用した。
以下に、本成膜工程を詳細に説明する。
【００３９】まず、層間絶縁膜１３上に、直流スパッタ
法により酸化イリジウム膜を成膜する。本実施例では、
図１の成膜装置とは別の直流スパッタ装置を用い、金属
イリジウムをターゲットとし、スパッタガスとしてアル
ゴンと酸素を用いる反応性スパッタ法により、密着膜１
７としての酸化イリジウム膜を堆積した。密着膜１７の
膜厚は２０ｎｍとした。
【００４０】引き続き、基板を図１の成膜装置に設置
し、下部電極１８としてのイリジウム膜、強誘電体容量
膜１９としてのＰＺＴ膜、さらに上部電極２０としての
イリジウム膜を連続的に成膜する。図１の装置における
成膜の手順は上述の通りである。
【００４１】まず、下部電極成膜室４において下部電極
膜としてのイリジウムの成膜を行う。本実施例では、下
部電極成膜室４として直流スパッタ装置を設置し、ター
ゲットにはイリジウム、スパッタガスにはアルゴンを用
いて成膜を行った。膜厚は２００ｎｍとした。
【００４２】引き続き強誘電体容量膜１９としてのＰＺ
Ｔ成膜を行う。下部電極の成膜が終わった基板を下部電
極成膜室３から取り出し、強誘電体成膜室５に設置す
る。強誘電体成膜室としては高周波スパッタ装置を使用
した。スパッタターゲットにはＰＺＴセラミックを、ま
たスパッタガスとしては通常用いられるアルゴンに酸素
（Ｏ2 ）を添加したＡｒ／Ｏ2 混合ガスを用いた。これ
は、スパッタガスに酸素を添加することにより、複合金
属酸化物であるＰＺＴ膜中の酸素欠損を抑制し、良好な
強誘電特性を得ることが可能となるためである。また、
Ｏ2 添加により、ターゲット表面の変質防止が可能とな
る。典型的な成膜条件は以下の通りである。スパッタガ
スＡｒ／Ｏ2 （１０％）、基板温度６００℃、高周波電
力１ｋＷ。本実施例で用いた強誘電体膜成膜室５では、
ターゲットが直径３１４ｍｍ、ターゲットと基板の距離
が１００ｍｍであるので、高周波電力をプラズマが存在
する体積で規格化した密度で表現すると、１ｋＷの電力
は０．１２９ｋＷ／ｃｍ3 と表される。本実施例では、
ＰＺＴ膜厚は２００ｎｍとした。
【００４３】ここで、上記条件でスパッタ成膜したＰＺ
Ｔ膜の特性につき、面内分布および再現性について述べ
ておく。図８は、基板中心からの距離に対する容量特性
の分布を調べたもので、パルス測定より得られたＰＺＴ
膜の反転電荷、非反転電荷、および反転電荷と非反転電
荷の差の面内分布を示している。これらの容量特性の基
板面内での分布は最大１０％以内におさまっており、面
内分布は良好であるといえる。また、図９は、多数枚の
ウエハを連続処理したときの容量特性の変化、すなわち
再現性を示す図である。図９中のエラーバーは各基板で
の面内分布を示している。スパッタ開始後５枚目程度ま
では特性がやや不安定であるが、それ以後は容量特性は
安定して供給可能である。成膜初期の容量特性のばらつ
きは、必要に応じて成膜初期に5枚程度のダミーウエハ
を処理することにより容易に回避することができ、それ
以後は再現性および量産性に優れた成膜が可能となる。
【００４４】ＰＺＴ膜の成膜を終えた基板には、さらに
引き続き上部電極イリジウム膜の成膜を行う。強誘電体
膜成膜室５でＰＺＴ成膜を終えた基板を基板搬送室２を
経由して上部電極成膜室６に設置する。本実施例では、
上部電極成膜室６としてイリジウムをターゲットとする
直流スパッタ装置を使用した。このスパッタ装置によ
り、イリジウム膜を約２００ｎｍの厚さに成膜した。こ
こで、強誘電体膜表面の酸素欠損防止のため、上部電極
の成膜初期にはＡｒ／Ｏ2 （１０％）混合ガスをスパッ
タガスとして用い、その後スパッタガスをアルゴンのみ
に切り替えた。従って、上部電極の初期堆積層は酸化イ
リジウム、またはイリジウムと酸化イリジウムとの混在
層になっていると思われるが、酸化イリジウムは導電性
であるため電気特性への影響はない。
【００４５】以上の工程により下部電極１８、強誘電体
容量膜１９、上部電極２０の積層構造が完成するが、上
記工程中、強誘電体膜の成膜後から上部電極の成膜開始
までの間の基板周囲の雰囲気を、真空とせず一定の圧力
に保つことにより、表面に露出している強誘電体容量膜
１９の組成変動を防止する。すなわち、強誘電体膜成膜
後の基板搬送の際に経路となる強誘電体成膜室５、基板
搬送室２、上部電極成膜室６のそれぞれにつき、その内
部に基板が存在する間は、不活性ガス等の導入により一
定の圧力に保持する。本実施例では、各成膜室、基板搬
送室には、酸素を１０％添加したアルゴンガスを導入し
て圧力を設定した。
【００４６】ここで、組成変動を防止するために必要な
圧力値について述べておく。本実施例の成膜条件におい
ては、十分な組成変動防止効果を得るためには圧力を少
なくとも１０-4Ｔｏｒｒ以上とする必要があった。設定
圧力が１０-4Ｔｏｒｒ以下の場合は強誘電体容量の電気
特性が劣化しており、強誘電体容量膜表面における組成
変動の影響が現れている。この必要な圧力値の下限は容
量膜の成膜温度に依存しており、高温で成膜する場合は
表面からの脱離が活発になるため、高い圧力が必要とさ
れる。また、この圧力下限は使用する強誘電体材料の種
類にも大きく依存する。本実施例で使用したＰＺＴは蒸
気圧の高い鉛を含有するため、その脱離を防止するため
には比較的高い圧力が必要となっている。一方、組成変
動を防止するという観点からは、圧力の上限は特に規定
されない。従って、使用する装置の真空ポンプの能力等
から適宜上限値を設定すればよい。本実施例で使用した
成膜装置の場合を含め、一般的な装置の真空排気機構で
は、ガスを導入して維持可能な圧力の上限は１０Ｔｏｒ
ｒ程度であり、真空ポンプへの負担を考慮すると１Ｔｏ
ｒｒ以下とすることが望ましい。そこで、本実施例およ
び以下の実施例では、上記圧力範囲内で十分な組成変動
防止効果が得られ、かつ装置への負担も小さくなる圧力
として、圧力は１０-3Ｔｏｒｒに設定した。
【００４７】以上の工程で基板全面に形成された上部電
極膜２０／強誘電体容量膜１９／下部電極膜１８／密着
膜１７の積層構造には、引き続き強誘電体容量として用
いる部分を残して他を除去するパターニング工程を施
す。本実施例ではパターニングは２段階に分けて行い、
第１段階で上部電極膜２０と強誘電体容量膜１９を、第
２段階で下部電極膜１８と密着膜１７を、それぞれパタ
ーニングした。
【００４８】第１段階のパターニングでは、まず基板上
面にレジストを塗布し、これをフォトリソグラフィ工程
により所定のパターンとした後に、このレジストをマス
クとして上部電極膜２０と強誘電体容量膜１９を加工
し、最後にレジストを除去する。第２段階のパターニン
グも同様の手順で行い、下部電極膜１８と密着膜１７を
加工する。図４および図５は、それぞれ第１段階、第２
段階のパターニングを終えた時点での断面図である。以
上のパターニングにより、強誘電体容量を、基板に形成
されたトランジスタ部とは離れた部位に形成した。ま
た、容量の下部電極１８は、強誘電体容量膜１９および
上部電極２０よりも広い領域に残された状態とした。
【００４９】本実施例で行った上述のパターニング方法
によれば、強誘電体膜１９の表面はレジスト等の汚染物
質や、エッチング時のプラズマに曝されることがない。
これにより、表面が汚染されることによる電気特性の劣
化などの影響を完全に防止でき、強誘電体膜本来の強誘
電特性を引き出すことが可能となる。
【００５０】次に、強誘電体容量部上に容量カバー絶縁
膜２１を形成する（図６）。容量カバー絶縁膜として
は、例えばＳｉＯ2 を用いる。容量カバー絶縁膜２１の
成膜には、水素の発生しにくいプロセスによることが望
ましい。これは、成膜時の雰囲気に水素が存在すると、
これが複合金属酸化膜である強誘電体膜を還元させて、
容量特性の劣化を引き起こすことがあるためである。本
実施例では、容量カバー膜の成膜プロセスには、オゾン
（Ｏ3 ）とテトラエチルオルソシリケイト（ＴＥＯＳ）
を原料として用いる熱ＣＶＤ法を採用した。容量カバー
膜２１の膜厚は５００ｎｍとした。
【００５１】最後に、トランジスタ、強誘電体容量及び
外部回路との配線を行う。容量カバー絶縁膜をパターニ
ングして開孔し、トランジスタの拡散層１６、強誘電体
容量の上部電極２０、及び下部電極１８を露出する。こ
こに周知の方法でアルミニウムを埋め込み成膜する。さ
らに、成膜されたアルミニウムをパターニングして、ト
ランジスタの拡散層１６の一方が外部回路と、拡散層１
６のもう一方が強誘電体容量の上部電極２０と、下部電
極１８が外部回路とそれぞれ接続されるようにし、強誘
電体キャパシタを持つ半導体記憶素子が完成する（図
７）。この配線の加工の際、コンタクトホールを開孔す
る必要があるが、本発明の容量素子構造では、コンタク
トホールエッチングの際に強誘電体膜のいかなる部分も
プラズマに曝すことがない。したがって、プラズマによ
るダメージが生じない。
【００５２】本実施例では成膜したＰＺＴ膜をそのまま
容量膜として使用したが、熱処理を行った後に容量膜と
して使用してもよい。強誘電体膜の成膜後の熱処理は一
般に行われている処理であり、成膜時に完全に結晶化し
ていない部分を結晶化させることなどにより膜の電気的
特性を向上させる効果がある。熱処理の雰囲気としては
アルゴン、窒素等の不活性ガスあるいは酸素ガスが用い
られるが、熱処理中の酸素脱離を防止するためには酸素
を含む雰囲気であることが望ましい。本実施例において
熱処理を行う場合は、ＰＺＴ膜の応力発生に伴う剥がれ
等を防止するため、容量部のパターニング後、キャップ
層の形成前に行うことが望ましい。熱処理の典型的な条
件は、１気圧の酸素（１００％）雰囲気、６００℃、３
０分である。この他、ランプ加熱等を用いたラピッドサ
ーマルアニール処理を行うことももちろん可能である。
【００５３】なお、本実施例においては、密着膜の成膜
のみは他の装置を用いて成膜し、その後に図１の装置を
用いて下部電極、強誘電体膜、上部電極膜を連続成膜し
たが、密着膜を含めて連続的に成膜することももちろん
可能である。この場合は、図１の装置の例えば処理室３
にスパッタ装置を接続し密着膜形成用の成膜室とするこ
とで、密着膜を含めた積層構造を大気から遮断された雰
囲気で連続的に成膜することが可能となる。また、本実
施例のように密着膜１７に酸化イリジウム、下部電極１
８にイリジウムを用いる場合は、両者をひとつの成膜室
内で連続的に成膜しても良い。例えば、下部電極成膜室
４でスパッタ成膜を行う際に、成膜初期にはスパッタガ
スをアルゴンと酸素の混合ガスとすることでＩｒＯ2 を
成膜し、その後スパッタガスをアルゴンのみとすること
でＩｒ膜を成膜する。このようにすれば、成膜室を増設
することなくＩｒ／ＩｒＯ2 の積層構造を図１の装置内
で形成することが可能となる。さらには、上部電極のイ
リジウムの成膜を下部電極成膜室で行うことも可能であ
る。以上のような方法により密着膜１７も含めて連続成
膜した場合、密着膜１７と下部電極１８の界面の汚染も
防止できることになる。ただし、密着膜１７と下部電極
１８の界面の清浄度は強誘電体容量の電気的特性にはほ
ぼ影響がないので、密着膜１７のみを他の装置で成膜し
た場合でも問題はない。
【００５４】
【実施例２】実施例２では、強誘電体容量膜として用い
るＰＺＴのスパッタ成膜時に印加する高周波電力を、成
膜初期には小さく、その後上昇させて成膜を行った。本
実施例で使用した成膜装置、作製した半導体装置の構
造、及びＰＺＴ成膜以外の工程は、全て実施例１と同様
である。以下、本実施例のＰＺＴ成膜条件に関して説明
する。
【００５５】ＰＺＴ成膜時の高周波電力は、成膜速度お
よび膜質に大きな影響を与える。図１０は図１の成膜装
置においてＰＺＴのスパッタ成膜を行う場合の、高周波
電力に対する成膜速度の変化を示している。例えば、高
周波電力を１ｋＷ（電力密度０．１２９ｋＷ／ｃ
ｍ3 ）、および高周波電力４ｋＷ（電力密度０．５１６
ｋＷ／ｃｍ3 ）でＰＺＴの成膜を行った場合を比較する
と、成膜速度は１ｋＷ時には約６ｎｍ／分であるのに対
し、４ｋＷ時には約５０ｎｍ／分にまで増加し、生産性
は向上する。その一方で、得られる膜の特に下地との界
面における結晶性等は、低電力の小さな成膜速度で成膜
した場合の方が優れている。この下地との界面における
結晶性は、その上に成長する強誘電体膜が界面の結晶性
を受け継いで成長する点、および容量特性を大きく左右
するという点で極めて重要である。
【００５６】以上をふまえると、成膜初期のみは低電力
で、その後大電力としての成膜を行うことにより、下地
界面の結晶性を良好に保ち、かつ十分な成膜速度が得ら
れ生産性の高い強誘電体膜の成膜が可能となる。本目的
においては、初期の成膜は約１０ｎｍ／分以下の成膜速
度で行うことが望ましい。本実施例では、ＰＺＴ成膜初
期のみ高周波電力を１ｋＷに設定し、約２分経過した後
に高周波電力を４ｋＷに上昇させた。その他の成膜条件
は実施例１と同様である。また、ＰＺＴの膜厚も実施例
１と同じ２００ｎｍとした。
【００５７】本実施例で作製した半導体装置において
は、その強誘電体容量は、実施例１と同様の良好な電気
特性を示した。その一方で、ＰＺＴの成膜に要した時間
は、実施例１の場合の約３０分から約６分にまで短縮す
ることができた。すなわち、本実施例の製造方法によれ
ば、電気特性を良好に保ったままで成膜速度を上昇さ
せ、生産性を向上させることが可能となった。
【００５８】なお、本実施例では、スパッタ法において
高周波電力の調節により成膜速度の調整を行ったが、こ
れは他の方法でも可能である。すなわち、一般に小さい
成膜速度で形成した膜は結晶性に優れるという傾向を持
つことを利用すれば、例えばＣＶＤ法で強誘電体膜を成
膜する際、初期のみは原料供給を少なくし、その後原料
供給量を増大させるなどの方法で本実施例と同様の効果
を得ることも可能である。
【００５９】
【実施例３】本実施例では、強誘電体容量膜１９を低温
で成膜した後、アニール処理を施すことにより相転移を
起こさせた例を述べる。本実施例で強誘電体膜として使
用したＰＺＴは、低温で成膜した場合にはパイロクロア
構造をとって常誘電体となることが知られている。ペロ
ブスカイト構造の強誘電相を得るためには、実施例１、
２で行ったような６００℃程度以上での成膜の他に、低
温成膜により得られたパイロクロア構造の膜を６００℃
程度以上でアニールして相転移を起こさせる方法が可能
である。本発明の製造方法は、このような低温成膜とア
ニール処理による強誘電体膜形成にも有効である。
【００６０】本実施例で作製した半導体装置の最終構造
は、実施例１と同様である。製造工程では、半導体基板
上へのトランジスタ部の形成（図２）から強誘電体容量
部のパターニング（図５）までは、実施例１と同一であ
る。ただし、強誘電体容量膜１９としてのＰＺＴ成膜工
程において、成膜温度を実施例１の６００℃よりも低温
とする。図５に示すように強誘電体容量部のパターニン
グが終了した後、これを酸素雰囲気中でアニールする。
アニール条件は、基板温度６００℃、雰囲気は酸素１０
０％、圧力１気圧、時間は１０分とした。この酸素アニ
ールに引き続き、実施例１と同様に容量カバー膜の形成
（図６）、配線の形成（図７）を行い、半導体装置を完
成する。
【００６１】本実施例のように、低温成膜したＰＺＴ膜
を高温アニールすることによりペロブスカイト構造に相
転移させる場合、成膜時の基板温度によって膜質や結晶
の配向性、電気的性質が大きく変化する。以下に、成膜
温度に対する特に配向性の変化を説明する。なお、以下
で説明する配向性の変化は、基板全面に成膜したＰＺＴ
膜に関して測定を行った結果である。
【００６２】図１１は、成膜時の基板温度を変化させた
ときの、成膜直後（アニール前）のＸ線回折スペクトル
を示している。Ｘ線源としては銅のＫα線を用いてい
る。非加熱成膜では、α−ＰｂＯ2 と思われる回折ピー
クのみが観測され、また２５０℃および３００℃成膜で
は回折ピークがほとんど見られない。つまり、基板温度
３００℃以下で成膜した場合は、鉛、ジルコニウム、チ
タン全てを含む複合酸化物としての構造を一切持たず、
複合酸化物としては非晶質状態であるといえる。基板温
度３５０℃以上で成膜した場合には、全てパイロクロア
相として説明可能な回折ピークが観測される。このパイ
ロクロア相のピークの強度比が基板温度により変化する
ことから、成膜時の基板温度により結晶の配向性が変化
することがわかる。この変化をまとめたのが図１２であ
る。横軸が成膜時の基板温度、縦軸は各回折面からのピ
ーク強度の構成比を示している。
【００６３】一方、図１３は成膜時の基板温度を変化さ
せたときの、酸素雰囲気、６００℃でアニールを施した
後のＸ線回折スペクトルを示している。アニール前に非
晶質であった場合も含め、全ての試料においてペロブス
カイト構造に起因するピークが観測される。またアニー
ル後には、ペロブスカイト構造のＰＺＴ以外に起因する
回折ピークは認められない。しかし、アニール後のＰＺ
Ｔ膜の配向性は、成膜温度に依存して変化している。図
１４は、ペロブスカイト構造に起因する各ピーク強度の
成膜温度に対する変化をまとめたものである。なお、ペ
ロブスカイトＰＺＴは正方晶と考えられるが、ａ軸方向
とｃ軸方向の格子定数が近いため、これらのピーク分離
はできなかった。従って、図１３、１４中では（１０
０）と（００１）をまとめて（００１）と、（１１０）
と（１０１）をまとめて（１０１）と表記している。
【００６４】図１２と図１４を比較すると、アニール後
のペロブスカイト構造となったＰＺＴ膜の配向性は、成
膜時の基板温度、すなわちアニール前のパイロクロア構
造の配向性と相関があることが明らかである。基板温度
３００℃以下で成膜した場合、得られる膜は金属複合酸
化物としては非晶質であり、アニール後は不規則な結晶
化により無配向のペロブスカイトＰＺＴ膜となる。この
場合のＰＺＴ膜の電気的特性は、漏れ電流が大きいなど
の点で劣っている。成膜時の基板温度が３００〜４５０
℃の場合は（４１１）または（３３０）あるいは（４０
０）配向のパイロクロア膜が得られ、これをアニールす
ると（１１１）配向の強いペロブスカイトＰＺＴ膜とな
る。成膜温度が４５０℃以上になると、パイロクロア構
造において（２２２）配向が強くなり、アニール後のペ
ロブスカイト構造においては（００１）配向性が強くな
る。
【００６５】以上、成膜温度と酸素アニール後のＰＺＴ
膜の配向性の関係を説明したが、ペロブスカイト構造の
ＰＺＴにおいては分極軸は（００１）方向である。従っ
て、ＰＺＴ膜を強誘電体容量膜として用いる場合の配向
性は（００１）配向であることが望ましい。そこで、本
実施例では、ＰＺＴ膜の成膜時の基板温度は５３０℃と
し、（２２２）配向の強いパイロクロア膜を成膜した
後、これを酸素アニールして（００１）配向性の強いペ
ロブスカイトＰＺＴ膜を得た。本条件で成膜したＰＺＴ
膜は平坦性も良好であり、また強誘電体容量構造を形成
した後に測定したリーク電流特性は１０Ｖ印加時に１０
-6Ａ／ｃｍ2 以下という実用に充分耐えうる値であっ
た。
【００６６】本実施例の方法により、従来よりも低い基
板温度でのＰＺＴ成膜が可能となった。成膜時の基板温
度が低いことにより、成膜後の基板表面からの構成元素
の脱離を低減させることが可能である。本実施例におい
ては、６００℃でアニール処理を行ったが、このアニー
ル温度は一定の範囲内で変化することができる。この温
度範囲の下限は、パイロクロア構造からペロブスカイト
構造への相転移が起こる温度で規定され、上限はアニー
ル温度を高くしていった場合のＰＺＴ膜からの鉛の脱離
が無視できる温度で規定される。上記相転移温度はＰＺ
Ｔの組成、すなわちＺｒ／Ｔｉ比に依存する。本実施例
で使用したＰＺＴ組成ではアニール温度は５８０℃〜８
００℃が有効であったが、異なる組成のＰＺＴを使用す
る場合は適宜下限温度を変更すればよい。一般に、ＰＺ
Ｔ中のＴｉ含有比を増加させるに従い相転移温度は低下
する傾向を持つので、アニール温度の下限値も低くな
る。
【００６７】また、成膜温度を変化させることにより低
温成膜で得られるパイロクロア構造ＰＺＴ膜の配向制御
を行い、これをアニール後のペロブスカイト構造に引き
継がせることにより、容易にＰＺＴ膜の配向制御が可能
である。なお、本実施例においては（００１）配向のペ
ロブスカイトＰＺＴ膜を得るために基板温度を５３０℃
に設定したが、（１１１）配向ＰＺＴの方が望ましい場
合には、基板温度を３００〜４５０℃に設定して成膜し
た後に酸素アニールを行えばよい。
【００６８】なお、基板温度を変化させてＰＺＴ膜をス
パッタ法により成膜する場合、膜の組成が変化する場合
がある。特にＰＺＴ膜中のＰｂ含有量が、基板温度上昇
と共に減少する傾向がある。この場合は、スパッタター
ゲットにおけるＰｂ含有量を成膜温度に対して最適化す
ることにより、いかなる基板温度においても化学量論組
成のＰＺＴ膜を得ることが可能である。
【００６９】
【実施例４】本実施例では、実施例１〜３とは異なる構
造の半導体装置を作製した。図１５に本実施例で作製し
た半導体装置の最終構造の断面図を示している。本実施
例の半導体装置においては、強誘電体容量はトランジス
タの拡散層の一方の直上に配置され、拡散層１６と強誘
電体容量の下部電極１８は、密着膜１７を介してプラグ
２３により電気的に接続される。プラグ２３の材料はポ
リシリコンとした。その他の構造部は、実施例１〜３と
同一の材料を使用している。なお、本実施例の構造にお
いては密着膜１７は導電性物質で構成する必要がある
が、酸化イリジウムは導電性であるので問題はない。
【００７０】以下、本実施例の製造方法を説明する。シ
リコン基板上へのトランジスタの形成および層間絶縁膜
の形成工程までは実施例１と全く同様である。層間絶縁
膜１３形成の後、フォトリソグラフィおよびエッチング
により開孔し、一方の拡散層１６を露出する。この開孔
部を完全に埋め込むようにポリシリコンの成膜を行った
あと、エッチバックすることにより埋め込み部以外のポ
リシリコンを除去し、プラグ２３を形成する。この後、
実施例１と同様の手順で、上部電極２０／強誘電体容量
膜１９／下部電極１８／密着膜１７の積層構造を形成す
る。次に、フォトリソグラフィにより容量を形成する部
分にのみレジストを残し、このレジストをマスクとして
上部電極から密着金属まで加工を行う。図１４に示すと
おり、本実施例の場合は実施例１〜３とは異なり、上部
電極２０、強誘電体容量膜１９、下部電極１８および密
着膜１７を全く同一の領域に残すことになるので、積層
構造を１回のエッチング工程により加工可能である。続
いて容量カバー膜１１を形成し、コンタクトホールを形
成後、配線層12の成膜および加工を行って、半導体装置
が完成する。
【００７１】以上説明した本実施例の製造方法によれ
ば、積層構造形成後のパターニング行程が１段階のみで
よいため、実施例１〜３と比較してもさらに生産性が向
上することになる。
【００７２】なお、本実施例においても、強誘電体容量
部形成後の熱処理が有効であることは実施例１と同様で
ある。また、本実施例においても、実施例３に述べた、
低温でＰＺＴの成膜を行った後にアニールを行い、相転
移により強誘電性のＰＺＴ膜を得る方法が適用可能であ
ることはいうまでもない。
【００７３】以上の実施例において各部に使用した材料
は、適宜変更することができる。例えば実施例１、２、
４に関しては、強誘電体容量膜としてＰＺＴ膜をＰｂＴ
ｉＯ3 やＰＬＺＴ、ＳｒＢｉ2 Ｔａ2 Ｏ9 などの強誘電
体材料に変更可能であり、あるいは実施例で用いたもの
とはＺｒ／Ｔｉ比が異なるＰＺＴを使用しても良い。ま
た実施例３に関しては、低温の成膜でパイロクロア構造
が得られ、これを高温でアニールすることでペロブスカ
イト構造が得られるような材料系に適用可能である。ま
た、上部／下部電極として用いたイリジウムは、白金等
の他の金属、あるいは酸化イリジウムや酸化ルテニウム
（ＲｕＯ2 ）などの酸化物導電体に変更できる。上部電
極のスパッタ成膜初期のスパッタガスへのＯ2 混入が、
強誘電体容量膜表面の変質防止に有効であることは、白
金等の耐酸化性金属を上部電極に用いる場合においても
同様である。また、電極材料を変更する場合は、密着膜
として用いる材料も適宜変更すればよい。例えば、電極
として白金を用いる場合、密着膜としてはチタン（Ｔ
ｉ）が有効である。なお、酸化イリジウムを下部電極と
して用いる場合は密着膜は設置しなくてもよい。
【００７４】また、実施例においては、強誘電体容量膜
および上部／下部電極は全てスパッタ法により成膜した
が、本発明の成膜方法はスパッタ法に限定されるもので
はない。すなわち、本発明の効果を得るためには、上部
電極／強誘電体容量膜／下部電極の構造を、大気から遮
断された雰囲気で形成できることが肝要であって、この
条件が満たされる限りは成膜方法は限定されない。例え
ば、強誘電体容量膜をＣＶＤ法により成膜することも可
能である。
【００７５】さらに、本発明の、上部電極／容量膜／下
部電極を連続的に成膜する方法、容量膜形成後の雰囲気
を所定の圧力に保持する方法、上部電極のスパッタ成膜
初期にスパッタガスに酸素を混合する方法等は、強誘電
体容量の形成のみならず、高誘電率体容量の形成時にも
適用可能であることはいうまでもない。
【００７６】
【発明の効果】以上説明した本発明の製造方法によれ
ば、以下のような効果が得られる。
【００７７】まず、大気から遮断された雰囲気中で上部
電極／容量膜／下部電極を連続的に成膜する結果、界面
への異物混入などの汚染を防止することが可能となっ
た。また、容量膜形成後の基板周辺雰囲気を所定の圧力
に維持することにより、容量膜表面の組成変動を防止で
きるようになった。容量膜表面の組成変動防止には、上
部電極成膜初期に、スパッタガスに酸素を混入すること
も効果的である。また、本発明によれば、従来法に比べ
て生産性が向上する。
【００７８】また、スパッタ法による容量膜成膜におい
て、初期に低電力で、その後電力を増加させて成膜する
ことにより、容量膜の結晶性を良好に保ったままで生産
性を向上することが可能となった。
【００７９】さらに、容量膜としてＰＺＴを使用する場
合には、低温で成膜を行った後高温で熱処理する２段階
の成膜方法により成膜時の温度を低温化でき、膜の組成
変動を防止できるようになった。またこの方法には、強
誘電性ＰＺＴ膜の配向性を容易に制御できるという効果
もある。
【００８０】以上の結果として、強誘電体または高誘電
率体を容量膜として用いる半導体装置において、容量膜
表面の汚染や組成の変動を防止することによる電気的特
性、信頼性の向上が達成され、また同時に生産性の向上
が可能になるという顕著な効果が得られた。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造装置の構成を示
す図である。
【図２】本発明の第１の実施例で製造した半導体装置の
主要製造工程における断面図である。
【図３】本発明の第１の実施例で製造した半導体装置の
主要製造工程における断面図である。
【図４】本発明の第１の実施例で製造した半導体装置の
主要製造工程における断面図である。
【図５】本発明の第１の実施例で製造した半導体装置の
主要製造工程における断面図である。
【図６】本発明の第１の実施例で製造した半導体装置の
主要製造工程における断面図である。
【図７】本発明の第１の実施例で製造した半導体装置の
主要製造工程における断面図である。
【図８】本発明の第１の実施例で形成したＰＺＴ膜の、
容量特性の基板面内分布を表す図である。
【図９】本発明の第１の実施例で形成したＰＺＴ膜の、
容量特性の再現性を表す図である。
【図１０】スパッタ法によりＰＺＴ膜を形成する際の、
高周波電力と成膜速度の関係を表す図である。
【図１１】本発明の第３の実施例における、基板温度を
変化させて成膜したＰＺＴ膜のＸ線回折スペクトルの変
化を表す図である。
【図１２】本発明の第３の実施例における、基板温度を
変化させて成膜したＰＺＴ膜の主要なＸ線回折ピークの
強度変化を表す図である。
【図１３】本発明の第３の実施例における、基板温度を
変化させて成膜しアニールした後のＰＺＴ膜のＸ線回折
スペクトルの変化を表す図である。
【図１４】本発明の第３の実施例における、基板温度を
変化させて成膜しアニールした後のＰＺＴ膜の主要なＸ
線回折ピークの強度変化を表す図である。
【図１５】本発明の第４の実施例で製造した半導体装置
の最終構造を表す断面図である。
【図１６】第１の従来例における半導体装置の構造を示
す断面図である。
【図１７】第２の従来例における半導体装置の構造を示
す断面図である。
【符号の説明】
１ 基板交換室 ２ 基板搬送室 ３ 処理室 ４ 下部電極成膜室 ５ 強誘電体膜成膜室 ６ 上部電極成膜室 ７ 処理室 ８ 大気解放扉 ９ バルブ １０ 搬送アーム １１ シリコン基板 １２ 素子分離領域 １３ 層間絶縁膜 １３１ 下部層間絶縁膜 １３２ 上部層間絶縁膜 １４ トランジスタ １５ ゲート電極 １６ 拡散層 １７ 密着膜 １８ 下部電極 １９ 強誘電体容量膜 ２０ 上部電極 ２１ 容量カバー絶縁膜 ２２ 配線金属 ２３ プラグ ２４ ＬＯＣＯＳ酸化膜 ２５ ケイ化チタン層 ２６ チタン薄膜 ２７ アルミニウム層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上の所定の領域に下部電極膜と
    複合金属酸化物よりなる容量膜と上部電極膜の積層構造
    からなる容量を有する半導体装置の製造方法において、
    前記下部電極膜、前記容量膜、前記上部電極膜を大気か
    ら遮断された雰囲気中で連続的に成膜する工程を有する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記連続的に成膜する工程に引き続き、前
    記積層構造をエッチングにより加工して容量として使用
    する領域のみに該積層構造を残すパターニング工程を有
    することを特徴とする請求項１に記載の半導体装置の製
    造方法。
  3. 【請求項３】前記パターニング工程の後に、酸素または
    不活性ガスまたは酸素と不活性ガスの混合雰囲気中で熱
    処理する工程を有することを特徴とする請求項２に記載
    の半導体装置の製造方法。
  4. 【請求項４】前記下部電極膜、前記容量膜、前記上部電
    極膜を連続的に成膜する工程において、少なくとも容量
    膜を成膜した後上部電極膜の成膜を開始するまでの間、
    基板周囲の雰囲気に気体を導入して所定の圧力範囲内に
    保持することを特徴とする請求項１から３のいずれかに
    記載の半導体装置の製造方法。
  5. 【請求項５】前記基板周囲の雰囲気に導入する気体が不
    活性ガスまたは不活性ガスと酸素の混合ガスである請求
    項４に記載の半導体装置の製造方法。
  6. 【請求項６】前記所定の圧力範囲が１０-4Ｔｏｒｒ以上
    １０Ｔｏｒｒ以下の間から選ばれた圧力範囲である請求
    項４または請求項５のいずれかに記載の半導体装置の製
    造方法。
  7. 【請求項７】上部電極の成膜をスパッタ法により行い、
    かつ上部電極の成膜開始時にはスパッタガスに酸素を含
    有させることを特徴とする請求項４から請求項６のいず
    れかに記載の半導体装置の製造方法。
  8. 【請求項８】前記複合金属酸化物からなる容量膜が強誘
    電体膜であることを特徴とする請求項１から請求項７の
    いずれかに記載の半導体装置の製造方法。
  9. 【請求項９】前記強誘電体膜がチタン酸ジルコン酸鉛膜
    であることを特徴とする請求項８に記載の半導体装置の
    製造方法。
  10. 【請求項１０】スパッタ法により前記容量膜の成膜を行
    い、スパッタ成膜時の高周波電力を成膜初期には低く、
    その後上昇させることを特徴とする請求項１から請求項
    ９のいずれかに記載の半導体装置の製造方法。
  11. 【請求項１１】前記チタン酸ジルコン酸鉛膜をパイロク
    ロア構造が得られるような基板温度で成膜し、その後酸
    素または不活性ガスまたはこれらの混合ガスの雰囲気中
    で成膜時の基板温度よりも高い温度で熱処理を行い前記
    パイロクロア構造をペロブスカイト構造に相転移させる
    ことを特徴とする請求項９に記載の半導体装置の製造方
    法。
  12. 【請求項１２】チタン酸ジルコン酸鉛膜をパイロクロア
    構造が得られるような基板温度で成膜し、その後酸素ま
    たは不活性ガスまたはこれらの混合ガスの雰囲気中で成
    膜時の基板温度よりも高い温度で熱処理を行い前記パイ
    ロクロア構造をペロブスカイト構造に相転移させること
    を特徴とする半導体装置の製造方法。
  13. 【請求項１３】前記成膜時の基板温度が３００℃から５
    ５０℃の範囲内の温度であり、かつ前記熱処理の温度が
    ５８０℃から８００℃の範囲内の温度であることを特徴
    とする請求項１１または請求項１２に記載の半導体装置
    の製造方法。
  14. 【請求項１４】少なくともそれぞれ真空排気機構を備え
    た基板搬送室と下部電極成膜室と容量膜成膜室と上部電
    極成膜室を備え、前記下部電極成膜室と前記容量膜成膜
    室と前記上部電極成膜室はそれぞれ前記基板搬送室との
    間で可逆的に基板の搬送が可能であり、さらに前記容量
    膜成膜室において容量膜の成膜を終了した基板を前記基
    板搬送室を経由して前記上部電極成膜室に搬入し上部電
    極膜の成膜を開始するまでの間、基板周辺の雰囲気に気
    体を導入して所定の圧力に保持することを可能とする気
    体導入機構を備えたことを特徴とする半導体装置の製造
    装置。
  15. 【請求項１５】前記気体導入機構により導入される気体
    が不活性ガスまたは不活性ガスと酸素の混合気体である
    ことを特徴とする請求項１４に記載の半導体装置の製造
    装置。
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