JPH11186524A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH11186524A JPH11186524A JP9367189A JP36718997A JPH11186524A JP H11186524 A JPH11186524 A JP H11186524A JP 9367189 A JP9367189 A JP 9367189A JP 36718997 A JP36718997 A JP 36718997A JP H11186524 A JPH11186524 A JP H11186524A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- lower electrode
- capacitor
- capacitor lower
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 250
- 239000004065 semiconductor Substances 0.000 title claims abstract description 237
- 239000003990 capacitor Substances 0.000 claims abstract description 578
- 230000002093 peripheral effect Effects 0.000 claims abstract description 169
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 71
- 239000011229 interlayer Substances 0.000 claims description 311
- 238000005530 etching Methods 0.000 claims description 129
- 239000010410 layer Substances 0.000 claims description 95
- 239000013078 crystal Substances 0.000 claims description 69
- 238000000206 photolithography Methods 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 6
- 239000012212 insulator Substances 0.000 abstract 1
- 230000004048 modification Effects 0.000 description 247
- 238000012986 modification Methods 0.000 description 247
- 229910052581 Si3N4 Inorganic materials 0.000 description 162
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 162
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 129
- 229910052814 silicon oxide Inorganic materials 0.000 description 129
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 94
- 229920005591 polysilicon Polymers 0.000 description 94
- 238000010586 diagram Methods 0.000 description 35
- 239000003870 refractory metal Substances 0.000 description 30
- 229910021332 silicide Inorganic materials 0.000 description 29
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 29
- 229910021417 amorphous silicon Inorganic materials 0.000 description 23
- 230000005669 field effect Effects 0.000 description 17
- 230000010354 integration Effects 0.000 description 16
- 238000004140 cleaning Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 239000007789 gas Substances 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000003014 reinforcing effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000007864 aqueous solution Substances 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 239000012071 phase Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 一定のキャパシタ容量を確保しつつ、高集積
化が可能で、高い信頼性を有する半導体装置およびその
製造方法を提供する。 【解決手段】 メモリセル領域と周辺回路領域とを含む
半導体装置であって、半導体基板１の主表面上に上記メ
モリセル領域から周辺回路領域まで延在するように形成
された上部表面を有する絶縁膜５９を備える。メモリセ
ル領域内で、半導体基板１の主表面上に絶縁膜５９の上
部表面よりも上方に延びるように、キャパシタ下部電極
１７０ａを形成する。キャパシタ下部電極１７０ａの上
に誘電体膜１５０を介在して、絶縁膜５９の上部表面上
に延在するようにキャパシタ上部電極１５０を形成す
る。キャパシタ下部電極１７０ａは頂面３０１と底面３
０２とを有するキャパシタ下部電極部分を含む。絶縁膜
５９の上部表面は、キャパシタ下部電極部分の頂面３０
１と底面３０２との間に位置する。
化が可能で、高い信頼性を有する半導体装置およびその
製造方法を提供する。 【解決手段】 メモリセル領域と周辺回路領域とを含む
半導体装置であって、半導体基板１の主表面上に上記メ
モリセル領域から周辺回路領域まで延在するように形成
された上部表面を有する絶縁膜５９を備える。メモリセ
ル領域内で、半導体基板１の主表面上に絶縁膜５９の上
部表面よりも上方に延びるように、キャパシタ下部電極
１７０ａを形成する。キャパシタ下部電極１７０ａの上
に誘電体膜１５０を介在して、絶縁膜５９の上部表面上
に延在するようにキャパシタ上部電極１５０を形成す
る。キャパシタ下部電極１７０ａは頂面３０１と底面３
０２とを有するキャパシタ下部電極部分を含む。絶縁膜
５９の上部表面は、キャパシタ下部電極部分の頂面３０
１と底面３０２との間に位置する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、キャパシタを
備える半導体装置およびその製造方法に関する。
びその製造方法に関し、より特定的には、キャパシタを
備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置、特にＤＲＡＭ（Dyna
mic Random Access Memory）などに代表される半導体記
憶装置においては、高集積化、微細化の要求がますます
強くなってきている。図１１４は、従来のＤＲＡＭのメ
モリセル領域の一部の平面模式図である。図１１４を参
照して、従来のＤＲＡＭのメモリセルは、電界効果型ト
ランジスタとキャパシタ下部電極１１７０ａ、１１７０
ｂを含むキャパシタと、ワード線１０４３ａ、１０４３
ｂ、１０４３ｅ、１０４３ｆと、ビット線１１７４とを
備える。上記電界効果型トランジスタは、ゲート電極と
して作用するワード線１０４３ａ、１０４３ｅと、ソー
ス／ドレイン領域として作用する活性領域１０３９とか
ら構成される。具体的には、半導体基板の主表面に活性
領域１０３９が形成され、半導体基板の主表面上にはワ
ード線１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３
ｆが形成されている。そして、ワード線１０４３ａ、１
０４３ｂ、１０４３ｅ、１０４３ｆと半導体基板の主表
面上とには第１の層間絶縁膜（図示せず）が形成されて
いる。そして、この第１の層間絶縁膜上には、ワード線
１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３ｆとほ
ぼ直交するように、ビット線１１７４が形成されてい
る。そして、ビット線１１７４と第１の層間絶縁膜上と
には、第２の層間絶縁膜（図示せず）が形成されてい
る。第２の層間絶縁膜上にはキャパシタ下部電極１１７
０ａ、１１７０ｂが形成されている。ビット線１１７４
は、コンタクトホール１０４９において、活性領域１０
３９と電気的に接続されている。キャパシタ下部電極１
１７０ａ、１１７０ｂは、それぞれコンタクトホール１
０３８ａ、１０３８ｂにおいて、活性領域１０３９にお
ける上記電界効果型トランジスタのソース／ドレイン領
域の一方と電気的に接続されている。そして、このＤＲ
ＡＭのメモリセルの線分５００−５００における断面図
が、図１１５に示されている。
mic Random Access Memory）などに代表される半導体記
憶装置においては、高集積化、微細化の要求がますます
強くなってきている。図１１４は、従来のＤＲＡＭのメ
モリセル領域の一部の平面模式図である。図１１４を参
照して、従来のＤＲＡＭのメモリセルは、電界効果型ト
ランジスタとキャパシタ下部電極１１７０ａ、１１７０
ｂを含むキャパシタと、ワード線１０４３ａ、１０４３
ｂ、１０４３ｅ、１０４３ｆと、ビット線１１７４とを
備える。上記電界効果型トランジスタは、ゲート電極と
して作用するワード線１０４３ａ、１０４３ｅと、ソー
ス／ドレイン領域として作用する活性領域１０３９とか
ら構成される。具体的には、半導体基板の主表面に活性
領域１０３９が形成され、半導体基板の主表面上にはワ
ード線１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３
ｆが形成されている。そして、ワード線１０４３ａ、１
０４３ｂ、１０４３ｅ、１０４３ｆと半導体基板の主表
面上とには第１の層間絶縁膜（図示せず）が形成されて
いる。そして、この第１の層間絶縁膜上には、ワード線
１０４３ａ、１０４３ｂ、１０４３ｅ、１０４３ｆとほ
ぼ直交するように、ビット線１１７４が形成されてい
る。そして、ビット線１１７４と第１の層間絶縁膜上と
には、第２の層間絶縁膜（図示せず）が形成されてい
る。第２の層間絶縁膜上にはキャパシタ下部電極１１７
０ａ、１１７０ｂが形成されている。ビット線１１７４
は、コンタクトホール１０４９において、活性領域１０
３９と電気的に接続されている。キャパシタ下部電極１
１７０ａ、１１７０ｂは、それぞれコンタクトホール１
０３８ａ、１０３８ｂにおいて、活性領域１０３９にお
ける上記電界効果型トランジスタのソース／ドレイン領
域の一方と電気的に接続されている。そして、このＤＲ
ＡＭのメモリセルの線分５００−５００における断面図
が、図１１５に示されている。
【０００３】図１１５は、図１１４の線分５００−５０
０における断面と、ＤＲＡＭの周辺回路領域の断面とを
示した断面図である。図１１５を参照して、ＤＲＡＭの
メモリセル領域においては、トレンチ分離酸化膜１０４
０に囲まれた活性領域１０３９に、電界効果型トランジ
スタのソース／ドレイン領域１２０１ａ、１２０１ｂが
形成されている。この１対のソース／ドレイン領域１２
０１ａ、１２０１ｂに挟まれたチャネル領域上には、ゲ
ート絶縁膜１０４２ａを介して、ゲート電極１０４３ａ
が形成されている。ゲート電極１０４３ａ上にはシリコ
ン窒化膜１０４４ａが形成されている。ゲート電極１０
４３ａはｎ型ドープトポリシリコンからなる。ゲート電
極１０４３ａとシリコン窒化膜１０４４ａとの側面に
は、シリコン窒化膜からなるサイドウォール１０４６
ａ、１０４６ｂが形成されている。サイドウォール１０
４６ａ、１０４６ｂとシリコン窒化膜１０４４ａと半導
体基板１の主表面上との上にはノンドープトシリコン酸
化膜１０４７が形成されている。トレンチ分離酸化膜１
０４０上には、ゲート絶縁膜１０４２ｂを介してゲート
電極１０４３ｂが形成されている。ゲート電極１０４３
ｂ上にはシリコン窒化膜１０４４ｂが形成されている。
ゲート電極１０４３ｂとシリコン窒化膜１０４４ｂとの
側面にはシリコン窒化膜からなるサイドウォール１０４
６ｃ、１０４６ｄが形成されている。サイドウォール１
０４６ｃ、１０４６ｄとシリコン窒化膜１０４４ｂとの
上には、ノンドープトシリコン酸化膜１０４７が形成さ
れている。このノンドープトシリコン酸化膜１０４７上
には、第１の層間絶縁膜１０４８が形成されている。第
１の層間絶縁膜１０４８とノンドープトシリコン酸化膜
１０４７との一部をエッチングにより除去することによ
り、コンタクトホール１０４９が形成されている。コン
タクトホール１０４９の内部と第１の層間絶縁膜１０４
８上とにドープトポリシリコン膜１０５２が形成されて
いる。ドープトポリシリコン膜１０５２上には高融点金
属シリサイド膜１０５３が形成されている。このドープ
トポリシリコン膜１０５２と高融点金属シリサイド膜１
０５３とから、ビット線１１７４が構成されている。高
融点金属シリサイド膜１０５３上には、シリコン窒化膜
１０５４が形成されている。シリコン窒化膜１０５４と
高融点金属シリサイド膜１０５３とドープトポリシリコ
ン膜１０５２との側面には、シリコン窒化膜からなるサ
イドウォール１０５５ａ、１０５５ｂが形成されてい
る。第１の層間絶縁膜１０４８とサイドウォール１０５
５ａ、１０５５ｂとシリコン窒化膜１０５４との上に
は、第２の層間絶縁膜１０３７が形成されている。第１
および第２の層間絶縁膜１０４８、１０３７の一部を除
去することにより、キャパシタ下部電極１１７０ａとソ
ース／ドレイン領域の一方とを電気的に接続するための
コンタクトホール１０３８ａが形成されている。コンタ
クトホール１０３８ａの内部には、ドープトポリシリコ
ンからなるプラグ１０５７が形成されている。そして、
開口部１０３８ａと第２の層間絶縁膜１０３７との上に
は、キャパシタ下部電極１１７０ａが形成されている。
このキャパシタ下部電極１１７０ａは、少ない占有面積
でキャパシタの容量を確保するために、円筒型の構造を
備えている。そして、キャパシタ下部電極１１７０ａと
第２の層間絶縁膜１０３７との上には、誘電体膜１１５
０が形成されている。誘電体膜１１５０上には、キャパ
シタ上部電極１１５１が形成されている。キャパシタ上
部電極１１５１上には、第３の層間絶縁膜１２０５が形
成されている。
０における断面と、ＤＲＡＭの周辺回路領域の断面とを
示した断面図である。図１１５を参照して、ＤＲＡＭの
メモリセル領域においては、トレンチ分離酸化膜１０４
０に囲まれた活性領域１０３９に、電界効果型トランジ
スタのソース／ドレイン領域１２０１ａ、１２０１ｂが
形成されている。この１対のソース／ドレイン領域１２
０１ａ、１２０１ｂに挟まれたチャネル領域上には、ゲ
ート絶縁膜１０４２ａを介して、ゲート電極１０４３ａ
が形成されている。ゲート電極１０４３ａ上にはシリコ
ン窒化膜１０４４ａが形成されている。ゲート電極１０
４３ａはｎ型ドープトポリシリコンからなる。ゲート電
極１０４３ａとシリコン窒化膜１０４４ａとの側面に
は、シリコン窒化膜からなるサイドウォール１０４６
ａ、１０４６ｂが形成されている。サイドウォール１０
４６ａ、１０４６ｂとシリコン窒化膜１０４４ａと半導
体基板１の主表面上との上にはノンドープトシリコン酸
化膜１０４７が形成されている。トレンチ分離酸化膜１
０４０上には、ゲート絶縁膜１０４２ｂを介してゲート
電極１０４３ｂが形成されている。ゲート電極１０４３
ｂ上にはシリコン窒化膜１０４４ｂが形成されている。
ゲート電極１０４３ｂとシリコン窒化膜１０４４ｂとの
側面にはシリコン窒化膜からなるサイドウォール１０４
６ｃ、１０４６ｄが形成されている。サイドウォール１
０４６ｃ、１０４６ｄとシリコン窒化膜１０４４ｂとの
上には、ノンドープトシリコン酸化膜１０４７が形成さ
れている。このノンドープトシリコン酸化膜１０４７上
には、第１の層間絶縁膜１０４８が形成されている。第
１の層間絶縁膜１０４８とノンドープトシリコン酸化膜
１０４７との一部をエッチングにより除去することによ
り、コンタクトホール１０４９が形成されている。コン
タクトホール１０４９の内部と第１の層間絶縁膜１０４
８上とにドープトポリシリコン膜１０５２が形成されて
いる。ドープトポリシリコン膜１０５２上には高融点金
属シリサイド膜１０５３が形成されている。このドープ
トポリシリコン膜１０５２と高融点金属シリサイド膜１
０５３とから、ビット線１１７４が構成されている。高
融点金属シリサイド膜１０５３上には、シリコン窒化膜
１０５４が形成されている。シリコン窒化膜１０５４と
高融点金属シリサイド膜１０５３とドープトポリシリコ
ン膜１０５２との側面には、シリコン窒化膜からなるサ
イドウォール１０５５ａ、１０５５ｂが形成されてい
る。第１の層間絶縁膜１０４８とサイドウォール１０５
５ａ、１０５５ｂとシリコン窒化膜１０５４との上に
は、第２の層間絶縁膜１０３７が形成されている。第１
および第２の層間絶縁膜１０４８、１０３７の一部を除
去することにより、キャパシタ下部電極１１７０ａとソ
ース／ドレイン領域の一方とを電気的に接続するための
コンタクトホール１０３８ａが形成されている。コンタ
クトホール１０３８ａの内部には、ドープトポリシリコ
ンからなるプラグ１０５７が形成されている。そして、
開口部１０３８ａと第２の層間絶縁膜１０３７との上に
は、キャパシタ下部電極１１７０ａが形成されている。
このキャパシタ下部電極１１７０ａは、少ない占有面積
でキャパシタの容量を確保するために、円筒型の構造を
備えている。そして、キャパシタ下部電極１１７０ａと
第２の層間絶縁膜１０３７との上には、誘電体膜１１５
０が形成されている。誘電体膜１１５０上には、キャパ
シタ上部電極１１５１が形成されている。キャパシタ上
部電極１１５１上には、第３の層間絶縁膜１２０５が形
成されている。
【０００４】周辺回路領域においては、周辺回路を構成
する素子である電界効果型トランジスタと配線２０２と
が形成されている。半導体基板１００１の主表面には、
ソース／ドレイン領域１２０１ｄ、１２０１ｅが形成さ
れている。ソース／ドレイン領域１２０１ｄ、１２０１
ｅに隣接するチャネル領域上には、ゲート絶縁膜１０４
２ｃ、１０４２ｄを介して、それぞれゲート電極１０４
３ｃ、１０４３ｄが形成されている。ゲート電極１０４
３ｃ、１０４３ｄ上には、シリコン窒化膜１０４４ｃ、
１０４４ｄが形成されている。ゲート電極１０４３ｃ、
１０４３ｄとシリコン窒化膜１０４４ｃ、１０４４ｄと
の側面には、シリコン窒化膜からなるサイドウォール１
０４６ｅ〜１０４６ｇが形成されている。半導体基板１
００１の主表面とシリコン窒化膜１０４４ｃ、１０４４
ｄとサイドウォール１０４６ｅ〜１０４６ｇとの上に
は、ノンドープトシリコン酸化膜１０４７が形成されて
いる。ノンドープトシリコン酸化膜１０４７上には、第
１の層間絶縁膜１０４８が形成されている。第１の層間
絶縁膜１０４８の一部を除去することにより、コンタク
トホール１０５０、１０５１が形成されている。第１の
層間絶縁膜１０４８上とコンタクトホール１０５０、１
０５１の内部とには、ドープトポリシリコン膜１０５２
が形成されている。ドープトポリシリコン膜１０５２上
には、高融点金属シリサイド膜１０５３が形成されてい
る。このドープトポリシリコン膜１０５２と高融点金属
シリサイド膜１０５３とから周辺回路領域における配線
層１２０２が形成されている。高融点金属シリサイド膜
１０５３上には、シリコン窒化膜１２０３が形成されて
いる。シリコン窒化膜１２０３と高融点金属シリサイド
膜１０５３とドープトポリシリコン膜１０５２との側面
には、シリコン窒化膜からなるサイドウォール１２０４
ａ、１２０４ｂが形成されている。第１の層間絶縁膜１
０４８とシリコン窒化膜１２０３とサイドウォール１２
０４ａ、１２０４ｂとの上には、第２の層間絶縁膜１０
３７が形成されている。第２の層間絶縁膜１０３７上に
は、メモリセル領域から延在するように形成されている
キャパシタの誘電体膜１１５０が形成されている。この
誘電体膜１１５０上には、キャパシタ上部電極１１５１
が形成されている。第２の層間絶縁膜１０３７とキャパ
シタ上部電極１１５１との上には、第３の層間絶縁膜１
２０５が形成されている。
する素子である電界効果型トランジスタと配線２０２と
が形成されている。半導体基板１００１の主表面には、
ソース／ドレイン領域１２０１ｄ、１２０１ｅが形成さ
れている。ソース／ドレイン領域１２０１ｄ、１２０１
ｅに隣接するチャネル領域上には、ゲート絶縁膜１０４
２ｃ、１０４２ｄを介して、それぞれゲート電極１０４
３ｃ、１０４３ｄが形成されている。ゲート電極１０４
３ｃ、１０４３ｄ上には、シリコン窒化膜１０４４ｃ、
１０４４ｄが形成されている。ゲート電極１０４３ｃ、
１０４３ｄとシリコン窒化膜１０４４ｃ、１０４４ｄと
の側面には、シリコン窒化膜からなるサイドウォール１
０４６ｅ〜１０４６ｇが形成されている。半導体基板１
００１の主表面とシリコン窒化膜１０４４ｃ、１０４４
ｄとサイドウォール１０４６ｅ〜１０４６ｇとの上に
は、ノンドープトシリコン酸化膜１０４７が形成されて
いる。ノンドープトシリコン酸化膜１０４７上には、第
１の層間絶縁膜１０４８が形成されている。第１の層間
絶縁膜１０４８の一部を除去することにより、コンタク
トホール１０５０、１０５１が形成されている。第１の
層間絶縁膜１０４８上とコンタクトホール１０５０、１
０５１の内部とには、ドープトポリシリコン膜１０５２
が形成されている。ドープトポリシリコン膜１０５２上
には、高融点金属シリサイド膜１０５３が形成されてい
る。このドープトポリシリコン膜１０５２と高融点金属
シリサイド膜１０５３とから周辺回路領域における配線
層１２０２が形成されている。高融点金属シリサイド膜
１０５３上には、シリコン窒化膜１２０３が形成されて
いる。シリコン窒化膜１２０３と高融点金属シリサイド
膜１０５３とドープトポリシリコン膜１０５２との側面
には、シリコン窒化膜からなるサイドウォール１２０４
ａ、１２０４ｂが形成されている。第１の層間絶縁膜１
０４８とシリコン窒化膜１２０３とサイドウォール１２
０４ａ、１２０４ｂとの上には、第２の層間絶縁膜１０
３７が形成されている。第２の層間絶縁膜１０３７上に
は、メモリセル領域から延在するように形成されている
キャパシタの誘電体膜１１５０が形成されている。この
誘電体膜１１５０上には、キャパシタ上部電極１１５１
が形成されている。第２の層間絶縁膜１０３７とキャパ
シタ上部電極１１５１との上には、第３の層間絶縁膜１
２０５が形成されている。
【０００５】図１１６は、図１１５に示した従来のＤＲ
ＡＭのメモリセルの変形例であり、キャパシタ下部電極
１０９２の形状が厚膜型になっている。ここで、キャパ
シタ下部電極１０９２の形状以外の構造は、図１１５に
示した従来のＤＲＡＭとほぼ同一である。
ＡＭのメモリセルの変形例であり、キャパシタ下部電極
１０９２の形状が厚膜型になっている。ここで、キャパ
シタ下部電極１０９２の形状以外の構造は、図１１５に
示した従来のＤＲＡＭとほぼ同一である。
【０００６】
【発明が解決しようとする課題】図１１５および１１６
に示すように、従来のＤＲＡＭのメモリセルにおいて
は、高集積化および微細化を進めつつ同時にキャパシタ
の容量を確保するため、キャパシタ下部電極１１７０ａ
を高さ方向に延びるように形成している。このように形
成することで、メモリセル領域におけるキャパシタ下部
電極１１７０ａの占有面積を小さくしても、キャパシタ
に要求される容量を確保することができる。しかし、こ
のように、メモリセル領域におけるキャパシタ下部電極
１１７０ａの構造が高さ方向に延びることにより、メモ
リセル領域における第３の層間絶縁膜１２０５の上部表
面の高さと、周辺回路領域における第３の層間絶縁膜１
２０５の上部表面の高さとの差が大きくなってきてい
る。そして、この第３の層間絶縁膜１２０５上には、通
常アルミニウムなどからなる配線層を形成する。そし
て、この配線層を形成するための写真製版加工におい
て、メモリセル領域と周辺回路領域との間において第３
の層間絶縁膜１２０５の上部表面に段差があるために、
写真製版時の焦点余裕が取れないという問題が発生して
いた。このように写真製版加工時の焦点余裕が取れない
ことにより、第３の層間絶縁膜１２０５上に形成される
配線のパターンが不鮮明になり、これにより、この配線
の断線や短絡という問題が発生していた。この結果、半
導体装置の信頼性が低下するという問題が発生してい
た。
に示すように、従来のＤＲＡＭのメモリセルにおいて
は、高集積化および微細化を進めつつ同時にキャパシタ
の容量を確保するため、キャパシタ下部電極１１７０ａ
を高さ方向に延びるように形成している。このように形
成することで、メモリセル領域におけるキャパシタ下部
電極１１７０ａの占有面積を小さくしても、キャパシタ
に要求される容量を確保することができる。しかし、こ
のように、メモリセル領域におけるキャパシタ下部電極
１１７０ａの構造が高さ方向に延びることにより、メモ
リセル領域における第３の層間絶縁膜１２０５の上部表
面の高さと、周辺回路領域における第３の層間絶縁膜１
２０５の上部表面の高さとの差が大きくなってきてい
る。そして、この第３の層間絶縁膜１２０５上には、通
常アルミニウムなどからなる配線層を形成する。そし
て、この配線層を形成するための写真製版加工におい
て、メモリセル領域と周辺回路領域との間において第３
の層間絶縁膜１２０５の上部表面に段差があるために、
写真製版時の焦点余裕が取れないという問題が発生して
いた。このように写真製版加工時の焦点余裕が取れない
ことにより、第３の層間絶縁膜１２０５上に形成される
配線のパターンが不鮮明になり、これにより、この配線
の断線や短絡という問題が発生していた。この結果、半
導体装置の信頼性が低下するという問題が発生してい
た。
【０００７】また、従来のＤＲＡＭの周辺回路領域にお
いては、図１１７に示すように、周辺回路領域における
配線１２０２およびキャパシタ上部電極１１５１と第３
の層間絶縁膜１２０５上に形成されるアルミニウムなど
からなる配線（図示せず）とを電気的に接続するため
に、それぞれコンタクトホール１１４４、１１３５を形
成する。このコンタクトホール１１４４および１１３５
は通常同じエッチング工程において同時に形成される
が、キャパシタ上部電極１１５１と周辺回路領域の配線
１２０２とが形成されている深さ方向の位置が異なるた
め、コンタクトホール１１３５の底部において、コンタ
クトホール１１４４が配線１２０２に到達するまでキャ
パシタ上部電極１１５１が過剰にエッチングされること
になる。その結果、図１１７に示すように、コンタクト
ホール１１３５がキャパシタ上部電極１１５１および誘
電体膜１１５０を突き抜ける場合があった。そして、周
辺回路領域における配線層１２０２およびその他の電界
効果型トランジスタなどの素子がコンタクトホール１１
３５を形成するためのエッチングにより損傷を受ける場
合があった。この結果、半導体装置が安定して動作しな
い、あるいは誤動作するというように半導体装置の信頼
性が低下するという問題が発生していた。
いては、図１１７に示すように、周辺回路領域における
配線１２０２およびキャパシタ上部電極１１５１と第３
の層間絶縁膜１２０５上に形成されるアルミニウムなど
からなる配線（図示せず）とを電気的に接続するため
に、それぞれコンタクトホール１１４４、１１３５を形
成する。このコンタクトホール１１４４および１１３５
は通常同じエッチング工程において同時に形成される
が、キャパシタ上部電極１１５１と周辺回路領域の配線
１２０２とが形成されている深さ方向の位置が異なるた
め、コンタクトホール１１３５の底部において、コンタ
クトホール１１４４が配線１２０２に到達するまでキャ
パシタ上部電極１１５１が過剰にエッチングされること
になる。その結果、図１１７に示すように、コンタクト
ホール１１３５がキャパシタ上部電極１１５１および誘
電体膜１１５０を突き抜ける場合があった。そして、周
辺回路領域における配線層１２０２およびその他の電界
効果型トランジスタなどの素子がコンタクトホール１１
３５を形成するためのエッチングにより損傷を受ける場
合があった。この結果、半導体装置が安定して動作しな
い、あるいは誤動作するというように半導体装置の信頼
性が低下するという問題が発生していた。
【０００８】本発明は、上記のような課題を解決するた
めになされたものであり、本発明の１つの目的は、高集
積化を図ると同時にキャパシタの容量を確保することが
可能であり、かつ高い信頼性を有する半導体装置を提供
することである。
めになされたものであり、本発明の１つの目的は、高集
積化を図ると同時にキャパシタの容量を確保することが
可能であり、かつ高い信頼性を有する半導体装置を提供
することである。
【０００９】本発明のもう１つの目的は、高集積化を図
ると同時にキャパシタの容量を確保することが可能であ
り、かつ、高い信頼性を有する半導体装置の製造方法を
提供することである。
ると同時にキャパシタの容量を確保することが可能であ
り、かつ、高い信頼性を有する半導体装置の製造方法を
提供することである。
【００１０】
【課題を解決するための手段】請求項１に記載の半導体
装置は、メモリセル領域と周辺回路領域とを含む半導体
装置であって、半導体基板の主表面上に形成された絶縁
膜と、キャパシタ下部電極と、誘電体膜と、キャパシタ
上部電極とを備える。上部表面を有する上記絶縁膜は、
上記半導体基板の主表面上に、上記メモリセル領域から
上記周辺回路領域まで延在するように形成されている。
上記キャパシタ下部電極は、上記メモリセル領域内にお
いて、上記半導体基板の主表面上に上記絶縁膜の上部表
面よりも上方に延びるように形成されている。上記キャ
パシタ上部電極は、上記キャパシタ下部電極の上に上記
誘電体膜を介在して、上記絶縁膜の上部表面上にまで延
在するように形成されている。上記キャパシタ下部電極
は上記キャパシタ上部電極と対向して上方に延び、頂面
と底面とを有するキャパシタ下部電極部分を含む。上記
絶縁膜の上部表面は、上記キャパシタ下部電極部分の頂
面と底面との間に位置する。
装置は、メモリセル領域と周辺回路領域とを含む半導体
装置であって、半導体基板の主表面上に形成された絶縁
膜と、キャパシタ下部電極と、誘電体膜と、キャパシタ
上部電極とを備える。上部表面を有する上記絶縁膜は、
上記半導体基板の主表面上に、上記メモリセル領域から
上記周辺回路領域まで延在するように形成されている。
上記キャパシタ下部電極は、上記メモリセル領域内にお
いて、上記半導体基板の主表面上に上記絶縁膜の上部表
面よりも上方に延びるように形成されている。上記キャ
パシタ上部電極は、上記キャパシタ下部電極の上に上記
誘電体膜を介在して、上記絶縁膜の上部表面上にまで延
在するように形成されている。上記キャパシタ下部電極
は上記キャパシタ上部電極と対向して上方に延び、頂面
と底面とを有するキャパシタ下部電極部分を含む。上記
絶縁膜の上部表面は、上記キャパシタ下部電極部分の頂
面と底面との間に位置する。
【００１１】このように、請求項１に記載の半導体装置
では、上記絶縁膜の上部表面が、上記キャパシタ下部電
極部分の頂面と底面との間に位置するので、上記キャパ
シタ下部電極が上記絶縁膜に部分的に埋込まれた状態と
なっている。このため、上記メモリセル領域から上記周
辺回路領域にまで延在する上記絶縁膜の上部表面と、上
記メモリセル領域における上記キャパシタ下部電極部分
の頂面との段差を従来より小さくすることできる。これ
により、上記キャパシタ下部電極上と上記絶縁膜上とに
層間絶縁膜を形成した場合でも、上記メモリセル領域と
上記周辺回路領域との間において、上記層間絶縁膜の上
部表面における段差を小さくすることが可能となる。そ
の結果、上記絶縁膜上に配線層を写真製版により形成す
る場合にも、上記層間絶縁膜の上部表面の上記段差に起
因して上記配線のパターンが不鮮明になるという問題の
発生を防止できる。その結果、上記配線のパターンが不
鮮明なために上記配線の断線や短絡といった問題が発生
することを防止できる。この結果、高集積化を図ると同
時にキャパシタの容量を確保するとともに、高い信頼性
を有する半導体装置を得ることができる。
では、上記絶縁膜の上部表面が、上記キャパシタ下部電
極部分の頂面と底面との間に位置するので、上記キャパ
シタ下部電極が上記絶縁膜に部分的に埋込まれた状態と
なっている。このため、上記メモリセル領域から上記周
辺回路領域にまで延在する上記絶縁膜の上部表面と、上
記メモリセル領域における上記キャパシタ下部電極部分
の頂面との段差を従来より小さくすることできる。これ
により、上記キャパシタ下部電極上と上記絶縁膜上とに
層間絶縁膜を形成した場合でも、上記メモリセル領域と
上記周辺回路領域との間において、上記層間絶縁膜の上
部表面における段差を小さくすることが可能となる。そ
の結果、上記絶縁膜上に配線層を写真製版により形成す
る場合にも、上記層間絶縁膜の上部表面の上記段差に起
因して上記配線のパターンが不鮮明になるという問題の
発生を防止できる。その結果、上記配線のパターンが不
鮮明なために上記配線の断線や短絡といった問題が発生
することを防止できる。この結果、高集積化を図ると同
時にキャパシタの容量を確保するとともに、高い信頼性
を有する半導体装置を得ることができる。
【００１２】また、上記キャパシタ下部電極が上記絶縁
膜に部分的に埋込まれた状態になっているので、上記キ
ャパシタ下部電極部分の頂面と上記絶縁膜の上部表面と
の間に位置する上記キャパシタ下部電極部分の外部側面
上に、上記誘電体膜を介在して上記キャパシタ上部電極
を形成することができる。これにより、上記キャパシタ
下部電極部分の外部側面もキャパシタとして利用するこ
とができることにより、キャパシタの容量を増加させる
ことができる。
膜に部分的に埋込まれた状態になっているので、上記キ
ャパシタ下部電極部分の頂面と上記絶縁膜の上部表面と
の間に位置する上記キャパシタ下部電極部分の外部側面
上に、上記誘電体膜を介在して上記キャパシタ上部電極
を形成することができる。これにより、上記キャパシタ
下部電極部分の外部側面もキャパシタとして利用するこ
とができることにより、キャパシタの容量を増加させる
ことができる。
【００１３】また、上記絶縁膜の上部表面の位置を変化
させることにより、キャパシタとして利用できる上記キ
ャパシタ下部電極部分の外部側面の面積を変化させるこ
とができる。これにより、上記キャパシタ下部電極の形
状を変更することなく、キャパシタの容量を変化させる
ことが可能となる。
させることにより、キャパシタとして利用できる上記キ
ャパシタ下部電極部分の外部側面の面積を変化させるこ
とができる。これにより、上記キャパシタ下部電極の形
状を変更することなく、キャパシタの容量を変化させる
ことが可能となる。
【００１４】請求項２に記載の半導体装置は、メモリセ
ル領域と周辺回路領域とを含む半導体装置であって、主
表面を有する半導体基板と、絶縁膜と、キャパシタ下部
電極と、誘電体膜と、キャパシタ上部電極とを備える。
上記絶縁膜は、上記半導体基板の主表面上に、上記メモ
リセル領域から上記周辺回路領域まで延在するように形
成されている。第１および第２のキャパシタ下部電極を
含む上記キャパシタ下部電極は、上記メモリセル領域内
で、上記半導体基板の主表面上に上記絶縁膜の上部表面
とほぼ同一の高さまで延びるように形成されている。上
記第１および第２のキャパシタ下部電極は上記絶縁膜の
一部を介して隣接している。上記キャパシタ上部電極
は、上記キャパシタ下部電極の上に上記誘電体膜を介在
して、上記絶縁膜の上部表面上にまで延在するように形
成されている。上記キャパシタ下部電極は、上記キャパ
シタ上部電極と対向して上方に延び頂面と底面とを有す
るキャパシタ下部電極部分を含む。上記絶縁膜の一部は
写真製版加工により形成可能な最小加工寸法より小さい
幅を有する。
ル領域と周辺回路領域とを含む半導体装置であって、主
表面を有する半導体基板と、絶縁膜と、キャパシタ下部
電極と、誘電体膜と、キャパシタ上部電極とを備える。
上記絶縁膜は、上記半導体基板の主表面上に、上記メモ
リセル領域から上記周辺回路領域まで延在するように形
成されている。第１および第２のキャパシタ下部電極を
含む上記キャパシタ下部電極は、上記メモリセル領域内
で、上記半導体基板の主表面上に上記絶縁膜の上部表面
とほぼ同一の高さまで延びるように形成されている。上
記第１および第２のキャパシタ下部電極は上記絶縁膜の
一部を介して隣接している。上記キャパシタ上部電極
は、上記キャパシタ下部電極の上に上記誘電体膜を介在
して、上記絶縁膜の上部表面上にまで延在するように形
成されている。上記キャパシタ下部電極は、上記キャパ
シタ上部電極と対向して上方に延び頂面と底面とを有す
るキャパシタ下部電極部分を含む。上記絶縁膜の一部は
写真製版加工により形成可能な最小加工寸法より小さい
幅を有する。
【００１５】このように、請求項２に記載の半導体装置
では、上記キャパシタ下部電極が、上記メモリセル領域
内で、上記半導体基板の主表面上に上記絶縁膜の上部表
面とほぼ同一の高さまで延びるように形成されているの
で、上記絶縁膜に上記キャパシタ下部電極の全体が埋込
まれた状態となっている。このため、上記メモリセル領
域と上記周辺回路領域とに形成されている上記絶縁膜の
上部表面において、上記キャパシタ下部電極に起因する
段差の発生を防止できる。このため、上記キャパシタ下
部電極部分上と上記絶縁膜上とに層間絶縁膜を形成した
場合でも、上記メモリセル領域と上記周辺回路領域との
間において、上記層間絶縁膜の上部表面における段差の
発生を防止することが可能となる。その結果、上記層間
絶縁膜上に配線層を写真製版加工により形成する場合に
も、上記層間絶縁膜の上部表面の上記段差に起因して上
記配線のパターンが不鮮明になるという問題の発生を防
止できる。このため、上記配線のパターンが不鮮明なた
めに上記配線の断線や短絡といった問題が発生すること
を防止できる。この結果、高集積化を図ると同時にキャ
パシタの容量を確保するとともに、高い信頼性を有する
半導体装置を得ることができる。
では、上記キャパシタ下部電極が、上記メモリセル領域
内で、上記半導体基板の主表面上に上記絶縁膜の上部表
面とほぼ同一の高さまで延びるように形成されているの
で、上記絶縁膜に上記キャパシタ下部電極の全体が埋込
まれた状態となっている。このため、上記メモリセル領
域と上記周辺回路領域とに形成されている上記絶縁膜の
上部表面において、上記キャパシタ下部電極に起因する
段差の発生を防止できる。このため、上記キャパシタ下
部電極部分上と上記絶縁膜上とに層間絶縁膜を形成した
場合でも、上記メモリセル領域と上記周辺回路領域との
間において、上記層間絶縁膜の上部表面における段差の
発生を防止することが可能となる。その結果、上記層間
絶縁膜上に配線層を写真製版加工により形成する場合に
も、上記層間絶縁膜の上部表面の上記段差に起因して上
記配線のパターンが不鮮明になるという問題の発生を防
止できる。このため、上記配線のパターンが不鮮明なた
めに上記配線の断線や短絡といった問題が発生すること
を防止できる。この結果、高集積化を図ると同時にキャ
パシタの容量を確保するとともに、高い信頼性を有する
半導体装置を得ることができる。
【００１６】また、上記第１および第２のキャパシタ下
部電極の間に存在する上記絶縁膜の一部の幅が、写真製
版加工により形成可能な最小加工寸法より小さいので、
従来よりも上記第１および第２のキャパシタ下部電極の
間の距離を小さくすることができる。この結果、半導体
装置をより高集積化することが可能となる。
部電極の間に存在する上記絶縁膜の一部の幅が、写真製
版加工により形成可能な最小加工寸法より小さいので、
従来よりも上記第１および第２のキャパシタ下部電極の
間の距離を小さくすることができる。この結果、半導体
装置をより高集積化することが可能となる。
【００１７】請求項３に記載の半導体装置は、請求項２
に記載の構成において、上記キャパシタ下部電極の側面
が湾曲面を有している。このため、請求項３に記載の発
明では、従来のキャパシタ下部電極のようにその側面が
平面である場合よりも、上記キャパシタ下部電極の側面
の表面積を大きくすることができる。このため、一定の
キャパシタ容量を確保しながら、よりキャパシタの占有
面積を小さくすることが可能となる。この結果、半導体
装置をより微細化することができる。
に記載の構成において、上記キャパシタ下部電極の側面
が湾曲面を有している。このため、請求項３に記載の発
明では、従来のキャパシタ下部電極のようにその側面が
平面である場合よりも、上記キャパシタ下部電極の側面
の表面積を大きくすることができる。このため、一定の
キャパシタ容量を確保しながら、よりキャパシタの占有
面積を小さくすることが可能となる。この結果、半導体
装置をより微細化することができる。
【００１８】請求項４に記載の半導体装置は、請求項２
または３に記載の構成において、上記絶縁膜がエッチン
グレートのそれぞれ異なる上部絶縁膜と下部絶縁膜とを
含んでいる。このため、請求項４に記載の発明では、後
述する製造工程において、上記絶縁膜の一部の幅をエッ
チングを用いて写真製版加工により形成可能な最小加工
寸法より小さくする工程を行なう際、上記下部絶縁膜が
選択的に除去されるエッチング条件を用いることで、上
記絶縁膜の一部における下部絶縁膜の側面の一部のみ
を、エッチングにより除去することができる。このた
め、上記絶縁膜の一部の幅を小さくすることができると
同時に、上記上部絶縁膜はほとんどエッチングされずに
残存させることができる。これにより、上記絶縁膜の一
部の幅を小さくするエッチング工程において、上記上部
絶縁膜の上部表面がエッチングにより除去されることを
防止できる。その結果、その後の工程において形成され
る上記キャパシタ下部電極の側面の高さが低くなること
を防止できる。この結果、上記キャパシタ下部電極の表
面積が小さくなることが防止でき、キャパシタの容量が
低下することを防止できる。
または３に記載の構成において、上記絶縁膜がエッチン
グレートのそれぞれ異なる上部絶縁膜と下部絶縁膜とを
含んでいる。このため、請求項４に記載の発明では、後
述する製造工程において、上記絶縁膜の一部の幅をエッ
チングを用いて写真製版加工により形成可能な最小加工
寸法より小さくする工程を行なう際、上記下部絶縁膜が
選択的に除去されるエッチング条件を用いることで、上
記絶縁膜の一部における下部絶縁膜の側面の一部のみ
を、エッチングにより除去することができる。このた
め、上記絶縁膜の一部の幅を小さくすることができると
同時に、上記上部絶縁膜はほとんどエッチングされずに
残存させることができる。これにより、上記絶縁膜の一
部の幅を小さくするエッチング工程において、上記上部
絶縁膜の上部表面がエッチングにより除去されることを
防止できる。その結果、その後の工程において形成され
る上記キャパシタ下部電極の側面の高さが低くなること
を防止できる。この結果、上記キャパシタ下部電極の表
面積が小さくなることが防止でき、キャパシタの容量が
低下することを防止できる。
【００１９】請求項５に記載の半導体装置は、請求項１
に記載の構成において、上記キャパシタ下部電極が第１
および第２のキャパシタ下部電極を含んでいる。上記第
１および第２のキャパシタ下部電極は、上記絶縁膜の一
部を介して隣接するように上記メモリセル領域内におい
て形成されている。上記絶縁膜の一部は、写真製版加工
により形成可能な最小加工寸法より小さい幅を有する。
このように、請求項５に記載の発明では、上記第１およ
び第２のキャパシタ下部電極の間に存在する上記絶縁膜
の一部の幅が写真製版加工により形成可能な最小加工寸
法より小さいので、従来よりも上記第１および第２のキ
ャパシタ下部電極の間の距離を小さくすることができ
る。この結果、半導体装置をより高集積化することが可
能となる。
に記載の構成において、上記キャパシタ下部電極が第１
および第２のキャパシタ下部電極を含んでいる。上記第
１および第２のキャパシタ下部電極は、上記絶縁膜の一
部を介して隣接するように上記メモリセル領域内におい
て形成されている。上記絶縁膜の一部は、写真製版加工
により形成可能な最小加工寸法より小さい幅を有する。
このように、請求項５に記載の発明では、上記第１およ
び第２のキャパシタ下部電極の間に存在する上記絶縁膜
の一部の幅が写真製版加工により形成可能な最小加工寸
法より小さいので、従来よりも上記第１および第２のキ
ャパシタ下部電極の間の距離を小さくすることができ
る。この結果、半導体装置をより高集積化することが可
能となる。
【００２０】請求項６に記載の半導体装置は、請求項１
または５に記載の構成において、上記絶縁膜の上部表面
より上に位置する上記キャパシタ下部電極の側面に形成
された、サイドウォール電極部を備える。このため、請
求項６に記載の発明では、上記サイドウォール電極部を
形成することにより、従来より、上記キャパシタ下部電
極の側面の表面積を大きくすることができる。これによ
り、キャパシタの容量を大きくすることが可能となる。
このため、一定のキャパシタ容量を確保しながら、従来
よりも、上記キャパシタ下部電極の占有面積を小さくす
ることができる。この結果、半導体装置をより微細化す
ることができる。
または５に記載の構成において、上記絶縁膜の上部表面
より上に位置する上記キャパシタ下部電極の側面に形成
された、サイドウォール電極部を備える。このため、請
求項６に記載の発明では、上記サイドウォール電極部を
形成することにより、従来より、上記キャパシタ下部電
極の側面の表面積を大きくすることができる。これによ
り、キャパシタの容量を大きくすることが可能となる。
このため、一定のキャパシタ容量を確保しながら、従来
よりも、上記キャパシタ下部電極の占有面積を小さくす
ることができる。この結果、半導体装置をより微細化す
ることができる。
【００２１】請求項７に記載の半導体装置は、請求項１
〜６のいずれか１項に記載の構成において、上記キャパ
シタ下部電極部分の側面もしくは底面の一部のみと上記
絶縁膜との間に形成された上記誘電体膜を備える。この
ように、請求項７に記載の発明では、キャパシタ下部電
極部分の側面もしくは底面の一部のみと上記絶縁膜との
間に上記誘電体膜を備えるので、上記キャパシタ下部電
極部分の側面もしくは底面の一部をキャパシタとして利
用できる。このため、上記キャパシタ下部電極の形状を
変えることなく、キャパシタの容量を増大させることが
できる。
〜６のいずれか１項に記載の構成において、上記キャパ
シタ下部電極部分の側面もしくは底面の一部のみと上記
絶縁膜との間に形成された上記誘電体膜を備える。この
ように、請求項７に記載の発明では、キャパシタ下部電
極部分の側面もしくは底面の一部のみと上記絶縁膜との
間に上記誘電体膜を備えるので、上記キャパシタ下部電
極部分の側面もしくは底面の一部をキャパシタとして利
用できる。このため、上記キャパシタ下部電極の形状を
変えることなく、キャパシタの容量を増大させることが
できる。
【００２２】また、この半導体装置の製造工程におい
て、上記キャパシタ下部電極部分の側面もしくは底面の
みの一部と上記絶縁膜との間に上記誘電体膜を形成する
ので、このために上記誘電体膜が形成される領域に空隙
を形成する。そのため、上記空隙を形成する工程におい
て、上記キャパシタ下部電極部分の底面の他の一部と他
の絶縁膜などの層とが接触した状態を保つことができ
る。このため、上記空隙が形成された状態で、この半導
体装置が形成されている上記半導体基板を洗浄するよう
な場合にも、上記キャパシタ下部電極部分の底面の他の
一部と接触している上記絶縁膜などが物理的な衝撃に対
する補強部材として作用する。これにより、上記洗浄工
程などにおける振動などの衝撃により、上記キャパシタ
下部電極の一部が折損するというような問題の発生を防
止することができる。この結果、上記キャパシタ下部電
極の部分的な折損などの不良に起因する上記半導体装置
の誤動作を防止でき、高い信頼性を有する半導体装置を
得ることができる。
て、上記キャパシタ下部電極部分の側面もしくは底面の
みの一部と上記絶縁膜との間に上記誘電体膜を形成する
ので、このために上記誘電体膜が形成される領域に空隙
を形成する。そのため、上記空隙を形成する工程におい
て、上記キャパシタ下部電極部分の底面の他の一部と他
の絶縁膜などの層とが接触した状態を保つことができ
る。このため、上記空隙が形成された状態で、この半導
体装置が形成されている上記半導体基板を洗浄するよう
な場合にも、上記キャパシタ下部電極部分の底面の他の
一部と接触している上記絶縁膜などが物理的な衝撃に対
する補強部材として作用する。これにより、上記洗浄工
程などにおける振動などの衝撃により、上記キャパシタ
下部電極の一部が折損するというような問題の発生を防
止することができる。この結果、上記キャパシタ下部電
極の部分的な折損などの不良に起因する上記半導体装置
の誤動作を防止でき、高い信頼性を有する半導体装置を
得ることができる。
【００２３】請求項８に記載の半導体装置は、請求項１
〜７のいずれか１項に記載の構成において、上記キャパ
シタ下部電極の表面または上記サイドウォール電極部表
面の少なくとも一部に粒状結晶を備える。このため、請
求項８に記載の発明では、上記キャパシタ下部電極の占
有面積を大きくすることなく、上記キャパシタ下部電極
の表面積を大きくすることが可能となる。これにより、
キャパシタの容量を大きくすることが可能となる。この
ため、キャパシタ容量を確保しながら、従来よりキャパ
シタ下部電極の占有面積を小さくすることができる。こ
の結果、半導体装置をより微細化することが可能とな
る。
〜７のいずれか１項に記載の構成において、上記キャパ
シタ下部電極の表面または上記サイドウォール電極部表
面の少なくとも一部に粒状結晶を備える。このため、請
求項８に記載の発明では、上記キャパシタ下部電極の占
有面積を大きくすることなく、上記キャパシタ下部電極
の表面積を大きくすることが可能となる。これにより、
キャパシタの容量を大きくすることが可能となる。この
ため、キャパシタ容量を確保しながら、従来よりキャパ
シタ下部電極の占有面積を小さくすることができる。こ
の結果、半導体装置をより微細化することが可能とな
る。
【００２４】請求項９による半導体装置は、請求項１〜
８のいずれか１項に記載の構成において、第１の配線層
と第１の層間絶縁膜とを備える。上記第１の配線層は、
上記キャパシタ下部電極下に位置する領域において、上
記半導体基板の主表面上に形成されている。上記第１の
層間絶縁膜は、上記第１の配線層上において、上記第１
の配線層と上記キャパシタ下部電極部分とに接触するよ
うに形成されている。このように、請求項９に記載の発
明では、上記第１の配線層と上記キャパシタ下部電極部
分とに接触するように上記第１の層間絶縁膜を形成する
ので、上記第１の配線層と上記第１の層間絶縁膜との間
に上記第１の配線を保護するための保護絶縁膜を形成す
る場合よりも、メモリセル領域において形成される層の
数を削減することができる。このため、上記メモリセル
領域における上記キャパシタ下部電極部分の頂面の高さ
を低くすることができる。これにより、上記キャパシタ
下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場
合でも、上記メモリセル領域と上記周辺回路領域との間
の上記層間絶縁膜の上部表面における段差を小さくする
ことができる。その結果、上記層間絶縁膜上に配線層を
写真製版加工により形成する場合にも、上記層間絶縁膜
の上部表面の段差に起因して上記配線のパターンが不鮮
明になるなどの問題の発生を防止できる。この結果、上
記配線のパターンが不鮮明なために上記配線の断線や短
絡といった問題が発生することをより有効に防止するこ
とができる。
８のいずれか１項に記載の構成において、第１の配線層
と第１の層間絶縁膜とを備える。上記第１の配線層は、
上記キャパシタ下部電極下に位置する領域において、上
記半導体基板の主表面上に形成されている。上記第１の
層間絶縁膜は、上記第１の配線層上において、上記第１
の配線層と上記キャパシタ下部電極部分とに接触するよ
うに形成されている。このように、請求項９に記載の発
明では、上記第１の配線層と上記キャパシタ下部電極部
分とに接触するように上記第１の層間絶縁膜を形成する
ので、上記第１の配線層と上記第１の層間絶縁膜との間
に上記第１の配線を保護するための保護絶縁膜を形成す
る場合よりも、メモリセル領域において形成される層の
数を削減することができる。このため、上記メモリセル
領域における上記キャパシタ下部電極部分の頂面の高さ
を低くすることができる。これにより、上記キャパシタ
下部電極上と上記絶縁膜上とに層間絶縁膜を形成した場
合でも、上記メモリセル領域と上記周辺回路領域との間
の上記層間絶縁膜の上部表面における段差を小さくする
ことができる。その結果、上記層間絶縁膜上に配線層を
写真製版加工により形成する場合にも、上記層間絶縁膜
の上部表面の段差に起因して上記配線のパターンが不鮮
明になるなどの問題の発生を防止できる。この結果、上
記配線のパターンが不鮮明なために上記配線の断線や短
絡といった問題が発生することをより有効に防止するこ
とができる。
【００２５】請求項１０に記載の半導体装置は、請求項
１〜９のいずれか１項に記載の構成において、第１の導
電領域と、第２の層間絶縁膜と、第２の配線層と、接続
導電体膜とを備える。上記第１の導電領域は、上記キャ
パシタ下部電極下に位置する領域において、上記半導体
基板の主表面に形成されている。上記第２の層間絶縁膜
は、上記第１の導電領域上に形成され、その第１の導電
領域の表面を露出させる第１のコンタクトホールを有す
る。上記第２の配線層は、上記第２の層間絶縁膜上に形
成されている。上記接続導電体膜は、上記第１のコンタ
クトホールの内部に、上記第１の導電領域と上記第２の
配線層とを電気的に接続するように形成されている。上
記第２の配線層は、上記第１のコンタクトホールの幅よ
りも小さい幅を有する。
１〜９のいずれか１項に記載の構成において、第１の導
電領域と、第２の層間絶縁膜と、第２の配線層と、接続
導電体膜とを備える。上記第１の導電領域は、上記キャ
パシタ下部電極下に位置する領域において、上記半導体
基板の主表面に形成されている。上記第２の層間絶縁膜
は、上記第１の導電領域上に形成され、その第１の導電
領域の表面を露出させる第１のコンタクトホールを有す
る。上記第２の配線層は、上記第２の層間絶縁膜上に形
成されている。上記接続導電体膜は、上記第１のコンタ
クトホールの内部に、上記第１の導電領域と上記第２の
配線層とを電気的に接続するように形成されている。上
記第２の配線層は、上記第１のコンタクトホールの幅よ
りも小さい幅を有する。
【００２６】このように、請求項１０に記載の発明で
は、上記第２の配線層の幅が上記第１のコンタクトホー
ルの幅よりも小さいので、従来のように、上記第２の配
線層の幅を上記第１のコンタクトホールを完全に覆うよ
うな大きさにする場合よりも、半導体装置を微細化する
ことができる。
は、上記第２の配線層の幅が上記第１のコンタクトホー
ルの幅よりも小さいので、従来のように、上記第２の配
線層の幅を上記第１のコンタクトホールを完全に覆うよ
うな大きさにする場合よりも、半導体装置を微細化する
ことができる。
【００２７】請求項１１に記載の半導体装置は、請求項
１〜１０のいずれか１項に記載の構成において、第２の
導電領域と、第３の層間絶縁膜と、第３の配線層と、配
線保護膜と、導電体膜とを備える。上記第２の導電領域
は、上記キャパシタ下部電極下に位置する領域におい
て、上記半導体基板の主表面に形成されている。上記第
３の層間絶縁膜は上記第２の導電領域上に形成され、そ
の第２の導電領域の表面を露出させる第２のコンタクト
ホールを有する。上記導電体膜は、上記第２のコンタク
トホールの内部に、上記第２の導電領域と上記キャパシ
タ下部電極とを電気的に接続するように形成されてい
る。上記配線保護膜は、上記キャパシタ下部電極もしく
は上記導電体膜と接触している。
１〜１０のいずれか１項に記載の構成において、第２の
導電領域と、第３の層間絶縁膜と、第３の配線層と、配
線保護膜と、導電体膜とを備える。上記第２の導電領域
は、上記キャパシタ下部電極下に位置する領域におい
て、上記半導体基板の主表面に形成されている。上記第
３の層間絶縁膜は上記第２の導電領域上に形成され、そ
の第２の導電領域の表面を露出させる第２のコンタクト
ホールを有する。上記導電体膜は、上記第２のコンタク
トホールの内部に、上記第２の導電領域と上記キャパシ
タ下部電極とを電気的に接続するように形成されてい
る。上記配線保護膜は、上記キャパシタ下部電極もしく
は上記導電体膜と接触している。
【００２８】このように、請求項１１に記載の発明で
は、上記配線保護膜が上記キャパシタ下部電極もしくは
上記導電体膜と接触しているので、半導体装置の製造工
程において、上記第２のコンタクトホールを形成する際
のエッチングのためのマスクとして、上記配線保護膜を
利用できる。このため、上記第２のコンタクトホールを
形成するために、独立してマスクとして用いるレジスト
パターンを形成する工程が不要となり、半導体装置の製
造工程数を削減することができる。
は、上記配線保護膜が上記キャパシタ下部電極もしくは
上記導電体膜と接触しているので、半導体装置の製造工
程において、上記第２のコンタクトホールを形成する際
のエッチングのためのマスクとして、上記配線保護膜を
利用できる。このため、上記第２のコンタクトホールを
形成するために、独立してマスクとして用いるレジスト
パターンを形成する工程が不要となり、半導体装置の製
造工程数を削減することができる。
【００２９】請求項１２に記載の半導体装置は、請求項
１〜１１のいずれか１項に記載の構成において、第４の
層間絶縁膜と、周辺回路素子保護膜とを備える。上記キ
ャパシタ上部電極は上記周辺回路領域にまで延在するよ
うに形成されている。上記第４の層間絶縁膜は上記キャ
パシタ上部電極上に形成され、そのキャパシタ上部電極
の表面を露出させる第３のコンタクトホールを有する。
上記周辺回路素子保護膜は、上記第３のコンタクトホー
ル下に位置する領域において、上記絶縁膜下に形成され
ている。
１〜１１のいずれか１項に記載の構成において、第４の
層間絶縁膜と、周辺回路素子保護膜とを備える。上記キ
ャパシタ上部電極は上記周辺回路領域にまで延在するよ
うに形成されている。上記第４の層間絶縁膜は上記キャ
パシタ上部電極上に形成され、そのキャパシタ上部電極
の表面を露出させる第３のコンタクトホールを有する。
上記周辺回路素子保護膜は、上記第３のコンタクトホー
ル下に位置する領域において、上記絶縁膜下に形成され
ている。
【００３０】このように、請求項１２に記載の発明で
は、上記周辺回路素子保護膜が上記第３のコンタクトホ
ール下に位置する領域において、上記絶縁膜下に形成さ
れているので、上記第３のコンタクトホールをエッチン
グにより形成する際に、上記第３のコンタクトホールが
上記キャパシタ上部電極を突き抜けて上記絶縁膜にまで
到達した場合でも、上記周辺回路素子保護膜においてエ
ッチングの進行を阻止することができる。このため、上
記周辺回路領域における電界効果型トランジスタや配線
などの周辺回路素子が上記第３のコンタクトホールを形
成するためのエッチングによって損傷を受けることを防
止できる。これにより、上記周辺回路領域の素子配線の
損傷に起因して、半導体装置が動作不良を起こすことを
防止できる。この結果、信頼性の高い半導体装置を得る
ことができる。
は、上記周辺回路素子保護膜が上記第３のコンタクトホ
ール下に位置する領域において、上記絶縁膜下に形成さ
れているので、上記第３のコンタクトホールをエッチン
グにより形成する際に、上記第３のコンタクトホールが
上記キャパシタ上部電極を突き抜けて上記絶縁膜にまで
到達した場合でも、上記周辺回路素子保護膜においてエ
ッチングの進行を阻止することができる。このため、上
記周辺回路領域における電界効果型トランジスタや配線
などの周辺回路素子が上記第３のコンタクトホールを形
成するためのエッチングによって損傷を受けることを防
止できる。これにより、上記周辺回路領域の素子配線の
損傷に起因して、半導体装置が動作不良を起こすことを
防止できる。この結果、信頼性の高い半導体装置を得る
ことができる。
【００３１】請求項１３による半導体装置は、請求項１
〜１１のいずれか１項に記載の構成において、周辺回路
絶縁膜と、第４の層間絶縁膜とを備える。上記周辺回路
絶縁膜は、周辺回路領域において周辺回路領域開口部を
有する。上記キャパシタ上部電極は、上記周辺回路領域
開口部の内部にまで延在するように形成されている。上
記第４の層間絶縁膜は、上記周辺回路領域開口部上に形
成され上記キャパシタ上部電極の表面を露出させる第４
のコンタクトホールを有する。
〜１１のいずれか１項に記載の構成において、周辺回路
絶縁膜と、第４の層間絶縁膜とを備える。上記周辺回路
絶縁膜は、周辺回路領域において周辺回路領域開口部を
有する。上記キャパシタ上部電極は、上記周辺回路領域
開口部の内部にまで延在するように形成されている。上
記第４の層間絶縁膜は、上記周辺回路領域開口部上に形
成され上記キャパシタ上部電極の表面を露出させる第４
のコンタクトホールを有する。
【００３２】このように請求項１３に記載の発明では、
上記周辺回路領域開口部の内部にまで延在するように上
記キャパシタ上部電極を形成し、上記周辺回路領域開口
部の上に上記第４のコンタクトホールを形成するので、
上記周辺回路領域開口部の内部において、上記第４のコ
ンタクトホールを上記キャパシタ上部電極に到達するよ
うに形成することができる。このため、上記周辺回路領
域開口部の深さと上記キャパシタ上部電極の膜厚とを調
整することにより、上記周辺回路領域における他のコン
タクトホールの到達深さとの差を小さくするように、上
記第４のコンタクトホールの到達深さを変更することが
できる。これにより、上記第４のコンタクトホールと周
辺回路領域における上記他のコンタクトホールとの到達
深さが異なることに起因して、第４のコンタクトホール
が上記キャパシタ上部電極を突き抜けて、電界効果型ト
ランジスタや配線などの周辺回路素子が損傷を受けるこ
とを防止できる。これにより、上記周辺回路素子の損傷
に起因して、半導体装置が誤動作などの動作不良を起こ
すことを防止できる。この結果、信頼性の高い半導体装
置を得ることができる。
上記周辺回路領域開口部の内部にまで延在するように上
記キャパシタ上部電極を形成し、上記周辺回路領域開口
部の上に上記第４のコンタクトホールを形成するので、
上記周辺回路領域開口部の内部において、上記第４のコ
ンタクトホールを上記キャパシタ上部電極に到達するよ
うに形成することができる。このため、上記周辺回路領
域開口部の深さと上記キャパシタ上部電極の膜厚とを調
整することにより、上記周辺回路領域における他のコン
タクトホールの到達深さとの差を小さくするように、上
記第４のコンタクトホールの到達深さを変更することが
できる。これにより、上記第４のコンタクトホールと周
辺回路領域における上記他のコンタクトホールとの到達
深さが異なることに起因して、第４のコンタクトホール
が上記キャパシタ上部電極を突き抜けて、電界効果型ト
ランジスタや配線などの周辺回路素子が損傷を受けるこ
とを防止できる。これにより、上記周辺回路素子の損傷
に起因して、半導体装置が誤動作などの動作不良を起こ
すことを防止できる。この結果、信頼性の高い半導体装
置を得ることができる。
【００３３】請求項１４による半導体装置は、請求項１
〜１１のいずれか１項に記載の構成において、第４の層
間絶縁膜と、周辺回路素子とを備える。上記キャパシタ
上部電極は、上記周辺回路領域にまで延在するように形
成されている。上記第４の層間絶縁膜は、上記キャパシ
タ上部電極上に形成され、そのキャパシタ上部電極の表
面を露出させる第５のコンタクトホールを有する。上記
周辺回路素子は、上記周辺回路領域において、上記絶縁
膜下に形成されている。上記第５のコンタクトホール
は、上記周辺回路素子と平面的に重ならない領域に形成
されている。このように、請求項１４に記載の発明で
は、上記第５のコンタクトホールを上記周辺回路素子と
平面的に重ならない領域に形成しているので、上記第５
のコンタクトホールを形成するためのエッチングを行な
う際、上記キャパシタ上部電極を突き抜けて上記エッチ
ングが進んでも、上記周辺回路素子が上記エッチングに
よって損傷を受けることを防止できる。これにより、上
記周辺回路素子の損傷に起因して、半導体装置が誤動作
などの動作不良を起こすことを防止できる。この結果、
信頼性の高い半導体装置を得ることができる。
〜１１のいずれか１項に記載の構成において、第４の層
間絶縁膜と、周辺回路素子とを備える。上記キャパシタ
上部電極は、上記周辺回路領域にまで延在するように形
成されている。上記第４の層間絶縁膜は、上記キャパシ
タ上部電極上に形成され、そのキャパシタ上部電極の表
面を露出させる第５のコンタクトホールを有する。上記
周辺回路素子は、上記周辺回路領域において、上記絶縁
膜下に形成されている。上記第５のコンタクトホール
は、上記周辺回路素子と平面的に重ならない領域に形成
されている。このように、請求項１４に記載の発明で
は、上記第５のコンタクトホールを上記周辺回路素子と
平面的に重ならない領域に形成しているので、上記第５
のコンタクトホールを形成するためのエッチングを行な
う際、上記キャパシタ上部電極を突き抜けて上記エッチ
ングが進んでも、上記周辺回路素子が上記エッチングに
よって損傷を受けることを防止できる。これにより、上
記周辺回路素子の損傷に起因して、半導体装置が誤動作
などの動作不良を起こすことを防止できる。この結果、
信頼性の高い半導体装置を得ることができる。
【００３４】請求項１５に記載の半導体装置の製造方法
は、メモリセル領域と周辺回路領域とを含む半導体装置
の製造方法であって、以下の工程を備える。半導体基板
の主表面上に、上記メモリセル領域から上記周辺回路領
域まで延在するように、上部表面を有する絶縁膜を形成
する。上記メモリセル領域内で、上記絶縁膜の一部をエ
ッチングにより除去することにより、開口部を形成す
る。上記半導体基板の主表面上において、上記開口部の
内部にキャパシタ下部電極を形成する。上記キャパシタ
下部電極上に誘電体膜を介在して、上記絶縁膜の上部表
面上にまで延在するようにキャパシタ上部電極を形成す
る。上記キャパシタ下部電極を形成する工程は、上記キ
ャパシタ上部電極と対向して上方に延び、頂面と底面と
を有するキャパシタ下部電極部分を形成する工程を含
む。上記絶縁膜を形成する工程は、上記絶縁膜の上部表
面の位置を上記キャパシタ下部電極部分の頂面と底面と
の間に位置させる工程を含む。
は、メモリセル領域と周辺回路領域とを含む半導体装置
の製造方法であって、以下の工程を備える。半導体基板
の主表面上に、上記メモリセル領域から上記周辺回路領
域まで延在するように、上部表面を有する絶縁膜を形成
する。上記メモリセル領域内で、上記絶縁膜の一部をエ
ッチングにより除去することにより、開口部を形成す
る。上記半導体基板の主表面上において、上記開口部の
内部にキャパシタ下部電極を形成する。上記キャパシタ
下部電極上に誘電体膜を介在して、上記絶縁膜の上部表
面上にまで延在するようにキャパシタ上部電極を形成す
る。上記キャパシタ下部電極を形成する工程は、上記キ
ャパシタ上部電極と対向して上方に延び、頂面と底面と
を有するキャパシタ下部電極部分を形成する工程を含
む。上記絶縁膜を形成する工程は、上記絶縁膜の上部表
面の位置を上記キャパシタ下部電極部分の頂面と底面と
の間に位置させる工程を含む。
【００３５】このように、請求項１５に記載の発明で
は、上記絶縁膜を形成する工程が、上記絶縁膜の上部表
面の位置を上記キャパシタ下部電極部分の頂面と底面と
の間に位置させる工程を含むので、上記キャパシタ下部
電極を上記絶縁膜に部分的に埋込まれた状態にすること
ができる。このため、従来と比べて、上記メモリセル領
域から上記周辺回路領域まで延在する上記絶縁膜の上部
表面と、上記メモリセル領域における上記キャパシタ下
部電極部分の頂面との段差を小さくすることができる。
このため、上記キャパシタ下部電極部分上と上記絶縁膜
上とに層間絶縁膜を形成した場合でも、上記メモリセル
領域と上記周辺回路領域との間において、上記層間絶縁
膜の上部表面における段差を小さくすることが可能とな
る。その結果、上記層間絶縁膜上に配線層を写真製版加
工により形成する場合にも、上記層間絶縁膜の上部表面
の段差に起因して上記配線層のパターンが不鮮明になる
ことを防止できる。このため、上記配線層のパターンが
不鮮明であるため、上記配線層の断線や短絡といった問
題が発生することを防止できる。この結果、高集積化を
図ると同時にキャパシタの容量を確保するとともに、高
い信頼性を有する半導体装置を得ることができる。
は、上記絶縁膜を形成する工程が、上記絶縁膜の上部表
面の位置を上記キャパシタ下部電極部分の頂面と底面と
の間に位置させる工程を含むので、上記キャパシタ下部
電極を上記絶縁膜に部分的に埋込まれた状態にすること
ができる。このため、従来と比べて、上記メモリセル領
域から上記周辺回路領域まで延在する上記絶縁膜の上部
表面と、上記メモリセル領域における上記キャパシタ下
部電極部分の頂面との段差を小さくすることができる。
このため、上記キャパシタ下部電極部分上と上記絶縁膜
上とに層間絶縁膜を形成した場合でも、上記メモリセル
領域と上記周辺回路領域との間において、上記層間絶縁
膜の上部表面における段差を小さくすることが可能とな
る。その結果、上記層間絶縁膜上に配線層を写真製版加
工により形成する場合にも、上記層間絶縁膜の上部表面
の段差に起因して上記配線層のパターンが不鮮明になる
ことを防止できる。このため、上記配線層のパターンが
不鮮明であるため、上記配線層の断線や短絡といった問
題が発生することを防止できる。この結果、高集積化を
図ると同時にキャパシタの容量を確保するとともに、高
い信頼性を有する半導体装置を得ることができる。
【００３６】また、請求項１５に記載の発明では、上記
キャパシタ下部電極を上記絶縁膜に部分的に埋込まれた
状態にすることができるので、上記キャパシタ下部電極
部分の頂面と上記絶縁膜の上部表面との間に位置する上
記キャパシタ下部電極部分の外部側面上に、上記誘電体
膜を介在して上記キャパシタ上部電極を形成することが
できる。これにより、上記キャパシタ下部電極部分の外
部側面をキャパシタとして利用できることにより、キャ
パシタの容量を増加させることができる。
キャパシタ下部電極を上記絶縁膜に部分的に埋込まれた
状態にすることができるので、上記キャパシタ下部電極
部分の頂面と上記絶縁膜の上部表面との間に位置する上
記キャパシタ下部電極部分の外部側面上に、上記誘電体
膜を介在して上記キャパシタ上部電極を形成することが
できる。これにより、上記キャパシタ下部電極部分の外
部側面をキャパシタとして利用できることにより、キャ
パシタの容量を増加させることができる。
【００３７】また、上記絶縁膜上の上部表面の位置を変
化させることにより、キャパシタとして利用される上記
キャパシタ下部電極部分の外部側面の面積を変化させる
ことができる。これにより、キャパシタの容量を上記キ
ャパシタ下部電極の形状を変えることなく制御すること
が可能となる。
化させることにより、キャパシタとして利用される上記
キャパシタ下部電極部分の外部側面の面積を変化させる
ことができる。これにより、キャパシタの容量を上記キ
ャパシタ下部電極の形状を変えることなく制御すること
が可能となる。
【００３８】請求項１６に記載の半導体装置の製造方法
は、メモリセル領域と周辺回路領域とを含む半導体装置
の製造方法であって、以下の工程を備える。半導体基板
の主表面上に、上記メモリセル領域から上記周辺回路領
域まで延在するように、上部表面を有する絶縁膜を形成
する。上記メモリセル領域内において、上記絶縁膜の一
部をエッチングにより除去することにより、隣接した第
１および第２の開口部を含む開口部を形成する。上記開
口部の幅をエッチングにより広げることにより、上記第
１および第２の開口部の間に形成されている上記絶縁膜
の一部の幅を、写真製版加工により形成可能な最小加工
寸法より小さくする。上記半導体基板の主表面上に上記
絶縁膜の上部表面とほぼ同一の高さまで延びるように、
上記開口部の内部にキャパシタ下部電極を形成する。上
記キャパシタ下部電極上に誘電体膜を介在して、上記絶
縁膜の上部表面上にまで延在するようにキャパシタ上部
電極を形成する。上記キャパシタ下部電極を形成する工
程は、上記第１および第２の開口部の内部に、それぞれ
第１および第２のキャパシタ下部電極を形成する工程を
含む。また、上記キャパシタ下部電極を形成する工程
は、それぞれ上記キャパシタ上部電極と対向して上方に
延び、頂面と底面とを有するキャパシタ下部電極部分を
形成する工程を含む。
は、メモリセル領域と周辺回路領域とを含む半導体装置
の製造方法であって、以下の工程を備える。半導体基板
の主表面上に、上記メモリセル領域から上記周辺回路領
域まで延在するように、上部表面を有する絶縁膜を形成
する。上記メモリセル領域内において、上記絶縁膜の一
部をエッチングにより除去することにより、隣接した第
１および第２の開口部を含む開口部を形成する。上記開
口部の幅をエッチングにより広げることにより、上記第
１および第２の開口部の間に形成されている上記絶縁膜
の一部の幅を、写真製版加工により形成可能な最小加工
寸法より小さくする。上記半導体基板の主表面上に上記
絶縁膜の上部表面とほぼ同一の高さまで延びるように、
上記開口部の内部にキャパシタ下部電極を形成する。上
記キャパシタ下部電極上に誘電体膜を介在して、上記絶
縁膜の上部表面上にまで延在するようにキャパシタ上部
電極を形成する。上記キャパシタ下部電極を形成する工
程は、上記第１および第２の開口部の内部に、それぞれ
第１および第２のキャパシタ下部電極を形成する工程を
含む。また、上記キャパシタ下部電極を形成する工程
は、それぞれ上記キャパシタ上部電極と対向して上方に
延び、頂面と底面とを有するキャパシタ下部電極部分を
形成する工程を含む。
【００３９】このように、請求項１６に記載の発明で
は、上記半導体基板の主表面上に上記絶縁膜の上部表面
とほぼ同一の高さまで延びるように、上記開口部の内部
にキャパシタ下部電極を形成するので、上記絶縁膜に上
記キャパシタ下部電極の全体が埋込まれた状態にするこ
とができる。このため、上記メモリセル領域と上記周辺
回路領域と形成されている上記絶縁膜の上部表面におい
て、上記キャパシタ下部電極に起因する段差の発生を防
止できる。このため、上記キャパシタ下部電極上と上記
絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモ
リセル領域と上記周辺回路領域との間において、上記層
間絶縁膜の上部表面における段差の発生を防止できる。
その結果、上記層間絶縁膜上に配線層を写真製版加工に
より形成する場合も、上記層間絶縁膜上の上部表面の上
記段差に起因して上記配線層のパターンが不鮮明になる
ことを防止できる。このため、上記配線層のパターンが
不鮮明なために、上記配線層の断線や短絡といった問題
が発生することを防止できる。この結果、高集積化を図
ると同時にキャパシタの容量を確保するとともに、高い
信頼性を有する半導体装置を得ることができる。
は、上記半導体基板の主表面上に上記絶縁膜の上部表面
とほぼ同一の高さまで延びるように、上記開口部の内部
にキャパシタ下部電極を形成するので、上記絶縁膜に上
記キャパシタ下部電極の全体が埋込まれた状態にするこ
とができる。このため、上記メモリセル領域と上記周辺
回路領域と形成されている上記絶縁膜の上部表面におい
て、上記キャパシタ下部電極に起因する段差の発生を防
止できる。このため、上記キャパシタ下部電極上と上記
絶縁膜上とに層間絶縁膜を形成した場合でも、上記メモ
リセル領域と上記周辺回路領域との間において、上記層
間絶縁膜の上部表面における段差の発生を防止できる。
その結果、上記層間絶縁膜上に配線層を写真製版加工に
より形成する場合も、上記層間絶縁膜上の上部表面の上
記段差に起因して上記配線層のパターンが不鮮明になる
ことを防止できる。このため、上記配線層のパターンが
不鮮明なために、上記配線層の断線や短絡といった問題
が発生することを防止できる。この結果、高集積化を図
ると同時にキャパシタの容量を確保するとともに、高い
信頼性を有する半導体装置を得ることができる。
【００４０】また、上記第１および第２のキャパシタ下
部電極の間に存在する上記絶縁膜の一部の幅が、写真製
版加工により形成可能な最小加工寸法より小さいので、
従来より上記第１および第２のキャパシタ下部電極の間
の間隔を小さくすることができる。この結果、半導体装
置をより高集積化することが可能となる。
部電極の間に存在する上記絶縁膜の一部の幅が、写真製
版加工により形成可能な最小加工寸法より小さいので、
従来より上記第１および第２のキャパシタ下部電極の間
の間隔を小さくすることができる。この結果、半導体装
置をより高集積化することが可能となる。
【００４１】請求項１７による半導体装置の製造方法
は、請求項１６に記載の構成において、上記開口部の幅
をエッチングにより広げる工程は、上記開口部の側面を
湾曲面を有するように形成する工程を含む。このため、
請求項１７に記載の発明では、上記開口部の内部に上記
キャパシタ下部電極を形成する工程において、上記キャ
パシタ下部電極の側面も湾曲面を有するように形成する
ことができる。これにより、従来のキャパシタ下部電極
の平面状の側面よりも、上記キャパシタ下部電極の側面
の表面積を大きくすることができる。その結果、一定の
キャパシタ容量を確保しながら、よりキャパシタの占有
面積を小さくすることができる。この結果、半導体装置
をより微細化することができる。
は、請求項１６に記載の構成において、上記開口部の幅
をエッチングにより広げる工程は、上記開口部の側面を
湾曲面を有するように形成する工程を含む。このため、
請求項１７に記載の発明では、上記開口部の内部に上記
キャパシタ下部電極を形成する工程において、上記キャ
パシタ下部電極の側面も湾曲面を有するように形成する
ことができる。これにより、従来のキャパシタ下部電極
の平面状の側面よりも、上記キャパシタ下部電極の側面
の表面積を大きくすることができる。その結果、一定の
キャパシタ容量を確保しながら、よりキャパシタの占有
面積を小さくすることができる。この結果、半導体装置
をより微細化することができる。
【００４２】請求項１８に記載の半導体装置の製造方法
は、請求項１６または１７に記載の構成において、上記
絶縁膜を形成する工程が、下部絶縁膜を形成する工程
と、上記下部絶縁膜とはエッチングレートの異なる上部
絶縁膜を、上記下部絶縁膜上に形成する工程とを含む。
このため、請求項１８に記載の発明では、上記絶縁膜の
一部の幅を写真製版加工により形成可能な最小加工寸法
より小さくする工程において、上記下部絶縁膜が選択的
にエッチングされる条件を用いることで、上記絶縁膜の
一部である上記下部絶縁膜の側面の一部のみを、エッチ
ングにより除去することができる。これにより、上記絶
縁膜の一部の幅を小さくすることができると同時に、上
記上部絶縁膜はほとんどエッチングされずに残存させる
ことができる。これにより、上記絶縁膜の一部の幅を小
さくする工程において、上記上部絶縁膜の上部表面がエ
ッチングにより除去されることにより、その後に形成さ
れる上記キャパシタ下部電極の側面の高さが小さくなる
ことを防止できる。この結果、キャパシタ下部電極の表
面積が小さくなることを防止でき、キャパシタの容量が
低減することを防止できる。
は、請求項１６または１７に記載の構成において、上記
絶縁膜を形成する工程が、下部絶縁膜を形成する工程
と、上記下部絶縁膜とはエッチングレートの異なる上部
絶縁膜を、上記下部絶縁膜上に形成する工程とを含む。
このため、請求項１８に記載の発明では、上記絶縁膜の
一部の幅を写真製版加工により形成可能な最小加工寸法
より小さくする工程において、上記下部絶縁膜が選択的
にエッチングされる条件を用いることで、上記絶縁膜の
一部である上記下部絶縁膜の側面の一部のみを、エッチ
ングにより除去することができる。これにより、上記絶
縁膜の一部の幅を小さくすることができると同時に、上
記上部絶縁膜はほとんどエッチングされずに残存させる
ことができる。これにより、上記絶縁膜の一部の幅を小
さくする工程において、上記上部絶縁膜の上部表面がエ
ッチングにより除去されることにより、その後に形成さ
れる上記キャパシタ下部電極の側面の高さが小さくなる
ことを防止できる。この結果、キャパシタ下部電極の表
面積が小さくなることを防止でき、キャパシタの容量が
低減することを防止できる。
【００４３】請求項１９に記載の半導体装置の製造方法
は、請求項１５に記載の構成において、上記絶縁膜を形
成する工程が、下部絶縁膜を形成する工程と、上記下部
絶縁膜とはエッチングレートの異なる上部絶縁膜を上記
下部絶縁膜上に形成する工程とを含む。上記絶縁膜の上
部表面を上記キャパシタ下部電極部分の頂面と底面との
間に位置させる工程は、上記上部絶縁膜を除去する工程
を含む。このため、請求項１９に記載の発明では、上記
上部絶縁膜の膜厚を変更することにより、上記絶縁膜の
上部表面の位置を任意に変更することができる。このた
め、キャパシタとして利用される上記キャパシタ下部電
極部分の外部側面の面積を変化させることができる。そ
の結果、キャパシタの容量を上記キャパシタ下部電極の
形状を変えることなく変更することが可能となる。
は、請求項１５に記載の構成において、上記絶縁膜を形
成する工程が、下部絶縁膜を形成する工程と、上記下部
絶縁膜とはエッチングレートの異なる上部絶縁膜を上記
下部絶縁膜上に形成する工程とを含む。上記絶縁膜の上
部表面を上記キャパシタ下部電極部分の頂面と底面との
間に位置させる工程は、上記上部絶縁膜を除去する工程
を含む。このため、請求項１９に記載の発明では、上記
上部絶縁膜の膜厚を変更することにより、上記絶縁膜の
上部表面の位置を任意に変更することができる。このた
め、キャパシタとして利用される上記キャパシタ下部電
極部分の外部側面の面積を変化させることができる。そ
の結果、キャパシタの容量を上記キャパシタ下部電極の
形状を変えることなく変更することが可能となる。
【００４４】請求項２０に記載の半導体装置の製造方法
は、請求項１５に記載の構成において、上記絶縁膜の上
部表面を上記キャパシタ下部電極部分の頂面と底面との
間に位置させる工程は、上記絶縁膜の一部をエッチング
により除去する工程を含む。このため、請求項２０に記
載の発明では、上記絶縁膜の一部をエッチングにより除
去する工程において、このエッチングにより除去する上
記絶縁膜の一部の膜厚を変更することにより、上記絶縁
膜の上部表面の位置を任意に変更することができる。こ
れにより、キャパシタとして利用される上記キャパシタ
下部電極部分の外部側面の面積を変化させることができ
る。この結果、キャパシタの容量を、上記キャパシタ下
部電極の形状を変えることなく変更することが可能とな
る。
は、請求項１５に記載の構成において、上記絶縁膜の上
部表面を上記キャパシタ下部電極部分の頂面と底面との
間に位置させる工程は、上記絶縁膜の一部をエッチング
により除去する工程を含む。このため、請求項２０に記
載の発明では、上記絶縁膜の一部をエッチングにより除
去する工程において、このエッチングにより除去する上
記絶縁膜の一部の膜厚を変更することにより、上記絶縁
膜の上部表面の位置を任意に変更することができる。こ
れにより、キャパシタとして利用される上記キャパシタ
下部電極部分の外部側面の面積を変化させることができ
る。この結果、キャパシタの容量を、上記キャパシタ下
部電極の形状を変えることなく変更することが可能とな
る。
【００４５】請求項２１に記載の半導体装置の製造方法
は、請求項１５、１９および２０のいずれか１項に記載
の構成において、上記開口部を形成する工程が、上記絶
縁膜の一部をエッチングにより除去することにより、互
いに隣接する第１の開口部と第２の開口部とを形成する
工程を含む。上記キャパシタ下部電極を形成する工程
は、上記第１および第２の開口部の内部にそれぞれ、第
１および第２のキャパシタ下部電極を形成する工程を含
む。そして、上記第１および第２の開口部の幅を、エッ
チングにより広げることにより、上記第１および第２の
開口部の間に形成されている上記絶縁膜の一部の幅を、
写真製版加工により形成可能な最小加工寸法より小さく
する工程を備える。このように、請求項２１に記載の発
明では、上記第１および第２の開口部の間に形成されて
いる上記絶縁膜の一部の幅を写真製版加工により形成可
能な最小加工寸法より小さくするので、従来よりも、上
記第１および第２のキャパシタ下部電極の間の間隔を小
さくすることができる。この結果、半導体装置をより高
集積化することが可能となる。
は、請求項１５、１９および２０のいずれか１項に記載
の構成において、上記開口部を形成する工程が、上記絶
縁膜の一部をエッチングにより除去することにより、互
いに隣接する第１の開口部と第２の開口部とを形成する
工程を含む。上記キャパシタ下部電極を形成する工程
は、上記第１および第２の開口部の内部にそれぞれ、第
１および第２のキャパシタ下部電極を形成する工程を含
む。そして、上記第１および第２の開口部の幅を、エッ
チングにより広げることにより、上記第１および第２の
開口部の間に形成されている上記絶縁膜の一部の幅を、
写真製版加工により形成可能な最小加工寸法より小さく
する工程を備える。このように、請求項２１に記載の発
明では、上記第１および第２の開口部の間に形成されて
いる上記絶縁膜の一部の幅を写真製版加工により形成可
能な最小加工寸法より小さくするので、従来よりも、上
記第１および第２のキャパシタ下部電極の間の間隔を小
さくすることができる。この結果、半導体装置をより高
集積化することが可能となる。
【００４６】請求項２２に記載の半導体装置の製造方法
は、請求項１５、１９〜２１のいずれか１項に記載の構
成において、上記絶縁膜の上部表面より上に位置する上
記キャパシタ下部電極の側面に、サイドウォール電極部
を形成する工程を備える。このように、請求項２２に記
載の発明では、上記サイドウォール電極部を形成するこ
とにより、従来よりも上記キャパシタ下部電極の側面の
表面積を大きくすることができる。これにより、キャパ
シタ容量を大きくすることが可能となる。このため、一
定のキャパシタ容量を確保しながら、従来より、上記キ
ャパシタ下部電極の占有面積を小さくすることができ
る。この結果、半導体装置をより微細化することができ
る。
は、請求項１５、１９〜２１のいずれか１項に記載の構
成において、上記絶縁膜の上部表面より上に位置する上
記キャパシタ下部電極の側面に、サイドウォール電極部
を形成する工程を備える。このように、請求項２２に記
載の発明では、上記サイドウォール電極部を形成するこ
とにより、従来よりも上記キャパシタ下部電極の側面の
表面積を大きくすることができる。これにより、キャパ
シタ容量を大きくすることが可能となる。このため、一
定のキャパシタ容量を確保しながら、従来より、上記キ
ャパシタ下部電極の占有面積を小さくすることができ
る。この結果、半導体装置をより微細化することができ
る。
【００４７】請求項２３に記載の半導体装置の製造方法
は、請求項１５〜２２のいずれか１項に記載の構成にお
いて、さらに以下の工程を備える。上記開口部の側面も
しくは底面の一部に空隙形成用絶縁膜を形成する。上記
キャパシタ下部電極を形成した後、上記空隙形成用絶縁
膜の少なくとも一部をエッチングにより除去することに
より、上記キャパシタ下部電極部分の側面もしくは底面
の一部のみと上記絶縁膜との間に空隙を形成する。この
ように、請求項２３に記載の発明では、上記キャパシタ
下部電極部分の側面もしくは底面の一部のみと前記絶縁
膜との間に空隙を形成するので、この空隙において上記
キャパシタ下部電極部分上に上記誘電体膜と上記キャパ
シタ上部電極とを形成することにより、上記キャパシタ
下部電極部分の側面もしくは底面の一部をキャパシタと
して利用できる。このため、上記キャパシタ下部電極の
形状を変えずに、キャパシタの容量を増大させることが
できる。
は、請求項１５〜２２のいずれか１項に記載の構成にお
いて、さらに以下の工程を備える。上記開口部の側面も
しくは底面の一部に空隙形成用絶縁膜を形成する。上記
キャパシタ下部電極を形成した後、上記空隙形成用絶縁
膜の少なくとも一部をエッチングにより除去することに
より、上記キャパシタ下部電極部分の側面もしくは底面
の一部のみと上記絶縁膜との間に空隙を形成する。この
ように、請求項２３に記載の発明では、上記キャパシタ
下部電極部分の側面もしくは底面の一部のみと前記絶縁
膜との間に空隙を形成するので、この空隙において上記
キャパシタ下部電極部分上に上記誘電体膜と上記キャパ
シタ上部電極とを形成することにより、上記キャパシタ
下部電極部分の側面もしくは底面の一部をキャパシタと
して利用できる。このため、上記キャパシタ下部電極の
形状を変えずに、キャパシタの容量を増大させることが
できる。
【００４８】また、上記キャパシタ下部電極部分の側面
もしくは底面の一部のみと上記絶縁膜との間に空隙を形
成するので、上記キャパシタ下部電極部分の底面の他の
一部を他の絶縁膜などの層と接触した状態に保つことが
できる。このため、上記空隙が形成された状態で、半導
体装置が形成されている半導体基板を洗浄するような工
程においても、上記キャパシタ下部電極部分の底面の他
の一部と接触している上記絶縁膜などが、補強部材とし
て作用する。これにより、上記洗浄工程における物理的
な振動などにより、上記キャパシタ下部電極の一部が折
損するといった問題の発生を防止することができる。こ
の結果、キャパシタ下部電極の部分的な折損などの不良
に起因する半導体装置の誤動作を防止でき、高い信頼性
を有する半導体装置を得ることができる。
もしくは底面の一部のみと上記絶縁膜との間に空隙を形
成するので、上記キャパシタ下部電極部分の底面の他の
一部を他の絶縁膜などの層と接触した状態に保つことが
できる。このため、上記空隙が形成された状態で、半導
体装置が形成されている半導体基板を洗浄するような工
程においても、上記キャパシタ下部電極部分の底面の他
の一部と接触している上記絶縁膜などが、補強部材とし
て作用する。これにより、上記洗浄工程における物理的
な振動などにより、上記キャパシタ下部電極の一部が折
損するといった問題の発生を防止することができる。こ
の結果、キャパシタ下部電極の部分的な折損などの不良
に起因する半導体装置の誤動作を防止でき、高い信頼性
を有する半導体装置を得ることができる。
【００４９】請求項２４に記載の半導体装置の製造方法
は、請求項１５〜２３のいずれか１項に記載に構成にお
いて、上記キャパシタ下部電極表面または上記サイドウ
ォール表面の少なくとも一部に粒状結晶を形成する工程
を備える。このため、請求項２４に記載の発明では、キ
ャパシタ下部電極の占有面積を大きくすることなく、キ
ャパシタ下部電極の表面積を大きくすることが可能とす
る。これにより、一定のキャパシタ容量を確保しなが
ら、従来より上記キャパシタ下部電極の占有面積を小さ
くすることができる。この結果、半導体装置をより微細
化することができる。
は、請求項１５〜２３のいずれか１項に記載に構成にお
いて、上記キャパシタ下部電極表面または上記サイドウ
ォール表面の少なくとも一部に粒状結晶を形成する工程
を備える。このため、請求項２４に記載の発明では、キ
ャパシタ下部電極の占有面積を大きくすることなく、キ
ャパシタ下部電極の表面積を大きくすることが可能とす
る。これにより、一定のキャパシタ容量を確保しなが
ら、従来より上記キャパシタ下部電極の占有面積を小さ
くすることができる。この結果、半導体装置をより微細
化することができる。
【００５０】請求項２５に記載の半導体装置の製造方法
は、請求項１５〜２４のいずれか１項の記載の構成にお
いて、以下の工程を備える。上記キャパシタ下部電極下
に位置する領域において、上記半導体基板の主表面上に
第１の配線層を形成する。上記第１の配線層上におい
て、上記第１の配線層と接触するように第１の層間絶縁
膜を形成する。上記キャパシタ下部電極を形成する工程
は、上記第１の層間絶縁膜に接触するように上記キャパ
シタ下部電極部分を形成する工程を含む。このように、
請求項２５に記載の発明では、上記第１の配線層と上記
キャパシタ下部電極部分とに接触するように上記第１の
層間絶縁膜を形成するので、上記第１の配線層と上記第
１の層間絶縁膜との間に上記第１の配線を保護するため
の保護絶縁膜を形成する場合よりも、上記メモリセル領
域における上記キャパシタ下部電極部分の頂面の高さを
低くすることができる。これにより、上記キャパシタ下
部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合
でも、上記メモリセル領域と上記周辺回路領域との間の
上記層間絶縁膜の上部表面における段差を小さくするこ
とができる。その結果、上記層間絶縁膜上に配線層を写
真製版加工により形成する場合にも、上記層間絶縁膜の
上部表面の段差に起因して上記配線層のパターンが不鮮
明になることを防止できる。このため、上記配線層のパ
ターンが不鮮明なために上記配線層の断線や短絡といっ
た問題が発生することを防止できる。この結果、高集積
化を図ると同時に、キャパシタの容量を確保するととも
に、高い信頼性を有する半導体装置を得ることができ
る。
は、請求項１５〜２４のいずれか１項の記載の構成にお
いて、以下の工程を備える。上記キャパシタ下部電極下
に位置する領域において、上記半導体基板の主表面上に
第１の配線層を形成する。上記第１の配線層上におい
て、上記第１の配線層と接触するように第１の層間絶縁
膜を形成する。上記キャパシタ下部電極を形成する工程
は、上記第１の層間絶縁膜に接触するように上記キャパ
シタ下部電極部分を形成する工程を含む。このように、
請求項２５に記載の発明では、上記第１の配線層と上記
キャパシタ下部電極部分とに接触するように上記第１の
層間絶縁膜を形成するので、上記第１の配線層と上記第
１の層間絶縁膜との間に上記第１の配線を保護するため
の保護絶縁膜を形成する場合よりも、上記メモリセル領
域における上記キャパシタ下部電極部分の頂面の高さを
低くすることができる。これにより、上記キャパシタ下
部電極上と上記絶縁膜上とに層間絶縁膜を形成した場合
でも、上記メモリセル領域と上記周辺回路領域との間の
上記層間絶縁膜の上部表面における段差を小さくするこ
とができる。その結果、上記層間絶縁膜上に配線層を写
真製版加工により形成する場合にも、上記層間絶縁膜の
上部表面の段差に起因して上記配線層のパターンが不鮮
明になることを防止できる。このため、上記配線層のパ
ターンが不鮮明なために上記配線層の断線や短絡といっ
た問題が発生することを防止できる。この結果、高集積
化を図ると同時に、キャパシタの容量を確保するととも
に、高い信頼性を有する半導体装置を得ることができ
る。
【００５１】請求項２６に記載の半導体装置の製造方法
は、請求項１５〜２５のいずれか１項に記載の構成にお
いて、以下の工程をさらに備える。上記キャパシタ下部
電極下に位置する領域において、上記半導体基板の主表
面に第１の導電領域を形成する。上記第１の導電領域上
に第２の層間絶縁膜を形成する。上記第２の層間絶縁膜
上に第２の配線層を形成する。上記第２の層間絶縁膜の
一部をエッチングにより除去することにより、第１のコ
ンタクトホールを形成する。上記第１のコンタクトホー
ルの内部に、上記第１の導電領域と上記第２の配線層と
を電気的に接続する接続導電体膜を形成する。上記第２
の配線層を形成する工程は、上記第２の配線層の幅を、
上記第１のコンタクトホールの幅よりも小さくする工程
を含む。
は、請求項１５〜２５のいずれか１項に記載の構成にお
いて、以下の工程をさらに備える。上記キャパシタ下部
電極下に位置する領域において、上記半導体基板の主表
面に第１の導電領域を形成する。上記第１の導電領域上
に第２の層間絶縁膜を形成する。上記第２の層間絶縁膜
上に第２の配線層を形成する。上記第２の層間絶縁膜の
一部をエッチングにより除去することにより、第１のコ
ンタクトホールを形成する。上記第１のコンタクトホー
ルの内部に、上記第１の導電領域と上記第２の配線層と
を電気的に接続する接続導電体膜を形成する。上記第２
の配線層を形成する工程は、上記第２の配線層の幅を、
上記第１のコンタクトホールの幅よりも小さくする工程
を含む。
【００５２】このように、請求項２６に記載の発明で
は、上記第２の配線層の幅が上記第１のコンタクトホー
ルの幅よりも小さくなっているので、従来のように、上
記第２の配線層の幅を、上記第１のコンタクトホールを
完全に覆うような大きさにする場合よりも、半導体装置
より微細化することができる。
は、上記第２の配線層の幅が上記第１のコンタクトホー
ルの幅よりも小さくなっているので、従来のように、上
記第２の配線層の幅を、上記第１のコンタクトホールを
完全に覆うような大きさにする場合よりも、半導体装置
より微細化することができる。
【００５３】請求項２７に記載の半導体装置の製造方法
は、請求項１５〜２６のいずれか１項に記載の構成にお
いて、以下のような工程をさらに備える。上記キャパシ
タ下部電極下に位置する領域において、上記半導体基板
の主表面に第２の導電領域を形成する。上記第２の導電
領域上に第３の層間絶縁膜を形成する。上記第３の層間
絶縁膜上に第３の配線層を形成する。上記第３の配線層
上に配線保護膜を形成する。上記第２の導電領域と上記
キャパシタ下部電極とを電気的に接続するために、少な
くとも上記第３の層間絶縁膜の一部をエッチングにより
除去することにより、第２のコンタクトホールを形成す
る。上記第２のコンタクトホールを形成する工程におけ
るエッチングに用いるマスクの一部として、上記配線保
護膜を用いる。
は、請求項１５〜２６のいずれか１項に記載の構成にお
いて、以下のような工程をさらに備える。上記キャパシ
タ下部電極下に位置する領域において、上記半導体基板
の主表面に第２の導電領域を形成する。上記第２の導電
領域上に第３の層間絶縁膜を形成する。上記第３の層間
絶縁膜上に第３の配線層を形成する。上記第３の配線層
上に配線保護膜を形成する。上記第２の導電領域と上記
キャパシタ下部電極とを電気的に接続するために、少な
くとも上記第３の層間絶縁膜の一部をエッチングにより
除去することにより、第２のコンタクトホールを形成す
る。上記第２のコンタクトホールを形成する工程におけ
るエッチングに用いるマスクの一部として、上記配線保
護膜を用いる。
【００５４】このように、請求項２７に記載の発明で
は、上記第２のコンタクトホールを形成する工程におけ
るエッチングにおいて、上記配線保護膜をマスクとして
利用するので、上記第２のコンタクトホールを形成する
ために、独立してマスクとして用いるレジストパターン
を形成する工程を省略できる。これにより、半導体装置
の製造工程数を削減することができる。
は、上記第２のコンタクトホールを形成する工程におけ
るエッチングにおいて、上記配線保護膜をマスクとして
利用するので、上記第２のコンタクトホールを形成する
ために、独立してマスクとして用いるレジストパターン
を形成する工程を省略できる。これにより、半導体装置
の製造工程数を削減することができる。
【００５５】請求項２８に記載の半導体装置の製造方法
は、請求項１５〜２７のいずれか１項に記載の構成にお
いて、以下の工程をさらに備える。上記周辺回路にまで
延在するように上記キャパシタ上部電極を形成する。上
記キャパシタ上部電極上に第４の層間絶縁膜を形成す
る。上記周辺回路領域において、少なくとも上記第４の
層間絶縁膜の一部をエッチングにより除去することによ
り、第３のコンタクトホールを形成する。上記第３のコ
ンタクトホール下に位置する領域において、上記絶縁膜
下に周辺回路素子保護膜を形成する。上記第３のコンタ
クトホールを形成する工程は、上記第３のコンタクトホ
ールの側面もしくは底面において、上記キャパシタ上部
電極の一部を露出させる工程を含む。
は、請求項１５〜２７のいずれか１項に記載の構成にお
いて、以下の工程をさらに備える。上記周辺回路にまで
延在するように上記キャパシタ上部電極を形成する。上
記キャパシタ上部電極上に第４の層間絶縁膜を形成す
る。上記周辺回路領域において、少なくとも上記第４の
層間絶縁膜の一部をエッチングにより除去することによ
り、第３のコンタクトホールを形成する。上記第３のコ
ンタクトホール下に位置する領域において、上記絶縁膜
下に周辺回路素子保護膜を形成する。上記第３のコンタ
クトホールを形成する工程は、上記第３のコンタクトホ
ールの側面もしくは底面において、上記キャパシタ上部
電極の一部を露出させる工程を含む。
【００５６】このように、請求項２８に記載の発明で
は、上記周辺回路素子保護膜を形成するので、上記第３
のコンタクトホールをエッチングにより形成する際に、
上記第３のコンタクトホールが上記キャパシタ上部電極
を突き抜け、上記絶縁膜にまで到達した場合でも、上記
周辺回路素子保護膜によりエッチングの進行を阻止する
ことができる。このため、上記周辺回路領域における電
界効果型トランジスタや配線などの周辺回路素子が上記
第３のコンタクトホールを形成するためのエッチングに
より損傷を受けることを防止できる。これにより、上記
周辺回路素子の損傷に起因して、半導体装置が動作不良
を起こすことを防止できる。この結果、信頼性の高い半
導体装置を得ることができる。
は、上記周辺回路素子保護膜を形成するので、上記第３
のコンタクトホールをエッチングにより形成する際に、
上記第３のコンタクトホールが上記キャパシタ上部電極
を突き抜け、上記絶縁膜にまで到達した場合でも、上記
周辺回路素子保護膜によりエッチングの進行を阻止する
ことができる。このため、上記周辺回路領域における電
界効果型トランジスタや配線などの周辺回路素子が上記
第３のコンタクトホールを形成するためのエッチングに
より損傷を受けることを防止できる。これにより、上記
周辺回路素子の損傷に起因して、半導体装置が動作不良
を起こすことを防止できる。この結果、信頼性の高い半
導体装置を得ることができる。
【００５７】請求項２９に記載の半導体装置の製造方法
は、請求項１５〜２７のいずれか１項に記載の構成にお
いて、以下の工程をさらに備える。上記周辺回路領域に
おいて、周辺回路絶縁膜を形成する。上記周辺回路絶縁
膜の一部をエッチングにより除去することにより、周辺
回路領域開口部を形成する。上記周辺回路領域開口部の
内部にまで延在するように、上記キャパシタ上部電極を
形成する。上記キャパシタ上部電極上に第４の層間絶縁
膜を形成する。上記周辺回路領域開口部上に位置する領
域における上記第４の層間絶縁膜の一部をエッチングに
より除去することにより、第４のコンタクトホールを形
成する。上記第４のコンタクトホールを形成する工程
は、上記第４のコンタクトホールの底部において、上記
キャパシタ上部電極の一部を露出させる工程を含む。
は、請求項１５〜２７のいずれか１項に記載の構成にお
いて、以下の工程をさらに備える。上記周辺回路領域に
おいて、周辺回路絶縁膜を形成する。上記周辺回路絶縁
膜の一部をエッチングにより除去することにより、周辺
回路領域開口部を形成する。上記周辺回路領域開口部の
内部にまで延在するように、上記キャパシタ上部電極を
形成する。上記キャパシタ上部電極上に第４の層間絶縁
膜を形成する。上記周辺回路領域開口部上に位置する領
域における上記第４の層間絶縁膜の一部をエッチングに
より除去することにより、第４のコンタクトホールを形
成する。上記第４のコンタクトホールを形成する工程
は、上記第４のコンタクトホールの底部において、上記
キャパシタ上部電極の一部を露出させる工程を含む。
【００５８】このように、請求項２９に記載の発明で
は、上記周辺回路領域開口部の内部にまで延在するよう
に上記キャパシタ上部電極を形成し、上記周辺回路領域
開口部上に上記第４のコンタクトホールを形成するの
で、上記周辺回路領域開口部の内部において、上記第４
のコンタクトホールを上記キャパシタ上部電極にまで到
達するように形成することができる。このため、上記周
辺回路領域開口部の深さと上記キャパシタ上部電極の厚
さとを調整することにより、上記周辺回路領域における
他のコンタクトホールの到達深さとの差を小さくするよ
うに、上記第４のコンタクトホールの到達深さを変更す
ることができる。これにより、上記第４のコンタクトホ
ールと上記周辺回路領域における他の上記コンタクトホ
ールとの到達深さが異なることに起因して、上記第４の
コンタクトホールが上記キャパシタ上部電極を突き抜
け、電界効果型トランジスタや配線などの周辺回路素子
が損傷を受けることを防止できる。これにより、上記周
辺回路素子の損傷に起因して半導体装置が動作不良を起
こすことを防止できる。この結果、信頼性の高い半導体
装置を得ることができる。
は、上記周辺回路領域開口部の内部にまで延在するよう
に上記キャパシタ上部電極を形成し、上記周辺回路領域
開口部上に上記第４のコンタクトホールを形成するの
で、上記周辺回路領域開口部の内部において、上記第４
のコンタクトホールを上記キャパシタ上部電極にまで到
達するように形成することができる。このため、上記周
辺回路領域開口部の深さと上記キャパシタ上部電極の厚
さとを調整することにより、上記周辺回路領域における
他のコンタクトホールの到達深さとの差を小さくするよ
うに、上記第４のコンタクトホールの到達深さを変更す
ることができる。これにより、上記第４のコンタクトホ
ールと上記周辺回路領域における他の上記コンタクトホ
ールとの到達深さが異なることに起因して、上記第４の
コンタクトホールが上記キャパシタ上部電極を突き抜
け、電界効果型トランジスタや配線などの周辺回路素子
が損傷を受けることを防止できる。これにより、上記周
辺回路素子の損傷に起因して半導体装置が動作不良を起
こすことを防止できる。この結果、信頼性の高い半導体
装置を得ることができる。
【００５９】請求項３０に記載の半導体装置の製造方法
は、請求項１５〜２７のいずれか１項に記載の構成にお
いて、以下のような工程をさらに備える。上記周辺回路
領域にまで延在するように上記キャパシタ上部電極を形
成する。上記キャパシタ上部電極上に第４の層間絶縁膜
を形成する。上記周辺回路領域において、少なくとも上
記第４の層間絶縁膜の一部をエッチングにより除去する
ことにより、第５のコンタクトホールを形成する。上記
周辺回路領域において、上記絶縁膜下に位置する領域に
周辺回路素子を形成する。上記第５のコンタクトホール
を形成する工程は、さらに以下の工程を含む。上記第５
のコンタクトホールの底部において、上記キャパシタ上
部電極の一部を露出させる。上記第５のコンタクトホー
ルを、上記周辺回路素子と平面的に重ならない領域に形
成する。
は、請求項１５〜２７のいずれか１項に記載の構成にお
いて、以下のような工程をさらに備える。上記周辺回路
領域にまで延在するように上記キャパシタ上部電極を形
成する。上記キャパシタ上部電極上に第４の層間絶縁膜
を形成する。上記周辺回路領域において、少なくとも上
記第４の層間絶縁膜の一部をエッチングにより除去する
ことにより、第５のコンタクトホールを形成する。上記
周辺回路領域において、上記絶縁膜下に位置する領域に
周辺回路素子を形成する。上記第５のコンタクトホール
を形成する工程は、さらに以下の工程を含む。上記第５
のコンタクトホールの底部において、上記キャパシタ上
部電極の一部を露出させる。上記第５のコンタクトホー
ルを、上記周辺回路素子と平面的に重ならない領域に形
成する。
【００６０】このように、請求項３０に記載の発明で
は、上記第５のコンタクトホールを、上記周辺回路素子
と平面的に重ならない領域に形成しているので、上記第
５のコンタクトホールを形成するためのエッチングを行
なう際、上記キャパシタ上部電極を突き抜けてエッチン
グが進行しても、上記周辺回路素子が損傷を受けること
を防止できる。これにより、上記周辺回路素子の損傷に
起因して、半導体装置が動作不良を起こすことを防止で
きる。この結果、信頼性の高い半導体装置を得ることが
できる。
は、上記第５のコンタクトホールを、上記周辺回路素子
と平面的に重ならない領域に形成しているので、上記第
５のコンタクトホールを形成するためのエッチングを行
なう際、上記キャパシタ上部電極を突き抜けてエッチン
グが進行しても、上記周辺回路素子が損傷を受けること
を防止できる。これにより、上記周辺回路素子の損傷に
起因して、半導体装置が動作不良を起こすことを防止で
きる。この結果、信頼性の高い半導体装置を得ることが
できる。
【００６１】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。
基づいて説明する。
【００６２】（実施の形態１）図１は、本発明の実施の
形態１によるＤＲＡＭのメモリセル領域の平面模式図を
示している。図１を参照して、本発明の実施の形態１に
よるＤＲＡＭのメモリセルは、半導体基板の主表面に形
成された活性領域３９と、半導体基板の主表面上に形成
され、電界効果型トランジスタのゲート電極としても作
用するワード線４３ａ、４３ｂ、４３ｅ、４３ｆと、ビ
ット線１７４と、キャパシタ下部電極１７０ａ、１７０
ｂを含むキャパシタとを含む。ビット線１７４は、コン
タクトホール４９において活性領域３９と電気的に接続
されている。キャパシタ下部電極１７０ａ、１７０ｂ
は、コンタクトホール３８ａ、３８ｂにおいて、活性領
域３９と電気的に接続されている。そして、このメモリ
セル領域の線分５００−５００における断面図が図２に
示されている。
形態１によるＤＲＡＭのメモリセル領域の平面模式図を
示している。図１を参照して、本発明の実施の形態１に
よるＤＲＡＭのメモリセルは、半導体基板の主表面に形
成された活性領域３９と、半導体基板の主表面上に形成
され、電界効果型トランジスタのゲート電極としても作
用するワード線４３ａ、４３ｂ、４３ｅ、４３ｆと、ビ
ット線１７４と、キャパシタ下部電極１７０ａ、１７０
ｂを含むキャパシタとを含む。ビット線１７４は、コン
タクトホール４９において活性領域３９と電気的に接続
されている。キャパシタ下部電極１７０ａ、１７０ｂ
は、コンタクトホール３８ａ、３８ｂにおいて、活性領
域３９と電気的に接続されている。そして、このメモリ
セル領域の線分５００−５００における断面図が図２に
示されている。
【００６３】図２は、本発明の実施の形態１によるＤＲ
ＡＭのメモリセルの線分５００−５００断面における断
面図と周辺回路領域の一部の断面図とを示している。図
２を参照して、本発明の実施の形態１によるＤＲＡＭの
構造を説明する。
ＡＭのメモリセルの線分５００−５００断面における断
面図と周辺回路領域の一部の断面図とを示している。図
２を参照して、本発明の実施の形態１によるＤＲＡＭの
構造を説明する。
【００６４】図２を参照して、本発明の実施の形態１に
よるＤＲＡＭのメモリセル領域においては、トレンチ分
離酸化膜４０に囲まれた活性領域３９に、電界効果型ト
ランジスタのソース／ドレイン領域２０１ａ〜２０１ｃ
が形成されている。１対のソース／ドレイン領域２０１
ａ、２０１ｂに挟まれたチャネル領域上には、ゲート絶
縁膜４２ａを介してゲート電極４３ａが形成されてい
る。ここで、ゲート絶縁膜４２ａは、熱酸化膜、シリコ
ン窒化膜もしくは窒化酸化膜などにより構成される。ま
た、ゲート電極４３ａは、リンやヒ素をドープしたポリ
シリコンやアモルファスシリコンあるいはタングステン
もしくはチタンなどの高融点金属膜、あるいはこれらの
シリサイド膜から構成してもよく、また、これらの材質
を重ねた多層構造であってもよい。ゲート電極４３ａ上
には、シリコン窒化膜４４ａが形成されている。ゲート
電極４３ａとシリコン窒化膜４４ａとの側面には、シリ
コン窒化膜からなるサイドウォール４６ａ、４６ｂが形
成されている。サイドウォール４６ａとシリコン窒化膜
４４ａとの上には、ノンドープトシリコン酸化膜４７が
形成されている。
よるＤＲＡＭのメモリセル領域においては、トレンチ分
離酸化膜４０に囲まれた活性領域３９に、電界効果型ト
ランジスタのソース／ドレイン領域２０１ａ〜２０１ｃ
が形成されている。１対のソース／ドレイン領域２０１
ａ、２０１ｂに挟まれたチャネル領域上には、ゲート絶
縁膜４２ａを介してゲート電極４３ａが形成されてい
る。ここで、ゲート絶縁膜４２ａは、熱酸化膜、シリコ
ン窒化膜もしくは窒化酸化膜などにより構成される。ま
た、ゲート電極４３ａは、リンやヒ素をドープしたポリ
シリコンやアモルファスシリコンあるいはタングステン
もしくはチタンなどの高融点金属膜、あるいはこれらの
シリサイド膜から構成してもよく、また、これらの材質
を重ねた多層構造であってもよい。ゲート電極４３ａ上
には、シリコン窒化膜４４ａが形成されている。ゲート
電極４３ａとシリコン窒化膜４４ａとの側面には、シリ
コン窒化膜からなるサイドウォール４６ａ、４６ｂが形
成されている。サイドウォール４６ａとシリコン窒化膜
４４ａとの上には、ノンドープトシリコン酸化膜４７が
形成されている。
【００６５】トレンチ分離酸化膜４０上には、ゲート絶
縁膜４２ｂを介してゲート電極４３ｂが形成されてい
る。ゲート電極４３ｂ上にはシリコン窒化膜４４ｂが形
成されている。ゲート電極４３ｂとシリコン窒化膜４４
ｂとの側面には、シリコン窒化膜からなるサイドウォー
ル４６ｃ、４６ｄが形成されている。サイドウォール４
６ｄとシリコン窒化膜４４ｂとの上には、ノンドープト
シリコン酸化膜４７が形成されている。このノンドープ
トシリコン酸化膜４７上には、第１の層間絶縁膜４８が
形成されている。第１の層間絶縁膜４８とノンドープト
シリコン酸化膜４７との一部をエッチングにより除去す
ることにより、コンタクトホール４９が形成されてい
る。コンタクトホール４９の内部と第１の層間絶縁膜４
８上とには、ドープトポリシリコン膜５２が形成されて
いる。ドープトポリシリコン膜５２上には高融点金属シ
リサイド膜５３が形成されている。このドープトポリシ
リコン膜５２と高融点金属シリサイド膜５３とから、ビ
ット線１７４が構成されている。高融点金属シリサイド
膜５３上には、シリコン窒化膜５４が形成されている。
シリコン窒化膜５４と高融点金属シリサイド膜５３とド
ープトポリシリコン膜５２との側面には、シリコン窒化
膜からなるサイドウォール５５ａ、５５ｂが形成されて
いる。第１の層間絶縁膜４８とサイドウォール５５ａ、
５５ｂとシリコン窒化膜５４との上には、第２の層間絶
縁膜３７が形成されている。
縁膜４２ｂを介してゲート電極４３ｂが形成されてい
る。ゲート電極４３ｂ上にはシリコン窒化膜４４ｂが形
成されている。ゲート電極４３ｂとシリコン窒化膜４４
ｂとの側面には、シリコン窒化膜からなるサイドウォー
ル４６ｃ、４６ｄが形成されている。サイドウォール４
６ｄとシリコン窒化膜４４ｂとの上には、ノンドープト
シリコン酸化膜４７が形成されている。このノンドープ
トシリコン酸化膜４７上には、第１の層間絶縁膜４８が
形成されている。第１の層間絶縁膜４８とノンドープト
シリコン酸化膜４７との一部をエッチングにより除去す
ることにより、コンタクトホール４９が形成されてい
る。コンタクトホール４９の内部と第１の層間絶縁膜４
８上とには、ドープトポリシリコン膜５２が形成されて
いる。ドープトポリシリコン膜５２上には高融点金属シ
リサイド膜５３が形成されている。このドープトポリシ
リコン膜５２と高融点金属シリサイド膜５３とから、ビ
ット線１７４が構成されている。高融点金属シリサイド
膜５３上には、シリコン窒化膜５４が形成されている。
シリコン窒化膜５４と高融点金属シリサイド膜５３とド
ープトポリシリコン膜５２との側面には、シリコン窒化
膜からなるサイドウォール５５ａ、５５ｂが形成されて
いる。第１の層間絶縁膜４８とサイドウォール５５ａ、
５５ｂとシリコン窒化膜５４との上には、第２の層間絶
縁膜３７が形成されている。
【００６６】第１および第２の層間絶縁膜４８、３７お
よびノンドープトシリコン酸化膜４７の一部を除去する
ことにより、キャパシタ下部電極１７０ａとソース／ド
レイン領域の一方とを電気的に接続するためのコンタク
トホール３８ａが形成されている。コンタクトホール３
８ａの内部には、ドープトポリシリコンからなるプラグ
５７が形成されている。第２の層間絶縁膜３７上には、
シリコン窒化膜５８が形成されている。そして、プラグ
５７ａと第２の層間絶縁膜３７との上には、キャパシタ
下部電極１７０ａが形成されている。このキャパシタ下
部電極１７０ａは、少ない占有面積でキャパシタの容量
を確保するために、円筒型の構造を備えている。シリコ
ン窒化膜５８上とキャパシタ下部電極１７０ａの側面上
とには、第３の層間絶縁膜５９が形成されている。そし
て、この第３の層間絶縁膜５９の上部表面は、円筒型の
キャパシタ下部電極１７０ａの側面部であるキャパシタ
下部電極部分の頂面３０１と底面３０２との間に位置す
るように形成されている。キャパシタ下部電極１７０ａ
と第３の層間絶縁膜５９との上には、誘電体膜１５０が
形成されている。誘電体膜１５０上には、キャパシタ上
部１５１が形成されている。キャパシタ上部電極１５１
上には、第４の層間絶縁膜２０５が形成されている。
よびノンドープトシリコン酸化膜４７の一部を除去する
ことにより、キャパシタ下部電極１７０ａとソース／ド
レイン領域の一方とを電気的に接続するためのコンタク
トホール３８ａが形成されている。コンタクトホール３
８ａの内部には、ドープトポリシリコンからなるプラグ
５７が形成されている。第２の層間絶縁膜３７上には、
シリコン窒化膜５８が形成されている。そして、プラグ
５７ａと第２の層間絶縁膜３７との上には、キャパシタ
下部電極１７０ａが形成されている。このキャパシタ下
部電極１７０ａは、少ない占有面積でキャパシタの容量
を確保するために、円筒型の構造を備えている。シリコ
ン窒化膜５８上とキャパシタ下部電極１７０ａの側面上
とには、第３の層間絶縁膜５９が形成されている。そし
て、この第３の層間絶縁膜５９の上部表面は、円筒型の
キャパシタ下部電極１７０ａの側面部であるキャパシタ
下部電極部分の頂面３０１と底面３０２との間に位置す
るように形成されている。キャパシタ下部電極１７０ａ
と第３の層間絶縁膜５９との上には、誘電体膜１５０が
形成されている。誘電体膜１５０上には、キャパシタ上
部１５１が形成されている。キャパシタ上部電極１５１
上には、第４の層間絶縁膜２０５が形成されている。
【００６７】本発明の実施の形態１によるＤＲＡＭの周
辺回路領域においては、半導体基板１の主表面上に電界
効果型トランジスタと配線２０２とが形成されている。
具体的には、半導体基板１の主表面には、ソース／ドレ
イン領域２０１ｄ、２０１ｅが形成されている。ソース
／ドレイン領域２０１ｄ、２０１ｅに隣接するチャネル
領域上には、ゲート絶縁膜４２ｃ、４２ｄを介して、ゲ
ート電極４３ｃ、４３ｄが形成されている。ゲート電極
４３ｃ、４３ｄ上には、シリコン窒化膜４４ｃ、４４ｄ
が形成されている。ゲート電極４３ｃ、４３ｄとシリコ
ン窒化膜４４ｃ、４４ｄとの側面には、シリコン窒化膜
からなるサイドウォール４６ｅ〜４６ｇが形成されてい
る。半導体基板１の主表面とシリコン窒化膜４４ｃ、４
４ｄとサイドウォール４６ｅ〜４６ｇとの上には、ノン
ドープトシリコン酸化膜４７が形成されている。ノンド
ープトシリコン酸化膜４７上には、第１の層間絶縁膜４
８が形成されている。第１の層間絶縁膜４８とノンドー
プトシリコン酸化膜４７とシリコン窒化膜４４ｃとの一
部を除去することにより、コンタクトホール５０、５１
が形成されている。第１の層間絶縁膜４８上とコンタク
トホール５０、５１の内部とには、ドープトポリシリコ
ン膜５２が形成されている。ドープトポリシリコン膜５
２上には、高融点金属シリサイド膜５３が形成されてい
る。このドープトポリシリコン膜５２と高融点金属シリ
サイド膜５３とから、周辺回路領域における配線２０２
が形成されている。高融点金属シリサイド膜５３上に
は、シリコン窒化膜２０３が形成されている。シリコン
窒化膜２０３と配線層２０２との側面には、シリコン窒
化膜からなるサイドウォール２０４ａ、２０４ｂが形成
されている。第１の層間絶縁膜４８とシリコン窒化膜２
０３とサイドウォール２０４ａ、２０４ｂとの上には、
第２の層間絶縁膜３７が形成されている。第２の層間絶
縁膜３７上には、シリコン窒化膜５８が形成されてい
る。シリコン窒化膜５８上には、第３の層間絶縁膜５９
が形成されている。第３の層間絶縁膜５９上には、メモ
リセル領域から延在するように形成されているキャパシ
タの誘電体膜１５０が形成されている。この誘電体膜１
５０上にはキャパシタ上部電極１５１が形成されてい
る。第３の層間絶縁膜５９上とキャパシタ上部電極１５
１上とには、メモリセル領域から延在するように第４の
層間絶縁膜２０５が形成されている。
辺回路領域においては、半導体基板１の主表面上に電界
効果型トランジスタと配線２０２とが形成されている。
具体的には、半導体基板１の主表面には、ソース／ドレ
イン領域２０１ｄ、２０１ｅが形成されている。ソース
／ドレイン領域２０１ｄ、２０１ｅに隣接するチャネル
領域上には、ゲート絶縁膜４２ｃ、４２ｄを介して、ゲ
ート電極４３ｃ、４３ｄが形成されている。ゲート電極
４３ｃ、４３ｄ上には、シリコン窒化膜４４ｃ、４４ｄ
が形成されている。ゲート電極４３ｃ、４３ｄとシリコ
ン窒化膜４４ｃ、４４ｄとの側面には、シリコン窒化膜
からなるサイドウォール４６ｅ〜４６ｇが形成されてい
る。半導体基板１の主表面とシリコン窒化膜４４ｃ、４
４ｄとサイドウォール４６ｅ〜４６ｇとの上には、ノン
ドープトシリコン酸化膜４７が形成されている。ノンド
ープトシリコン酸化膜４７上には、第１の層間絶縁膜４
８が形成されている。第１の層間絶縁膜４８とノンドー
プトシリコン酸化膜４７とシリコン窒化膜４４ｃとの一
部を除去することにより、コンタクトホール５０、５１
が形成されている。第１の層間絶縁膜４８上とコンタク
トホール５０、５１の内部とには、ドープトポリシリコ
ン膜５２が形成されている。ドープトポリシリコン膜５
２上には、高融点金属シリサイド膜５３が形成されてい
る。このドープトポリシリコン膜５２と高融点金属シリ
サイド膜５３とから、周辺回路領域における配線２０２
が形成されている。高融点金属シリサイド膜５３上に
は、シリコン窒化膜２０３が形成されている。シリコン
窒化膜２０３と配線層２０２との側面には、シリコン窒
化膜からなるサイドウォール２０４ａ、２０４ｂが形成
されている。第１の層間絶縁膜４８とシリコン窒化膜２
０３とサイドウォール２０４ａ、２０４ｂとの上には、
第２の層間絶縁膜３７が形成されている。第２の層間絶
縁膜３７上には、シリコン窒化膜５８が形成されてい
る。シリコン窒化膜５８上には、第３の層間絶縁膜５９
が形成されている。第３の層間絶縁膜５９上には、メモ
リセル領域から延在するように形成されているキャパシ
タの誘電体膜１５０が形成されている。この誘電体膜１
５０上にはキャパシタ上部電極１５１が形成されてい
る。第３の層間絶縁膜５９上とキャパシタ上部電極１５
１上とには、メモリセル領域から延在するように第４の
層間絶縁膜２０５が形成されている。
【００６８】このように、本発明の実施の形態１による
ＤＲＡＭにおいては、キャパシタ下部電極１７０ａが第
３の層間絶縁膜５９に部分的に埋込まれた状態になって
いる。このため、第３の層間絶縁膜５９の上部表面とキ
ャパシタ下部電極１７０ａの頂面３０１との段差を小さ
くすることができる。このため、この第４の層間絶縁膜
２０５を形成した場合にも、第４の層間絶縁膜２０５の
メモリセル領域における上部表面と、周辺回路領域にお
ける上部表面との段差を従来より小さくすることができ
る。このため、第４の層間絶縁膜２０５上にアルミニウ
ムなどからなる配線層を写真製版加工により形成する場
合でも、第４の層間絶縁膜２０５の上部表面における段
差に起因して、この配線層のパターンが不鮮明になるこ
とを防止できる。このため、上記パターンが不鮮明なた
めに、上記配線層の断線や短絡とった問題が発生するこ
とを防止できる。この結果、高集積化を図ると同時にキ
ャパシタの容量を確保するとともに、高い信頼性を有す
る半導体装置を得ることができる。
ＤＲＡＭにおいては、キャパシタ下部電極１７０ａが第
３の層間絶縁膜５９に部分的に埋込まれた状態になって
いる。このため、第３の層間絶縁膜５９の上部表面とキ
ャパシタ下部電極１７０ａの頂面３０１との段差を小さ
くすることができる。このため、この第４の層間絶縁膜
２０５を形成した場合にも、第４の層間絶縁膜２０５の
メモリセル領域における上部表面と、周辺回路領域にお
ける上部表面との段差を従来より小さくすることができ
る。このため、第４の層間絶縁膜２０５上にアルミニウ
ムなどからなる配線層を写真製版加工により形成する場
合でも、第４の層間絶縁膜２０５の上部表面における段
差に起因して、この配線層のパターンが不鮮明になるこ
とを防止できる。このため、上記パターンが不鮮明なた
めに、上記配線層の断線や短絡とった問題が発生するこ
とを防止できる。この結果、高集積化を図ると同時にキ
ャパシタの容量を確保するとともに、高い信頼性を有す
る半導体装置を得ることができる。
【００６９】また、本発明の実施の形態１によるＤＲＡ
Ｍにおいては、キャパシタ下部電極１７０ａが第３の層
間絶縁膜５９に部分的に埋込まれた状態になっているの
で、キャパシタ下部電極１７０ａの外部側面上にも誘電
体膜１５０とキャパシタ上部電極１５１とを形成するこ
とができる。このため、キャパシタ下部電極１７０ａの
外部側面もキャパシタとして利用することができるの
で、キャパシタの容量を増加させることができる。
Ｍにおいては、キャパシタ下部電極１７０ａが第３の層
間絶縁膜５９に部分的に埋込まれた状態になっているの
で、キャパシタ下部電極１７０ａの外部側面上にも誘電
体膜１５０とキャパシタ上部電極１５１とを形成するこ
とができる。このため、キャパシタ下部電極１７０ａの
外部側面もキャパシタとして利用することができるの
で、キャパシタの容量を増加させることができる。
【００７０】また、第３の層間絶縁膜５９の上部表面の
位置を変化させることにより、キャパシタとして利用さ
れるキャパシタ下部電極１７０ａの外部側面の面積を変
化させることができる。これにより、このキャパシタ下
部電極１７０ａの形状を変えることなく、キャパシタの
容量を変更することが可能となる。
位置を変化させることにより、キャパシタとして利用さ
れるキャパシタ下部電極１７０ａの外部側面の面積を変
化させることができる。これにより、このキャパシタ下
部電極１７０ａの形状を変えることなく、キャパシタの
容量を変更することが可能となる。
【００７１】図３〜１３は、本発明の実施の形態１によ
りＤＲＡＭの製造工程を説明するための断面図である。
以下、図３〜１３を参照して、本発明の実施の形態１に
よるＤＲＡＭの製造工程を説明する。
りＤＲＡＭの製造工程を説明するための断面図である。
以下、図３〜１３を参照して、本発明の実施の形態１に
よるＤＲＡＭの製造工程を説明する。
【００７２】図３は、本発明の実施の形態１によるＤＲ
ＡＭの製造工程の第１工程を説明するための断面図であ
る。図３を参照して、本発明の実施の形態１によるＤＲ
ＡＭのメモリセル領域においては、半導体基板１の主表
面にトレンチ分離酸化膜４０を形成する。半導体基板１
の主表面上にゲート絶縁膜となる絶縁膜（図示せず）を
形成する。この絶縁膜上にポリシリコン膜（図示せず）
を形成する。このポリシリコン膜上にシリコン窒化膜
（図示せず）を形成する。このシリコン窒化膜上にレジ
ストパターン（図示せず）を形成した後、このレジスト
パターンをマスクとして、異方性エッチングにより上記
絶縁膜とドープトポリシリコン膜とシリコン窒化膜との
一部を除去する。その後、レジストパターンを除去す
る。このようにして、図３に示すようなゲート絶縁膜４
２ａ、４２ｂとゲート電極４３ａ、４３ｂとシリコン窒
化膜４４ａ、４４ｂとを形成する。そして、このシリコ
ン窒化膜４４ａ、４４ｂをマスクとして用いて、半導体
基板１の活性領域３９に不純物を注入することにより、
電界効果型トランジスタのソース／ドレイン領域２０１
ａ〜２０１ｃを形成する。その後、半導体基板の全面を
９００℃以下のドライ雰囲気において酸化する。これに
より、シリコン窒化膜４４ａ、４４ｂ上とゲート電極４
３ａ、４３ｂとの側面と、半導体基板１の主表面上と
に、５０〜１００Å程度の膜厚を有する酸化膜（図示せ
ず）を形成する。その後、全体を覆うように、シリコン
窒化膜４５を形成する。
ＡＭの製造工程の第１工程を説明するための断面図であ
る。図３を参照して、本発明の実施の形態１によるＤＲ
ＡＭのメモリセル領域においては、半導体基板１の主表
面にトレンチ分離酸化膜４０を形成する。半導体基板１
の主表面上にゲート絶縁膜となる絶縁膜（図示せず）を
形成する。この絶縁膜上にポリシリコン膜（図示せず）
を形成する。このポリシリコン膜上にシリコン窒化膜
（図示せず）を形成する。このシリコン窒化膜上にレジ
ストパターン（図示せず）を形成した後、このレジスト
パターンをマスクとして、異方性エッチングにより上記
絶縁膜とドープトポリシリコン膜とシリコン窒化膜との
一部を除去する。その後、レジストパターンを除去す
る。このようにして、図３に示すようなゲート絶縁膜４
２ａ、４２ｂとゲート電極４３ａ、４３ｂとシリコン窒
化膜４４ａ、４４ｂとを形成する。そして、このシリコ
ン窒化膜４４ａ、４４ｂをマスクとして用いて、半導体
基板１の活性領域３９に不純物を注入することにより、
電界効果型トランジスタのソース／ドレイン領域２０１
ａ〜２０１ｃを形成する。その後、半導体基板の全面を
９００℃以下のドライ雰囲気において酸化する。これに
より、シリコン窒化膜４４ａ、４４ｂ上とゲート電極４
３ａ、４３ｂとの側面と、半導体基板１の主表面上と
に、５０〜１００Å程度の膜厚を有する酸化膜（図示せ
ず）を形成する。その後、全体を覆うように、シリコン
窒化膜４５を形成する。
【００７３】そして、周辺回路領域においても、メモリ
セル領域において行なわれた製造工程と同様の工程によ
り、半導体基板１上に電界効果型トランジスタのソース
／ドレイン領域２０１ｄ、２０１ｅとゲート絶縁膜４２
ｃ、４２ｄとゲート電極４３ｃ、４３ｄとシリコン窒化
膜４２ｃ、４２ｄ、４５とを形成する。
セル領域において行なわれた製造工程と同様の工程によ
り、半導体基板１上に電界効果型トランジスタのソース
／ドレイン領域２０１ｄ、２０１ｅとゲート絶縁膜４２
ｃ、４２ｄとゲート電極４３ｃ、４３ｄとシリコン窒化
膜４２ｃ、４２ｄ、４５とを形成する。
【００７４】次に、異方性エッチングによりシリコン窒
化膜４５の一部を除去することにより、シリコン窒化膜
４４ａ〜４４ｄとゲート電極４３ａ〜４３ｄとゲート絶
縁膜４２ａ〜４２ｄとの側面上にサイドウォール４６ａ
〜４６ｇを形成する。そして、図４に示すように、全体
を覆うようにノンドープトシリコン酸化膜４７を形成す
る。ノンドープトシリコン酸化膜４７上にリンドープト
シリコン酸化膜からなる第１の層間絶縁膜４８を形成す
る。このノンドープトシリコン酸化膜４７とリンドープ
トシリコン酸化膜からなる第１の層間絶縁膜４８とは、
減圧あるいは常圧ＣＶＤ法を用いて形成する。また、こ
こではノンドープトシリコン酸化膜３７とリンドープト
シリコン酸化膜からなる第１の層間絶縁膜４８との２層
を形成しているが、いずれか一方の材質により第１の層
間絶縁膜を形成してもよい。そして、第１の層間絶縁膜
４８を形成した後、この第１の層間絶縁膜４８の表面を
化学機械研磨法（ＣＭＰ法）あるいはリフロー法により
平坦化する。
化膜４５の一部を除去することにより、シリコン窒化膜
４４ａ〜４４ｄとゲート電極４３ａ〜４３ｄとゲート絶
縁膜４２ａ〜４２ｄとの側面上にサイドウォール４６ａ
〜４６ｇを形成する。そして、図４に示すように、全体
を覆うようにノンドープトシリコン酸化膜４７を形成す
る。ノンドープトシリコン酸化膜４７上にリンドープト
シリコン酸化膜からなる第１の層間絶縁膜４８を形成す
る。このノンドープトシリコン酸化膜４７とリンドープ
トシリコン酸化膜からなる第１の層間絶縁膜４８とは、
減圧あるいは常圧ＣＶＤ法を用いて形成する。また、こ
こではノンドープトシリコン酸化膜３７とリンドープト
シリコン酸化膜からなる第１の層間絶縁膜４８との２層
を形成しているが、いずれか一方の材質により第１の層
間絶縁膜を形成してもよい。そして、第１の層間絶縁膜
４８を形成した後、この第１の層間絶縁膜４８の表面を
化学機械研磨法（ＣＭＰ法）あるいはリフロー法により
平坦化する。
【００７５】次に、第１の層間絶縁膜４８上にレジスト
パターン（図示せず）を形成した後、このレジストパタ
ーンをマスクとして用いたエッチングにより、第１の層
間絶縁膜４８とノンドープトシリコン酸化膜４７との一
部を除去することにより、図５に示すようにコンタクト
ホール４９を形成する。その後、レジストパターンを除
去する。このコンタクトホール４９を形成するエッチン
グにおいては、ゲート電極４３ａ上に形成されているシ
リコン窒化膜４４ａとサイドウォール４６ａとをマスク
の一部として用いて、自己整合的にコンタクトホール４
９を形成してもよい。
パターン（図示せず）を形成した後、このレジストパタ
ーンをマスクとして用いたエッチングにより、第１の層
間絶縁膜４８とノンドープトシリコン酸化膜４７との一
部を除去することにより、図５に示すようにコンタクト
ホール４９を形成する。その後、レジストパターンを除
去する。このコンタクトホール４９を形成するエッチン
グにおいては、ゲート電極４３ａ上に形成されているシ
リコン窒化膜４４ａとサイドウォール４６ａとをマスク
の一部として用いて、自己整合的にコンタクトホール４
９を形成してもよい。
【００７６】次に、周辺回路領域において、第１の層間
絶縁膜４８上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、第１の層間
絶縁膜４８とノンドープトシリコン酸化膜４７とシリコ
ン窒化膜４４ｃとの一部を除去することにより、図６に
示したような、コンタクトホール５０、５１を形成す
る。その後、レジストパターンを除去する。
絶縁膜４８上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、第１の層間
絶縁膜４８とノンドープトシリコン酸化膜４７とシリコ
ン窒化膜４４ｃとの一部を除去することにより、図６に
示したような、コンタクトホール５０、５１を形成す
る。その後、レジストパターンを除去する。
【００７７】次に、コンタクトホール４９、５０、５１
の内部と第１の層間絶縁膜４８上とにドープトポリシリ
コン膜（図示せず）を形成する。このドープトポリシリ
コン膜上に高融点金属シリサイド膜（図示せず）を形成
する。この高融点金属シリサイド膜上にシリコン窒化膜
（図示せず）を形成する。このシリコン窒化膜上にレジ
ストパターン（図示せず）を形成する。このレジストパ
ターンをマスクとして、シリコン窒化膜と高融点金属シ
リサイド膜とドープトポリシリコン膜との一部をエッチ
ングにより除去することにより、図７に示すように、ビ
ット線１７４を構成するドープトポリシリコン膜５２お
よび高融点金属シリサイド膜５３と、シリコン窒化膜５
４とを形成する。また同様に、周辺回路領域における配
線２０２を構成するドープトポリシリコン膜５２および
高融点金属シリサイド膜５３と、シリコン窒化膜２０３
とを形成する。その後、全体を覆うように、シリコン窒
化膜（図示せず）を形成した後、このシリコン窒化膜の
一部を異方性エッチングにより除去することにより、サ
イドウォール５５ａ、５５ｂ、２０４ａ、２０４ｂを形
成する。このようにして、図７に示すような構造を得
る。
の内部と第１の層間絶縁膜４８上とにドープトポリシリ
コン膜（図示せず）を形成する。このドープトポリシリ
コン膜上に高融点金属シリサイド膜（図示せず）を形成
する。この高融点金属シリサイド膜上にシリコン窒化膜
（図示せず）を形成する。このシリコン窒化膜上にレジ
ストパターン（図示せず）を形成する。このレジストパ
ターンをマスクとして、シリコン窒化膜と高融点金属シ
リサイド膜とドープトポリシリコン膜との一部をエッチ
ングにより除去することにより、図７に示すように、ビ
ット線１７４を構成するドープトポリシリコン膜５２お
よび高融点金属シリサイド膜５３と、シリコン窒化膜５
４とを形成する。また同様に、周辺回路領域における配
線２０２を構成するドープトポリシリコン膜５２および
高融点金属シリサイド膜５３と、シリコン窒化膜２０３
とを形成する。その後、全体を覆うように、シリコン窒
化膜（図示せず）を形成した後、このシリコン窒化膜の
一部を異方性エッチングにより除去することにより、サ
イドウォール５５ａ、５５ｂ、２０４ａ、２０４ｂを形
成する。このようにして、図７に示すような構造を得
る。
【００７８】次に、第１の層間絶縁膜４８とシリコン窒
化膜５４、２０３とサイドウォール５５ａ、５５ｂ、２
０４ａ、２０４ｂとの上にリンドープトシリコン酸化膜
からなる第２の層間絶縁膜３７（図８参照）を形成す
る。この第２の層間絶縁膜３７上にレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして用いたエッチングにより第２の層間絶縁膜３
７と第１の層間絶縁膜４８とノンドープトシリコン酸化
膜４７との一部を除去することにより、コンタクトホー
ル３８ａ（図８参照）を形成する。このコンタクトホー
ル３８ａを形成するためのエッチングにおいては、反応
性イオンエッチング法（Reactive Ion Etching法：以下
ＲＩＥ法と記す）を用いてもよい。また、サイドウォー
ル４６ｂ、４６ｃをマスクの一部として用いて、コンタ
クトホール３８ａを自己整合的に形成してもよい。その
後、コンタクトホール３８ａの内部と第２の層間絶縁膜
３７上とにＣＶＤ法を用いて、ポリシリコン膜５６を形
成する。このポリシリコン膜５６はアモルファスシリコ
ン膜を用いてもよい。このようにして、図８に示すよう
な構造を得る。
化膜５４、２０３とサイドウォール５５ａ、５５ｂ、２
０４ａ、２０４ｂとの上にリンドープトシリコン酸化膜
からなる第２の層間絶縁膜３７（図８参照）を形成す
る。この第２の層間絶縁膜３７上にレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして用いたエッチングにより第２の層間絶縁膜３
７と第１の層間絶縁膜４８とノンドープトシリコン酸化
膜４７との一部を除去することにより、コンタクトホー
ル３８ａ（図８参照）を形成する。このコンタクトホー
ル３８ａを形成するためのエッチングにおいては、反応
性イオンエッチング法（Reactive Ion Etching法：以下
ＲＩＥ法と記す）を用いてもよい。また、サイドウォー
ル４６ｂ、４６ｃをマスクの一部として用いて、コンタ
クトホール３８ａを自己整合的に形成してもよい。その
後、コンタクトホール３８ａの内部と第２の層間絶縁膜
３７上とにＣＶＤ法を用いて、ポリシリコン膜５６を形
成する。このポリシリコン膜５６はアモルファスシリコ
ン膜を用いてもよい。このようにして、図８に示すよう
な構造を得る。
【００７９】そして、ＣＭＰ法あるいはドライエッチン
グにより第２の層間絶縁膜３７上に位置するポリシリコ
ン膜５６を除去する。このようにして、図９に示すよう
な構造を得る。
グにより第２の層間絶縁膜３７上に位置するポリシリコ
ン膜５６を除去する。このようにして、図９に示すよう
な構造を得る。
【００８０】次に、全体を覆うように、シリコン窒化膜
５８（図１０参照）を形成する。このシリコン窒化膜５
８上に、シリコン酸化膜からなる第３の層間絶縁膜５９
（図１０参照）を形成する。この第３の層間絶縁膜５９
上にボロンドープトシリコン酸化膜６０（図１０参照）
を形成する。このボロンドープトシリコン酸化膜６０の
代わりに、リンドープトシリコン酸化膜を用いてもよ
い。ボロンドープトシリコン酸化膜６０上にレジストパ
ターン（図示せず）を形成した後、このレジストパター
ンをマスクとして、ボロンドープトシリコン酸化膜６０
と第３の層間絶縁膜５９との一部をエッチングにより除
去することにより、開口部６１（図１０参照）を形成す
る。開口部６１の底部に存在するシリコン窒化膜５８の
一部をリン酸溶液あるいはドライエッチングにより除去
する。その後、レジストパターンを除去する。このよう
にして、図１０に示すような構造を得る。なお、開口部
６１を形成するためのエッチングにはＲＩＥ法を用いて
もよい。
５８（図１０参照）を形成する。このシリコン窒化膜５
８上に、シリコン酸化膜からなる第３の層間絶縁膜５９
（図１０参照）を形成する。この第３の層間絶縁膜５９
上にボロンドープトシリコン酸化膜６０（図１０参照）
を形成する。このボロンドープトシリコン酸化膜６０の
代わりに、リンドープトシリコン酸化膜を用いてもよ
い。ボロンドープトシリコン酸化膜６０上にレジストパ
ターン（図示せず）を形成した後、このレジストパター
ンをマスクとして、ボロンドープトシリコン酸化膜６０
と第３の層間絶縁膜５９との一部をエッチングにより除
去することにより、開口部６１（図１０参照）を形成す
る。開口部６１の底部に存在するシリコン窒化膜５８の
一部をリン酸溶液あるいはドライエッチングにより除去
する。その後、レジストパターンを除去する。このよう
にして、図１０に示すような構造を得る。なお、開口部
６１を形成するためのエッチングにはＲＩＥ法を用いて
もよい。
【００８１】次に、全体を覆うように、ポリシリコン膜
６２（図１１参照）を形成する。このポリシリコン膜６
２の代わりにアモルファスシリコンを用いてもよい。こ
のようにして、図１１に示すような構造を得る。
６２（図１１参照）を形成する。このポリシリコン膜６
２の代わりにアモルファスシリコンを用いてもよい。こ
のようにして、図１１に示すような構造を得る。
【００８２】次に、開口部６１の内部に位置するポリシ
リコン膜６２上にレジスト７０（図１２参照）を形成す
る。その後、ドライエッチングによりボロンドープトシ
リコン酸化膜６０上に位置するポリシリコン膜６２を除
去する。このようにして、図１２に示すように、キャパ
シタ下部電極１７０ａが分離される。ここで、ボロンド
ープトシリコン酸化膜６０上に位置するポリシリコン膜
６２を除去する工程においては、ＣＭＰ法を用いてもよ
い。
リコン膜６２上にレジスト７０（図１２参照）を形成す
る。その後、ドライエッチングによりボロンドープトシ
リコン酸化膜６０上に位置するポリシリコン膜６２を除
去する。このようにして、図１２に示すように、キャパ
シタ下部電極１７０ａが分離される。ここで、ボロンド
ープトシリコン酸化膜６０上に位置するポリシリコン膜
６２を除去する工程においては、ＣＭＰ法を用いてもよ
い。
【００８３】次に、ボロンドープトシリコン酸化膜６０
を気相ＨＦを用いることにより除去することで、図１３
に示すような構造を得る。なお、ここではキャパシタ下
部電極１７０ａの材質としてポリシリコンやアモルファ
スシリコンを用いているが、キャパシタの誘電体膜とし
てＢＳＴやＰＺＴなどの高誘電体膜を用いる場合には、
白金やルテニウムなどの金属、チタンなどの高融点金
属、窒化チタン、さらにはこれらの複数の層からなる膜
を用いてもよい。
を気相ＨＦを用いることにより除去することで、図１３
に示すような構造を得る。なお、ここではキャパシタ下
部電極１７０ａの材質としてポリシリコンやアモルファ
スシリコンを用いているが、キャパシタの誘電体膜とし
てＢＳＴやＰＺＴなどの高誘電体膜を用いる場合には、
白金やルテニウムなどの金属、チタンなどの高融点金
属、窒化チタン、さらにはこれらの複数の層からなる膜
を用いてもよい。
【００８４】その後、キャパシタ下部電極１７０ａと第
３の層間絶縁膜５９上とに誘電体膜１５０（図２参照）
を形成する。誘電体膜１５０上にキャパシタ上部電極１
５１（図２参照）を形成する。キャパシタ上部電極１５
１と第３の層間絶縁膜５９との上に第４の層間絶縁膜２
０５（図２参照）を形成することにより、図２に示すよ
うな構造を得る。
３の層間絶縁膜５９上とに誘電体膜１５０（図２参照）
を形成する。誘電体膜１５０上にキャパシタ上部電極１
５１（図２参照）を形成する。キャパシタ上部電極１５
１と第３の層間絶縁膜５９との上に第４の層間絶縁膜２
０５（図２参照）を形成することにより、図２に示すよ
うな構造を得る。
【００８５】図１４および１５は、本発明の実施の形態
１の製造工程の変形例を説明するための断面図である。
図１４および１５を参照して、本発明の実施の形態１の
ＤＲＡＭの製造工程の変形例を説明する。
１の製造工程の変形例を説明するための断面図である。
図１４および１５を参照して、本発明の実施の形態１の
ＤＲＡＭの製造工程の変形例を説明する。
【００８６】本発明の実施の形態１によるＤＲＡＭの製
造工程の図９に示した第７工程を実施した後、シリコン
窒化膜５８（図１４参照）、第３の層間絶縁膜５９（図
１４参照）、ボロンドープトシリコン酸化膜６０（図１
４参照）を形成する。そして、ボロンドープトシリコン
酸化膜６０上にポリシリコン膜１４１（図１４参照）を
形成する。そして、このポリシリコン膜１４１上にレジ
ストパターン（図示せず）を形成し、このレジストパタ
ーンをマスクとして、ポリシリコン膜１４１の一部を異
方性エッチングにより除去する。その後、レジストパタ
ーンを除去する。そして、ポリシリコン膜１４１をマス
クとして、ボロンドープトシリコン酸化膜６０と第３の
層間絶縁膜５９との一部を除去することにより、開口部
６１を形成する。そして、開口部６１の底部においてシ
リコン窒化膜５８を除去し、図１４に示すような構造を
得る。ここで、開口部６１を形成するためのエッチング
のマスクとして、ポリシリコン膜１４１のような導電膜
を用いているので、マスクとしてレジストなどを用いる
場合よりもより精度の高いマスクパターンを形成するこ
とができる。このため、半導体装置の高集積化が可能と
なる。
造工程の図９に示した第７工程を実施した後、シリコン
窒化膜５８（図１４参照）、第３の層間絶縁膜５９（図
１４参照）、ボロンドープトシリコン酸化膜６０（図１
４参照）を形成する。そして、ボロンドープトシリコン
酸化膜６０上にポリシリコン膜１４１（図１４参照）を
形成する。そして、このポリシリコン膜１４１上にレジ
ストパターン（図示せず）を形成し、このレジストパタ
ーンをマスクとして、ポリシリコン膜１４１の一部を異
方性エッチングにより除去する。その後、レジストパタ
ーンを除去する。そして、ポリシリコン膜１４１をマス
クとして、ボロンドープトシリコン酸化膜６０と第３の
層間絶縁膜５９との一部を除去することにより、開口部
６１を形成する。そして、開口部６１の底部においてシ
リコン窒化膜５８を除去し、図１４に示すような構造を
得る。ここで、開口部６１を形成するためのエッチング
のマスクとして、ポリシリコン膜１４１のような導電膜
を用いているので、マスクとしてレジストなどを用いる
場合よりもより精度の高いマスクパターンを形成するこ
とができる。このため、半導体装置の高集積化が可能と
なる。
【００８７】その後、図１５に示すように、開口部６１
の内部とポリシリコン膜１４１との上に、ポリシリコン
膜６２を形成する。そして、この工程以降の製造工程に
ついては、図１１〜１３に示した本発明の実施の形態１
によるＤＲＡＭの製造工程と同様の工程を実施する。
の内部とポリシリコン膜１４１との上に、ポリシリコン
膜６２を形成する。そして、この工程以降の製造工程に
ついては、図１１〜１３に示した本発明の実施の形態１
によるＤＲＡＭの製造工程と同様の工程を実施する。
【００８８】図１６は、本発明の実施の形態１によるＤ
ＲＡＭの第１の変形例を説明するための断面図である。
図１６を参照して、本発明の実施の形態１によるＤＲＡ
Ｍの第１の変形例は、基本的に図２に示した本発明の実
施の形態１と同様の構造を備える。ただし、本発明の実
施の形態１のＤＲＡＭの第１の変形例では、キャパシタ
下部電極１７０ａの表面にシリコンからなる粒状結晶７
４を形成している。この粒状結晶７４の形成方法として
は、キャパシタ下部電極１７０ａをリンやヒ素をドープ
したアモルファスシリコンもしくはノンドープのアモル
ファスシリコンにより形成し、加熱炉内においてＳｉＨ
4 ガスを雰囲気ガスの一部として利用することにより、
キャパシタ下部電極１７０ａの露出部分表面にシリコン
の核を付着させる。その後、雰囲気ガスの一部としてＰ
Ｈ3 ガスを導入し、高温でアニールすることにより粒状
結晶７４を形成する。また、キャパシタ下部電極１７０
ａにノンドープのアモルファスシリコンを用いた場合に
は、粒状結晶７４を形成した後、イオン注入法や気相法
を用いてリンやヒ素をキャパシタ下部電極１７０ａに導
入してもよい。このように、キャパシタ下部電極１７０
ａの表面に粒状結晶７４を形成するので、キャパシタ下
部電極１７０ａの表面積を大きくすることができる。こ
れにより、キャパシタの容量を大きくすることが可能と
なる。このため、一定のキャパシタ容量を確保しなが
ら、従来よりキャパシタ下部電極１７０ａの占有面積を
小さくすることができる。この結果、半導体装置をより
微細化することが可能となる。
ＲＡＭの第１の変形例を説明するための断面図である。
図１６を参照して、本発明の実施の形態１によるＤＲＡ
Ｍの第１の変形例は、基本的に図２に示した本発明の実
施の形態１と同様の構造を備える。ただし、本発明の実
施の形態１のＤＲＡＭの第１の変形例では、キャパシタ
下部電極１７０ａの表面にシリコンからなる粒状結晶７
４を形成している。この粒状結晶７４の形成方法として
は、キャパシタ下部電極１７０ａをリンやヒ素をドープ
したアモルファスシリコンもしくはノンドープのアモル
ファスシリコンにより形成し、加熱炉内においてＳｉＨ
4 ガスを雰囲気ガスの一部として利用することにより、
キャパシタ下部電極１７０ａの露出部分表面にシリコン
の核を付着させる。その後、雰囲気ガスの一部としてＰ
Ｈ3 ガスを導入し、高温でアニールすることにより粒状
結晶７４を形成する。また、キャパシタ下部電極１７０
ａにノンドープのアモルファスシリコンを用いた場合に
は、粒状結晶７４を形成した後、イオン注入法や気相法
を用いてリンやヒ素をキャパシタ下部電極１７０ａに導
入してもよい。このように、キャパシタ下部電極１７０
ａの表面に粒状結晶７４を形成するので、キャパシタ下
部電極１７０ａの表面積を大きくすることができる。こ
れにより、キャパシタの容量を大きくすることが可能と
なる。このため、一定のキャパシタ容量を確保しなが
ら、従来よりキャパシタ下部電極１７０ａの占有面積を
小さくすることができる。この結果、半導体装置をより
微細化することが可能となる。
【００８９】この実施の形態１によるＤＲＡＭの第１の
変形例の製造方法としては、実施の形態１によるＤＲＡ
Ｍの図１３に示した製造工程の後、キャパシタ下部電極
１７０ａの表面に上記したような方法を用いて粒状結晶
７４を形成する。その後、誘電体膜１５０（図１６参
照）、キャパシタ上部電極１５１（図１６参照）、第４
の層間絶縁膜２０５（図１６参照）を実施の形態１によ
るＤＲＡＭと同様の工程により形成することで、図１６
に示すような構造を得る。
変形例の製造方法としては、実施の形態１によるＤＲＡ
Ｍの図１３に示した製造工程の後、キャパシタ下部電極
１７０ａの表面に上記したような方法を用いて粒状結晶
７４を形成する。その後、誘電体膜１５０（図１６参
照）、キャパシタ上部電極１５１（図１６参照）、第４
の層間絶縁膜２０５（図１６参照）を実施の形態１によ
るＤＲＡＭと同様の工程により形成することで、図１６
に示すような構造を得る。
【００９０】図１７は、本発明の実施の形態１によるＤ
ＲＡＭの第２の変形例を説明するための断面図である。
図１７を参照して、本発明の実施の形態１のＤＲＡＭの
第２の変形例は、基本的には図２に示した本発明の実施
の形態１によるＤＲＡＭと同様の構造を備える。しか
し、この第２の変形例においては、キャパシタ下部電極
１７０ａの内部側面および底面に粒状結晶７４が形成さ
れている。このように、実施の形態１のＤＲＡＭの第２
の変形例においては、図１６に示した第１の変形例と同
様、粒状結晶７４を形成しているので、キャパシタ下部
電極１７０ａの表面積を増やすことができる。このた
め、図１６に示した第１の変形例と同様の効果が得られ
る。
ＲＡＭの第２の変形例を説明するための断面図である。
図１７を参照して、本発明の実施の形態１のＤＲＡＭの
第２の変形例は、基本的には図２に示した本発明の実施
の形態１によるＤＲＡＭと同様の構造を備える。しか
し、この第２の変形例においては、キャパシタ下部電極
１７０ａの内部側面および底面に粒状結晶７４が形成さ
れている。このように、実施の形態１のＤＲＡＭの第２
の変形例においては、図１６に示した第１の変形例と同
様、粒状結晶７４を形成しているので、キャパシタ下部
電極１７０ａの表面積を増やすことができる。このた
め、図１６に示した第１の変形例と同様の効果が得られ
る。
【００９１】図１８〜２０は、本発明の実施の形態１に
よるＤＲＡＭの第２の変形例の製造工程を説明するため
の断面図である。以下、図１８〜２０を参照して、本発
明の実施の形態１によるＤＲＡＭの第２の変形例の製造
工程を説明する。
よるＤＲＡＭの第２の変形例の製造工程を説明するため
の断面図である。以下、図１８〜２０を参照して、本発
明の実施の形態１によるＤＲＡＭの第２の変形例の製造
工程を説明する。
【００９２】本発明の実施の形態１によるＤＲＡＭの図
１１に示した製造工程の後、図１８に示すように、ポリ
シリコン膜６２上に粒状結晶７４を形成する。
１１に示した製造工程の後、図１８に示すように、ポリ
シリコン膜６２上に粒状結晶７４を形成する。
【００９３】その後、開口部６１の内部における粒状結
晶７４上にレジスト７０（図１９参照）を形成した後、
ドライエッチングを用いて、ボロンドープトシリコン酸
化膜６０上に位置する粒状結晶７４とポリシリコン膜６
２とを除去する。このようにしてい、図１９に示すよう
な構造を得る。
晶７４上にレジスト７０（図１９参照）を形成した後、
ドライエッチングを用いて、ボロンドープトシリコン酸
化膜６０上に位置する粒状結晶７４とポリシリコン膜６
２とを除去する。このようにしてい、図１９に示すよう
な構造を得る。
【００９４】次に、レジスト７０を除去した後、気相Ｈ
Ｆを用いてボロンドープトシリコン酸化膜６０を除去す
る。このようにして、図２０に示すような構造を得る。
Ｆを用いてボロンドープトシリコン酸化膜６０を除去す
る。このようにして、図２０に示すような構造を得る。
【００９５】その後、誘電体膜１５０（図１７参照）、
キャパシタ上部電極１５１（図１７参照）、および第４
の層間絶縁膜２０５（図１７参照）などを本発明の実施
の形態１によるＤＲＡＭの製造工程と同様の工程により
形成することによって、図１７に示すような構造を得
る。
キャパシタ上部電極１５１（図１７参照）、および第４
の層間絶縁膜２０５（図１７参照）などを本発明の実施
の形態１によるＤＲＡＭの製造工程と同様の工程により
形成することによって、図１７に示すような構造を得
る。
【００９６】図２１は、本発明の実施の形態１によるＤ
ＲＡＭの第３の変形例を示した断面図である。図２１を
参照して、本発明の実施の形態１によるＤＲＡＭの第３
の変形例は、基本的には、図１７に示した第２の変形例
と同様の構造を備える。しかし、この第３の変形例にお
いては、後述する製造工程に示すように、第３の層間絶
縁膜７７の上部をエッチングなどにより除去することに
よって、図２１に示すような構造を得る。
ＲＡＭの第３の変形例を示した断面図である。図２１を
参照して、本発明の実施の形態１によるＤＲＡＭの第３
の変形例は、基本的には、図１７に示した第２の変形例
と同様の構造を備える。しかし、この第３の変形例にお
いては、後述する製造工程に示すように、第３の層間絶
縁膜７７の上部をエッチングなどにより除去することに
よって、図２１に示すような構造を得る。
【００９７】図２２〜２４は、本発明の実施の形態１に
よるＤＲＡＭの第３の変形例の製造工程を説明するため
の断面図である。以下、図２２〜２４を参照して、本発
明の実施の形態１によるＤＲＡＭの第３の変形例の製造
工程を説明する。
よるＤＲＡＭの第３の変形例の製造工程を説明するため
の断面図である。以下、図２２〜２４を参照して、本発
明の実施の形態１によるＤＲＡＭの第３の変形例の製造
工程を説明する。
【００９８】まず、図３〜９に示した本発明の実施の形
態１によるＤＲＡＭの製造工程を実施した後、第２の層
間絶縁膜３７（図２２参照）上にシリコン窒化膜５８
（図２２参照）を形成する。その後、シリコン窒化膜５
８上に第３の層間絶縁膜７７（図２２参照）を形成す
る。第３の層間絶縁膜７７上にレジストパターン（図示
せず）を形成した後、このレジストパターンをマスクと
して、第３の層間絶縁膜７７とシリコン窒化膜５８との
一部を除去することにより、開口部６１（図２２参照）
を形成する。開口部６１内部と第３の層間絶縁膜７７上
とにポリシリコン膜６２（図２２参照）を形成する。ポ
リシリコン膜６２の表面に粒状結晶７４（図２２参照）
を形成する。このようにして、図２２に示すような構造
を得る。
態１によるＤＲＡＭの製造工程を実施した後、第２の層
間絶縁膜３７（図２２参照）上にシリコン窒化膜５８
（図２２参照）を形成する。その後、シリコン窒化膜５
８上に第３の層間絶縁膜７７（図２２参照）を形成す
る。第３の層間絶縁膜７７上にレジストパターン（図示
せず）を形成した後、このレジストパターンをマスクと
して、第３の層間絶縁膜７７とシリコン窒化膜５８との
一部を除去することにより、開口部６１（図２２参照）
を形成する。開口部６１内部と第３の層間絶縁膜７７上
とにポリシリコン膜６２（図２２参照）を形成する。ポ
リシリコン膜６２の表面に粒状結晶７４（図２２参照）
を形成する。このようにして、図２２に示すような構造
を得る。
【００９９】次に、開口部６１内部における粒状結晶７
４上にレジスト７０（図２３参照）を形成した後、第３
の層間絶縁膜７７上に位置するポリシリコン膜６２と粒
状結晶７４とをドライエッチングにより除去する。この
ようにして、図２３に示すような構造を得る。
４上にレジスト７０（図２３参照）を形成した後、第３
の層間絶縁膜７７上に位置するポリシリコン膜６２と粒
状結晶７４とをドライエッチングにより除去する。この
ようにして、図２３に示すような構造を得る。
【０１００】次に、レジスト７０を除去した後、第３の
層間絶縁膜７７の一部をＨＦ水溶液によって除去する。
このようにして、図２４に示すような構造を得る。この
ように、第３の層間絶縁膜７７の一部をＨＦ水溶液によ
り除去するので、このＨＦ水溶液に第３の層間絶縁膜７
７が接触している時間を制御することにより、第３の層
間絶縁膜７７の除去される膜厚を制御することができ
る。これによって、キャパシタ下部電極１７０ａの外部
側面において露出している面積を変更することができ
る。これにより、キャパシタとして利用されるキャパシ
タ下部電極１７０ａの外部側面の面積を変化させること
によって、キャパシタの容量を制御することが可能とな
る。
層間絶縁膜７７の一部をＨＦ水溶液によって除去する。
このようにして、図２４に示すような構造を得る。この
ように、第３の層間絶縁膜７７の一部をＨＦ水溶液によ
り除去するので、このＨＦ水溶液に第３の層間絶縁膜７
７が接触している時間を制御することにより、第３の層
間絶縁膜７７の除去される膜厚を制御することができ
る。これによって、キャパシタ下部電極１７０ａの外部
側面において露出している面積を変更することができ
る。これにより、キャパシタとして利用されるキャパシ
タ下部電極１７０ａの外部側面の面積を変化させること
によって、キャパシタの容量を制御することが可能とな
る。
【０１０１】その後、誘電体膜１５０（図２１参照）な
どを本発明の実施の形態１によるＤＲＡＭの製造工程と
同様に形成することによって、図２１に示すような構造
を得る。
どを本発明の実施の形態１によるＤＲＡＭの製造工程と
同様に形成することによって、図２１に示すような構造
を得る。
【０１０２】図２５は、本発明の実施の形態１によるＤ
ＲＡＭの第４の変形例を示した断面図である。図２５を
参照して、本発明の実施の形態１によるＤＲＡＭの第４
の変形例は、基本的には図２１に示した本発明の実施の
形態１の第３の変形例とほぼ同様の構造を備える。しか
し、この第４の変形例では、第３の層間絶縁膜７７（図
２１参照）をほとんど除去している。そして、キャパシ
タ下部電極１７０ａの内部側面上に粒状結晶７４を形成
することによって、キャパシタ下部電極１７０ａの第２
の層間絶縁膜３７の上部表面からの高さを低くしてい
る。これにより、メモリセル領域と周辺回路領域との間
の第４の層間絶縁膜２０５の上部表面における段差の低
減を図っている。
ＲＡＭの第４の変形例を示した断面図である。図２５を
参照して、本発明の実施の形態１によるＤＲＡＭの第４
の変形例は、基本的には図２１に示した本発明の実施の
形態１の第３の変形例とほぼ同様の構造を備える。しか
し、この第４の変形例では、第３の層間絶縁膜７７（図
２１参照）をほとんど除去している。そして、キャパシ
タ下部電極１７０ａの内部側面上に粒状結晶７４を形成
することによって、キャパシタ下部電極１７０ａの第２
の層間絶縁膜３７の上部表面からの高さを低くしてい
る。これにより、メモリセル領域と周辺回路領域との間
の第４の層間絶縁膜２０５の上部表面における段差の低
減を図っている。
【０１０３】図２６は、本発明の実施の形態１によるＤ
ＲＡＭの第４の変形例の製造工程を説明するための断面
図である。
ＲＡＭの第４の変形例の製造工程を説明するための断面
図である。
【０１０４】本発明の実施の形態１によるＤＲＡＭの第
４の変形例の製造工程は、図２３に示した第３の変形例
の製造工程の後、第３の層間絶縁膜７７（図２３参照）
をほとんどすべてエッチングにより除去する。そのよう
にして、図２６に示すような構造を得る。
４の変形例の製造工程は、図２３に示した第３の変形例
の製造工程の後、第３の層間絶縁膜７７（図２３参照）
をほとんどすべてエッチングにより除去する。そのよう
にして、図２６に示すような構造を得る。
【０１０５】その後、誘電体膜１５０（図２５参照）な
どを形成し、図２５に示すような構造を得る。
どを形成し、図２５に示すような構造を得る。
【０１０６】（実施の形態２）図２７は、本発明の実施
の形態２によるＤＲＡＭの断面図である。図２７を参照
して、本発明の実施の形態２によるＤＲＡＭは、基本的
には、図２に示した本発明の実施の形態１によるＤＲＡ
Ｍと同様の構造を備える。ただし、この実施の形態２に
よるＤＲＡＭでは、キャパシタ下部電極９２が厚膜型で
ある。そして、このようにキャパシタ下部電極９２が第
３の層間絶縁膜５９に部分的に埋込まれた状態になって
いるので、第３の層間絶縁膜５９の上部表面とキャパシ
タ下部電極９２の上部表面との段差を従来より小さくす
ることができる。これにより、メモリセル領域と周辺回
路領域とにおける第４の層間絶縁膜２０５の上部表面で
の段差を従来より小さくすることができる。また、第３
の層間絶縁膜５９の上部表面の位置を変更することによ
り、キャパシタ下部電極９２のキャパシタとして作用す
る表面積を変更することができ、これによりキャパシタ
の容量を任意に変更することができる。
の形態２によるＤＲＡＭの断面図である。図２７を参照
して、本発明の実施の形態２によるＤＲＡＭは、基本的
には、図２に示した本発明の実施の形態１によるＤＲＡ
Ｍと同様の構造を備える。ただし、この実施の形態２に
よるＤＲＡＭでは、キャパシタ下部電極９２が厚膜型で
ある。そして、このようにキャパシタ下部電極９２が第
３の層間絶縁膜５９に部分的に埋込まれた状態になって
いるので、第３の層間絶縁膜５９の上部表面とキャパシ
タ下部電極９２の上部表面との段差を従来より小さくす
ることができる。これにより、メモリセル領域と周辺回
路領域とにおける第４の層間絶縁膜２０５の上部表面で
の段差を従来より小さくすることができる。また、第３
の層間絶縁膜５９の上部表面の位置を変更することによ
り、キャパシタ下部電極９２のキャパシタとして作用す
る表面積を変更することができ、これによりキャパシタ
の容量を任意に変更することができる。
【０１０７】図２８および２９は、本発明の実施の形態
２によるＤＲＡＭの製造工程を説明するための断面図で
ある。以下、図２８および２９を参照して、本発明の実
施の形態２によるＤＲＡＭの製造工程を説明する。
２によるＤＲＡＭの製造工程を説明するための断面図で
ある。以下、図２８および２９を参照して、本発明の実
施の形態２によるＤＲＡＭの製造工程を説明する。
【０１０８】まず、図３〜１０に示した本発明の実施の
形態１によるＤＲＡＭの製造工程を実施した後、図２８
に示すように、開口部６１の内部とボロンドープトシリ
コン酸化膜６０上とにポリシリコン膜９１を形成する。
形態１によるＤＲＡＭの製造工程を実施した後、図２８
に示すように、開口部６１の内部とボロンドープトシリ
コン酸化膜６０上とにポリシリコン膜９１を形成する。
【０１０９】次に、ドライエッチングもしくはＣＭＰ法
を用いて、ボロンドープトシリコン酸化膜６０上に位置
するポリシリコン膜９１を除去する。そして、ボロンド
ープトシリコン酸化膜６０を、気相ＨＦを用いて除去す
る。このようにして、図２９に示すような構造を得る。
を用いて、ボロンドープトシリコン酸化膜６０上に位置
するポリシリコン膜９１を除去する。そして、ボロンド
ープトシリコン酸化膜６０を、気相ＨＦを用いて除去す
る。このようにして、図２９に示すような構造を得る。
【０１１０】その後、誘電体膜１５０（図２７参照）、
キャパシタ上部電極１５１（図２７参照）、および第４
の層間絶縁膜２０５（図２７参照）などを形成すること
によって、図２７に示すような構造を得る。なお、周辺
回路領域は図３〜１３に示した本発明の実施の形態１に
よるＤＲＡＭの周辺回路領域と同様の製造工程により形
成される。
キャパシタ上部電極１５１（図２７参照）、および第４
の層間絶縁膜２０５（図２７参照）などを形成すること
によって、図２７に示すような構造を得る。なお、周辺
回路領域は図３〜１３に示した本発明の実施の形態１に
よるＤＲＡＭの周辺回路領域と同様の製造工程により形
成される。
【０１１１】図３０は、本発明の実施の形態２によるＤ
ＲＡＭの第１の変形例を説明するための断面図である。
図３０を参照して、本発明の実施の形態２によるＤＲＡ
Ｍの第１の変形例は、基本的には図２７に示した本発明
の実施の形態２によるＤＲＡＭと同様の構造を備える。
しかし、この第１の変形例では、キャパシタ下部電極９
２の上部側面にポリシリコンからなるサイドウォール９
６、９７が形成されている。そして、このサイドウォー
ル９６、９７の表面は、曲面状の部分を有している。こ
のため、このサイドウォール９６、９７を形成しない場
合よりも、キャパシタ下部電極９２のキャパシタとして
作用する表面積を大きくすることができる。これによ
り、キャパシタの容量を大きくすることが可能となる。
このため、キャパシタの容量を確保しながら、従来より
キャパシタ下部電極９２の占有面積を小さくすることが
できる。この結果、半導体装置をより微細化することが
可能となる。
ＲＡＭの第１の変形例を説明するための断面図である。
図３０を参照して、本発明の実施の形態２によるＤＲＡ
Ｍの第１の変形例は、基本的には図２７に示した本発明
の実施の形態２によるＤＲＡＭと同様の構造を備える。
しかし、この第１の変形例では、キャパシタ下部電極９
２の上部側面にポリシリコンからなるサイドウォール９
６、９７が形成されている。そして、このサイドウォー
ル９６、９７の表面は、曲面状の部分を有している。こ
のため、このサイドウォール９６、９７を形成しない場
合よりも、キャパシタ下部電極９２のキャパシタとして
作用する表面積を大きくすることができる。これによ
り、キャパシタの容量を大きくすることが可能となる。
このため、キャパシタの容量を確保しながら、従来より
キャパシタ下部電極９２の占有面積を小さくすることが
できる。この結果、半導体装置をより微細化することが
可能となる。
【０１１２】図３１および３２は、本発明の実施の形態
２によるＤＲＡＭの第１の変形例の製造工程を説明する
ための断面図である。以下、図３１および３２を参照し
て、本発明の実施の形態２によるＤＲＡＭの第２の変形
例の製造工程を説明する。
２によるＤＲＡＭの第１の変形例の製造工程を説明する
ための断面図である。以下、図３１および３２を参照し
て、本発明の実施の形態２によるＤＲＡＭの第２の変形
例の製造工程を説明する。
【０１１３】まず、図２８および２９に示した本発明の
実施の形態２によるＤＲＡＭの製造工程を実施した後、
図３１に示すように、第３の層間絶縁膜５９とキャパシ
タ下部電極９２との上にアモルファスシリコン膜９５を
形成する。
実施の形態２によるＤＲＡＭの製造工程を実施した後、
図３１に示すように、第３の層間絶縁膜５９とキャパシ
タ下部電極９２との上にアモルファスシリコン膜９５を
形成する。
【０１１４】次に、このアモルファスシリコン膜９５の
一部を異方性エッチングにより除去することにより、図
３２に示すように、サイドウォール９６、９７を形成す
る。
一部を異方性エッチングにより除去することにより、図
３２に示すように、サイドウォール９６、９７を形成す
る。
【０１１５】その後、誘電体膜１５０（図３０参照）、
キャパシタ上部電極１５１（図３０参照）および第４の
層間絶縁膜２０５（図３０参照）などを形成することに
より、図３０に示すような構造を得る。
キャパシタ上部電極１５１（図３０参照）および第４の
層間絶縁膜２０５（図３０参照）などを形成することに
より、図３０に示すような構造を得る。
【０１１６】図３３は、本発明の実施の形態２によるＤ
ＲＡＭの第２の変形例を示した断面図である。図３３を
参照して、本発明の実施の形態２によるＤＲＡＭの第２
の変形例は、基本的には図２７に示した本発明の実施の
形態２によるＤＲＡＭと同様の構造を備える。しかし、
この第２の変形例では、キャパシタ下部電極９２の第３
の層間絶縁膜５９より上に位置する表面に、粒状結晶７
４が形成されている。これにより、キャパシタ下部電極
９２の占有面積を大きくすることなく、キャパシタ下部
電極の表面積を大きくすることが可能となる。これによ
り、キャパシタの容量を大きくすることができる。
ＲＡＭの第２の変形例を示した断面図である。図３３を
参照して、本発明の実施の形態２によるＤＲＡＭの第２
の変形例は、基本的には図２７に示した本発明の実施の
形態２によるＤＲＡＭと同様の構造を備える。しかし、
この第２の変形例では、キャパシタ下部電極９２の第３
の層間絶縁膜５９より上に位置する表面に、粒状結晶７
４が形成されている。これにより、キャパシタ下部電極
９２の占有面積を大きくすることなく、キャパシタ下部
電極の表面積を大きくすることが可能となる。これによ
り、キャパシタの容量を大きくすることができる。
【０１１７】図３４は、本発明の実施の形態２によるＤ
ＲＡＭの第２の変形例の製造工程を説明するための断面
図である。以下、図３４を参照して、本発明の実施の形
態２によるＤＲＡＭの第２の変形例の製造工程を説明す
る。
ＲＡＭの第２の変形例の製造工程を説明するための断面
図である。以下、図３４を参照して、本発明の実施の形
態２によるＤＲＡＭの第２の変形例の製造工程を説明す
る。
【０１１８】まず、図２８および２９に示した本発明の
実施の形態２によるＤＲＡＭの製造工程を実施した後、
図３４に示すように、キャパシタ下部電極９２の表面に
粒状結晶７４を形成する。この粒状結晶７４の形成方法
としては、本発明の実施の形態１の第１の変形例または
第２の変形例で用いた方法と同様の方法を用いる。
実施の形態２によるＤＲＡＭの製造工程を実施した後、
図３４に示すように、キャパシタ下部電極９２の表面に
粒状結晶７４を形成する。この粒状結晶７４の形成方法
としては、本発明の実施の形態１の第１の変形例または
第２の変形例で用いた方法と同様の方法を用いる。
【０１１９】その後、誘電体膜１５０（図３３参照）な
どを形成して、図３３に示すような構造を得る。
どを形成して、図３３に示すような構造を得る。
【０１２０】図３５は、本発明の実施の形態２によるＤ
ＲＡＭの第３の変形例を示した断面図である。図３５を
参照して、本発明の実施の形態２によるＤＲＡＭの第３
の変形例は、基本的には図３０に示した本発明の実施の
形態２によるＤＲＡＭの第１の変形例と同様の構造を備
える。しかし、この第３の変形例では、アモルファスシ
リコンからなるサイドウォール９６、９７の表面にシリ
コンからなる粒状結晶９８を形成している。このため、
この第３の変形例では、サイドウォール９６、９７の形
成によりキャパシタ下部電極９２の表面積を増大させる
と同時に、粒状結晶９８によってもキャパシタ下部電極
９２の表面積を増加させることができる。これにより、
キャパシタの容量をより増大させることができる。
ＲＡＭの第３の変形例を示した断面図である。図３５を
参照して、本発明の実施の形態２によるＤＲＡＭの第３
の変形例は、基本的には図３０に示した本発明の実施の
形態２によるＤＲＡＭの第１の変形例と同様の構造を備
える。しかし、この第３の変形例では、アモルファスシ
リコンからなるサイドウォール９６、９７の表面にシリ
コンからなる粒状結晶９８を形成している。このため、
この第３の変形例では、サイドウォール９６、９７の形
成によりキャパシタ下部電極９２の表面積を増大させる
と同時に、粒状結晶９８によってもキャパシタ下部電極
９２の表面積を増加させることができる。これにより、
キャパシタの容量をより増大させることができる。
【０１２１】図３６は、図３５に示した本発明の実施の
形態２によるＤＲＡＭの第３の変形例の製造工程を説明
するための断面図である。以下、図３６を参照して、本
発明の実施の形態２によるＤＲＡＭの第３の変形例の製
造工程を説明する。
形態２によるＤＲＡＭの第３の変形例の製造工程を説明
するための断面図である。以下、図３６を参照して、本
発明の実施の形態２によるＤＲＡＭの第３の変形例の製
造工程を説明する。
【０１２２】まず、図３１および３２に示した、本発明
の実施の形態２によるＤＲＡＭの第１の変形例の製造工
程を実施した後、図３３に示した本発明の実施の形態２
によるＤＲＡＭの第２の変形例における粒状結晶７４
（図３３参照）を形成したのと同様の工程により、サイ
ドウォール９６、９７の表面に粒状結晶９８を形成す
る。
の実施の形態２によるＤＲＡＭの第１の変形例の製造工
程を実施した後、図３３に示した本発明の実施の形態２
によるＤＲＡＭの第２の変形例における粒状結晶７４
（図３３参照）を形成したのと同様の工程により、サイ
ドウォール９６、９７の表面に粒状結晶９８を形成す
る。
【０１２３】その後、誘電体膜１５０（図３５参照）な
どを形成することによって、図３５に示すような構造を
得る。
どを形成することによって、図３５に示すような構造を
得る。
【０１２４】図３７は、本発明の実施の形態２によるＤ
ＲＡＭの第４の変形例を示した断面図である。図３７を
参照して、本発明の実施の形態２によるＤＲＡＭの第４
の変形例は、基本的には図３０に示した本発明の実施の
形態２のＤＲＡＭの第１の変形例と同様の構造を備え
る。ただし、この第４の変形例では、キャパシタ下部電
極９２とサイドウォール９６、９７との表面上に粒状結
晶９８が形成されている。このため、キャパシタ下部電
極の表面積をサイドウォール９６、９７や粒状結晶９８
が形成されていない場合よりも増大させることができ、
よりキャパシタの容量を大きくすることができる。これ
により、一定のキャパシタ容量を確保しながら、従来よ
りキャパシタ下部電極の占有面積をより小さくすること
ができる。この結果、半導体装置をより微細化すること
ができる。
ＲＡＭの第４の変形例を示した断面図である。図３７を
参照して、本発明の実施の形態２によるＤＲＡＭの第４
の変形例は、基本的には図３０に示した本発明の実施の
形態２のＤＲＡＭの第１の変形例と同様の構造を備え
る。ただし、この第４の変形例では、キャパシタ下部電
極９２とサイドウォール９６、９７との表面上に粒状結
晶９８が形成されている。このため、キャパシタ下部電
極の表面積をサイドウォール９６、９７や粒状結晶９８
が形成されていない場合よりも増大させることができ、
よりキャパシタの容量を大きくすることができる。これ
により、一定のキャパシタ容量を確保しながら、従来よ
りキャパシタ下部電極の占有面積をより小さくすること
ができる。この結果、半導体装置をより微細化すること
ができる。
【０１２５】図３８は、図３７に示した本発明の実施の
形態２によるＤＲＡＭの第４の変形例の製造工程を説明
するための断面図である。図３８を参照して、図３７に
示した本発明の実施の形態２によるＤＲＡＭの第４の変
形例の製造工程を説明する。
形態２によるＤＲＡＭの第４の変形例の製造工程を説明
するための断面図である。図３８を参照して、図３７に
示した本発明の実施の形態２によるＤＲＡＭの第４の変
形例の製造工程を説明する。
【０１２６】まず、図３１および３２に示した本発明の
実施の形態２によるＤＲＡＭの第１の変形例の製造工程
を実施する。その際、キャパシタ下部電極９２はアモル
ファスシリコンにより形成する。そして、図３８に示す
ように、キャパシタ下部電極９２とサイドウォール９
６、９７との表面に、図１８に示したような本発明の実
施の形態１の第２の変形例の製造工程において用いた工
程により、粒状結晶９８を形成する。
実施の形態２によるＤＲＡＭの第１の変形例の製造工程
を実施する。その際、キャパシタ下部電極９２はアモル
ファスシリコンにより形成する。そして、図３８に示す
ように、キャパシタ下部電極９２とサイドウォール９
６、９７との表面に、図１８に示したような本発明の実
施の形態１の第２の変形例の製造工程において用いた工
程により、粒状結晶９８を形成する。
【０１２７】その後、誘電体膜１５０（図３７参照）な
どを形成して、図３７に示すような構造を得る。
どを形成して、図３７に示すような構造を得る。
【０１２８】（実施の形態３）図３９は、本発明の実施
の形態３によるＤＲＡＭを説明するための断面図であ
る。この図３９におけるメモリセル領域の断面図は、図
１における線分６００−６００における断面を示してい
る。図３９を参照して、本発明の実施の形態３によるＤ
ＲＡＭのメモリセル領域には、半導体基板１の主表面に
活性領域３９を囲むようにトレンチ分離酸化膜４０が形
成されている。半導体基板１の主表面には、ソース／ド
レイン領域２０１ａ〜２０１ｃが形成されている。ソー
ス／ドレイン領域２０１ａ〜２０１ｃに隣接するチャネ
ル領域上には、ゲート絶縁膜４２ａ、４２ｂ、４２ｅを
介してゲート電極４３ａ、４３ｂ、４３ｅが形成されて
いる。ゲート電極４３ａ、４３ｂ、４３ｅ上にはシリコ
ン窒化膜４４ａ、４４ｂ、４４ｅが形成されている。そ
して、このゲート絶縁膜４２ａ、４２ｂ、４２ｅとゲー
ト電極４３ａ、４３ｂ、４３ｅとシリコン窒化膜４４
ａ、４４ｂ、４４ｅとの側面には、シリコン窒化膜から
なるサイドウォール４６ａ〜４６ｄ、４６ｈ、４６ｉが
形成されている。シリコン窒化膜４４ａ、４４ｂ、４４
ｅとサイドウォール４６ａ〜４６ｄ、４６ｈ、４６ｉと
半導体基板１の主表面との上にはノンドープトシリコン
酸化膜４７が形成されている。ノンドープトシリコン酸
化膜４７上には第１の層間絶縁膜４８が形成されてい
る。第１の層間絶縁膜４８上には第２の層間絶縁膜３７
が形成されている。第１および第２の層間絶縁膜４８、
３７とノンドープトシリコン酸化膜４７との一部を除去
することにより、コンタクトホール３８ａ、３８ｂが形
成されている。コンタクトホール３８ａ、３８ｂの内部
にはそれぞれポリシリコンからなるプラグ５７ａ、５７
ｂが形成されている。第２の層間絶縁膜３７の上部表面
の一部にはシリコン窒化膜５８が形成されている。プラ
グ５７ａ、５７ｂと第２の層間絶縁膜３７との上にはキ
ャパシタ下部電極１７０ａ、１７０ｂが形成されてい
る。キャパシタ下部電極１７０ａと１７０ｂとの横には
第３の層間絶縁膜７７が形成されている。キャパシタ下
部電極１７０ａ、１７０ｂの内側表面には粒状結晶７４
が形成されている。粒状結晶７４と第３の層間絶縁膜７
７との上にはキャパシタの誘電体膜１５０が形成されて
いる。誘電体膜１５０上にはキャパシタ上部電極１５１
が形成されている。キャパシタ上部電極１５１上には第
４の層間絶縁膜２０５が形成されている。そして、キャ
パシタ下部電極１７０ａと１７０ｂとの間に位置する第
３の層間絶縁膜７７の一部の幅Ｗ２は、写真製版加工に
より形成可能な最小加工寸法より小さい。
の形態３によるＤＲＡＭを説明するための断面図であ
る。この図３９におけるメモリセル領域の断面図は、図
１における線分６００−６００における断面を示してい
る。図３９を参照して、本発明の実施の形態３によるＤ
ＲＡＭのメモリセル領域には、半導体基板１の主表面に
活性領域３９を囲むようにトレンチ分離酸化膜４０が形
成されている。半導体基板１の主表面には、ソース／ド
レイン領域２０１ａ〜２０１ｃが形成されている。ソー
ス／ドレイン領域２０１ａ〜２０１ｃに隣接するチャネ
ル領域上には、ゲート絶縁膜４２ａ、４２ｂ、４２ｅを
介してゲート電極４３ａ、４３ｂ、４３ｅが形成されて
いる。ゲート電極４３ａ、４３ｂ、４３ｅ上にはシリコ
ン窒化膜４４ａ、４４ｂ、４４ｅが形成されている。そ
して、このゲート絶縁膜４２ａ、４２ｂ、４２ｅとゲー
ト電極４３ａ、４３ｂ、４３ｅとシリコン窒化膜４４
ａ、４４ｂ、４４ｅとの側面には、シリコン窒化膜から
なるサイドウォール４６ａ〜４６ｄ、４６ｈ、４６ｉが
形成されている。シリコン窒化膜４４ａ、４４ｂ、４４
ｅとサイドウォール４６ａ〜４６ｄ、４６ｈ、４６ｉと
半導体基板１の主表面との上にはノンドープトシリコン
酸化膜４７が形成されている。ノンドープトシリコン酸
化膜４７上には第１の層間絶縁膜４８が形成されてい
る。第１の層間絶縁膜４８上には第２の層間絶縁膜３７
が形成されている。第１および第２の層間絶縁膜４８、
３７とノンドープトシリコン酸化膜４７との一部を除去
することにより、コンタクトホール３８ａ、３８ｂが形
成されている。コンタクトホール３８ａ、３８ｂの内部
にはそれぞれポリシリコンからなるプラグ５７ａ、５７
ｂが形成されている。第２の層間絶縁膜３７の上部表面
の一部にはシリコン窒化膜５８が形成されている。プラ
グ５７ａ、５７ｂと第２の層間絶縁膜３７との上にはキ
ャパシタ下部電極１７０ａ、１７０ｂが形成されてい
る。キャパシタ下部電極１７０ａと１７０ｂとの横には
第３の層間絶縁膜７７が形成されている。キャパシタ下
部電極１７０ａ、１７０ｂの内側表面には粒状結晶７４
が形成されている。粒状結晶７４と第３の層間絶縁膜７
７との上にはキャパシタの誘電体膜１５０が形成されて
いる。誘電体膜１５０上にはキャパシタ上部電極１５１
が形成されている。キャパシタ上部電極１５１上には第
４の層間絶縁膜２０５が形成されている。そして、キャ
パシタ下部電極１７０ａと１７０ｂとの間に位置する第
３の層間絶縁膜７７の一部の幅Ｗ２は、写真製版加工に
より形成可能な最小加工寸法より小さい。
【０１２９】本発明の実施の形態３によるＤＲＡＭの周
辺回路領域における断面図は、基本的に図２に示した本
発明の実施の形態１によるＤＲＡＭの周辺回路領域にお
ける断面図と同様の構造を示している。
辺回路領域における断面図は、基本的に図２に示した本
発明の実施の形態１によるＤＲＡＭの周辺回路領域にお
ける断面図と同様の構造を示している。
【０１３０】このように、本発明の実施の形態３による
ＤＲＡＭでは、図３９に示すように、キャパシタ下部電
極１７０ａ、１７０ｂの頂面と第３の層間絶縁膜７７の
上部表面とのそれぞれの高さがほぼ同一になっているの
で、メモリセル領域と周辺回路領域との間における、第
４の層間絶縁膜２０５の上部表面での段差の発生を防止
できる。このため、この第４の層間絶縁膜２０５上に配
線層を写真製版加工により形成する場合にも、上記段差
があることに起因して配線層のパターンが不鮮明になる
ことを防止できる。これにより、上記配線層のパターン
が不鮮明なことによって上記配線の断線や短絡といった
問題が発生することを防止できる。これにより、高集積
化を図ると同時にキャパシタの容量を確保するととも
に、高い信頼性を有する半導体装置を得ることができ
る。また、第３の層間絶縁膜７７の幅Ｗ２が写真製版加
工により形成可能な最小加工寸法より小さいので、従来
よりもキャパシタ下部電極１０７ａ、１０７ｂの間の間
隔を小さくすることができる。この結果、半導体装置を
より高集積化することができる。なお、第１および第２
の実施の形態においても、この実施の形態３と同様にキ
ャパシタ下部電極の間の層間絶縁膜の幅を写真製版加工
により形成可能な最小加工寸法より小さくすれば、同様
の効果が得られる。
ＤＲＡＭでは、図３９に示すように、キャパシタ下部電
極１７０ａ、１７０ｂの頂面と第３の層間絶縁膜７７の
上部表面とのそれぞれの高さがほぼ同一になっているの
で、メモリセル領域と周辺回路領域との間における、第
４の層間絶縁膜２０５の上部表面での段差の発生を防止
できる。このため、この第４の層間絶縁膜２０５上に配
線層を写真製版加工により形成する場合にも、上記段差
があることに起因して配線層のパターンが不鮮明になる
ことを防止できる。これにより、上記配線層のパターン
が不鮮明なことによって上記配線の断線や短絡といった
問題が発生することを防止できる。これにより、高集積
化を図ると同時にキャパシタの容量を確保するととも
に、高い信頼性を有する半導体装置を得ることができ
る。また、第３の層間絶縁膜７７の幅Ｗ２が写真製版加
工により形成可能な最小加工寸法より小さいので、従来
よりもキャパシタ下部電極１０７ａ、１０７ｂの間の間
隔を小さくすることができる。この結果、半導体装置を
より高集積化することができる。なお、第１および第２
の実施の形態においても、この実施の形態３と同様にキ
ャパシタ下部電極の間の層間絶縁膜の幅を写真製版加工
により形成可能な最小加工寸法より小さくすれば、同様
の効果が得られる。
【０１３１】図４０〜４２は、図３９に示した本発明の
実施の形態３によるＤＲＡＭの製造工程を説明するため
の断面図である。以下、図４０〜４２を参照して、本発
明の実施の形態３によるＤＲＡＭの製造工程を説明す
る。
実施の形態３によるＤＲＡＭの製造工程を説明するため
の断面図である。以下、図４０〜４２を参照して、本発
明の実施の形態３によるＤＲＡＭの製造工程を説明す
る。
【０１３２】まず、本発明の実施の形態３によるＤＲＡ
Ｍのメモリセル領域においては、半導体基板１（図４０
参照）の主表面にトレンチ分離酸化膜４０（図４０参
照）を形成する。半導体基板１の主表面上にゲート絶縁
膜となるシリコン酸化膜（図示せず）を形成する。この
シリコン酸化膜上にゲート電極となるポリシリコン膜
（図示せず）を形成する。このポリシリコン膜上にシリ
コン窒化膜（図示せず）を形成する。このシリコン窒化
膜上にレジストパターンを形成する。このレジストパタ
ーンをマスクとして、シリコン窒化膜とポリシリコン膜
とシリコン酸化膜とをエッチングすることにより、ゲー
ト絶縁膜４２ａ、４２ｂ、４２ｅと、ゲート電極４３
ａ、４３ｂ、４３ｅと、シリコン窒化膜４４ａ、４４
ｂ、４４ｅ（図４０参照）とを形成する。そして、全体
を覆うように、シリコン窒化膜（図示せず）を形成す
る。その後、このシリコン窒化膜を異方性エッチングす
ることにより、サイドウォール４６ａ〜４６ｄ、４６
ｈ、４６ｉ（図４０参照）を形成する。そして、全体を
覆うように、ノンドープトシリコン酸化膜４７（図４０
参照）を形成する。ノンドープトシリコン酸化膜４７上
に、リンドープトシリコン酸化膜からなる第１の層間絶
縁膜４８（図４０参照）を形成する。第１の層間絶縁膜
４８上に、第２の層間絶縁膜３７（図４０参照）を形成
する。第２の層間絶縁膜３７上にレジストパターンを形
成した後、このレジストパターンをマスクとして、第１
および第２の層間絶縁膜４８、３７およびノンドープト
シリコン酸化膜４７の一部を除去することにより、コン
タクトホール３８ａ、３８ｂ（図４０参照）を形成す
る。コンタクトホール３８ａ、３８ｂの内部にポリシリ
コンからなるプラグ５７ａ、５７ｂを形成する。第２の
層間絶縁膜３７とプラグ５７ａ、５７ｂとの上に、シリ
コン窒化膜５８（図４０参照）を形成する。シリコン窒
化膜５８上にシリコン酸化膜からなる第３の層間絶縁膜
７７を形成する。第３の層間絶縁膜７７上にレジストパ
ターンを形成した後、このレジストパターンをマスクと
して、第３の層間絶縁膜７７とシリコン窒化膜５８との
一部を除去することにより、開口部６１ａ、６１ｂを形
成する。このようにして、図４０に示すような構造を得
る。ここで、開口部６１ａの幅をＬ１、開口部６１ａと
６１ｂとの間に位置する第３の層間絶縁膜７７の一部の
幅をＷ１とする。
Ｍのメモリセル領域においては、半導体基板１（図４０
参照）の主表面にトレンチ分離酸化膜４０（図４０参
照）を形成する。半導体基板１の主表面上にゲート絶縁
膜となるシリコン酸化膜（図示せず）を形成する。この
シリコン酸化膜上にゲート電極となるポリシリコン膜
（図示せず）を形成する。このポリシリコン膜上にシリ
コン窒化膜（図示せず）を形成する。このシリコン窒化
膜上にレジストパターンを形成する。このレジストパタ
ーンをマスクとして、シリコン窒化膜とポリシリコン膜
とシリコン酸化膜とをエッチングすることにより、ゲー
ト絶縁膜４２ａ、４２ｂ、４２ｅと、ゲート電極４３
ａ、４３ｂ、４３ｅと、シリコン窒化膜４４ａ、４４
ｂ、４４ｅ（図４０参照）とを形成する。そして、全体
を覆うように、シリコン窒化膜（図示せず）を形成す
る。その後、このシリコン窒化膜を異方性エッチングす
ることにより、サイドウォール４６ａ〜４６ｄ、４６
ｈ、４６ｉ（図４０参照）を形成する。そして、全体を
覆うように、ノンドープトシリコン酸化膜４７（図４０
参照）を形成する。ノンドープトシリコン酸化膜４７上
に、リンドープトシリコン酸化膜からなる第１の層間絶
縁膜４８（図４０参照）を形成する。第１の層間絶縁膜
４８上に、第２の層間絶縁膜３７（図４０参照）を形成
する。第２の層間絶縁膜３７上にレジストパターンを形
成した後、このレジストパターンをマスクとして、第１
および第２の層間絶縁膜４８、３７およびノンドープト
シリコン酸化膜４７の一部を除去することにより、コン
タクトホール３８ａ、３８ｂ（図４０参照）を形成す
る。コンタクトホール３８ａ、３８ｂの内部にポリシリ
コンからなるプラグ５７ａ、５７ｂを形成する。第２の
層間絶縁膜３７とプラグ５７ａ、５７ｂとの上に、シリ
コン窒化膜５８（図４０参照）を形成する。シリコン窒
化膜５８上にシリコン酸化膜からなる第３の層間絶縁膜
７７を形成する。第３の層間絶縁膜７７上にレジストパ
ターンを形成した後、このレジストパターンをマスクと
して、第３の層間絶縁膜７７とシリコン窒化膜５８との
一部を除去することにより、開口部６１ａ、６１ｂを形
成する。このようにして、図４０に示すような構造を得
る。ここで、開口部６１ａの幅をＬ１、開口部６１ａと
６１ｂとの間に位置する第３の層間絶縁膜７７の一部の
幅をＷ１とする。
【０１３３】次に、アルカリや酸などの水溶液を用いた
ウェットエッチングにより、第３の層間絶縁膜７７の表
面の一部を除去する。これにより、開口部６１ａの幅が
Ｌ１からＬ２（図４１参照）へ広がると同時に、開口部
６１ａと６１ｂとの間に位置する第３の層間絶縁膜７７
の一部の幅が、Ｗ１からＷ２（図４１参照）へと小さく
なる。このようにして、図４１に示すような構造を得
る。
ウェットエッチングにより、第３の層間絶縁膜７７の表
面の一部を除去する。これにより、開口部６１ａの幅が
Ｌ１からＬ２（図４１参照）へ広がると同時に、開口部
６１ａと６１ｂとの間に位置する第３の層間絶縁膜７７
の一部の幅が、Ｗ１からＷ２（図４１参照）へと小さく
なる。このようにして、図４１に示すような構造を得
る。
【０１３４】次に、図２２および２３に示した本発明の
実施の形態１によるＤＲＡＭの第３の変形例の製造工程
を用いて、第３の層間絶縁膜７７上と開口部６１ａ、６
１ｂの内部とにアモルファスシリコン膜（図示せず）を
形成する。そして、このアモルファスシリコン膜上に粒
状結晶７４（図４２参照）を形成する。そして、第３の
層間絶縁膜７７の上部表面上に位置するアモルファスシ
リコン膜と粒状結晶とをドライエッチングなどを用いて
除去することにより、図４２に示すような構成を得る。
実施の形態１によるＤＲＡＭの第３の変形例の製造工程
を用いて、第３の層間絶縁膜７７上と開口部６１ａ、６
１ｂの内部とにアモルファスシリコン膜（図示せず）を
形成する。そして、このアモルファスシリコン膜上に粒
状結晶７４（図４２参照）を形成する。そして、第３の
層間絶縁膜７７の上部表面上に位置するアモルファスシ
リコン膜と粒状結晶とをドライエッチングなどを用いて
除去することにより、図４２に示すような構成を得る。
【０１３５】その後、粒状結晶７４上と第３の層間絶縁
膜７７上とに誘電体膜１５０（図３９参照）などを形成
することにより、図３９に示すような構造を得る。なお
周辺回路領域は図３〜１３に示した本発明の実施の形態
１によるＤＲＡＭの周辺回路領域と同様の製造工程によ
り形成される。
膜７７上とに誘電体膜１５０（図３９参照）などを形成
することにより、図３９に示すような構造を得る。なお
周辺回路領域は図３〜１３に示した本発明の実施の形態
１によるＤＲＡＭの周辺回路領域と同様の製造工程によ
り形成される。
【０１３６】図４３は、本発明の実施の形態３によるＤ
ＲＡＭの第１の変形例を示した断面図である。図４３を
参照して、本発明の実施の形態３によるＤＲＡＭの第１
の変形例は、基本的には図３９に示した本発明の実施の
形態３によるＤＲＡＭと同様の構造を備える。ただし、
この図４３に示した本発明の実施の形態３によるＤＲＡ
Ｍの第１の変形例では、第３の層間絶縁膜をノンドープ
トシリコン酸化膜８５とボロンドープトシリコン酸化膜
８６とから構成している。このように、第３の層間絶縁
膜を２層構造にすることによって、後述する製造工程に
おいて、開口部６１ａ、６１ｂの幅を広げる際に、気相
ＨＦを用いて、上層のノンドープトシリコン酸化膜８５
をエッチングすることなく、ボロンドープトシリコン酸
化膜８６のみをエッチングし、開口部６１ａ、６１ｂの
幅を広げることができる。これにより、開口部６１ａ、
６１ｂの幅を広げ、その間に位置する第３の層間絶縁膜
の一部の幅を小さくする工程において、この第３の層間
絶縁膜の上部表面がエッチングにより除去されることを
防止できる。このため、その後に形成されるキャパシタ
下部電極１７０ａ、１７０ｂの側面の高さが低くなるこ
とを防止できる。この結果、キャパシタ下部電極の表面
積が小さくなることを防止し、キャパシタの容量が低減
することを防止できる。
ＲＡＭの第１の変形例を示した断面図である。図４３を
参照して、本発明の実施の形態３によるＤＲＡＭの第１
の変形例は、基本的には図３９に示した本発明の実施の
形態３によるＤＲＡＭと同様の構造を備える。ただし、
この図４３に示した本発明の実施の形態３によるＤＲＡ
Ｍの第１の変形例では、第３の層間絶縁膜をノンドープ
トシリコン酸化膜８５とボロンドープトシリコン酸化膜
８６とから構成している。このように、第３の層間絶縁
膜を２層構造にすることによって、後述する製造工程に
おいて、開口部６１ａ、６１ｂの幅を広げる際に、気相
ＨＦを用いて、上層のノンドープトシリコン酸化膜８５
をエッチングすることなく、ボロンドープトシリコン酸
化膜８６のみをエッチングし、開口部６１ａ、６１ｂの
幅を広げることができる。これにより、開口部６１ａ、
６１ｂの幅を広げ、その間に位置する第３の層間絶縁膜
の一部の幅を小さくする工程において、この第３の層間
絶縁膜の上部表面がエッチングにより除去されることを
防止できる。このため、その後に形成されるキャパシタ
下部電極１７０ａ、１７０ｂの側面の高さが低くなるこ
とを防止できる。この結果、キャパシタ下部電極の表面
積が小さくなることを防止し、キャパシタの容量が低減
することを防止できる。
【０１３７】図４４〜４６は、図４３に示した本発明の
実施の形態３によるＤＲＡＭの第１の変形例の製造工程
を説明するための断面図である。以下、図４４〜４６を
参照して、本発明の実施の形態３によるＤＲＡＭの第１
の変形例の製造工程を説明する。
実施の形態３によるＤＲＡＭの第１の変形例の製造工程
を説明するための断面図である。以下、図４４〜４６を
参照して、本発明の実施の形態３によるＤＲＡＭの第１
の変形例の製造工程を説明する。
【０１３８】まず、図４０に示した本発明の実施の形態
３によるＤＲＡＭの製造工程と基本的に同様の工程によ
り、図４４に示したような構造を得る。ただし、図４０
に示した工程においては、第３の層間絶縁膜７７は１層
であったのに対し、この図４４に示した工程において
は、第３の層間絶縁膜はシリコン窒化膜５８上にボロン
ドープトシリコン酸化膜８６を形成した後、このボロン
ドープトシリコン酸化膜上にノンドープトシリコン酸化
膜８５を形成している。そして、このときの開口部６１
ａの幅をＬ１、開口部６１ａと６１ｂとの間に位置する
第３の層間絶縁膜８６、８５の一部の幅をＷ１とする。
３によるＤＲＡＭの製造工程と基本的に同様の工程によ
り、図４４に示したような構造を得る。ただし、図４０
に示した工程においては、第３の層間絶縁膜７７は１層
であったのに対し、この図４４に示した工程において
は、第３の層間絶縁膜はシリコン窒化膜５８上にボロン
ドープトシリコン酸化膜８６を形成した後、このボロン
ドープトシリコン酸化膜上にノンドープトシリコン酸化
膜８５を形成している。そして、このときの開口部６１
ａの幅をＬ１、開口部６１ａと６１ｂとの間に位置する
第３の層間絶縁膜８６、８５の一部の幅をＷ１とする。
【０１３９】次に、図４５に示すように、気相ＨＦを用
いて、ボロンドープトシリコン酸化膜８６の側面のみを
エッチングにより除去する。このため、開口部６１ａの
幅はＬ２となり、開口部６１ａと６１ｂの間に位置する
第３の層間絶縁膜８６の一部の幅をＷ２と、最初のエッ
チングにより形成された幅Ｗ１よりも小さくすることが
できる。
いて、ボロンドープトシリコン酸化膜８６の側面のみを
エッチングにより除去する。このため、開口部６１ａの
幅はＬ２となり、開口部６１ａと６１ｂの間に位置する
第３の層間絶縁膜８６の一部の幅をＷ２と、最初のエッ
チングにより形成された幅Ｗ１よりも小さくすることが
できる。
【０１４０】そして、図４２に示した本発明の実施の形
態３によるＤＲＡＭの製造工程において、キャパシタ下
部電極１７０ａ、１７０ｂ（図４２参照）と粒状結晶７
４（図４２参照）とを形成した工程と同様の工程によ
り、図４６に示すように、開口部６１ａ、６１ｂの内部
にキャパシタ下部電極１７０ａ、１７０ｂと粒状結晶７
４とを形成する。
態３によるＤＲＡＭの製造工程において、キャパシタ下
部電極１７０ａ、１７０ｂ（図４２参照）と粒状結晶７
４（図４２参照）とを形成した工程と同様の工程によ
り、図４６に示すように、開口部６１ａ、６１ｂの内部
にキャパシタ下部電極１７０ａ、１７０ｂと粒状結晶７
４とを形成する。
【０１４１】その後、誘電体膜１５０（図４３参照）な
どを形成することにより、図４３に示すような構造を得
る。
どを形成することにより、図４３に示すような構造を得
る。
【０１４２】図４７は、本発明の実施の形態３によるＤ
ＲＡＭの第２の変形例を示した断面図である。図４７を
参照して、本発明の実施の形態３によるＤＲＡＭの第２
の変形例は、基本的には、図３９に示した本発明の実施
の形態３によるＤＲＡＭと同様の構造を備えている。た
だし、この図４７に示した本発明の実施の形態３による
ＤＲＡＭの第２の変形例では、キャパシタ下部電極１７
０ａ、１７０ｂの側面が湾曲面を有している。このた
め、キャパシタ下部電極１７０ａ、１７０ｂの側面の表
面積を、図３９に示したようなキャパシタの下部電極１
７０ａ、１７０ｂのように平面状にした場合よりも、大
きくすることができる。このため、一定のキャパシタ容
量を確保しながら、従来よりもよりキャパシタの占有面
積を小さくすることができ、この結果、半導体装置をよ
り微細化することが可能となる。
ＲＡＭの第２の変形例を示した断面図である。図４７を
参照して、本発明の実施の形態３によるＤＲＡＭの第２
の変形例は、基本的には、図３９に示した本発明の実施
の形態３によるＤＲＡＭと同様の構造を備えている。た
だし、この図４７に示した本発明の実施の形態３による
ＤＲＡＭの第２の変形例では、キャパシタ下部電極１７
０ａ、１７０ｂの側面が湾曲面を有している。このた
め、キャパシタ下部電極１７０ａ、１７０ｂの側面の表
面積を、図３９に示したようなキャパシタの下部電極１
７０ａ、１７０ｂのように平面状にした場合よりも、大
きくすることができる。このため、一定のキャパシタ容
量を確保しながら、従来よりもよりキャパシタの占有面
積を小さくすることができ、この結果、半導体装置をよ
り微細化することが可能となる。
【０１４３】図４８および４９は、図４７に示した本発
明の実施の形態３によるＤＲＡＭの第２の変形例の製造
工程を説明するための断面図である。図４８および４９
を参照して、以下に本発明の実施の形態３によるＤＲＡ
Ｍの第２の変形例の製造工程を説明する。
明の実施の形態３によるＤＲＡＭの第２の変形例の製造
工程を説明するための断面図である。図４８および４９
を参照して、以下に本発明の実施の形態３によるＤＲＡ
Ｍの第２の変形例の製造工程を説明する。
【０１４４】まず、図４０に示した本発明の実施の形態
３によるＤＲＡＭの製造工程の第１工程を実施する。た
だし、第３の層間絶縁膜７７（図４８参照）をドライエ
ッチングする際に、このエッチングの雰囲気圧力を高圧
にする。これにより、図４８に示すように、開口部６１
ａ、６１ｂの内部における第３の層間絶縁膜７７の側面
を湾曲面を有するように形成することができる。なお、
このエッチング工程においては、第３の層間絶縁膜７７
の側面を保護する膜を形成するためのエッチングガスの
雰囲気ガスへの混入量を減少させてもよい。このエッチ
ング工程において用いるエッチングガスとしては、ＣＨ
Ｆ3 ／ＣＦ4 系のガスを用いてもよい。この場合には、
ＣＦ4 の流量を増やすことが湾曲面を形成することに対
し有効であり、また、Ｏ2 などのガスを混合することも
有効である。
３によるＤＲＡＭの製造工程の第１工程を実施する。た
だし、第３の層間絶縁膜７７（図４８参照）をドライエ
ッチングする際に、このエッチングの雰囲気圧力を高圧
にする。これにより、図４８に示すように、開口部６１
ａ、６１ｂの内部における第３の層間絶縁膜７７の側面
を湾曲面を有するように形成することができる。なお、
このエッチング工程においては、第３の層間絶縁膜７７
の側面を保護する膜を形成するためのエッチングガスの
雰囲気ガスへの混入量を減少させてもよい。このエッチ
ング工程において用いるエッチングガスとしては、ＣＨ
Ｆ3 ／ＣＦ4 系のガスを用いてもよい。この場合には、
ＣＦ4 の流量を増やすことが湾曲面を形成することに対
し有効であり、また、Ｏ2 などのガスを混合することも
有効である。
【０１４５】次に、図４９に示すように、本発明の実施
の形態３によるＤＲＡＭの図４２に示した製造工程と同
じように、開口部６１ａ、６１ｂの内部にキャパシタ下
部電極１７０ａ、１７０ｂと粒状結晶７４とを形成す
る。
の形態３によるＤＲＡＭの図４２に示した製造工程と同
じように、開口部６１ａ、６１ｂの内部にキャパシタ下
部電極１７０ａ、１７０ｂと粒状結晶７４とを形成す
る。
【０１４６】その後、誘電体膜１５０（図４７参照）な
どを形成することにより、図４７に示すような構成を得
る。なお、このようにキャパシタ下部電極１７０ａ、１
７０ｂの側面を湾曲面を有するように形成することは、
図１〜２６に示した本発明の実施の形態１によるＤＲＡ
Ｍのキャパシタ下部電極に適用しても、また他の円筒型
キャパシタ下部電極を有する実施例に適用しても同様の
効果が得られる。
どを形成することにより、図４７に示すような構成を得
る。なお、このようにキャパシタ下部電極１７０ａ、１
７０ｂの側面を湾曲面を有するように形成することは、
図１〜２６に示した本発明の実施の形態１によるＤＲＡ
Ｍのキャパシタ下部電極に適用しても、また他の円筒型
キャパシタ下部電極を有する実施例に適用しても同様の
効果が得られる。
【０１４７】（実施の形態４）図５０は、本発明の実施
の形態４によるＤＲＡＭの断面図を示している。ここ
で、図５０に示したメモリセル領域の断面は、図１に示
したＤＲＡＭのメモリセルの平面模式図の線分５００−
５００における断面を示している。そして、この図５０
に示した本発明の実施の形態４によるＤＲＡＭは、基本
的には図２に示した本発明の実施の形態１によるＤＲＡ
Ｍと同様の構造を備える。ただし、この実施の形態４に
よるＤＲＡＭでは、キャパシタ下部電極１７０ａと第３
の層間絶縁膜７７との間に後述する製造工程に示すよう
に空隙が形成され、この空隙において誘電体膜１５０と
キャパシタ上部電極１５１とが形成されている。また、
第３の層間絶縁膜７７の上部表面の位置はキャパシタ下
部電極１７０ａの頂面とほぼ同様の高さに位置するよう
に形成されている。このように、本発明の実施の形態４
によるＤＲＡＭでは、後述する製造工程においてキャパ
シタ下部電極１７０ａと第３の層間絶縁膜７７との間に
空隙を形成するので、キャパシタ下部電極１７０ａの側
面をキャパシタとして利用できる。このため、キャパシ
タ下部電極１７０ａの形状を変えずに、キャパシタの容
量を増大させることができる。
の形態４によるＤＲＡＭの断面図を示している。ここ
で、図５０に示したメモリセル領域の断面は、図１に示
したＤＲＡＭのメモリセルの平面模式図の線分５００−
５００における断面を示している。そして、この図５０
に示した本発明の実施の形態４によるＤＲＡＭは、基本
的には図２に示した本発明の実施の形態１によるＤＲＡ
Ｍと同様の構造を備える。ただし、この実施の形態４に
よるＤＲＡＭでは、キャパシタ下部電極１７０ａと第３
の層間絶縁膜７７との間に後述する製造工程に示すよう
に空隙が形成され、この空隙において誘電体膜１５０と
キャパシタ上部電極１５１とが形成されている。また、
第３の層間絶縁膜７７の上部表面の位置はキャパシタ下
部電極１７０ａの頂面とほぼ同様の高さに位置するよう
に形成されている。このように、本発明の実施の形態４
によるＤＲＡＭでは、後述する製造工程においてキャパ
シタ下部電極１７０ａと第３の層間絶縁膜７７との間に
空隙を形成するので、キャパシタ下部電極１７０ａの側
面をキャパシタとして利用できる。このため、キャパシ
タ下部電極１７０ａの形状を変えずに、キャパシタの容
量を増大させることができる。
【０１４８】また、第３の層間絶縁膜７７をメモリセル
領域から周辺回路領域にまで延在するように形成してい
るので、メモリセル領域と周辺回路領域とにおいてキャ
パシタ上部電極１５１上に第４の層間絶縁膜を形成した
場合でも、メモリセル領域と周辺回路領域との間におけ
る上記第４の層間絶縁膜の上部表面において段差の発生
を防止できる。また、後述する製造工程において示すよ
うに、キャパシタ下部電極１７０ａの側面のみに空隙を
形成するので、キャパシタ下部電極１７０ａの底面にお
いてはキャパシタ下部電極１７０ａと第２の層間絶縁膜
３７とが上記空隙を形成した際にも、常に接触した状態
になっている。このため、上記空隙が形成された状態で
半導体基板を洗浄するような工程においても、キャパシ
タ下部電極１７０ａの底面が第２の層間絶縁膜３７と接
触していることにより、この第２の層間絶縁膜３７が物
理的な衝撃に対する補強部材として作用する。このた
め、上記したような洗浄工程などにおける物理的な振動
によりキャパシタ下部電極１７０ａが折損するといった
問題の発生を防止できる。
領域から周辺回路領域にまで延在するように形成してい
るので、メモリセル領域と周辺回路領域とにおいてキャ
パシタ上部電極１５１上に第４の層間絶縁膜を形成した
場合でも、メモリセル領域と周辺回路領域との間におけ
る上記第４の層間絶縁膜の上部表面において段差の発生
を防止できる。また、後述する製造工程において示すよ
うに、キャパシタ下部電極１７０ａの側面のみに空隙を
形成するので、キャパシタ下部電極１７０ａの底面にお
いてはキャパシタ下部電極１７０ａと第２の層間絶縁膜
３７とが上記空隙を形成した際にも、常に接触した状態
になっている。このため、上記空隙が形成された状態で
半導体基板を洗浄するような工程においても、キャパシ
タ下部電極１７０ａの底面が第２の層間絶縁膜３７と接
触していることにより、この第２の層間絶縁膜３７が物
理的な衝撃に対する補強部材として作用する。このた
め、上記したような洗浄工程などにおける物理的な振動
によりキャパシタ下部電極１７０ａが折損するといった
問題の発生を防止できる。
【０１４９】図５１〜５５は、図５０に示した本発明の
実施の形態４によるＤＲＡＭの製造工程を説明するため
の断面図である。図５１〜５５を参照して、本発明の実
施の形態４によるＤＲＡＭの製造工程を説明する。
実施の形態４によるＤＲＡＭの製造工程を説明するため
の断面図である。図５１〜５５を参照して、本発明の実
施の形態４によるＤＲＡＭの製造工程を説明する。
【０１５０】まず、図３〜９に示した本発明の実施の形
態１によるＤＲＡＭの製造工程を実施した後、第２の層
間絶縁膜３７（図５１参照）上にシリコン窒化膜５８
（図５１参照）と第３の層間絶縁膜７７（図５１参照）
とを形成する。第３の層間絶縁膜７７上にレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして第３の層間絶縁膜７７の一部を異方性エ
ッチングにより除去する。これにより開口部６１（図５
１参照）を形成する。そして、開口部６１の底部におい
てシリコン窒化膜５８をエッチングにより除去する。こ
こで、図３９に示した本発明の実施の形態３のように、
エッチングにより開口部６１の幅を広げてもよい。この
ようにすることにより、さらに実施の形態３と同様の効
果が得られる。その後、第３の層間絶縁膜７７上と開口
部６１の内部とにシリコン窒化膜９９（図５１参照）を
形成する。このようにして、図５１に示すような構造を
得る。この際、開口部６１の底部におけるシリコン窒化
膜５８を除去せずに、シリコン窒化膜９９を第３の層間
絶縁膜７７上と開口部６１の内部とに形成してもよい。
態１によるＤＲＡＭの製造工程を実施した後、第２の層
間絶縁膜３７（図５１参照）上にシリコン窒化膜５８
（図５１参照）と第３の層間絶縁膜７７（図５１参照）
とを形成する。第３の層間絶縁膜７７上にレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして第３の層間絶縁膜７７の一部を異方性エ
ッチングにより除去する。これにより開口部６１（図５
１参照）を形成する。そして、開口部６１の底部におい
てシリコン窒化膜５８をエッチングにより除去する。こ
こで、図３９に示した本発明の実施の形態３のように、
エッチングにより開口部６１の幅を広げてもよい。この
ようにすることにより、さらに実施の形態３と同様の効
果が得られる。その後、第３の層間絶縁膜７７上と開口
部６１の内部とにシリコン窒化膜９９（図５１参照）を
形成する。このようにして、図５１に示すような構造を
得る。この際、開口部６１の底部におけるシリコン窒化
膜５８を除去せずに、シリコン窒化膜９９を第３の層間
絶縁膜７７上と開口部６１の内部とに形成してもよい。
【０１５１】次に、シリコン窒化膜９９の一部を異方性
エッチングにより除去することにより、開口部６１の内
部にシリコン窒化膜からなるサイドウォール１００を形
成することにより、図５２に示すような構造を得る。
エッチングにより除去することにより、開口部６１の内
部にシリコン窒化膜からなるサイドウォール１００を形
成することにより、図５２に示すような構造を得る。
【０１５２】次に、図５３に示すように、第３の層間絶
縁膜７７上と開口部６１内部とにポリシリコンやアモル
ファスシリコンなどの導電体膜１０１を形成する。
縁膜７７上と開口部６１内部とにポリシリコンやアモル
ファスシリコンなどの導電体膜１０１を形成する。
【０１５３】次に、実施の形態１と同様にエッチングな
どにより第３の層間絶縁膜７７上に位置する導電体膜１
０１の一部を除去する。これにより、図５４に示すよう
な構造を得る。この工程により、各ビットごとのキャパ
シタ下部電極１７０ａが分離される。
どにより第３の層間絶縁膜７７上に位置する導電体膜１
０１の一部を除去する。これにより、図５４に示すよう
な構造を得る。この工程により、各ビットごとのキャパ
シタ下部電極１７０ａが分離される。
【０１５４】次に、エッチングによりシリコン窒化膜か
らなるサイドウォール１００を選択的に除去することに
より、キャパシタ下部電極１７０ａと第３の層間絶縁膜
７７との間に空隙を形成する。このようにして、図５５
に示すような構造を得る。
らなるサイドウォール１００を選択的に除去することに
より、キャパシタ下部電極１７０ａと第３の層間絶縁膜
７７との間に空隙を形成する。このようにして、図５５
に示すような構造を得る。
【０１５５】その後、誘電体膜１５０（図５０参照）な
どを形成することにより、図５０に示すような構造を得
る。なお周辺回路領域は図３〜１３に示した本発明の実
施の形態１によるＤＲＡＭの周辺回路領域と同様の製造
工程により形成される。
どを形成することにより、図５０に示すような構造を得
る。なお周辺回路領域は図３〜１３に示した本発明の実
施の形態１によるＤＲＡＭの周辺回路領域と同様の製造
工程により形成される。
【０１５６】図５６は、本発明の実施の形態４によるＤ
ＲＡＭの第１の変形例を示した断面図である。図５６を
参照して、本発明の実施の形態４によるＤＲＡＭの第１
の変形例は、基本的には図５０に示した本発明の実施の
形態４によるＤＲＡＭと同様の構造を備える。ただし、
この第１の変形例では、キャパシタ下部電極１７０ａと
第３の層間絶縁膜７７との間に位置するシリコン窒化膜
からなるサイドウォール１００が一部残存した状態で、
キャパシタが形成されている。このように、サイドウォ
ール１００を一部残存させているので、このサイドウォ
ール１００の残存量を変更することで、キャパシタとし
て作用するキャパシタ下部電極１７０ａの外部側面の表
面積を変更することができる。これにより、キャパシタ
下部電極１７０ａの構造を変更することなく、キャパシ
タの容量を変更することが可能となる。また、残存する
サイドウォール１００の一部も物理的衝撃に対する上記
補強部材の一部として作用するので、洗浄工程などにお
ける物理的な振動によるキャパシタ下部電極１７０ａの
折損といった問題の発生をより有効に防止できる。
ＲＡＭの第１の変形例を示した断面図である。図５６を
参照して、本発明の実施の形態４によるＤＲＡＭの第１
の変形例は、基本的には図５０に示した本発明の実施の
形態４によるＤＲＡＭと同様の構造を備える。ただし、
この第１の変形例では、キャパシタ下部電極１７０ａと
第３の層間絶縁膜７７との間に位置するシリコン窒化膜
からなるサイドウォール１００が一部残存した状態で、
キャパシタが形成されている。このように、サイドウォ
ール１００を一部残存させているので、このサイドウォ
ール１００の残存量を変更することで、キャパシタとし
て作用するキャパシタ下部電極１７０ａの外部側面の表
面積を変更することができる。これにより、キャパシタ
下部電極１７０ａの構造を変更することなく、キャパシ
タの容量を変更することが可能となる。また、残存する
サイドウォール１００の一部も物理的衝撃に対する上記
補強部材の一部として作用するので、洗浄工程などにお
ける物理的な振動によるキャパシタ下部電極１７０ａの
折損といった問題の発生をより有効に防止できる。
【０１５７】図５７は、図５６に示した本発明の実施の
形態４によるＤＲＡＭの第１の変形例の製造工程を説明
するための断面図である。以下、図５７を参照して、本
発明の実施の形態４によるＤＲＡＭの第１の変形例の製
造工程を説明する。
形態４によるＤＲＡＭの第１の変形例の製造工程を説明
するための断面図である。以下、図５７を参照して、本
発明の実施の形態４によるＤＲＡＭの第１の変形例の製
造工程を説明する。
【０１５８】まず、図５１〜５４に示した本発明の実施
の形態４によるＤＲＡＭの製造工程を実施した後、図５
７に示すように、サイドウォール１００の一部が残存す
るようにサイドウォール１００の一部をエッチングによ
り除去する。この際、ウェットエッチングを用いる場合
には、エッチング液への浸漬時間を制御することによ
り、このようにサイドウォール１００の一部のみを除去
することができる。
の形態４によるＤＲＡＭの製造工程を実施した後、図５
７に示すように、サイドウォール１００の一部が残存す
るようにサイドウォール１００の一部をエッチングによ
り除去する。この際、ウェットエッチングを用いる場合
には、エッチング液への浸漬時間を制御することによ
り、このようにサイドウォール１００の一部のみを除去
することができる。
【０１５９】その後、誘電体膜１５０（図５６参照）な
どを形成することにより、図５６に示すような構造を得
る。
どを形成することにより、図５６に示すような構造を得
る。
【０１６０】図５８は、本発明の実施の形態４によるＤ
ＲＡＭの第２の変形例を示した断面図である。図５８を
参照して、本発明の実施の形態４によるＤＲＡＭの第２
の変形例は、基本的には図５０に示した本発明の実施の
形態４によるＤＲＡＭと同様の構造を備える。ただし、
図５８に示した本発明の実施の形態４によるＤＲＡＭの
第２の変形例では、後述する製造工程において、キャパ
シタ下部電極１７０ａと第３の層間絶縁膜７７との間に
位置する空隙が、キャパシタ下部電極１７０ａの底面の
一部も露出させるように形成されている。そして、この
キャパシタ下部電極１７０ａの底面の一部もその上に誘
電体膜１５０などが形成されることにより、キャパシタ
として作用している。このように形成することで、キャ
パシタの容量をより増大させることができる。
ＲＡＭの第２の変形例を示した断面図である。図５８を
参照して、本発明の実施の形態４によるＤＲＡＭの第２
の変形例は、基本的には図５０に示した本発明の実施の
形態４によるＤＲＡＭと同様の構造を備える。ただし、
図５８に示した本発明の実施の形態４によるＤＲＡＭの
第２の変形例では、後述する製造工程において、キャパ
シタ下部電極１７０ａと第３の層間絶縁膜７７との間に
位置する空隙が、キャパシタ下部電極１７０ａの底面の
一部も露出させるように形成されている。そして、この
キャパシタ下部電極１７０ａの底面の一部もその上に誘
電体膜１５０などが形成されることにより、キャパシタ
として作用している。このように形成することで、キャ
パシタの容量をより増大させることができる。
【０１６１】図５９は、図５８に示した本発明の実施の
形態４によるＤＲＡＭの第２の変形例の製造工程を説明
するための断面図である。図５９を参照して、以下に本
発明の実施の形態４によるＤＲＡＭの第２の変形例の製
造工程を説明する。
形態４によるＤＲＡＭの第２の変形例の製造工程を説明
するための断面図である。図５９を参照して、以下に本
発明の実施の形態４によるＤＲＡＭの第２の変形例の製
造工程を説明する。
【０１６２】まず、図５１〜５４に示した本発明の実施
の形態４によるＤＲＡＭの製造工程を実施した後、図５
９に示すように、キャパシタ下部電極１７０ａと第３の
層間絶縁膜７７との間に位置するサイドウォール１００
（図５４参照）を除去するエッチングを実施した後、そ
のサイドウォール１００の下に位置する第２の層間絶縁
膜３７の一部も除去するようにエッチングを行なう。こ
のようにして、キャパシタ下部電極１７０ａの外部側面
と底面の一部とを露出させるように、空隙を形成するこ
とができる。そして、このときキャパシタ下部電極１７
０ａの底面のその他の一部は、第２の層間絶縁膜３７と
接触した状態なので、この後に洗浄工程などを実施した
場合でも、洗浄工程などにおける物理的な衝撃に対し
て、第２の層間絶縁膜３７がキャパシタ下部電極１７０
ａの折損などを防止する補強部材として作用する。
の形態４によるＤＲＡＭの製造工程を実施した後、図５
９に示すように、キャパシタ下部電極１７０ａと第３の
層間絶縁膜７７との間に位置するサイドウォール１００
（図５４参照）を除去するエッチングを実施した後、そ
のサイドウォール１００の下に位置する第２の層間絶縁
膜３７の一部も除去するようにエッチングを行なう。こ
のようにして、キャパシタ下部電極１７０ａの外部側面
と底面の一部とを露出させるように、空隙を形成するこ
とができる。そして、このときキャパシタ下部電極１７
０ａの底面のその他の一部は、第２の層間絶縁膜３７と
接触した状態なので、この後に洗浄工程などを実施した
場合でも、洗浄工程などにおける物理的な衝撃に対し
て、第２の層間絶縁膜３７がキャパシタ下部電極１７０
ａの折損などを防止する補強部材として作用する。
【０１６３】その後、誘電体膜１５０（図５８参照）な
どを形成することにより、図５８に示すような構造を得
る。
どを形成することにより、図５８に示すような構造を得
る。
【０１６４】図６０は、本発明の実施の形態４によるＤ
ＲＡＭの第３の変形例を示した断面図である。図６０を
参照して、本発明の実施の形態４によるＤＲＡＭの第３
の変形例は、基本的には図５０に示した本発明の実施の
形態４によるＤＲＡＭと同様の構造を備える。ただし、
この本発明の実施の形態４によるＤＲＡＭの第３の変形
例では、キャパシタ下部電極１７０ａの内側表面に粒状
結晶７４が形成されている。このため、キャパシタ下部
電極１７０ａの占有面積を大きくすることなく、キャパ
シタ下部電極１７０ａの表面積を大きくすることができ
る。これにより、キャパシタの容量を大きくすることが
できる。その結果、一定のキャパシタ容量を確保しなが
ら、キャパシタ下部電極１７０ａの占有面積を小さくす
ることができる。これにより、半導体装置の微細化を図
ることが可能となる。
ＲＡＭの第３の変形例を示した断面図である。図６０を
参照して、本発明の実施の形態４によるＤＲＡＭの第３
の変形例は、基本的には図５０に示した本発明の実施の
形態４によるＤＲＡＭと同様の構造を備える。ただし、
この本発明の実施の形態４によるＤＲＡＭの第３の変形
例では、キャパシタ下部電極１７０ａの内側表面に粒状
結晶７４が形成されている。このため、キャパシタ下部
電極１７０ａの占有面積を大きくすることなく、キャパ
シタ下部電極１７０ａの表面積を大きくすることができ
る。これにより、キャパシタの容量を大きくすることが
できる。その結果、一定のキャパシタ容量を確保しなが
ら、キャパシタ下部電極１７０ａの占有面積を小さくす
ることができる。これにより、半導体装置の微細化を図
ることが可能となる。
【０１６５】図６１〜６３は、図６０に示した本発明の
実施の形態４によるＤＲＡＭの第３の変形例の製造工程
を説明するための断面図である。以下、図６１〜６３を
参照して、本発明の実施の形態４によるＤＲＡＭの第３
の変形例の製造工程を説明する。
実施の形態４によるＤＲＡＭの第３の変形例の製造工程
を説明するための断面図である。以下、図６１〜６３を
参照して、本発明の実施の形態４によるＤＲＡＭの第３
の変形例の製造工程を説明する。
【０１６６】まず、図５１〜５３に示した本発明の実施
の形態４によるＤＲＡＭの製造工程を実施した後、導電
体膜１０１上に粒状結晶７４を実施の形態１などで用い
た工程と同様の工程により形成する。このようにして、
図６１に示すような構造を得る。
の形態４によるＤＲＡＭの製造工程を実施した後、導電
体膜１０１上に粒状結晶７４を実施の形態１などで用い
た工程と同様の工程により形成する。このようにして、
図６１に示すような構造を得る。
【０１６７】次に、図６２に示すように、第３の層間絶
縁膜７７上に位置する導電体膜１０１と粒状結晶７４と
をエッチングにより除去する。なお、ここではＣＭＰ法
を用いてもよい。
縁膜７７上に位置する導電体膜１０１と粒状結晶７４と
をエッチングにより除去する。なお、ここではＣＭＰ法
を用いてもよい。
【０１６８】次に、開口部６１の内部におけるサイドウ
ォール１００をエッチングにより除去することにより、
図６３に示すように、キャパシタ下部電極１７０ａと第
３の層間絶縁膜７７との間に空隙を形成する。
ォール１００をエッチングにより除去することにより、
図６３に示すように、キャパシタ下部電極１７０ａと第
３の層間絶縁膜７７との間に空隙を形成する。
【０１６９】その後、キャパシタの誘電体膜１５０（図
６０参照）などを形成することにより、図６０に示した
ような構造を得る。
６０参照）などを形成することにより、図６０に示した
ような構造を得る。
【０１７０】図６４は、本発明の実施の形態４によるＤ
ＲＡＭの第４の変形例を示した断面図である。図６４を
参照して、本発明の実施の形態４によるＤＲＡＭの第４
の変形例は、基本的には、図５０に示した本発明の実施
の形態４によるＤＲＡＭと同様の構造を備える。ただ
し、この本発明の実施の形態４によるＤＲＡＭの第４の
変形例では、キャパシタ下部電極１７０ａの内側表面お
よび外部側面全体に粒状結晶７４が形成されている。こ
のため、キャパシタ下部電極１７０ａの占有面積を大き
くすることなく、キャパシタ下部電極１７０ａの表面積
をより大きくできる。これにより、一定のキャパシタ容
量を確保しながら、従来よりキャパシタ下部電極１７０
ａの占有面積をより小さくすることが可能となる。この
結果、半導体装置をより微細化することができる。ま
た、ここで、開口部６１を形成した後、実施の形態３の
ようにこの開口部６１の幅をエッチングにより広げるこ
とにより、キャパシタ下部電極１７０ａと他のキャパシ
タ下部電極との間に位置する第３の層間絶縁膜７７の幅
を写真製版加工により形成可能な最終加工寸法よりも小
さくしてもよい。これにより、半導体装置をより高集積
化することが可能となる。
ＲＡＭの第４の変形例を示した断面図である。図６４を
参照して、本発明の実施の形態４によるＤＲＡＭの第４
の変形例は、基本的には、図５０に示した本発明の実施
の形態４によるＤＲＡＭと同様の構造を備える。ただ
し、この本発明の実施の形態４によるＤＲＡＭの第４の
変形例では、キャパシタ下部電極１７０ａの内側表面お
よび外部側面全体に粒状結晶７４が形成されている。こ
のため、キャパシタ下部電極１７０ａの占有面積を大き
くすることなく、キャパシタ下部電極１７０ａの表面積
をより大きくできる。これにより、一定のキャパシタ容
量を確保しながら、従来よりキャパシタ下部電極１７０
ａの占有面積をより小さくすることが可能となる。この
結果、半導体装置をより微細化することができる。ま
た、ここで、開口部６１を形成した後、実施の形態３の
ようにこの開口部６１の幅をエッチングにより広げるこ
とにより、キャパシタ下部電極１７０ａと他のキャパシ
タ下部電極との間に位置する第３の層間絶縁膜７７の幅
を写真製版加工により形成可能な最終加工寸法よりも小
さくしてもよい。これにより、半導体装置をより高集積
化することが可能となる。
【０１７１】図６５は、図６４に示した本発明の実施の
形態４によるＤＲＡＭの第４の変形例の製造工程を説明
するための断面図である。図６５を参照して、図６４に
示した本発明の実施の形態４によるＤＲＡＭの第４の変
形例の製造工程を説明する。
形態４によるＤＲＡＭの第４の変形例の製造工程を説明
するための断面図である。図６５を参照して、図６４に
示した本発明の実施の形態４によるＤＲＡＭの第４の変
形例の製造工程を説明する。
【０１７２】まず、図５１〜５５に示した本発明の実施
の形態４によるＤＲＡＭの製造工程を実施する。その
後、キャパシタ下部電極１７０ａの表面に本発明の実施
の形態１で用いた工程と同じ工程により粒状結晶７４
（図６５参照）を形成する。このようにして、図６５に
示すような構造を得る。
の形態４によるＤＲＡＭの製造工程を実施する。その
後、キャパシタ下部電極１７０ａの表面に本発明の実施
の形態１で用いた工程と同じ工程により粒状結晶７４
（図６５参照）を形成する。このようにして、図６５に
示すような構造を得る。
【０１７３】その後、誘電体膜１５０（図６４参照）な
どを形成することにより、図６４に示したような構造を
得る。
どを形成することにより、図６４に示したような構造を
得る。
【０１７４】（実施の形態５）図６６は、本発明の実施
の形態５によるＤＲＡＭを示した断面図である。図６６
を参照して、本発明の実施の形態５によるＤＲＡＭは、
基本的には図５０に示した本発明の実施の形態４による
ＤＲＡＭと同様の構造を備える。ただし、この実施の形
態５によるＤＲＡＭのキャパシタ下部電極１０５は、厚
膜型の形状を有している。そして、このように本発明の
実施の形態５によるＤＲＡＭでは、キャパシタ下部電極
１０５の側面と第３の層間絶縁膜７７との間に空隙を形
成し、キャパシタ下部電極１０５の側面上に誘電体膜１
５０およびキャパシタ上部電極１５１を形成しているの
で、キャパシタの容量を増大させることができる。ま
た、キャパシタ下部電極１０５の側面と第３の層間絶縁
膜７７との間にのみ、後述する製造工程において空隙を
形成するので、このような空隙を形成した状態におい
て、キャパシタ下部電極１０５の底面と第２の層間絶縁
膜３７とが接触した状態にすることができる。このた
め、上記空隙が形成された状態で、この半導体装置が形
成されている半導体基板を洗浄するような工程を実施し
ても、このキャパシタ下部電極１０５の底面と接触して
いる第２の層間絶縁膜３７が補強部材として作用し、上
記洗浄工程などにおける物理的な振動によりキャパシタ
下部電極１０５の一部が折損するというような問題の発
生を防止できる。
の形態５によるＤＲＡＭを示した断面図である。図６６
を参照して、本発明の実施の形態５によるＤＲＡＭは、
基本的には図５０に示した本発明の実施の形態４による
ＤＲＡＭと同様の構造を備える。ただし、この実施の形
態５によるＤＲＡＭのキャパシタ下部電極１０５は、厚
膜型の形状を有している。そして、このように本発明の
実施の形態５によるＤＲＡＭでは、キャパシタ下部電極
１０５の側面と第３の層間絶縁膜７７との間に空隙を形
成し、キャパシタ下部電極１０５の側面上に誘電体膜１
５０およびキャパシタ上部電極１５１を形成しているの
で、キャパシタの容量を増大させることができる。ま
た、キャパシタ下部電極１０５の側面と第３の層間絶縁
膜７７との間にのみ、後述する製造工程において空隙を
形成するので、このような空隙を形成した状態におい
て、キャパシタ下部電極１０５の底面と第２の層間絶縁
膜３７とが接触した状態にすることができる。このた
め、上記空隙が形成された状態で、この半導体装置が形
成されている半導体基板を洗浄するような工程を実施し
ても、このキャパシタ下部電極１０５の底面と接触して
いる第２の層間絶縁膜３７が補強部材として作用し、上
記洗浄工程などにおける物理的な振動によりキャパシタ
下部電極１０５の一部が折損するというような問題の発
生を防止できる。
【０１７５】また、キャパシタ下部電極１０５が第３の
層間絶縁膜７７に埋込まれた状態になっているので、こ
のキャパシタ下部電極１０５に起因して、メモリセル領
域と周辺回路領域等における第４の層間絶縁膜２０５の
上部表面に段差が発生することを防止できる。このた
め、第４の層間絶縁膜２０５上にアルミニウムなどから
なる配線層を写真製版加工により形成する場合にも、第
４の層間絶縁膜２０５の上部表面に段差があることに起
因してこの配線層のパターンが不鮮明になることを防止
できる。このため、上記配線層のパターンが不鮮明なこ
とに起因して、上記配線層の断線や短絡といった問題が
発生することを防止できる。この結果、高集積化を図る
と同時に、キャパシタの容量を確保するとともに、高い
信頼性を有する半導体装置を得ることができる。
層間絶縁膜７７に埋込まれた状態になっているので、こ
のキャパシタ下部電極１０５に起因して、メモリセル領
域と周辺回路領域等における第４の層間絶縁膜２０５の
上部表面に段差が発生することを防止できる。このた
め、第４の層間絶縁膜２０５上にアルミニウムなどから
なる配線層を写真製版加工により形成する場合にも、第
４の層間絶縁膜２０５の上部表面に段差があることに起
因してこの配線層のパターンが不鮮明になることを防止
できる。このため、上記配線層のパターンが不鮮明なこ
とに起因して、上記配線層の断線や短絡といった問題が
発生することを防止できる。この結果、高集積化を図る
と同時に、キャパシタの容量を確保するとともに、高い
信頼性を有する半導体装置を得ることができる。
【０１７６】また、この実施の形態５において、開口部
６１の幅をエッチングにより広げることにより、キャパ
シタ下部電極１０５と他のキャパシタ下部電極との間に
位置する第３の層間絶縁膜７７の一部の幅を写真製版加
工により形成可能な最小加工寸法より小さくしてもよ
い。これにより、従来よりもキャパシタ下部電極１０５
と他のキャパシタ下部電極との間の間隔を小さくするこ
とができる。この結果、半導体装置をより高集積化する
ことも可能となる。
６１の幅をエッチングにより広げることにより、キャパ
シタ下部電極１０５と他のキャパシタ下部電極との間に
位置する第３の層間絶縁膜７７の一部の幅を写真製版加
工により形成可能な最小加工寸法より小さくしてもよ
い。これにより、従来よりもキャパシタ下部電極１０５
と他のキャパシタ下部電極との間の間隔を小さくするこ
とができる。この結果、半導体装置をより高集積化する
ことも可能となる。
【０１７７】図６７〜６９は、図６６に示した本発明の
実施の形態５によるＤＲＡＭの製造工程を説明するため
の断面図である。図６７〜６９を参照して、以下に本発
明の実施の形態５によるＤＲＡＭの製造工程を説明す
る。
実施の形態５によるＤＲＡＭの製造工程を説明するため
の断面図である。図６７〜６９を参照して、以下に本発
明の実施の形態５によるＤＲＡＭの製造工程を説明す
る。
【０１７８】まず、図５１および５２に示した本発明の
実施の形態４によるＤＲＡＭの製造工程を実施した後、
図６７に示すように第３の層間絶縁膜７７上と開口部６
１内部とに、アモルファスシリコンなどからなる誘電体
膜１０４を形成する。
実施の形態４によるＤＲＡＭの製造工程を実施した後、
図６７に示すように第３の層間絶縁膜７７上と開口部６
１内部とに、アモルファスシリコンなどからなる誘電体
膜１０４を形成する。
【０１７９】次に、ドライエッチングもしくはＣＭＰ法
を用いて、第３の層間絶縁膜７７上に位置する誘電体膜
１０４の一部を除去することにより、図６８に示すよう
な構造を得る。このようにして、キャパシタ下部電極１
０５が形成される。
を用いて、第３の層間絶縁膜７７上に位置する誘電体膜
１０４の一部を除去することにより、図６８に示すよう
な構造を得る。このようにして、キャパシタ下部電極１
０５が形成される。
【０１８０】次に、図６９に示すようにサイドウォール
１００（図６８参照）をエッチングにより除去すること
により、キャパシタ下部電極１０５と第３の層間絶縁膜
７７との間に空隙を形成する。
１００（図６８参照）をエッチングにより除去すること
により、キャパシタ下部電極１０５と第３の層間絶縁膜
７７との間に空隙を形成する。
【０１８１】その後、キャパシタ下部電極１０５の表面
と第３の層間絶縁膜７７上とに誘電体膜１５０（図６６
参照）などを形成することにより、図６６に示すような
構造を得る。なお周辺回路領域は図３〜１３に示した本
発明の実施の形態１によるＤＲＡＭの周辺回路領域と同
様の製造工程により形成される。
と第３の層間絶縁膜７７上とに誘電体膜１５０（図６６
参照）などを形成することにより、図６６に示すような
構造を得る。なお周辺回路領域は図３〜１３に示した本
発明の実施の形態１によるＤＲＡＭの周辺回路領域と同
様の製造工程により形成される。
【０１８２】図７０は、本発明の実施の形態５によるＤ
ＲＡＭの変形例を示した断面図である。図７０を参照し
て、本発明の実施の形態５によるＤＲＡＭの変形例は、
基本的には図６６に示した本発明の実施の形態５による
ＤＲＡＭと同様の構造を備える。ただし、この本発明の
実施の形態５によるＤＲＡＭの変形例では、キャパシタ
下部電極１０５の表面に粒状結晶７４が形成されてい
る。このため、図６６に示した本発明の実施の形態５に
よる効果に加えて、キャパシタ下部電極１０５の占有面
積を大きくすることなく、キャパシタ下部電極の表面積
をより大きくすることが可能となる。これにより、キャ
パシタの容量を大きくすることができる。このため、一
定のキャパシタ容量を確保しながら、従来よりキャパシ
タ下部電極１０５の占有面積をより小さくすることがで
きる。この結果、半導体装置をより微細化することがで
きる。
ＲＡＭの変形例を示した断面図である。図７０を参照し
て、本発明の実施の形態５によるＤＲＡＭの変形例は、
基本的には図６６に示した本発明の実施の形態５による
ＤＲＡＭと同様の構造を備える。ただし、この本発明の
実施の形態５によるＤＲＡＭの変形例では、キャパシタ
下部電極１０５の表面に粒状結晶７４が形成されてい
る。このため、図６６に示した本発明の実施の形態５に
よる効果に加えて、キャパシタ下部電極１０５の占有面
積を大きくすることなく、キャパシタ下部電極の表面積
をより大きくすることが可能となる。これにより、キャ
パシタの容量を大きくすることができる。このため、一
定のキャパシタ容量を確保しながら、従来よりキャパシ
タ下部電極１０５の占有面積をより小さくすることがで
きる。この結果、半導体装置をより微細化することがで
きる。
【０１８３】図７１は、図７０に示した本発明の実施の
形態５によるＤＲＡＭの変形例の製造工程を説明するた
めの断面図である。図７１を参照して、以下に本発明の
実施の形態５によるＤＲＡＭの製造工程を説明する。
形態５によるＤＲＡＭの変形例の製造工程を説明するた
めの断面図である。図７１を参照して、以下に本発明の
実施の形態５によるＤＲＡＭの製造工程を説明する。
【０１８４】まず、図６７〜６９に示した本発明の実施
の形態５によるＤＲＡＭの製造工程を実施した後、図７
１に示すように、キャパシタ下部電極１０５の表面に粒
状結晶７４を形成する。この粒状結晶７４の形成工程と
しては、実施の形態１において用いた粒状結晶を形成す
る工程と同様の工程を用いる。
の形態５によるＤＲＡＭの製造工程を実施した後、図７
１に示すように、キャパシタ下部電極１０５の表面に粒
状結晶７４を形成する。この粒状結晶７４の形成工程と
しては、実施の形態１において用いた粒状結晶を形成す
る工程と同様の工程を用いる。
【０１８５】その後、第３の層間絶縁膜７７上とキャパ
シタ下部電極１０５の表面上とに誘電体膜１５０（図７
０参照）などを形成することにより、図７０に示すよう
な構造を得る。
シタ下部電極１０５の表面上とに誘電体膜１５０（図７
０参照）などを形成することにより、図７０に示すよう
な構造を得る。
【０１８６】（実施の形態６）図７２は、本発明の実施
の形態６によるＤＲＡＭを示した断面図である。図７２
におけるメモリセル領域の断面図は、図１に示したＤＲ
ＡＭのメモリセルの平面模式図における線分７００−７
００における断面を示している。
の形態６によるＤＲＡＭを示した断面図である。図７２
におけるメモリセル領域の断面図は、図１に示したＤＲ
ＡＭのメモリセルの平面模式図における線分７００−７
００における断面を示している。
【０１８７】図７２を参照して、本発明の実施の形態６
によるＤＲＡＭのメモリセル領域においては、半導体基
板１の主表面に活性領域３９を囲むようにトレンチ分離
酸化膜４０が形成されている。半導体基板１の主表面に
は、ソース／ドレイン領域２０１ｂ、２０１ｃが形成さ
れている。半導体基板１の主表面上には、ゲート絶縁膜
４２ｂを介してゲートで４３ｂが形成されている。ゲー
ト電極４３ｂ上にはシリコン窒化膜４４ｂが形成されて
いる。シリコン窒化膜４４ｂとゲート電極４３ｂとゲー
ト絶縁膜４２ｂとの側面には、シリコン窒化膜からなる
サイドウォール４６ｃ、４６ｄが形成されている。シリ
コン窒化膜４４ｂとサイドウォール４６ｃ、４６ｄと半
導体基板１の主表面上とには、ノンドープトシリコン酸
化膜４７が形成されている。ノンドープトシリコン酸化
膜４７上には、第１の層間絶縁膜４８が形成されてい
る。第１の層間絶縁膜４８上には、ドープトポリシリコ
ン膜５２と高融点金属シリサイド膜５３とからなるビッ
ト線１７４が形成されている。ビット線１７４上には、
シリコン窒化膜５４が形成されている。シリコン窒化膜
５４とビット線１７４との側面には、シリコン窒化膜か
らなるサイドウォール５５ａ、５５ｂが形成されてい
る。シリコン窒化膜５４とサイドウォール５５ａ、５５
ｂと第１の層間絶縁膜４８との上には、第２の層間絶縁
膜３７が形成されている。第１および第２の層間絶縁膜
４８、３７とノンドープトシリコン酸化膜４７との一部
を除去することにより、開口部１１０が形成されてい
る。そして、この第２の層間絶縁膜３７は、メモリセル
領域から周辺回路領域にまで延在するように形成されて
いる。開口部１１０の内部には、アモルファスシリコン
もしくはポリシリコンからなるキャパシタ下部電極１１
２が、その一部が第２の層間絶縁膜３７の上方に延びる
ように形成されている。キャパシタ下部電極１１２上と
第２の層間絶縁膜３７上とに、誘電体膜１５０が形成さ
れている。誘電体膜１５０上には、キャパシタ上部電極
１５１が形成されている。キャパシタ下部電極１５１上
には、第３の層間絶縁膜２０５が形成されている。そし
て、この実施の形態６によるＤＲＡＭの周辺回路領域に
おける構造は、基本的に図２に示した本発明の実施の形
態１によるＤＲＡＭと同様である。
によるＤＲＡＭのメモリセル領域においては、半導体基
板１の主表面に活性領域３９を囲むようにトレンチ分離
酸化膜４０が形成されている。半導体基板１の主表面に
は、ソース／ドレイン領域２０１ｂ、２０１ｃが形成さ
れている。半導体基板１の主表面上には、ゲート絶縁膜
４２ｂを介してゲートで４３ｂが形成されている。ゲー
ト電極４３ｂ上にはシリコン窒化膜４４ｂが形成されて
いる。シリコン窒化膜４４ｂとゲート電極４３ｂとゲー
ト絶縁膜４２ｂとの側面には、シリコン窒化膜からなる
サイドウォール４６ｃ、４６ｄが形成されている。シリ
コン窒化膜４４ｂとサイドウォール４６ｃ、４６ｄと半
導体基板１の主表面上とには、ノンドープトシリコン酸
化膜４７が形成されている。ノンドープトシリコン酸化
膜４７上には、第１の層間絶縁膜４８が形成されてい
る。第１の層間絶縁膜４８上には、ドープトポリシリコ
ン膜５２と高融点金属シリサイド膜５３とからなるビッ
ト線１７４が形成されている。ビット線１７４上には、
シリコン窒化膜５４が形成されている。シリコン窒化膜
５４とビット線１７４との側面には、シリコン窒化膜か
らなるサイドウォール５５ａ、５５ｂが形成されてい
る。シリコン窒化膜５４とサイドウォール５５ａ、５５
ｂと第１の層間絶縁膜４８との上には、第２の層間絶縁
膜３７が形成されている。第１および第２の層間絶縁膜
４８、３７とノンドープトシリコン酸化膜４７との一部
を除去することにより、開口部１１０が形成されてい
る。そして、この第２の層間絶縁膜３７は、メモリセル
領域から周辺回路領域にまで延在するように形成されて
いる。開口部１１０の内部には、アモルファスシリコン
もしくはポリシリコンからなるキャパシタ下部電極１１
２が、その一部が第２の層間絶縁膜３７の上方に延びる
ように形成されている。キャパシタ下部電極１１２上と
第２の層間絶縁膜３７上とに、誘電体膜１５０が形成さ
れている。誘電体膜１５０上には、キャパシタ上部電極
１５１が形成されている。キャパシタ下部電極１５１上
には、第３の層間絶縁膜２０５が形成されている。そし
て、この実施の形態６によるＤＲＡＭの周辺回路領域に
おける構造は、基本的に図２に示した本発明の実施の形
態１によるＤＲＡＭと同様である。
【０１８８】このように、本発明の実施の形態６による
ＤＲＡＭでは、キャパシタ下部電極１１２が、第２の層
間絶縁膜３７に部分的に埋込まれた状態になっている。
このため、従来と比べて、メモリセル領域における第２
の層間絶縁膜３７の上部表面と、キャパシタ下部電極１
１２の頂面との段差を小さくすることができる。これに
より、第３の層間絶縁膜２０５をメモリセル領域と周辺
回路領域とに形成した場合でも、第３の層間絶縁膜２０
５の上部表面において、メモリセル領域と周辺回路領域
との間における段差を小さくすることができる。この結
果、第３の層間絶縁膜２０５上にアルミニウムなどから
なる配線層を写真製版加工により形成する場合にも、第
３の層間絶縁膜２０５の上部表面の段差に起因して、こ
の配線層のパターンが不鮮明になることを防止できる。
その結果、この配線層のパターンが不鮮明なために上記
配線層の断線や短絡といった問題の発生を防止できる。
この結果、高集積化を図ると同時にキャパシタの容量を
確保するとともに、高い信頼性を有する半導体装置を得
ることができる。
ＤＲＡＭでは、キャパシタ下部電極１１２が、第２の層
間絶縁膜３７に部分的に埋込まれた状態になっている。
このため、従来と比べて、メモリセル領域における第２
の層間絶縁膜３７の上部表面と、キャパシタ下部電極１
１２の頂面との段差を小さくすることができる。これに
より、第３の層間絶縁膜２０５をメモリセル領域と周辺
回路領域とに形成した場合でも、第３の層間絶縁膜２０
５の上部表面において、メモリセル領域と周辺回路領域
との間における段差を小さくすることができる。この結
果、第３の層間絶縁膜２０５上にアルミニウムなどから
なる配線層を写真製版加工により形成する場合にも、第
３の層間絶縁膜２０５の上部表面の段差に起因して、こ
の配線層のパターンが不鮮明になることを防止できる。
その結果、この配線層のパターンが不鮮明なために上記
配線層の断線や短絡といった問題の発生を防止できる。
この結果、高集積化を図ると同時にキャパシタの容量を
確保するとともに、高い信頼性を有する半導体装置を得
ることができる。
【０１８９】また、図７２に示すように、キャパシタ下
部電極１１２とシリコン窒化膜５４とサイドウォール５
５ｂとが接触しているので、後述する製造工程におい
て、開口部１１０を形成するためのエッチングにおい
て、シリコン窒化膜５４とサイドウォール５５ｂとをマ
スクとして利用できる。このため、従来のように、キャ
パシタ下部電極と、半導体基板１の主表面におけるソー
ス／ドレイン領域２０１ｂとを接続するためのコンタク
トホールを形成するために、レジストパターンのパター
ニングをする工程が不要となる。このため、製造工程数
を削減することができる。
部電極１１２とシリコン窒化膜５４とサイドウォール５
５ｂとが接触しているので、後述する製造工程におい
て、開口部１１０を形成するためのエッチングにおい
て、シリコン窒化膜５４とサイドウォール５５ｂとをマ
スクとして利用できる。このため、従来のように、キャ
パシタ下部電極と、半導体基板１の主表面におけるソー
ス／ドレイン領域２０１ｂとを接続するためのコンタク
トホールを形成するために、レジストパターンのパター
ニングをする工程が不要となる。このため、製造工程数
を削減することができる。
【０１９０】図７３〜７７は、図７２に示した本発明の
実施の形態６によるＤＲＡＭの製造工程を説明するため
の断面図である。図７３〜７７を参照して、以下に本発
明の実施の形態６によるＤＲＡＭの製造工程を説明す
る。
実施の形態６によるＤＲＡＭの製造工程を説明するため
の断面図である。図７３〜７７を参照して、以下に本発
明の実施の形態６によるＤＲＡＭの製造工程を説明す
る。
【０１９１】まず、半導体基板１（図７３参照）の主表
面に活性領域３９を囲むようにトレンチ分離酸化膜４０
（図７３参照）を形成する。半導体基板１の主表面上に
ゲート絶縁膜となるシリコン酸化膜（図示せず）を形成
する。シリコン酸化膜上にゲート電極となるポリシリコ
ン膜（図示せず）を形成する。ポリシリコン膜上にシリ
コン窒化膜（図示せず）を形成する。シリコン窒化膜上
にレジストパターン（図示せず）を形成し、このレジス
トパターンをマスクとして、上記シリコン窒化膜、ポリ
シリコン膜、シリコン酸化膜の一部をエッチングにより
除去する。このようにして、ゲート絶縁膜４２ｂ（図７
３参照）、ゲート電極４３ｂ（図７３参照）、シリコン
窒化膜４４ｂ（図７３参照）を形成する。その後、レジ
ストパターンを除去する。次に、全体を覆うようにシリ
コン窒化膜（図示せず）を形成する。このシリコン窒化
膜の一部を異方性エッチングにより除去することによ
り、ゲート絶縁膜４２ｂ、ゲート電極４３ｂ、シリコン
窒化膜４４ｂの側面にサイドウォール４６ｃ、４６ｄ
（図７３参照）を形成する。全体を覆うように、ノンド
ープトシリコン酸化膜４７（図７３参照）を形成する。
ノンドープトシリコン酸化膜４７上に第１の層間絶縁膜
４８（図７３参照）を形成する。第１の層間絶縁膜４８
上にドープトポリシリコン膜（図示せず）を形成する。
ドープトポリシリコン膜上に高融点金属シリサイド膜
（図示せず）を形成する。高融点金属シリサイド膜上に
シリコン窒化膜（図示せず）を形成する。シリコン窒化
膜上にレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクとして、上記シリコン窒化
膜、高融点金属シリサイド膜、ドープトポリシリコン膜
の一部を除去することにより、ドープトポリシリコン膜
５２（図７３参照）と高融点金属シリサイド膜５３（図
７３参照）とからなるビット線１７４（図７３参照）と
シリコン窒化膜５４（図７３参照）とを形成する。全体
を覆うようにシリコン窒化膜（図示せず）を形成した
後、このシリコン窒化膜の一部を異方性エッチングによ
り除去することにより、サイドウォール５５ａ、５５ｂ
（図７３参照）を形成する。シリコン窒化膜５４上に第
２の層間絶縁膜３７（図７３参照）を形成する。第２の
層間絶縁膜３７上にボロンドープトシリコン酸化膜６０
（図７３参照）を形成する。このようにして、図７３に
示すような構造を得る。なお、周辺回路領域における電
界効果型トランジスタおよび配線の製造工程は、本発明
の実施の形態１によるＤＲＡＭの周辺回路領域の電界効
果型トランジスタおよび配線の製造工程と同様である。
面に活性領域３９を囲むようにトレンチ分離酸化膜４０
（図７３参照）を形成する。半導体基板１の主表面上に
ゲート絶縁膜となるシリコン酸化膜（図示せず）を形成
する。シリコン酸化膜上にゲート電極となるポリシリコ
ン膜（図示せず）を形成する。ポリシリコン膜上にシリ
コン窒化膜（図示せず）を形成する。シリコン窒化膜上
にレジストパターン（図示せず）を形成し、このレジス
トパターンをマスクとして、上記シリコン窒化膜、ポリ
シリコン膜、シリコン酸化膜の一部をエッチングにより
除去する。このようにして、ゲート絶縁膜４２ｂ（図７
３参照）、ゲート電極４３ｂ（図７３参照）、シリコン
窒化膜４４ｂ（図７３参照）を形成する。その後、レジ
ストパターンを除去する。次に、全体を覆うようにシリ
コン窒化膜（図示せず）を形成する。このシリコン窒化
膜の一部を異方性エッチングにより除去することによ
り、ゲート絶縁膜４２ｂ、ゲート電極４３ｂ、シリコン
窒化膜４４ｂの側面にサイドウォール４６ｃ、４６ｄ
（図７３参照）を形成する。全体を覆うように、ノンド
ープトシリコン酸化膜４７（図７３参照）を形成する。
ノンドープトシリコン酸化膜４７上に第１の層間絶縁膜
４８（図７３参照）を形成する。第１の層間絶縁膜４８
上にドープトポリシリコン膜（図示せず）を形成する。
ドープトポリシリコン膜上に高融点金属シリサイド膜
（図示せず）を形成する。高融点金属シリサイド膜上に
シリコン窒化膜（図示せず）を形成する。シリコン窒化
膜上にレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクとして、上記シリコン窒化
膜、高融点金属シリサイド膜、ドープトポリシリコン膜
の一部を除去することにより、ドープトポリシリコン膜
５２（図７３参照）と高融点金属シリサイド膜５３（図
７３参照）とからなるビット線１７４（図７３参照）と
シリコン窒化膜５４（図７３参照）とを形成する。全体
を覆うようにシリコン窒化膜（図示せず）を形成した
後、このシリコン窒化膜の一部を異方性エッチングによ
り除去することにより、サイドウォール５５ａ、５５ｂ
（図７３参照）を形成する。シリコン窒化膜５４上に第
２の層間絶縁膜３７（図７３参照）を形成する。第２の
層間絶縁膜３７上にボロンドープトシリコン酸化膜６０
（図７３参照）を形成する。このようにして、図７３に
示すような構造を得る。なお、周辺回路領域における電
界効果型トランジスタおよび配線の製造工程は、本発明
の実施の形態１によるＤＲＡＭの周辺回路領域の電界効
果型トランジスタおよび配線の製造工程と同様である。
【０１９２】次に、ボロンドープトシリコン酸化膜６０
上にレジストパターン（図示せず）を形成した後、この
レジストパターンをマスクとして用いて、ボロンドープ
トシリコン酸化膜６０と第２の層間絶縁膜３７と第１の
層間絶縁膜４８とノンドープトシリコン酸化膜４７との
一部を除去することにより、開口部１１０（図７４参
照）を形成する。この開口部１１０を形成するエッチン
グにおいては、シリコン窒化膜５４、４４ｂと、サイド
ウォール５５ｂ、４６ｃとが、マスクの一部として使用
されることになり、開口部１１０を自己整合的にソース
／ドレイン領域２０１ｂにまで到達させることができ
る。その後、レジストパターンを除去することにより、
図７４に示すような構造を得る。
上にレジストパターン（図示せず）を形成した後、この
レジストパターンをマスクとして用いて、ボロンドープ
トシリコン酸化膜６０と第２の層間絶縁膜３７と第１の
層間絶縁膜４８とノンドープトシリコン酸化膜４７との
一部を除去することにより、開口部１１０（図７４参
照）を形成する。この開口部１１０を形成するエッチン
グにおいては、シリコン窒化膜５４、４４ｂと、サイド
ウォール５５ｂ、４６ｃとが、マスクの一部として使用
されることになり、開口部１１０を自己整合的にソース
／ドレイン領域２０１ｂにまで到達させることができ
る。その後、レジストパターンを除去することにより、
図７４に示すような構造を得る。
【０１９３】ここで、開口部１１０の幅を等方性エッチ
ングを用いることによって、この開口部１１０の幅を広
げてもよい。これにより、開口部１１０と他のキャパシ
タ下部電極のための開口部との間に位置する第２の層間
絶縁膜３７の一部の幅を写真製版加工による形成可能な
最小加工寸法よりも小さくすることが可能となる。これ
により、この開口部１１０においてキャパシタ下部電極
１１２（図７２参照）を形成した場合にも、このキャパ
シタ下部電極１１２と他のキャパシタ下部電極との間の
間隔を従来よりも小さくすることができる。この結果、
半導体装置をより高集積化することが可能となる。
ングを用いることによって、この開口部１１０の幅を広
げてもよい。これにより、開口部１１０と他のキャパシ
タ下部電極のための開口部との間に位置する第２の層間
絶縁膜３７の一部の幅を写真製版加工による形成可能な
最小加工寸法よりも小さくすることが可能となる。これ
により、この開口部１１０においてキャパシタ下部電極
１１２（図７２参照）を形成した場合にも、このキャパ
シタ下部電極１１２と他のキャパシタ下部電極との間の
間隔を従来よりも小さくすることができる。この結果、
半導体装置をより高集積化することが可能となる。
【０１９４】次に、図７５に示すように、ボロンドープ
トシリコン酸化膜６０上と開口部１１０の内部とにアモ
ルファスシリコンなどからなる導電体膜１１１を形成す
る。
トシリコン酸化膜６０上と開口部１１０の内部とにアモ
ルファスシリコンなどからなる導電体膜１１１を形成す
る。
【０１９５】次に、図７６に示すように、ボロンドープ
トシリコン酸化膜６０上に位置する導電体膜１１１（図
７５参照）をドライエッチングもしくはＣＭＰ法を用い
て除去することにより、キャパシタ下部電極１１２を形
成する。
トシリコン酸化膜６０上に位置する導電体膜１１１（図
７５参照）をドライエッチングもしくはＣＭＰ法を用い
て除去することにより、キャパシタ下部電極１１２を形
成する。
【０１９６】次に、図７７に示すように、ボロンドープ
トシリコン酸化膜（図７６参照）をエッチングにより除
去する。
トシリコン酸化膜（図７６参照）をエッチングにより除
去する。
【０１９７】その後、キャパシタ下部電極１１２上と第
２の層間絶縁膜３７上とに誘電体膜１５０（図７２参
照）などを形成することにより、図７２に示すような構
造を得る。
２の層間絶縁膜３７上とに誘電体膜１５０（図７２参
照）などを形成することにより、図７２に示すような構
造を得る。
【０１９８】図７８は、本発明の実施の形態６によるＤ
ＲＡＭの第１の変形例を示した断面図である。図７８を
参照して、本発明の実施の形態６によるＤＲＡＭの第１
の変形例は、基本的には図７２に示した本発明の実施の
形態６によるＤＲＡＭと同じ構造を備える。但し、この
本発明の実施の形態６によるＤＲＡＭの第１の変形例で
は、キャパシタ下部電極１１２の内部表面に粒状結晶７
４が形成されている。このため、キャパシタ下部電極１
１２の半導体基板１上での占有面積を大きくすることな
く、キャパシタ下部電極１１２の表面積を大きくするこ
とができる。これにより、キャパシタの容量を大きくす
ることができる。この結果、一定のキャパシタ容量を確
保しつつキャパシタ下部電極１１２の占有面積を小さく
することができる。この結果、半導体装置をより微細化
することができる。
ＲＡＭの第１の変形例を示した断面図である。図７８を
参照して、本発明の実施の形態６によるＤＲＡＭの第１
の変形例は、基本的には図７２に示した本発明の実施の
形態６によるＤＲＡＭと同じ構造を備える。但し、この
本発明の実施の形態６によるＤＲＡＭの第１の変形例で
は、キャパシタ下部電極１１２の内部表面に粒状結晶７
４が形成されている。このため、キャパシタ下部電極１
１２の半導体基板１上での占有面積を大きくすることな
く、キャパシタ下部電極１１２の表面積を大きくするこ
とができる。これにより、キャパシタの容量を大きくす
ることができる。この結果、一定のキャパシタ容量を確
保しつつキャパシタ下部電極１１２の占有面積を小さく
することができる。この結果、半導体装置をより微細化
することができる。
【０１９９】この実施の形態６によるＤＲＡＭの第１の
変形例の製造工程としては、図７３〜７５に示した本発
明の実施の形態６によるＤＲＡＭの製造工程を実施した
後、図２２に示した本発明の実施の形態１によるＤＲＡ
Ｍの第３の変形例の製造工程を実施する。その後、図７
６および７７に示した本発明の実施の形態６によるＤＲ
ＡＭの製造工程を実施することにより、図７８に示すよ
うな構造を得ることができる。
変形例の製造工程としては、図７３〜７５に示した本発
明の実施の形態６によるＤＲＡＭの製造工程を実施した
後、図２２に示した本発明の実施の形態１によるＤＲＡ
Ｍの第３の変形例の製造工程を実施する。その後、図７
６および７７に示した本発明の実施の形態６によるＤＲ
ＡＭの製造工程を実施することにより、図７８に示すよ
うな構造を得ることができる。
【０２００】図７９は、本発明の実施の形態６によるＤ
ＲＡＭの第２の変形例を示した断面図である。図７９を
参照して、本発明の実施の形態６によるＤＲＡＭの第２
の変形例は、基本的には図７２に示した本発明の実施の
形態６によるＤＲＡＭと同様の構造を備える。しかし、
この図７９に示した本発明の実施の形態６によるＤＲＡ
Ｍの第２の変形例では、キャパシタ下部電極１１２の内
側表面および外部側面にも粒状結晶７４が形成されてい
る。このため、キャパシタ下部電極１１２の占有面積を
大きくすることなく、キャパシタ下部電極１１２の表面
積を大きくすることができる。このため、一定のキャパ
シタ容量を確保しながら、よりキャパシタ下部電極１１
２の占有面積を小さくすることが可能となる。
ＲＡＭの第２の変形例を示した断面図である。図７９を
参照して、本発明の実施の形態６によるＤＲＡＭの第２
の変形例は、基本的には図７２に示した本発明の実施の
形態６によるＤＲＡＭと同様の構造を備える。しかし、
この図７９に示した本発明の実施の形態６によるＤＲＡ
Ｍの第２の変形例では、キャパシタ下部電極１１２の内
側表面および外部側面にも粒状結晶７４が形成されてい
る。このため、キャパシタ下部電極１１２の占有面積を
大きくすることなく、キャパシタ下部電極１１２の表面
積を大きくすることができる。このため、一定のキャパ
シタ容量を確保しながら、よりキャパシタ下部電極１１
２の占有面積を小さくすることが可能となる。
【０２０１】図８０は、図７９に示した本発明の実施の
形態６によるＤＲＡＭの第２の変形例の製造工程を説明
するための断面図である。図８０を参照して、以下に本
発明の実施の形態６によるＤＲＡＭの第２の変形例の製
造工程を説明する。
形態６によるＤＲＡＭの第２の変形例の製造工程を説明
するための断面図である。図８０を参照して、以下に本
発明の実施の形態６によるＤＲＡＭの第２の変形例の製
造工程を説明する。
【０２０２】まず、図７３〜７７に示した本発明の実施
の形態６によるＤＲＡＭの製造工程を実施した後、キャ
パシタ下部電極１１２の表面に粒状結晶７４（図８０参
照）を形成する。この粒状結晶７４の形成工程として
は、本発明の実施の形態１において粒状結晶を形成する
のに用いた工程を用いる。このようにして、図８０に示
すような構造を得る。
の形態６によるＤＲＡＭの製造工程を実施した後、キャ
パシタ下部電極１１２の表面に粒状結晶７４（図８０参
照）を形成する。この粒状結晶７４の形成工程として
は、本発明の実施の形態１において粒状結晶を形成する
のに用いた工程を用いる。このようにして、図８０に示
すような構造を得る。
【０２０３】その後、粒状結晶７４上と第２の層間絶縁
膜３７上とに誘電体膜１５０（図７９参照）などを形成
することにより、図７９に示すような構造を得る。
膜３７上とに誘電体膜１５０（図７９参照）などを形成
することにより、図７９に示すような構造を得る。
【０２０４】図８１は、本発明の実施の形態６によるＤ
ＲＡＭの第３の変形例を示した断面図である。図８１を
参照して、本発明の実施の形態６によるＤＲＡＭの第３
の変形例は、基本的には図７２に示した本発明の実施の
形態６によるＤＲＡＭと同様の構造を備える。ただし、
この本発明の実施の形態６によるＤＲＡＭの第３の変形
例では、キャパシタ下部電極９２が厚膜型となるように
形成されている。そして、この図８１に示した本発明の
実施の形態６によるＤＲＡＭの第３の変形例において
も、図７２に示した本発明の実施の形態６によるＤＲＡ
Ｍと同様の効果が得られる。
ＲＡＭの第３の変形例を示した断面図である。図８１を
参照して、本発明の実施の形態６によるＤＲＡＭの第３
の変形例は、基本的には図７２に示した本発明の実施の
形態６によるＤＲＡＭと同様の構造を備える。ただし、
この本発明の実施の形態６によるＤＲＡＭの第３の変形
例では、キャパシタ下部電極９２が厚膜型となるように
形成されている。そして、この図８１に示した本発明の
実施の形態６によるＤＲＡＭの第３の変形例において
も、図７２に示した本発明の実施の形態６によるＤＲＡ
Ｍと同様の効果が得られる。
【０２０５】この図８１に示した本発明の実施の形態６
によるＤＲＡＭの第３の変形例の製造工程としては、ま
ず、図７３および７４に示した、本発明の実施の形態６
によるＤＲＡＭの製造工程を実施した後、図２８および
２９に示した本発明の実施の形態２によるＤＲＡＭの製
造工程を実施する。このようにして、図８１に示すよう
な構造を得る。
によるＤＲＡＭの第３の変形例の製造工程としては、ま
ず、図７３および７４に示した、本発明の実施の形態６
によるＤＲＡＭの製造工程を実施した後、図２８および
２９に示した本発明の実施の形態２によるＤＲＡＭの製
造工程を実施する。このようにして、図８１に示すよう
な構造を得る。
【０２０６】図８２は、本発明の実施の形態６によるＤ
ＲＡＭの第４の変形例を示した断面図である。図８２を
参照して、本発明の実施の形態６によるＤＲＡＭの第４
の変形例は、基本的には図８１に示した本発明の実施の
形態６によるＤＲＡＭの第３の変形例と同様の構造を備
える。しかし、この図８２に示した第４の変形例では、
キャパシタ下部電極９２の側面にサイドウォール９６、
９７を備えている。サイドウォール９６、９７は、その
表面の少なくとも１部が曲面状に形成されている。この
ため、キャパシタ下部電極９２にサイドウォール９６、
９７を形成しない場合よりも、キャパシタ下部電極９２
の側面における表面積を大きくすることができる。これ
により、キャパシタ容量を大きくすることが可能とな
る。このため、一定のキャパシタ容量を確保しながら、
従来よりキャパシタ下部電極の占有面積を小さくするこ
とができる。この結果、半導体装置をより微細化するこ
とができる。
ＲＡＭの第４の変形例を示した断面図である。図８２を
参照して、本発明の実施の形態６によるＤＲＡＭの第４
の変形例は、基本的には図８１に示した本発明の実施の
形態６によるＤＲＡＭの第３の変形例と同様の構造を備
える。しかし、この図８２に示した第４の変形例では、
キャパシタ下部電極９２の側面にサイドウォール９６、
９７を備えている。サイドウォール９６、９７は、その
表面の少なくとも１部が曲面状に形成されている。この
ため、キャパシタ下部電極９２にサイドウォール９６、
９７を形成しない場合よりも、キャパシタ下部電極９２
の側面における表面積を大きくすることができる。これ
により、キャパシタ容量を大きくすることが可能とな
る。このため、一定のキャパシタ容量を確保しながら、
従来よりキャパシタ下部電極の占有面積を小さくするこ
とができる。この結果、半導体装置をより微細化するこ
とができる。
【０２０７】この図８２に示した本発明の実施の形態６
によるＤＲＡＭの第４の変形例の製造工程としては、図
７３および７４に示した本発明の実施の形態６によるＤ
ＲＡＭの製造工程を実施した後、図２８および２９に示
した本発明の実施の形態２によるＤＲＡＭの製造工程を
実施する。その後、図３１、３２に示した本発明の実施
の形態２によるＤＲＡＭの第１の変形例の製造工程を実
施する。このようにして、図８２に示すような構造を得
る。
によるＤＲＡＭの第４の変形例の製造工程としては、図
７３および７４に示した本発明の実施の形態６によるＤ
ＲＡＭの製造工程を実施した後、図２８および２９に示
した本発明の実施の形態２によるＤＲＡＭの製造工程を
実施する。その後、図３１、３２に示した本発明の実施
の形態２によるＤＲＡＭの第１の変形例の製造工程を実
施する。このようにして、図８２に示すような構造を得
る。
【０２０８】図８３は、本発明の実施の形態６によるＤ
ＲＡＭの第５の変形例を示した断面図である。図８３を
参照して、本発明の実施の形態６によるＤＲＡＭの第５
の変形例は、基本的には図８２に示した本発明の実施の
形態６によるＤＲＡＭの第４の変形例と同様の構造を備
えるが、キャパシタ下部電極９２の側面に形成されたサ
イドウォール９６、９７の表面に粒状結晶９８をさらに
備える。このため、この本発明の実施の形態６によるＤ
ＲＡＭの第５の変形例は、粒状結晶９８を備えるので、
キャパシタ下部電極９２の占有面積を大きくすることな
く、キャパシタ下部電極の表面積をさらに大きくするこ
とができる。これにより、キャパシタの容量を大きくす
ることができる。これにより、一定のキャパシタ容量を
確保しながら、従来よりキャパシタ下部電極９２の占有
面積を小さくすることができ、半導体装置をより微細化
することができる。
ＲＡＭの第５の変形例を示した断面図である。図８３を
参照して、本発明の実施の形態６によるＤＲＡＭの第５
の変形例は、基本的には図８２に示した本発明の実施の
形態６によるＤＲＡＭの第４の変形例と同様の構造を備
えるが、キャパシタ下部電極９２の側面に形成されたサ
イドウォール９６、９７の表面に粒状結晶９８をさらに
備える。このため、この本発明の実施の形態６によるＤ
ＲＡＭの第５の変形例は、粒状結晶９８を備えるので、
キャパシタ下部電極９２の占有面積を大きくすることな
く、キャパシタ下部電極の表面積をさらに大きくするこ
とができる。これにより、キャパシタの容量を大きくす
ることができる。これにより、一定のキャパシタ容量を
確保しながら、従来よりキャパシタ下部電極９２の占有
面積を小さくすることができ、半導体装置をより微細化
することができる。
【０２０９】この図８３に示した本発明の実施の形態６
によるＤＲＡＭの第５の変形例の製造工程としては、ま
ず、図７３および７４に示した本発明の実施の形態６に
よるＤＲＡＭの製造工程を実施した後、図２８および２
９に示した本発明の実施の形態２によるＤＲＡＭの製造
工程を実施する。そして、図３１および３２に示した本
発明の実施の形態２によるＤＲＡＭの第１の変形例の製
造工程を実施した後、図３６に示した本発明の実施の形
態２によるＤＲＡＭの第３の変形例の製造工程を実施す
る。このようにして、図８３に示すような構造を得る。
によるＤＲＡＭの第５の変形例の製造工程としては、ま
ず、図７３および７４に示した本発明の実施の形態６に
よるＤＲＡＭの製造工程を実施した後、図２８および２
９に示した本発明の実施の形態２によるＤＲＡＭの製造
工程を実施する。そして、図３１および３２に示した本
発明の実施の形態２によるＤＲＡＭの第１の変形例の製
造工程を実施した後、図３６に示した本発明の実施の形
態２によるＤＲＡＭの第３の変形例の製造工程を実施す
る。このようにして、図８３に示すような構造を得る。
【０２１０】図８４は、本発明の実施の形態６によるＤ
ＲＡＭの第６の変形例を示した断面図である。図８４を
参照して、本発明の実施の形態６によるＤＲＡＭの第６
の変形例は、基本的には図８３に示した本発明の実施の
形態６によるＤＲＡＭの第５の変形例と同様の構造を備
える。ただし、この図８４に示した第６の変形例では、
キャパシタ下部電極９２の上部表面にも粒状結晶９８が
形成されている。このため、キャパシタ下部電極９２の
占有面積を大きくせずに、キャパシタ下部電極９２の表
面積をより大きくすることができる。これにより、図８
３に示した本発明の実施の形態６によるＤＲＡＭの第５
の変形例と同様の効果が得られる。
ＲＡＭの第６の変形例を示した断面図である。図８４を
参照して、本発明の実施の形態６によるＤＲＡＭの第６
の変形例は、基本的には図８３に示した本発明の実施の
形態６によるＤＲＡＭの第５の変形例と同様の構造を備
える。ただし、この図８４に示した第６の変形例では、
キャパシタ下部電極９２の上部表面にも粒状結晶９８が
形成されている。このため、キャパシタ下部電極９２の
占有面積を大きくせずに、キャパシタ下部電極９２の表
面積をより大きくすることができる。これにより、図８
３に示した本発明の実施の形態６によるＤＲＡＭの第５
の変形例と同様の効果が得られる。
【０２１１】この図８４に示した本発明の実施の形態６
によるＤＲＡＭの第６の変形例の製造工程は、図８３に
示した本発明の実施の形態６によるＤＲＡＭの第５の変
形例の製造工程によりサイドウォール９６、９７を形成
した後、図３８に示す本発明の実施の形態２によるＤＲ
ＡＭの第４の変形例の製造工程を実施することにより、
図８４に示すような構造を得る。
によるＤＲＡＭの第６の変形例の製造工程は、図８３に
示した本発明の実施の形態６によるＤＲＡＭの第５の変
形例の製造工程によりサイドウォール９６、９７を形成
した後、図３８に示す本発明の実施の形態２によるＤＲ
ＡＭの第４の変形例の製造工程を実施することにより、
図８４に示すような構造を得る。
【０２１２】（実施の形態７）図８５は、本発明の実施
の形態７によるＤＲＡＭのメモリセルの平面模式図であ
る。この実施の形態７によるＤＲＡＭのメモリセルは、
基本的には図１に示した本発明の実施の形態１によるＤ
ＲＡＭのメモリセルと同様の構造を備える。しかし、こ
の実施の形態７によるＤＲＡＭにおいては、コンタクト
ホール４９の幅よりもビット線１７４の幅の方が小さく
なっている。そして、線分５００−５００における断面
を、図８６に示す。図８６を参照して、本発明の実施の
形態７によるＤＲＡＭは、基本的には図１６に示した本
発明の実施の形態１によるＤＲＡＭの第１の変形例と同
様の構造を備える。ただし、この図８６に示した本発明
の実施の形態７によるＤＲＡＭは、ビット線１７４の幅
がコンタクトホール４９の幅よりも小さくなるように形
成されている。このため、図１６に示した本発明の実施
の形態１によるＤＲＡＭの第１の変形例による効果に加
えて、従来のように、ビット線１７４の幅をコンタクト
ホール４９の幅よりも大きくする場合に比べて、半導体
装置をより微細化することができる。また、ビット線１
７４は第２の層間絶縁膜３７と直接接触しており、ビッ
ト線１７４と第２の層間絶縁膜３７との間にシリコン窒
化膜などの配線保護絶縁膜は形成されていない。このた
め、従来のように、ビット線１７４上に配線保護絶縁膜
を形成する場合よりも、メモリセル領域において形成さ
れる層の数を削減することができる。これにより、メモ
リセル領域における第４の層間絶縁膜２０５の上部表面
の高さを低くすることが可能となり、第４の層間絶縁膜
２０５の上部表面のメモリセル領域における高さと周辺
回路領域における高さとの段差をより低減することが可
能となる。これにより、第４の層間絶縁膜２０５上にア
ルミニウムなどからなる配線層を写真製版加工により形
成する場合にも、第４の層間絶縁膜２０５の上部表面に
おける上記段差に起因して、この配線層のパターンが不
鮮明になることを防止できる。これにより、上記配線層
の断線や短絡といった欠陥の発生を防止でき、高集積化
しつつキャパシタの容量を確保するとともに高い信頼性
を有する半導体装置を得ることができる。
の形態７によるＤＲＡＭのメモリセルの平面模式図であ
る。この実施の形態７によるＤＲＡＭのメモリセルは、
基本的には図１に示した本発明の実施の形態１によるＤ
ＲＡＭのメモリセルと同様の構造を備える。しかし、こ
の実施の形態７によるＤＲＡＭにおいては、コンタクト
ホール４９の幅よりもビット線１７４の幅の方が小さく
なっている。そして、線分５００−５００における断面
を、図８６に示す。図８６を参照して、本発明の実施の
形態７によるＤＲＡＭは、基本的には図１６に示した本
発明の実施の形態１によるＤＲＡＭの第１の変形例と同
様の構造を備える。ただし、この図８６に示した本発明
の実施の形態７によるＤＲＡＭは、ビット線１７４の幅
がコンタクトホール４９の幅よりも小さくなるように形
成されている。このため、図１６に示した本発明の実施
の形態１によるＤＲＡＭの第１の変形例による効果に加
えて、従来のように、ビット線１７４の幅をコンタクト
ホール４９の幅よりも大きくする場合に比べて、半導体
装置をより微細化することができる。また、ビット線１
７４は第２の層間絶縁膜３７と直接接触しており、ビッ
ト線１７４と第２の層間絶縁膜３７との間にシリコン窒
化膜などの配線保護絶縁膜は形成されていない。このた
め、従来のように、ビット線１７４上に配線保護絶縁膜
を形成する場合よりも、メモリセル領域において形成さ
れる層の数を削減することができる。これにより、メモ
リセル領域における第４の層間絶縁膜２０５の上部表面
の高さを低くすることが可能となり、第４の層間絶縁膜
２０５の上部表面のメモリセル領域における高さと周辺
回路領域における高さとの段差をより低減することが可
能となる。これにより、第４の層間絶縁膜２０５上にア
ルミニウムなどからなる配線層を写真製版加工により形
成する場合にも、第４の層間絶縁膜２０５の上部表面に
おける上記段差に起因して、この配線層のパターンが不
鮮明になることを防止できる。これにより、上記配線層
の断線や短絡といった欠陥の発生を防止でき、高集積化
しつつキャパシタの容量を確保するとともに高い信頼性
を有する半導体装置を得ることができる。
【０２１３】この図８６に示した本発明の実施の形態７
によるＤＲＡＭの製造工程は、基本的には図１６に示し
た本発明の実施の形態１によるＤＲＡＭの第１の変形例
の製造工程と同様であるが、図７に示した製造工程にお
いて、コンタクトホール４９の内部にチタンなどの高融
点金属膜１２７およびタングステン膜１２６を形成す
る。そして、このタングステン膜１２６上にレジストパ
ターンを形成した後、このレジストパターンをマスクと
して、タングステン膜１２６と高融点金属膜１２７との
一部をエッチングにより除去することによって、図８６
に示すようなビット線１７４を形成する。そして、この
ビット線１７４上には、シリコン窒化膜などの配線保護
絶縁膜を形成しないので、第２の層間絶縁膜３７を形成
した後、その表面の平坦化がより容易になる。
によるＤＲＡＭの製造工程は、基本的には図１６に示し
た本発明の実施の形態１によるＤＲＡＭの第１の変形例
の製造工程と同様であるが、図７に示した製造工程にお
いて、コンタクトホール４９の内部にチタンなどの高融
点金属膜１２７およびタングステン膜１２６を形成す
る。そして、このタングステン膜１２６上にレジストパ
ターンを形成した後、このレジストパターンをマスクと
して、タングステン膜１２６と高融点金属膜１２７との
一部をエッチングにより除去することによって、図８６
に示すようなビット線１７４を形成する。そして、この
ビット線１７４上には、シリコン窒化膜などの配線保護
絶縁膜を形成しないので、第２の層間絶縁膜３７を形成
した後、その表面の平坦化がより容易になる。
【０２１４】図８７は、本発明の実施の形態７によるＤ
ＲＡＭの変形例を示した断面図である。図８７を参照し
て、本発明の実施の形態７によるＤＲＡＭの変形例は、
基本的には図８６に示した本発明の実施の形態７による
ＤＲＡＭと同様の構造を備える。ただし、この図８７に
示した本発明の実施の形態７によるＤＲＡＭの変形例で
は、コンタクトホール４９の内部にリンドープトポリシ
リコンからなるプラグ１２８を形成する。このプラグ１
２８上にチタンなどの高融点金属膜１２７とタングステ
ン膜１２６とからなるビット線１７４を形成する。そし
て、このビット線１７４の幅はコンタクトホール４９の
幅よりも小さくなるように形成されている。このように
形成することで、図８６に示した本発明の実施の形態７
によるＤＲＡＭと同様の効果が得られる。
ＲＡＭの変形例を示した断面図である。図８７を参照し
て、本発明の実施の形態７によるＤＲＡＭの変形例は、
基本的には図８６に示した本発明の実施の形態７による
ＤＲＡＭと同様の構造を備える。ただし、この図８７に
示した本発明の実施の形態７によるＤＲＡＭの変形例で
は、コンタクトホール４９の内部にリンドープトポリシ
リコンからなるプラグ１２８を形成する。このプラグ１
２８上にチタンなどの高融点金属膜１２７とタングステ
ン膜１２６とからなるビット線１７４を形成する。そし
て、このビット線１７４の幅はコンタクトホール４９の
幅よりも小さくなるように形成されている。このように
形成することで、図８６に示した本発明の実施の形態７
によるＤＲＡＭと同様の効果が得られる。
【０２１５】図８７に示した本発明の実施の形態７によ
るＤＲＡＭの変形例の製造工程は、基本的には図８６に
示した本発明の実施の形態７によるＤＲＡＭと同様であ
る。ただし、この図８７に示した実施の形態７によるＤ
ＲＡＭの変形例のビット線１７４を形成する工程は、ま
ずコンタクトホール４９の内部にリンドープトポリシリ
コンからなるプラグ１２８を形成した後、ビット線１７
４を形成している。
るＤＲＡＭの変形例の製造工程は、基本的には図８６に
示した本発明の実施の形態７によるＤＲＡＭと同様であ
る。ただし、この図８７に示した実施の形態７によるＤ
ＲＡＭの変形例のビット線１７４を形成する工程は、ま
ずコンタクトホール４９の内部にリンドープトポリシリ
コンからなるプラグ１２８を形成した後、ビット線１７
４を形成している。
【０２１６】（実施の形態８）図８８は、本発明の実施
の形態８によるＤＲＡＭの断面図である。この実施の形
態８によるＤＲＡＭのメモリセル領域の構造は、基本的
には図２に示した本発明の実施の形態１によるＤＲＡＭ
のメモリセル領域の構造と同様である。また、実施の形
態８によるＤＲＡＭの周辺回路領域の構造は、基本的に
は図２に示した本発明の実施の形態１によるＤＲＡＭの
周辺回路領域の構造と同様である。しかし、この図８８
に示した本発明の実施の形態８によるＤＲＡＭでは、周
辺回路領域において、第４の層間絶縁膜２０５上に形成
される配線とキャパシタ上部電極１５１とを接続するた
めのコンタクトホール１３５が形成されている。また、
コンタクトホール１３５の下に位置する領域には、周辺
回路領域における電界効果トランジスタなどの周辺回路
素子を保護するためのダミー配線１３８が形成されてい
る。このように、ダミー配線１３８を備えるので、コン
タクトホール１３５を形成するエッチングにおいて、コ
ンタクトホール１３５がキャパシタ上部電極１５１およ
び誘電体膜１５０を突き抜けてその下に位置する第３の
層間絶縁膜５９などに到達した場合でも、ドープトポリ
シリコン膜５２と高融点金属シリサイド膜５３とからな
るダミー配線１３８においてそのエッチングの進行を停
止させることができる。その結果、このダミー配線１３
８の下に位置する上記周辺回路素子が上記エッチングに
よって損傷を受けることを防止できる。これにより、半
導体装置がこの周辺回路素子の損傷に起因して動作不良
を起こすことを防止できる。この結果、信頼性の高い半
導体装置を得ることができる。
の形態８によるＤＲＡＭの断面図である。この実施の形
態８によるＤＲＡＭのメモリセル領域の構造は、基本的
には図２に示した本発明の実施の形態１によるＤＲＡＭ
のメモリセル領域の構造と同様である。また、実施の形
態８によるＤＲＡＭの周辺回路領域の構造は、基本的に
は図２に示した本発明の実施の形態１によるＤＲＡＭの
周辺回路領域の構造と同様である。しかし、この図８８
に示した本発明の実施の形態８によるＤＲＡＭでは、周
辺回路領域において、第４の層間絶縁膜２０５上に形成
される配線とキャパシタ上部電極１５１とを接続するた
めのコンタクトホール１３５が形成されている。また、
コンタクトホール１３５の下に位置する領域には、周辺
回路領域における電界効果トランジスタなどの周辺回路
素子を保護するためのダミー配線１３８が形成されてい
る。このように、ダミー配線１３８を備えるので、コン
タクトホール１３５を形成するエッチングにおいて、コ
ンタクトホール１３５がキャパシタ上部電極１５１およ
び誘電体膜１５０を突き抜けてその下に位置する第３の
層間絶縁膜５９などに到達した場合でも、ドープトポリ
シリコン膜５２と高融点金属シリサイド膜５３とからな
るダミー配線１３８においてそのエッチングの進行を停
止させることができる。その結果、このダミー配線１３
８の下に位置する上記周辺回路素子が上記エッチングに
よって損傷を受けることを防止できる。これにより、半
導体装置がこの周辺回路素子の損傷に起因して動作不良
を起こすことを防止できる。この結果、信頼性の高い半
導体装置を得ることができる。
【０２１７】この図８８に示した本発明の実施の形態８
によるＤＲＡＭの製造工程は、基本的には図３〜１４に
示した本発明の実施の形態１によるＤＲＡＭの製造工程
と同様である。ただし、ダミー配線１３８は、図２に示
した周辺回路領域における配線２０２と同じ工程におい
て形成される。
によるＤＲＡＭの製造工程は、基本的には図３〜１４に
示した本発明の実施の形態１によるＤＲＡＭの製造工程
と同様である。ただし、ダミー配線１３８は、図２に示
した周辺回路領域における配線２０２と同じ工程におい
て形成される。
【０２１８】図８９は、本発明の実施の形態８によるＤ
ＲＡＭの第１の変形例を示した断面図である。図８９を
参照して、本発明の実施の形態８によるＤＲＡＭの第１
の変形例は、基本的には図８８に示した本発明の実施の
形態８によるＤＲＡＭと同様の構造を備える。ただし、
図８９に示した本発明の実施の形態８によるＤＲＡＭの
第１の変形例では、周辺回路領域において、コンタクト
ホール１３５の下に位置する領域には、周辺回路領域に
おける配線および電界効果型トランジスタなどの周辺回
路素子が形成されていない。これにより、コンタクトホ
ール１３５を形成するためのエッチング工程において、
コンタクトホール１３５がキャパシタ上部電極１５１な
どを突き抜けてその下に位置する第３の層間絶縁膜５９
に到達した場合にも、上記エッチングによって周辺回路
素子が損傷を受けることがない。
ＲＡＭの第１の変形例を示した断面図である。図８９を
参照して、本発明の実施の形態８によるＤＲＡＭの第１
の変形例は、基本的には図８８に示した本発明の実施の
形態８によるＤＲＡＭと同様の構造を備える。ただし、
図８９に示した本発明の実施の形態８によるＤＲＡＭの
第１の変形例では、周辺回路領域において、コンタクト
ホール１３５の下に位置する領域には、周辺回路領域に
おける配線および電界効果型トランジスタなどの周辺回
路素子が形成されていない。これにより、コンタクトホ
ール１３５を形成するためのエッチング工程において、
コンタクトホール１３５がキャパシタ上部電極１５１な
どを突き抜けてその下に位置する第３の層間絶縁膜５９
に到達した場合にも、上記エッチングによって周辺回路
素子が損傷を受けることがない。
【０２１９】図８９に示した本発明の実施の形態８によ
るＤＲＡＭの第１の変形例の製造工程は、基本的には図
８８に示した本発明の実施の形態８によるＤＲＡＭの製
造工程と同様である。ただし、コンタクトホール１３５
と周辺回路素子とは、それぞれ平面的に重ならない領域
に形成する。
るＤＲＡＭの第１の変形例の製造工程は、基本的には図
８８に示した本発明の実施の形態８によるＤＲＡＭの製
造工程と同様である。ただし、コンタクトホール１３５
と周辺回路素子とは、それぞれ平面的に重ならない領域
に形成する。
【０２２０】図９０は、本発明の実施の形態８によるＤ
ＲＡＭの第２の変形例を示した断面図である。図９０を
参照して、本発明の実施の形態８によるＤＲＡＭの第２
の変形例のメモリセル領域は、基本的に図８８に示した
本発明の実施の形態８によるＤＲＡＭと同様の構造を備
える。そして、周辺回路領域においては、第３の層間絶
縁膜５９とシリコン窒化膜５８との一部を除去すること
により、開口部３０３が形成されている。開口部３０３
の内部には、メモリセル領域におけるキャパシタ下部電
極１７０ａと同様の材質からなるダミーのキャパシタ下
部電極１４０が形成されている。第３の層間絶縁膜５９
上とダミーのキャパシタ下部電極１４０上とには、誘電
体膜１５０が形成されている。誘電体膜１５０上にはキ
ャパシタ上部電極１５１が形成されている。そして、コ
ンタクトホール１３５は、ダミーのキャパシタ下部電極
１４０の底部においてキャパシタ上部電極１５１に到達
している。このように、ダミーのキャパシタ下部電極１
４０を形成し、その上部に位置する領域においてコンタ
クトホール１３５を形成するので、コンタクトホール１
３５の深さを、図８８に示した本発明の実施の形態８に
よるＤＲＡＭにおけるコンタクトホール１３５の深さよ
りも深くすることができる。これにより、周辺回路領域
における配線層２０２（図２参照）にまで到達させる他
のコンタクトホール（図示せず）と、本発明の実施の形
態８によるＤＲＡＭのコンタクトホール１３５（図９０
参照）との深さの差を短縮することができる。その結
果、コンタクトホール１３５を形成するためのエッチン
グにおいて、コンタクトホール１３５の底部においてキ
ャパシタ上部電極１５１が過剰にエッチングされること
を防止できる。この結果、そのエッチングがキャパシタ
上部電極１５１を突き抜けてその下の第２の層間絶縁膜
３７にまで到達することを防止できる。
ＲＡＭの第２の変形例を示した断面図である。図９０を
参照して、本発明の実施の形態８によるＤＲＡＭの第２
の変形例のメモリセル領域は、基本的に図８８に示した
本発明の実施の形態８によるＤＲＡＭと同様の構造を備
える。そして、周辺回路領域においては、第３の層間絶
縁膜５９とシリコン窒化膜５８との一部を除去すること
により、開口部３０３が形成されている。開口部３０３
の内部には、メモリセル領域におけるキャパシタ下部電
極１７０ａと同様の材質からなるダミーのキャパシタ下
部電極１４０が形成されている。第３の層間絶縁膜５９
上とダミーのキャパシタ下部電極１４０上とには、誘電
体膜１５０が形成されている。誘電体膜１５０上にはキ
ャパシタ上部電極１５１が形成されている。そして、コ
ンタクトホール１３５は、ダミーのキャパシタ下部電極
１４０の底部においてキャパシタ上部電極１５１に到達
している。このように、ダミーのキャパシタ下部電極１
４０を形成し、その上部に位置する領域においてコンタ
クトホール１３５を形成するので、コンタクトホール１
３５の深さを、図８８に示した本発明の実施の形態８に
よるＤＲＡＭにおけるコンタクトホール１３５の深さよ
りも深くすることができる。これにより、周辺回路領域
における配線層２０２（図２参照）にまで到達させる他
のコンタクトホール（図示せず）と、本発明の実施の形
態８によるＤＲＡＭのコンタクトホール１３５（図９０
参照）との深さの差を短縮することができる。その結
果、コンタクトホール１３５を形成するためのエッチン
グにおいて、コンタクトホール１３５の底部においてキ
ャパシタ上部電極１５１が過剰にエッチングされること
を防止できる。この結果、そのエッチングがキャパシタ
上部電極１５１を突き抜けてその下の第２の層間絶縁膜
３７にまで到達することを防止できる。
【０２２１】この図９０に示した本発明の実施の形態８
によるＤＲＡＭの第２の変形例の製造工程は、基本的に
は図８９に示した本発明の実施の形態８によるＤＲＡＭ
の第１の変形例と同様であるが、ダミーのキャパシタ下
部電極１４０は、メモリセル領域におけるキャパシタ下
部電極１７０ａを形成する工程により、キャパシタ下部
電極１７０ａと同時に形成する。
によるＤＲＡＭの第２の変形例の製造工程は、基本的に
は図８９に示した本発明の実施の形態８によるＤＲＡＭ
の第１の変形例と同様であるが、ダミーのキャパシタ下
部電極１４０は、メモリセル領域におけるキャパシタ下
部電極１７０ａを形成する工程により、キャパシタ下部
電極１７０ａと同時に形成する。
【０２２２】図９１は、本発明の実施の形態８によるＤ
ＲＡＭの第３の変形例を示した断面図である。図９１を
参照して、本発明の実施の形態８によるＤＲＡＭの第３
の変形例は、基本的には図９０に示した本発明の実施の
形態８によるＤＲＡＭの第２の変形例と同様の構造を備
える。ただし、図９１に示した本発明の実施の形態８に
よるＤＲＡＭの第３の変形例では、ダミーのキャパシタ
下部電極１４０の水平方向の幅を小さくし、ダミーのキ
ャパシタ下部電極１４０の内部におけるキャパシタ上部
電極１５１の垂直方向の厚さを図９０に示した第２の変
形例よりも厚くしている。そして、この垂直方向の厚さ
が厚くなっているキャパシタ上部電極１５１の上部にコ
ンタクトホール１３５が形成されている。このように、
コンタクトホール１３５の下に位置するキャパシタ上部
電極１５１の垂直方向の厚さを厚くしているので、コン
タクトホール１３５を形成するエッチングの際、コンタ
クトホール１３５がキャパシタ上部電極１５１を突き抜
けて第２の層間絶縁膜３７にまで到達することを防止で
きる。また、開口部３０３の幅およびキャパシタ上部電
極１５１の膜厚を調整することで、コンタクトホール１
３５の到達深さを任意に変更することができる。
ＲＡＭの第３の変形例を示した断面図である。図９１を
参照して、本発明の実施の形態８によるＤＲＡＭの第３
の変形例は、基本的には図９０に示した本発明の実施の
形態８によるＤＲＡＭの第２の変形例と同様の構造を備
える。ただし、図９１に示した本発明の実施の形態８に
よるＤＲＡＭの第３の変形例では、ダミーのキャパシタ
下部電極１４０の水平方向の幅を小さくし、ダミーのキ
ャパシタ下部電極１４０の内部におけるキャパシタ上部
電極１５１の垂直方向の厚さを図９０に示した第２の変
形例よりも厚くしている。そして、この垂直方向の厚さ
が厚くなっているキャパシタ上部電極１５１の上部にコ
ンタクトホール１３５が形成されている。このように、
コンタクトホール１３５の下に位置するキャパシタ上部
電極１５１の垂直方向の厚さを厚くしているので、コン
タクトホール１３５を形成するエッチングの際、コンタ
クトホール１３５がキャパシタ上部電極１５１を突き抜
けて第２の層間絶縁膜３７にまで到達することを防止で
きる。また、開口部３０３の幅およびキャパシタ上部電
極１５１の膜厚を調整することで、コンタクトホール１
３５の到達深さを任意に変更することができる。
【０２２３】図９１に示した本発明の実施の形態８によ
るＤＲＡＭの第３の変形例の製造工程は、基本的には図
９０に示した本発明の実施の形態８によるＤＲＡＭの第
２の変形例の製造工程と同様である。
るＤＲＡＭの第３の変形例の製造工程は、基本的には図
９０に示した本発明の実施の形態８によるＤＲＡＭの第
２の変形例の製造工程と同様である。
【０２２４】ここで、一定のキャパシタ容量を確保しな
がら高集積化を可能とし、かつ高い信頼性を有する半導
体装置を得るためには、メモリセル領域や周辺回路領域
において用いられる配線についても、より低抵抗かつ低
容量の配線が求められる。
がら高集積化を可能とし、かつ高い信頼性を有する半導
体装置を得るためには、メモリセル領域や周辺回路領域
において用いられる配線についても、より低抵抗かつ低
容量の配線が求められる。
【０２２５】図１１８は、ダマシン法を用いて形成され
た従来の配線を示す断面図である。図１１８を参照し
て、従来の配線は、半導体基板１００１の主表面上にシ
リコン窒化膜１００２が形成されている。シリコン窒化
膜１００２上にはノンドープトシリコン酸化膜１１４３
が形成されている。ノンドープトシリコン酸化膜１１４
３とシリコン窒化膜１００２との一部を除去することに
より、開口部１００３が形成されている。開口部１００
３の内部にはポリシリコンからなる配線１００５が形成
されている。
た従来の配線を示す断面図である。図１１８を参照し
て、従来の配線は、半導体基板１００１の主表面上にシ
リコン窒化膜１００２が形成されている。シリコン窒化
膜１００２上にはノンドープトシリコン酸化膜１１４３
が形成されている。ノンドープトシリコン酸化膜１１４
３とシリコン窒化膜１００２との一部を除去することに
より、開口部１００３が形成されている。開口部１００
３の内部にはポリシリコンからなる配線１００５が形成
されている。
【０２２６】図１１９および１２０は、図１１８に示し
た従来の配線の製造工程を説明するための断面図であ
る。図１１９および１２０を参照して、以下に従来の配
線の製造工程を説明する。
た従来の配線の製造工程を説明するための断面図であ
る。図１１９および１２０を参照して、以下に従来の配
線の製造工程を説明する。
【０２２７】まず、半導体基板１００１（図１１９参
照）の主表面上にシリコン窒化膜１００２（図１１９参
照）を形成する。このシリコン窒化膜１００２はシリコ
ン酸化窒化膜またはシリコン窒化膜とシリコン酸化窒化
膜との積層構造を有する膜でもよい。シリコン窒化膜１
００２上にノンドープトシリコン酸化膜１１４３（図１
１９参照）を形成する。このノンドープトシリコン酸化
膜１１４３はリンあるいはボロンをドープしたシリコン
酸化膜でもよい。このノンドープトシリコン酸化膜１１
４３上にレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして、ノンドープトシ
リコン酸化膜１１４３とシリコン窒化膜１００２との一
部を除去することにより、開口部１００３（図１１９参
照）を形成する。このようにして、図１１９に示すよう
な構造を得る。
照）の主表面上にシリコン窒化膜１００２（図１１９参
照）を形成する。このシリコン窒化膜１００２はシリコ
ン酸化窒化膜またはシリコン窒化膜とシリコン酸化窒化
膜との積層構造を有する膜でもよい。シリコン窒化膜１
００２上にノンドープトシリコン酸化膜１１４３（図１
１９参照）を形成する。このノンドープトシリコン酸化
膜１１４３はリンあるいはボロンをドープしたシリコン
酸化膜でもよい。このノンドープトシリコン酸化膜１１
４３上にレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして、ノンドープトシ
リコン酸化膜１１４３とシリコン窒化膜１００２との一
部を除去することにより、開口部１００３（図１１９参
照）を形成する。このようにして、図１１９に示すよう
な構造を得る。
【０２２８】次に、図１２０に示すように、ノンドープ
トシリコン酸化膜１１４３上と開口部１００３の内部と
にポリシリコン膜１００４を形成する。このポリシリコ
ン膜１００４は、アモルファスシリコンを用いてもよ
い。また、リンまたはヒ素をドープしてもよいし不純物
をドープしなくてもよい。また、タングステンあるはチ
タンなどの高融点金属膜を用いてもよいし上記高融点金
属のシリサイドを用いてもよい。また銅あるいはアルミ
ニウムといった金属膜を用いてもよいしこれらを積層し
た構造を用いてもよい。
トシリコン酸化膜１１４３上と開口部１００３の内部と
にポリシリコン膜１００４を形成する。このポリシリコ
ン膜１００４は、アモルファスシリコンを用いてもよ
い。また、リンまたはヒ素をドープしてもよいし不純物
をドープしなくてもよい。また、タングステンあるはチ
タンなどの高融点金属膜を用いてもよいし上記高融点金
属のシリサイドを用いてもよい。また銅あるいはアルミ
ニウムといった金属膜を用いてもよいしこれらを積層し
た構造を用いてもよい。
【０２２９】その後、ノンドープトシリコン酸化膜１１
４３上に位置するポリシリコン膜１００４をエッチング
もしくはＣＰＭ法を用いて除去することにより、図１１
８に示すような構造を得る。
４３上に位置するポリシリコン膜１００４をエッチング
もしくはＣＰＭ法を用いて除去することにより、図１１
８に示すような構造を得る。
【０２３０】また、従来提案されている配線の構造のも
う１つの例としては、図１２１に示すようなものが挙げ
られる。図１２１を参照して、従来のもう１つの提案さ
れた配線は、半導体基板１００１の主表面上にシリコン
窒化膜１００２を形成する。シリコン窒化膜１００２上
にはノンドープトシリコン酸化膜１１４３が形成されて
いる。ノンドープトシリコン酸化膜１１４３とシリコン
窒化膜１００２との一部を除去することにより、開口部
１００３が形成されている。開口部１００３の内部に
は、ポリシリコンからなる配線１０１５が形成されてい
る。配線１０１５の表面には粒状結晶１０１６が形成さ
れている。このように、配線１０１５の表面に粒状結晶
１０１６が形成されているので、配線１０１５の抵抗を
下げることができる。
う１つの例としては、図１２１に示すようなものが挙げ
られる。図１２１を参照して、従来のもう１つの提案さ
れた配線は、半導体基板１００１の主表面上にシリコン
窒化膜１００２を形成する。シリコン窒化膜１００２上
にはノンドープトシリコン酸化膜１１４３が形成されて
いる。ノンドープトシリコン酸化膜１１４３とシリコン
窒化膜１００２との一部を除去することにより、開口部
１００３が形成されている。開口部１００３の内部に
は、ポリシリコンからなる配線１０１５が形成されてい
る。配線１０１５の表面には粒状結晶１０１６が形成さ
れている。このように、配線１０１５の表面に粒状結晶
１０１６が形成されているので、配線１０１５の抵抗を
下げることができる。
【０２３１】図１２２〜１２４は、図１２１に示した従
来の提案されているもう１つの配線の製造工程を説明す
るための断面図である。以下、図１２２〜１２４を参照
して、従来の提案されているもう１つの配線の製造工程
を説明する。
来の提案されているもう１つの配線の製造工程を説明す
るための断面図である。以下、図１２２〜１２４を参照
して、従来の提案されているもう１つの配線の製造工程
を説明する。
【０２３２】半導体基板１００１（図１２２参照）の主
表面上にシリコン窒化膜１００２（図１２２参照）を形
成する。シリコン窒化膜１００２上にノンドープトシリ
コン酸化膜１１４３（図１２２参照）を形成する。ノン
ドープトシリコン酸化膜１１４３上にレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、ノンドープトシリコン酸化膜１１４３とシ
リコン窒化膜１００２との一部をエッチングにより除去
することにより、開口部１００３（図１２２参照）を形
成する。その後、レジストパターンを除去する。このよ
うにして、図１２２に示すような構造を得る。
表面上にシリコン窒化膜１００２（図１２２参照）を形
成する。シリコン窒化膜１００２上にノンドープトシリ
コン酸化膜１１４３（図１２２参照）を形成する。ノン
ドープトシリコン酸化膜１１４３上にレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、ノンドープトシリコン酸化膜１１４３とシ
リコン窒化膜１００２との一部をエッチングにより除去
することにより、開口部１００３（図１２２参照）を形
成する。その後、レジストパターンを除去する。このよ
うにして、図１２２に示すような構造を得る。
【０２３３】次に、図１２３に示すように、開口部１０
０３の内部とノンドープトシリコン酸化膜１１４３上と
にポリシリコンからなる導電体膜１０１４を形成する。
０３の内部とノンドープトシリコン酸化膜１１４３上と
にポリシリコンからなる導電体膜１０１４を形成する。
【０２３４】次に、ノンドープトシリコン酸化膜１１４
３上に位置する導電体膜１０１４の一部をエッチングに
より除去することにより、図１２４に示すような構造を
得る。この後、配線１０１５の表面に、本発明の実施の
形態１の変形例で用いた工程と同様の工程により粒状結
晶１０１６（図１２１参照）を形成する。このようにし
て、図１２１に示すような構造を得る。
３上に位置する導電体膜１０１４の一部をエッチングに
より除去することにより、図１２４に示すような構造を
得る。この後、配線１０１５の表面に、本発明の実施の
形態１の変形例で用いた工程と同様の工程により粒状結
晶１０１６（図１２１参照）を形成する。このようにし
て、図１２１に示すような構造を得る。
【０２３５】このように、従来も低抵抗な配線が提案さ
れてはいるが、半導体装置の微細化が進み、従来の提案
されている配線においても配線抵抗の上昇によるアクセ
スの遅延などデバイス特性の劣化が問題となってきてい
る。このため、配線のさらなる低抵抗化および低容量化
が求められている。そして、このような要求を満たす配
線を得る目的で、本発明においてキャパシタ下部電極の
形状に適用された構造を応用することができる。以下
に、このような考えに基づいた本発明の実施の形態８に
よるＤＲＡＭにおける配線の変形例を説明する。
れてはいるが、半導体装置の微細化が進み、従来の提案
されている配線においても配線抵抗の上昇によるアクセ
スの遅延などデバイス特性の劣化が問題となってきてい
る。このため、配線のさらなる低抵抗化および低容量化
が求められている。そして、このような要求を満たす配
線を得る目的で、本発明においてキャパシタ下部電極の
形状に適用された構造を応用することができる。以下
に、このような考えに基づいた本発明の実施の形態８に
よるＤＲＡＭにおける配線の変形例を説明する。
【０２３６】図９２は、本発明の実施の形態８によるＤ
ＲＡＭの配線の第１の変形例を示した断面図である。図
９２を参照して、本発明の実施の形態８によるＤＲＡＭ
の配線の第１の変形例は、半導体基板１の主表面上にシ
リコン窒化膜２を形成している。シリコン窒化膜２上に
ノンドープトシリコン酸化膜１４３が形成されている。
ノンドープトシリコン酸化膜１４３とシリコン窒化膜２
とに部分的に埋込まれた状態になるように、ポリシリコ
ンからなる配線５が形成されている。配線５の内側表面
と外側側面とには粒状結晶９が形成されている。このよ
うに、配線５をノンドープトシリコン酸化膜１４３の上
部表面より上に延びるように形成するので、配線５の占
有面積を小さくしても、配線５の断面積を大きくするこ
とができる。これにより、配線５の抵抗を低減すること
ができる。また、配線５の表面に粒状結晶９を形成して
いるので、より低抵抗な配線を得ることができる。
ＲＡＭの配線の第１の変形例を示した断面図である。図
９２を参照して、本発明の実施の形態８によるＤＲＡＭ
の配線の第１の変形例は、半導体基板１の主表面上にシ
リコン窒化膜２を形成している。シリコン窒化膜２上に
ノンドープトシリコン酸化膜１４３が形成されている。
ノンドープトシリコン酸化膜１４３とシリコン窒化膜２
とに部分的に埋込まれた状態になるように、ポリシリコ
ンからなる配線５が形成されている。配線５の内側表面
と外側側面とには粒状結晶９が形成されている。このよ
うに、配線５をノンドープトシリコン酸化膜１４３の上
部表面より上に延びるように形成するので、配線５の占
有面積を小さくしても、配線５の断面積を大きくするこ
とができる。これにより、配線５の抵抗を低減すること
ができる。また、配線５の表面に粒状結晶９を形成して
いるので、より低抵抗な配線を得ることができる。
【０２３７】図９３〜９６は、図９２に示した本発明の
実施の形態８によるＤＲＡＭの配線の第１の変形例の製
造工程を説明するための断面図である。以下、図９３〜
９６を参照して、本発明の実施の形態８によるＤＲＡＭ
の配線の第１の変形例の製造工程を説明する。
実施の形態８によるＤＲＡＭの配線の第１の変形例の製
造工程を説明するための断面図である。以下、図９３〜
９６を参照して、本発明の実施の形態８によるＤＲＡＭ
の配線の第１の変形例の製造工程を説明する。
【０２３８】まず、半導体基板１（図９３参照）の主表
面上にシリコン窒化膜２（図９３参照）を形成する。シ
リコン窒化膜２上にノンドープトシリコン酸化膜１４３
（図９３参照）を形成する。ノンドープトシリコン酸化
膜１４３上にボロンドープトシリコン酸化膜６（図９３
参照）を形成する。ボロンドープトシリコン酸化膜６上
にレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして、ボロンドープトシリコ
ン酸化膜６とノンドープトシリコン酸化膜１４３とシリ
コン窒化膜２との一部を異方性エッチングにより除去す
る。これにより、開口部３（図９３参照）を形成する。
その後、レジストパターンを除去することにより、図９
３に示すような構造を得る。
面上にシリコン窒化膜２（図９３参照）を形成する。シ
リコン窒化膜２上にノンドープトシリコン酸化膜１４３
（図９３参照）を形成する。ノンドープトシリコン酸化
膜１４３上にボロンドープトシリコン酸化膜６（図９３
参照）を形成する。ボロンドープトシリコン酸化膜６上
にレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとして、ボロンドープトシリコ
ン酸化膜６とノンドープトシリコン酸化膜１４３とシリ
コン窒化膜２との一部を異方性エッチングにより除去す
る。これにより、開口部３（図９３参照）を形成する。
その後、レジストパターンを除去することにより、図９
３に示すような構造を得る。
【０２３９】次に、図９４に示すように、ボロンドープ
トシリコン酸化膜６上と開口部３の内部とにポリシリコ
ン膜４を形成する。
トシリコン酸化膜６上と開口部３の内部とにポリシリコ
ン膜４を形成する。
【０２４０】次に、ボロンドープトシリコン酸化膜６上
に位置するポリシリコン膜４をエッチングもしくはＣＭ
Ｐ法により除去することにより、図９５に示すような構
造を得る。
に位置するポリシリコン膜４をエッチングもしくはＣＭ
Ｐ法により除去することにより、図９５に示すような構
造を得る。
【０２４１】次に、ボロンドープトシリコン酸化膜６を
エッチングにより除去することにより、図９６に示すよ
うな構造を得る。
エッチングにより除去することにより、図９６に示すよ
うな構造を得る。
【０２４２】その後、本発明の実施の形態１の変形例に
おいて用いた工程を応用して、配線５の表面に粒状結晶
９（図９２参照）を形成することにより、図９２に示す
ような構造を得る。
おいて用いた工程を応用して、配線５の表面に粒状結晶
９（図９２参照）を形成することにより、図９２に示す
ような構造を得る。
【０２４３】図９７〜１００は、図９２に示した本発明
の実施の形態８によるＤＲＡＭの配線の第１の変形例の
プロセスの変形例を説明するための断面図である。以
下、図９７〜１００を参照して、本発明の実施の形態８
によるＤＲＡＭの配線の第１の変形例の製造工程の変形
例を説明する。
の実施の形態８によるＤＲＡＭの配線の第１の変形例の
プロセスの変形例を説明するための断面図である。以
下、図９７〜１００を参照して、本発明の実施の形態８
によるＤＲＡＭの配線の第１の変形例の製造工程の変形
例を説明する。
【０２４４】半導体基板１（図９７参照）上にシリコン
窒化膜２（図９７参照）を形成する。シリコン窒化膜２
上にノンドープトシリコン酸化膜１４３（図９７参照）
を形成する。ノンドープトシリコン酸化膜１４３上にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクとして、ノンドープトシリコン酸化
膜１４３とシリコン窒化膜２との一部を異方性エッチン
グにより除去する。これにより、開口部３（図９７参
照）を形成する。このようにして、図９７に示すような
構造を得る。
窒化膜２（図９７参照）を形成する。シリコン窒化膜２
上にノンドープトシリコン酸化膜１４３（図９７参照）
を形成する。ノンドープトシリコン酸化膜１４３上にレ
ジストパターン（図示せず）を形成した後、このレジス
トパターンをマスクとして、ノンドープトシリコン酸化
膜１４３とシリコン窒化膜２との一部を異方性エッチン
グにより除去する。これにより、開口部３（図９７参
照）を形成する。このようにして、図９７に示すような
構造を得る。
【０２４５】次に、ノンドープトシリコン酸化膜１４３
上と開口部３の内部とにポリシリコン膜４（図９８参
照）を形成する。このようにして、図９８に示すような
構造を得る。
上と開口部３の内部とにポリシリコン膜４（図９８参
照）を形成する。このようにして、図９８に示すような
構造を得る。
【０２４６】次に、ノンドープトシリコン酸化膜１４３
上に位置するポリシリコン膜４をエッチングもしくはＣ
ＭＰ法により除去することにより、図９９に示すような
構造を得る。ここで開口部３の内部には配線５が形成さ
れている。
上に位置するポリシリコン膜４をエッチングもしくはＣ
ＭＰ法により除去することにより、図９９に示すような
構造を得る。ここで開口部３の内部には配線５が形成さ
れている。
【０２４７】次に、図１００に示すように、ＨＦ水溶液
によるウェットエッチングによって、ノンドープトシリ
コン酸化膜１４３の上部の一部を除去する。このとき、
ＨＦ水溶液への浸漬時間を変えることにより、ノンドー
プトシリコン酸化膜１４３が除去される量を制御するこ
とができる。
によるウェットエッチングによって、ノンドープトシリ
コン酸化膜１４３の上部の一部を除去する。このとき、
ＨＦ水溶液への浸漬時間を変えることにより、ノンドー
プトシリコン酸化膜１４３が除去される量を制御するこ
とができる。
【０２４８】その後、配線５の表面に粒状結晶９を形成
することにより、図９２に示すような構造を得る。
することにより、図９２に示すような構造を得る。
【０２４９】図１０１は、本発明の実施の形態８による
ＤＲＡＭの配線の第２の変形例を示した断面図である。
図１０１を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第２の変形例は、半導体基板１の主表面上
にシリコン窒化膜２が形成されている。シリコン窒化膜
２上にはノンドープトシリコン酸化膜１４３が形成され
ている。ノンドープトシリコン酸化膜１４３とシリコン
窒化膜２とに部分的に埋込まれた状態になるように、ポ
リシリコンからなる配線１５が形成されている。ポリシ
リコンからなる配線１５の側面には、サイドウォール２
３が形成されている。このように、配線１５がポリシリ
コンからなるサイドウォール２３を備えるので、配線の
断面積を大きくすることができる。このため、配線をよ
り低抵抗にすることができる。
ＤＲＡＭの配線の第２の変形例を示した断面図である。
図１０１を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第２の変形例は、半導体基板１の主表面上
にシリコン窒化膜２が形成されている。シリコン窒化膜
２上にはノンドープトシリコン酸化膜１４３が形成され
ている。ノンドープトシリコン酸化膜１４３とシリコン
窒化膜２とに部分的に埋込まれた状態になるように、ポ
リシリコンからなる配線１５が形成されている。ポリシ
リコンからなる配線１５の側面には、サイドウォール２
３が形成されている。このように、配線１５がポリシリ
コンからなるサイドウォール２３を備えるので、配線の
断面積を大きくすることができる。このため、配線をよ
り低抵抗にすることができる。
【０２５０】図１０２〜１０４は、図１０１に示した本
発明の実施の形態８によるＤＲＡＭの配線の第２の変形
例の製造工程を説明するための断面図である。以下、図
１０２〜１０４を参照して、本発明の実施の形態８によ
るＤＲＡＭの配線の第２の変形例の製造工程を説明す
る。
発明の実施の形態８によるＤＲＡＭの配線の第２の変形
例の製造工程を説明するための断面図である。以下、図
１０２〜１０４を参照して、本発明の実施の形態８によ
るＤＲＡＭの配線の第２の変形例の製造工程を説明す
る。
【０２５１】まず、図９３に示した本発明の実施の形態
８によるＤＲＡＭの配線の第１の変形例の製造工程を実
施した後、ボロンドープトシリコン酸化膜６（図１０２
参照）上と開口部３（図９３参照）の内部とにポリシリ
コン膜（図示せず）を形成する。その後、ボロンドープ
トシリコン酸化膜６上に位置するポリシリコン膜を除去
することにより、図１０２に示すような配線１５を形成
する。
８によるＤＲＡＭの配線の第１の変形例の製造工程を実
施した後、ボロンドープトシリコン酸化膜６（図１０２
参照）上と開口部３（図９３参照）の内部とにポリシリ
コン膜（図示せず）を形成する。その後、ボロンドープ
トシリコン酸化膜６上に位置するポリシリコン膜を除去
することにより、図１０２に示すような配線１５を形成
する。
【０２５２】次に、ボロンドープトシリコン酸化膜６を
エッチングにより除去することにより、図１０３に示す
ような構造を得る。これにより、配線１５の側面の一部
２５を露出させることができる。
エッチングにより除去することにより、図１０３に示す
ような構造を得る。これにより、配線１５の側面の一部
２５を露出させることができる。
【０２５３】次に、図１０４に示すように、全体を覆う
ようにポリシリコン膜２４を形成する。
ようにポリシリコン膜２４を形成する。
【０２５４】その後、ポリシリコン膜２４の一部を異方
性エッチングにより除去することにより、図１０１に示
すような構造を得る。
性エッチングにより除去することにより、図１０１に示
すような構造を得る。
【０２５５】図１０５は、本発明の実施の形態８による
ＤＲＡＭの配線の第３の変形例を示した断面図である。
図１０５を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第３の変形例は、基本的には図１０１に示
した本発明の実施の形態８によるＤＲＡＭの第２の変形
例と同様の構造を備える。ただし、この図１０５に示し
た第３の変形例では、配線３０４がアモルファスシリコ
ンにより構成されている。また、サイドウォール２３も
アモルファスシリコンにより構成されており、配線３０
４とサイドウォール２３との表面には粒状結晶２６が形
成されている。このように、配線３０４とサイドウォー
ル２３との表面に粒状結晶を備えるので、より配線の低
抵抗化を図ることができる。
ＤＲＡＭの配線の第３の変形例を示した断面図である。
図１０５を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第３の変形例は、基本的には図１０１に示
した本発明の実施の形態８によるＤＲＡＭの第２の変形
例と同様の構造を備える。ただし、この図１０５に示し
た第３の変形例では、配線３０４がアモルファスシリコ
ンにより構成されている。また、サイドウォール２３も
アモルファスシリコンにより構成されており、配線３０
４とサイドウォール２３との表面には粒状結晶２６が形
成されている。このように、配線３０４とサイドウォー
ル２３との表面に粒状結晶を備えるので、より配線の低
抵抗化を図ることができる。
【０２５６】また、この本発明の実施の形態８によるＤ
ＲＡＭの配線の第３の変形例の製造工程としては、図１
０２〜１０４に示した製造工程を実施した後、本発明の
実施の形態１の変形例において実施した粒状結晶の形成
工程を実施することにより、図１０５に示すような構造
を得ることができる。
ＲＡＭの配線の第３の変形例の製造工程としては、図１
０２〜１０４に示した製造工程を実施した後、本発明の
実施の形態１の変形例において実施した粒状結晶の形成
工程を実施することにより、図１０５に示すような構造
を得ることができる。
【０２５７】図１０６は、本発明の実施の形態８による
ＤＲＡＭの配線の第４の変形例を示した断面図である。
図１０６を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第４の変形例は、基本的には図１０５に示
した第３の変形例と同様の構造を備える。ただし、図１
０６に示した第４の変形例では、配線１５がポリシリコ
ンにより構成されており、アモルファスシリコンからな
るサイドウォール２３の表面に粒状結晶２６が形成され
ている。また、配線１５の上部表面には、粒状結晶２６
より小さい粒状結晶３５が形成されている。このように
構成することで、本発明の実施の形態８によるＤＲＡＭ
の配線の第３の変形例と同様の効果が得られる。
ＤＲＡＭの配線の第４の変形例を示した断面図である。
図１０６を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第４の変形例は、基本的には図１０５に示
した第３の変形例と同様の構造を備える。ただし、図１
０６に示した第４の変形例では、配線１５がポリシリコ
ンにより構成されており、アモルファスシリコンからな
るサイドウォール２３の表面に粒状結晶２６が形成され
ている。また、配線１５の上部表面には、粒状結晶２６
より小さい粒状結晶３５が形成されている。このように
構成することで、本発明の実施の形態８によるＤＲＡＭ
の配線の第３の変形例と同様の効果が得られる。
【０２５８】図１０７は、本発明の実施の形態８による
ＤＲＡＭの配線の第５の変形例を示した断面図である。
図１０７を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第５の変形例は、半導体基板１の主表面上
にシリコン窒化膜２が形成されている。シリコン窒化膜
２上にはノンドープトシリコン酸化膜１４３が形成され
ている。ノンドープトシリコン酸化膜１４３とシリコン
窒化膜２とに埋込まれた状態になるように、ポリシリコ
ンからなる配線３０が形成されている。配線３０とノン
ドープトシリコン酸化膜１４３およびシリコン窒化膜２
との間には、空隙３３が形成されている。そして、全体
を覆うように、シリコン酸化膜３２が形成されている。
このように、配線３０の側面に空隙３３を備えるので、
配線３０における寄生容量を低減することができる。こ
れにより、寄生容量があることによる半導体素子のアク
セス時間の遅延を防止でき、デバイスの電気的特性の劣
化を防止することができる。
ＤＲＡＭの配線の第５の変形例を示した断面図である。
図１０７を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第５の変形例は、半導体基板１の主表面上
にシリコン窒化膜２が形成されている。シリコン窒化膜
２上にはノンドープトシリコン酸化膜１４３が形成され
ている。ノンドープトシリコン酸化膜１４３とシリコン
窒化膜２とに埋込まれた状態になるように、ポリシリコ
ンからなる配線３０が形成されている。配線３０とノン
ドープトシリコン酸化膜１４３およびシリコン窒化膜２
との間には、空隙３３が形成されている。そして、全体
を覆うように、シリコン酸化膜３２が形成されている。
このように、配線３０の側面に空隙３３を備えるので、
配線３０における寄生容量を低減することができる。こ
れにより、寄生容量があることによる半導体素子のアク
セス時間の遅延を防止でき、デバイスの電気的特性の劣
化を防止することができる。
【０２５９】図１０８〜１１２は、図１０７に示した本
発明の実施の形態８によるＤＲＡＭの配線の第５の変形
例の製造工程を説明するための断面図である。以下、図
１０８〜１１２を参照して、本発明の実施の形態８によ
るＤＲＡＭの配線の第５の変形例の製造工程を説明す
る。
発明の実施の形態８によるＤＲＡＭの配線の第５の変形
例の製造工程を説明するための断面図である。以下、図
１０８〜１１２を参照して、本発明の実施の形態８によ
るＤＲＡＭの配線の第５の変形例の製造工程を説明す
る。
【０２６０】まず、半導体基板１（図１０８参照）の主
表面上にシリコン窒化膜２（図１０８参照）を形成す
る。シリコン窒化膜２上にノンドープトシリコン酸化膜
１４３（図１０８参照）を形成する。ノンドープトシリ
コン酸化膜１４３上にレジストパターン（図示せず）を
形成した後、このレジストパターンをマスクとして、ノ
ンドープトシリコン酸化膜１４３とシリコン窒化膜２と
の一部をエッチングにより除去することにより、開口部
３（図１０８参照）を形成する。このようにして、図１
０８に示すような構造を得る。
表面上にシリコン窒化膜２（図１０８参照）を形成す
る。シリコン窒化膜２上にノンドープトシリコン酸化膜
１４３（図１０８参照）を形成する。ノンドープトシリ
コン酸化膜１４３上にレジストパターン（図示せず）を
形成した後、このレジストパターンをマスクとして、ノ
ンドープトシリコン酸化膜１４３とシリコン窒化膜２と
の一部をエッチングにより除去することにより、開口部
３（図１０８参照）を形成する。このようにして、図１
０８に示すような構造を得る。
【０２６１】次に、ノンドープトシリコン酸化膜１４３
上と開口部３の内部とにシリコン窒化膜などの絶縁膜２
７（図１０９参照）を形成する。このようにして、図１
０９に示すような構造を得る。
上と開口部３の内部とにシリコン窒化膜などの絶縁膜２
７（図１０９参照）を形成する。このようにして、図１
０９に示すような構造を得る。
【０２６２】次に、異方性エッチングを用いて、絶縁膜
２７の一部を除去することにより、開口部３の内部にサ
イドウォール２８（図１１０参照）を形成する。そし
て、図１１０に示すように、ノンドープトシリコン酸化
膜１４３上と開口部３の内部とにポリシリコン膜２９を
形成する。
２７の一部を除去することにより、開口部３の内部にサ
イドウォール２８（図１１０参照）を形成する。そし
て、図１１０に示すように、ノンドープトシリコン酸化
膜１４３上と開口部３の内部とにポリシリコン膜２９を
形成する。
【０２６３】次に、ノンドープトシリコン酸化膜１４３
上に位置するポリシリコン膜２９の一部を異方性エッチ
ングあるいはＣＭＰ法を用いて除去することにより、図
１１１に示すような構造を得る。
上に位置するポリシリコン膜２９の一部を異方性エッチ
ングあるいはＣＭＰ法を用いて除去することにより、図
１１１に示すような構造を得る。
【０２６４】次に、図１１２に示すように、サイドウォ
ール２８（図１１１参照）をエッチングにより選択的に
除去する。これにより、配線３０の側面に空隙３３を形
成する。
ール２８（図１１１参照）をエッチングにより選択的に
除去する。これにより、配線３０の側面に空隙３３を形
成する。
【０２６５】その後、全体を覆うようにカバレッジの悪
いシリコン酸化膜３２（図１０７参照）を形成すること
により、図１０７に示すような構造を得る。
いシリコン酸化膜３２（図１０７参照）を形成すること
により、図１０７に示すような構造を得る。
【０２６６】図１１３は、本発明の実施の形態８による
ＤＲＡＭの配線の第６の変形例を示した断面図である。
図１１３を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第６の変形例は、基本的には図１０７に示
した本発明の実施の形態８によるＤＲＡＭの配線の第５
の変形例と同様の構造を備える。但し、この図１１３に
示した第６の変形例では、空隙３３の下にサイドウォー
ル２８の一部が残存した状態となっている。このように
構成しても、図１０７に示した本発明の実施の形態８に
よるＤＲＡＭの配線の第５の変形例と同様の効果が得ら
れる。
ＤＲＡＭの配線の第６の変形例を示した断面図である。
図１１３を参照して、本発明の実施の形態８によるＤＲ
ＡＭの配線の第６の変形例は、基本的には図１０７に示
した本発明の実施の形態８によるＤＲＡＭの配線の第５
の変形例と同様の構造を備える。但し、この図１１３に
示した第６の変形例では、空隙３３の下にサイドウォー
ル２８の一部が残存した状態となっている。このように
構成しても、図１０７に示した本発明の実施の形態８に
よるＤＲＡＭの配線の第５の変形例と同様の効果が得ら
れる。
【０２６７】また、この図１１３に示した本発明の実施
の形態８によるＤＲＡＭの配線の第６の変形例の製造工
程は、基本的には図１０８〜１１２に示した本発明の実
施の形態８によるＤＲＡＭの配線の第５の変形例の製造
工程と同様である。但し、図１１２に示した工程におい
て、配線３０の側面にあるサイドウォール２８をすべて
除去するのではなく、一部を残存させるようにしてい
る。
の形態８によるＤＲＡＭの配線の第６の変形例の製造工
程は、基本的には図１０８〜１１２に示した本発明の実
施の形態８によるＤＲＡＭの配線の第５の変形例の製造
工程と同様である。但し、図１１２に示した工程におい
て、配線３０の側面にあるサイドウォール２８をすべて
除去するのではなく、一部を残存させるようにしてい
る。
【０２６８】なお、この配線の第１〜第６の変形例は、
本発明の実施の形態１〜７にも応用することができる。
本発明の実施の形態１〜７にも応用することができる。
【０２６９】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０２７０】
【発明の効果】このように、請求項１〜３０に記載の発
明によれば、メモリセル領域と周辺回路領域とを備え、
絶縁膜と、キャパシタ下部電極部分を含むキャパシタ下
部電極と、誘電体膜と、キャパシタ上部電極とを含むよ
うに半導体装置を構成する。そして、上記絶縁膜の上部
表面は上記キャパシタ下部電極部分の頂面とほぼ同一も
しくは上記キャパシタ下部電極部分の頂面と底面との間
に位置する。これにより、一定のキャパシタ容量を確保
すると同時に高集積化を図ることができ、かつ、信頼性
の高い半導体装置およびその製造方法を提供することが
できる。
明によれば、メモリセル領域と周辺回路領域とを備え、
絶縁膜と、キャパシタ下部電極部分を含むキャパシタ下
部電極と、誘電体膜と、キャパシタ上部電極とを含むよ
うに半導体装置を構成する。そして、上記絶縁膜の上部
表面は上記キャパシタ下部電極部分の頂面とほぼ同一も
しくは上記キャパシタ下部電極部分の頂面と底面との間
に位置する。これにより、一定のキャパシタ容量を確保
すると同時に高集積化を図ることができ、かつ、信頼性
の高い半導体装置およびその製造方法を提供することが
できる。
【図１】 本発明の実施の形態１によるＤＲＡＭのメモ
リセルの平面模式図である。
リセルの平面模式図である。
【図２】 本発明の実施の形態１によるＤＲＡＭのメモ
リセル領域と周辺回路領域とにおける断面図である。
リセル領域と周辺回路領域とにおける断面図である。
【図３】 図２に示した本発明の実施の形態１によるＤ
ＲＡＭの製造工程の第１工程を説明するための断面図で
ある。
ＲＡＭの製造工程の第１工程を説明するための断面図で
ある。
【図４】 図２に示した本発明の実施の形態１によるＤ
ＲＡＭの製造工程の第２工程を説明するための断面図で
ある。
ＲＡＭの製造工程の第２工程を説明するための断面図で
ある。
【図５】 図２に示した本発明の実施の形態１によるＤ
ＲＡＭの製造工程の第３工程を説明するための断面図で
ある。
ＲＡＭの製造工程の第３工程を説明するための断面図で
ある。
【図６】 図２に示した本発明の実施の形態１によるＤ
ＲＡＭの製造工程の第４工程を説明するための断面図で
ある。
ＲＡＭの製造工程の第４工程を説明するための断面図で
ある。
【図７】 図２に示した本発明の実施の形態１によるＤ
ＲＡＭの製造工程の第５工程を説明するための断面図で
ある。
ＲＡＭの製造工程の第５工程を説明するための断面図で
ある。
【図８】 図２に示した本発明の実施の形態１によるＤ
ＲＡＭの製造工程の第６工程を説明するための断面図で
ある。
ＲＡＭの製造工程の第６工程を説明するための断面図で
ある。
【図９】 図２に示した本発明の実施の形態１によるＤ
ＲＡＭの製造工程の第７工程を説明するための断面図で
ある。
ＲＡＭの製造工程の第７工程を説明するための断面図で
ある。
【図１０】 図２に示した本発明の実施の形態１による
ＤＲＡＭの製造工程の第８工程を説明するための断面図
である。
ＤＲＡＭの製造工程の第８工程を説明するための断面図
である。
【図１１】 図２に示した本発明の実施の形態１による
ＤＲＡＭの製造工程の第９工程を説明するための断面図
である。
ＤＲＡＭの製造工程の第９工程を説明するための断面図
である。
【図１２】 図２に示した本発明の実施の形態１による
ＤＲＡＭの製造工程の第１０工程を説明するための断面
図である。
ＤＲＡＭの製造工程の第１０工程を説明するための断面
図である。
【図１３】 図２に示した本発明の実施の形態１による
ＤＲＡＭの製造工程の第１１工程を説明するための断面
図である。
ＤＲＡＭの製造工程の第１１工程を説明するための断面
図である。
【図１４】 図２に示した本発明の実施の形態１による
ＤＲＡＭの製造工程の変形例の第１工程を説明するため
の断面図である。
ＤＲＡＭの製造工程の変形例の第１工程を説明するため
の断面図である。
【図１５】 図２に示した本発明の実施の形態１による
ＤＲＡＭの製造工程の変形例の第２工程を説明するため
の断面図である。
ＤＲＡＭの製造工程の変形例の第２工程を説明するため
の断面図である。
【図１６】 本発明の実施の形態１によるＤＲＡＭの第
１の変形例を説明するための断面図である。
１の変形例を説明するための断面図である。
【図１７】 本発明の実施の形態１によるＤＲＡＭの第
２の変形例を説明するための断面図である。
２の変形例を説明するための断面図である。
【図１８】 図１７に示した本発明の実施の形態１によ
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
【図１９】 図１７に示した本発明の実施の形態１によ
るＤＲＡＭの第２の変形例の製造工程の第２工程を説明
するための断面図である。
るＤＲＡＭの第２の変形例の製造工程の第２工程を説明
するための断面図である。
【図２０】 図１７に示した本発明の実施の形態１によ
るＤＲＡＭの第２の変形例の製造工程の第３工程を説明
するための断面図である。
るＤＲＡＭの第２の変形例の製造工程の第３工程を説明
するための断面図である。
【図２１】 本発明の実施の形態１によるＤＲＡＭの第
３の変形例を説明するための断面図である。
３の変形例を説明するための断面図である。
【図２２】 図２１に示した本発明の実施の形態１によ
るＤＲＡＭの第３の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第３の変形例の製造工程の第１工程を説明
するための断面図である。
【図２３】 図２１に示した本発明の実施の形態１によ
るＤＲＡＭの第３の変形例の製造工程の第２工程を説明
するための断面図である。
るＤＲＡＭの第３の変形例の製造工程の第２工程を説明
するための断面図である。
【図２４】 図２１に示した本発明の実施の形態１によ
るＤＲＡＭの第３の変形例の製造工程の第３工程を説明
するための断面図である。
るＤＲＡＭの第３の変形例の製造工程の第３工程を説明
するための断面図である。
【図２５】 本発明の実施の形態１によるＤＲＡＭの第
４の変形例を説明するための断面図である。
４の変形例を説明するための断面図である。
【図２６】 図２５に示した本発明の実施の形態１によ
るＤＲＡＭの第４の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第４の変形例の製造工程の第１工程を説明
するための断面図である。
【図２７】 本発明の実施の形態２によるＤＲＡＭを説
明するための断面図である。
明するための断面図である。
【図２８】 図２７に示した本発明の実施の形態２によ
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
【図２９】 図２７に示した本発明の実施の形態２によ
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
【図３０】 本発明の実施の形態２によるＤＲＡＭの第
１の変形例を説明するための断面図である。
１の変形例を説明するための断面図である。
【図３１】 図３０に示した本発明の実施の形態２によ
るＤＲＡＭの第１の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第１の変形例の製造工程の第１工程を説明
するための断面図である。
【図３２】 図３０に示した本発明の実施の形態２によ
るＤＲＡＭの第１の変形例の製造工程の第２工程を説明
するための断面図である。
るＤＲＡＭの第１の変形例の製造工程の第２工程を説明
するための断面図である。
【図３３】 本発明の実施の形態２によるＤＲＡＭの第
２の変形例を説明するための断面図である。
２の変形例を説明するための断面図である。
【図３４】 図３３に示した本発明の実施の形態２によ
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
【図３５】 本発明の実施の形態２によるＤＲＡＭの第
３の変形例を説明するための断面図である。
３の変形例を説明するための断面図である。
【図３６】 図３５に示した本発明の実施の形態２によ
るＤＲＡＭの第３の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第３の変形例の製造工程の第１工程を説明
するための断面図である。
【図３７】 本発明の実施の形態２によるＤＲＡＭの第
４の変形例を説明するための断面図である。
４の変形例を説明するための断面図である。
【図３８】 図３７に示した本発明の実施の形態２によ
るＤＲＡＭの第４の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第４の変形例の製造工程の第１工程を説明
するための断面図である。
【図３９】 本発明の実施の形態３によるＤＲＡＭを説
明するための断面図である。
明するための断面図である。
【図４０】 図３９に示した本発明の実施の形態３によ
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
【図４１】 図３９に示した本発明の実施の形態３によ
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
【図４２】 図３９に示した本発明の実施の形態３によ
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
【図４３】 本発明の実施の形態３によるＤＲＡＭの第
１の変形例を説明するための断面図である。
１の変形例を説明するための断面図である。
【図４４】 図４３に示した本発明の実施の形態３によ
るＤＲＡＭの第１の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第１の変形例の製造工程の第１工程を説明
するための断面図である。
【図４５】 図４３に示した本発明の実施の形態３によ
るＤＲＡＭの第１の変形例の製造工程の第２工程を説明
するための断面図である。
るＤＲＡＭの第１の変形例の製造工程の第２工程を説明
するための断面図である。
【図４６】 図４３に示した本発明の実施の形態３によ
るＤＲＡＭの第１の変形例の製造工程の第３工程を説明
するための断面図である。
るＤＲＡＭの第１の変形例の製造工程の第３工程を説明
するための断面図である。
【図４７】 本発明の実施の形態３によるＤＲＡＭの第
２の変形例を説明するための断面図である。
２の変形例を説明するための断面図である。
【図４８】 本発明の実施の形態３によるＤＲＡＭの第
２の変形例の製造工程の第１工程を説明するための断面
図である。
２の変形例の製造工程の第１工程を説明するための断面
図である。
【図４９】 図４７に示した本発明の実施の形態３によ
るＤＲＡＭの第２の変形例の製造工程の第２工程を説明
するための断面図である。
るＤＲＡＭの第２の変形例の製造工程の第２工程を説明
するための断面図である。
【図５０】 本発明の実施の形態４によるＤＲＡＭの構
造を説明するための断面図である。
造を説明するための断面図である。
【図５１】 図５０に示した本発明の実施の形態４によ
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
【図５２】 図５０に示した本発明の実施の形態４によ
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
【図５３】 図５０に示した本発明の実施の形態４によ
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
【図５４】 図５０に示した本発明の実施の形態４によ
るＤＲＡＭの製造工程の第４工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第４工程を説明するための断面
図である。
【図５５】 図５０に示した本発明の実施の形態４によ
るＤＲＡＭの製造工程の第５工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第５工程を説明するための断面
図である。
【図５６】 本発明の実施の形態４によるＤＲＡＭの第
１の変形例を説明するための断面図である。
１の変形例を説明するための断面図である。
【図５７】 図５６に示した本発明の実施の形態４によ
るＤＲＡＭの第１の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第１の変形例の製造工程の第１工程を説明
するための断面図である。
【図５８】 本発明の実施の形態４によるＤＲＡＭの第
２の変形例を説明するための断面図である。
２の変形例を説明するための断面図である。
【図５９】 図５８に示した本発明の実施の形態４によ
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
【図６０】 本発明の実施の形態４によるＤＲＡＭの第
３の変形例を説明するための断面図である。
３の変形例を説明するための断面図である。
【図６１】 図６０に示した本発明の実施の形態４によ
るＤＲＡＭの第３の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第３の変形例の製造工程の第１工程を説明
するための断面図である。
【図６２】 図６０に示した本発明の実施の形態４によ
るＤＲＡＭの第３の変形例の製造工程の第２工程を説明
するための断面図である。
るＤＲＡＭの第３の変形例の製造工程の第２工程を説明
するための断面図である。
【図６３】 図６０に示した本発明の実施の形態４によ
るＤＲＡＭの第３の変形例の製造工程の第３工程を説明
するための断面図である。
るＤＲＡＭの第３の変形例の製造工程の第３工程を説明
するための断面図である。
【図６４】 本発明の実施の形態４によるＤＲＡＭの第
４の変形例を説明するための断面図である。
４の変形例を説明するための断面図である。
【図６５】 図６４に示した本発明の実施の形態４によ
るＤＲＡＭの第４の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第４の変形例の製造工程の第１工程を説明
するための断面図である。
【図６６】 本発明の実施の形態５によるＤＲＡＭの構
造を説明するための断面図である。
造を説明するための断面図である。
【図６７】 本発明の実施の形態５によるＤＲＡＭの製
造工程の第１工程を説明するための断面図である。
造工程の第１工程を説明するための断面図である。
【図６８】 図６６に示した本発明の実施の形態５によ
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
【図６９】 図６６に示した本発明の実施の形態５によ
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
【図７０】 本発明の実施の形態５によるＤＲＡＭの変
形例を示した断面図である。
形例を示した断面図である。
【図７１】 図７０に示した本発明の実施の形態５によ
るＤＲＡＭの変形例の製造工程の第１工程を説明するた
めの断面図である。
るＤＲＡＭの変形例の製造工程の第１工程を説明するた
めの断面図である。
【図７２】 本発明の実施の形態６によるＤＲＡＭの構
造を説明するための断面図である。
造を説明するための断面図である。
【図７３】 図７２に示した本発明の実施の形態６によ
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第１工程を説明するための断面
図である。
【図７４】 図７２に示した本発明の実施の形態６によ
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第２工程を説明するための断面
図である。
【図７５】 図７２に示した本発明の実施の形態６によ
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第３工程を説明するための断面
図である。
【図７６】 図７２に示した本発明の実施の形態６によ
るＤＲＡＭの製造工程の第４工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第４工程を説明するための断面
図である。
【図７７】 図７２に示した本発明の実施の形態６によ
るＤＲＡＭの製造工程の第５工程を説明するための断面
図である。
るＤＲＡＭの製造工程の第５工程を説明するための断面
図である。
【図７８】 本発明の実施の形態６によるＤＲＡＭの第
１の変形例を示した断面図である。
１の変形例を示した断面図である。
【図７９】 本発明の実施の形態６によるＤＲＡＭの第
２の変形例を示した断面図である。
２の変形例を示した断面図である。
【図８０】 図７９に示した本発明の実施の形態６によ
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
るＤＲＡＭの第２の変形例の製造工程の第１工程を説明
するための断面図である。
【図８１】 本発明の実施の形態６によるＤＲＡＭの第
３の変形例を示した断面図である。
３の変形例を示した断面図である。
【図８２】 本発明の実施の形態６によるＤＲＡＭの第
４の変形例を示した断面図である。
４の変形例を示した断面図である。
【図８３】 本発明の実施の形態６によるＤＲＡＭの第
５の変形例を示した断面図である。
５の変形例を示した断面図である。
【図８４】 本発明の実施の形態６によるＤＲＡＭの第
６の変形例を示した断面図である。
６の変形例を示した断面図である。
【図８５】 本発明の実施の形態７によるＤＲＡＭのメ
モリセルの平面模式図である。
モリセルの平面模式図である。
【図８６】 本発明の実施の形態７によるＤＲＡＭの断
面図である。
面図である。
【図８７】 本発明の実施の形態７によるＤＲＡＭの変
形例を示した断面図である。
形例を示した断面図である。
【図８８】 本発明の実施の形態８によるＤＲＡＭを示
した断面図である。
した断面図である。
【図８９】 本発明の実施の形態８によるＤＲＡＭの第
１の変形例を示した断面図である。
１の変形例を示した断面図である。
【図９０】 本発明の実施の形態８によるＤＲＡＭの第
２の変形例を示した断面図である。
２の変形例を示した断面図である。
【図９１】 本発明の実施の形態８によるＤＲＡＭの第
３の変形例を示した断面図である。
３の変形例を示した断面図である。
【図９２】 本発明の実施の形態８によるＤＲＡＭの配
線の第１の変形例を示した断面図である。
線の第１の変形例を示した断面図である。
【図９３】 図９２に示した本発明の実施の形態８によ
るＤＲＡＭの配線の第１の変形例の製造工程の第１工程
を説明するための断面図である。
るＤＲＡＭの配線の第１の変形例の製造工程の第１工程
を説明するための断面図である。
【図９４】 図９２に示した本発明の実施の形態８によ
るＤＲＡＭの配線の第１の変形例の製造工程の第２工程
を説明するための断面図である。
るＤＲＡＭの配線の第１の変形例の製造工程の第２工程
を説明するための断面図である。
【図９５】 図９２に示した本発明の実施の形態８によ
るＤＲＡＭの配線の第１の変形例の製造工程の第３工程
を説明するための断面図である。
るＤＲＡＭの配線の第１の変形例の製造工程の第３工程
を説明するための断面図である。
【図９６】 図９２に示した本発明の実施の形態８によ
るＤＲＡＭの配線の第１の変形例の製造工程の第４工程
を説明するための断面図である。
るＤＲＡＭの配線の第１の変形例の製造工程の第４工程
を説明するための断面図である。
【図９７】 図９２に示した本発明の実施の形態８によ
るＤＲＡＭの配線の第１の変形例の製造工程の変形例の
第１工程を説明するための断面図である。
るＤＲＡＭの配線の第１の変形例の製造工程の変形例の
第１工程を説明するための断面図である。
【図９８】 図９２に示した本発明の実施の形態８によ
るＤＲＡＭの配線の第１の変形例の製造工程の変形例の
第２工程を説明するための断面図である。
るＤＲＡＭの配線の第１の変形例の製造工程の変形例の
第２工程を説明するための断面図である。
【図９９】 図９２に示した本発明の実施の形態８によ
るＤＲＡＭの配線の第１の変形例の製造工程の変形例の
第３工程を説明するための断面図である。
るＤＲＡＭの配線の第１の変形例の製造工程の変形例の
第３工程を説明するための断面図である。
【図１００】 図９２に示した本発明の実施の形態８に
よるＤＲＡＭの配線の第１の変形例の製造工程の変形例
の第４工程を説明するための断面図である。
よるＤＲＡＭの配線の第１の変形例の製造工程の変形例
の第４工程を説明するための断面図である。
【図１０１】 本発明の実施の形態８によるＤＲＡＭの
配線の第２の変形例を示した断面図である。
配線の第２の変形例を示した断面図である。
【図１０２】 図１０１に示した本発明の実施の形態８
によるＤＲＡＭの配線の第２の変形例の製造工程の第１
工程を説明するための断面図である。
によるＤＲＡＭの配線の第２の変形例の製造工程の第１
工程を説明するための断面図である。
【図１０３】 図１０１に示した本発明の実施の形態８
によるＤＲＡＭの配線の第２の変形例の製造工程の第２
工程を説明するための断面図である。
によるＤＲＡＭの配線の第２の変形例の製造工程の第２
工程を説明するための断面図である。
【図１０４】 図１０１に示した本発明の実施の形態８
によるＤＲＡＭの配線の第２の変形例の製造工程の第３
工程を説明するための断面図である。
によるＤＲＡＭの配線の第２の変形例の製造工程の第３
工程を説明するための断面図である。
【図１０５】 本発明の実施の形態８によるＤＲＡＭの
配線の第３の変形例を示した断面図である。
配線の第３の変形例を示した断面図である。
【図１０６】 本発明の実施の形態８によるＤＲＡＭの
配線の第４の変形例を示した断面図である。
配線の第４の変形例を示した断面図である。
【図１０７】 本発明の実施の形態８によるＤＲＡＭの
配線の第５の変形例を示した断面図である。
配線の第５の変形例を示した断面図である。
【図１０８】 図１０７に示した本発明の実施の形態８
によるＤＲＡＭの配線の第５の変形例の製造工程の第１
工程を説明するための断面図である。
によるＤＲＡＭの配線の第５の変形例の製造工程の第１
工程を説明するための断面図である。
【図１０９】 図１０７に示した本発明の実施の形態８
によるＤＲＡＭの配線の第５の変形例の製造工程の第２
工程を説明するための断面図である。
によるＤＲＡＭの配線の第５の変形例の製造工程の第２
工程を説明するための断面図である。
【図１１０】 図１０７に示した本発明の実施の形態８
によるＤＲＡＭの配線の第５の変形例の製造工程の第３
工程を説明する断面図である。
によるＤＲＡＭの配線の第５の変形例の製造工程の第３
工程を説明する断面図である。
【図１１１】 図１０７に示した本発明の実施の形態８
によるＤＲＡＭの配線の第５の変形例の製造工程の第４
工程を説明する断面図である。
によるＤＲＡＭの配線の第５の変形例の製造工程の第４
工程を説明する断面図である。
【図１１２】 図１０７に示した本発明の実施の形態８
によるＤＲＡＭの配線の第５の変形例の製造工程の第５
工程を説明する断面図である。
によるＤＲＡＭの配線の第５の変形例の製造工程の第５
工程を説明する断面図である。
【図１１３】 本発明の実施の形態８によるＤＲＡＭの
配線の第６の変形例を示す断面図である。
配線の第６の変形例を示す断面図である。
【図１１４】 従来のＤＲＡＭのメモリセルの平面模式
図である。
図である。
【図１１５】 従来のＤＲＡＭの断面図である。
【図１１６】 従来のもう１つの例によるＤＲＡＭの断
面図である。
面図である。
【図１１７】 従来のＤＲＡＭの周辺回路領域におい
て、コンタクトホールがキャパシタ上部電極を突き抜け
た状態を示す断面図である。
て、コンタクトホールがキャパシタ上部電極を突き抜け
た状態を示す断面図である。
【図１１８】 従来の配線の断面図である。
【図１１９】 図１１８に示した従来の配線の製造工程
の第１工程を説明するための断面図である。
の第１工程を説明するための断面図である。
【図１２０】 図１１８に示した従来の配線の製造工程
の第２工程を説明するための断面図である。
の第２工程を説明するための断面図である。
【図１２１】 従来のその他の例による配線を示した断
面図である。
面図である。
【図１２２】 図１２１に示した従来のその他の例によ
る配線の製造工程の第１工程を説明するための断面図で
ある。
る配線の製造工程の第１工程を説明するための断面図で
ある。
【図１２３】 図１２１に示した従来のその他の例によ
る配線の製造工程の第２工程を説明するための断面図で
ある。
る配線の製造工程の第２工程を説明するための断面図で
ある。
【図１２４】 図１２１に示した従来のその他の例によ
る配線の製造工程の第３工程を説明するための断面図で
ある。
る配線の製造工程の第３工程を説明するための断面図で
ある。
１ 半導体基板、２，４４ａ〜４４ｅ，５４，５８，２
０３ シリコン窒化膜、４０ トレンチ分離酸化膜、３
９ 活性領域、４２ａ〜４２ｅ ゲート絶縁膜、４３ａ
〜４３ｅ ゲート電極、４６ａ〜４６ｉ，４５，５５
ａ，５５ｂ，２０４ａ，２０４ｂ，９６，９７，１０
０，２３，２８ サイドウォール、４７，８５，１４３
ノンドープトシリコン酸化膜、４８，３７，２０５，
５９，７７層間絶縁膜、３８ａ，３８ｂ，４９，５０，
５１，１４４ コンタクトホール、５２，５６，６２，
９１，１０１，１０４，１１１，１４１，４，２９，
５，１５，３０，２４ ポリシリコン膜、５３ 高融点
金属シリサイド膜、２０１ａ〜２０１ｅ ソース／ドレ
イン領域、１７４，２０２，１３８ 配線、５７ａ，５
７ｂ，１２８ プラグ、６１，１１０，３，３０３ 開
口部、１７０ａ，１７０ｂ，９２，１１２，１２０ キ
ャパシタ下部電極、１５０ 誘電体膜、１５１キャパシ
タ上部電極、６０，８６，６ ドープトシリコン酸化
膜、７０ レジスト、７４，９８，９，２６，３５ 粒
状結晶、９５，３０４ アモルファスシリコン、９９
絶縁膜、１２６ タングステン層、１２７ 高融点金属
層、１３５キャパシタ上部電極用コンタクトホール、１
３９ トレンチ分離酸化膜、１４０ ダミーのキャパシ
タ下部電極、１４２ 回り込み空間、２５ 側面の一
部、２７，３２ シリコン酸化膜、３３ 空隙、３０１
頂面、３０２ 底面。
０３ シリコン窒化膜、４０ トレンチ分離酸化膜、３
９ 活性領域、４２ａ〜４２ｅ ゲート絶縁膜、４３ａ
〜４３ｅ ゲート電極、４６ａ〜４６ｉ，４５，５５
ａ，５５ｂ，２０４ａ，２０４ｂ，９６，９７，１０
０，２３，２８ サイドウォール、４７，８５，１４３
ノンドープトシリコン酸化膜、４８，３７，２０５，
５９，７７層間絶縁膜、３８ａ，３８ｂ，４９，５０，
５１，１４４ コンタクトホール、５２，５６，６２，
９１，１０１，１０４，１１１，１４１，４，２９，
５，１５，３０，２４ ポリシリコン膜、５３ 高融点
金属シリサイド膜、２０１ａ〜２０１ｅ ソース／ドレ
イン領域、１７４，２０２，１３８ 配線、５７ａ，５
７ｂ，１２８ プラグ、６１，１１０，３，３０３ 開
口部、１７０ａ，１７０ｂ，９２，１１２，１２０ キ
ャパシタ下部電極、１５０ 誘電体膜、１５１キャパシ
タ上部電極、６０，８６，６ ドープトシリコン酸化
膜、７０ レジスト、７４，９８，９，２６，３５ 粒
状結晶、９５，３０４ アモルファスシリコン、９９
絶縁膜、１２６ タングステン層、１２７ 高融点金属
層、１３５キャパシタ上部電極用コンタクトホール、１
３９ トレンチ分離酸化膜、１４０ ダミーのキャパシ
タ下部電極、１４２ 回り込み空間、２５ 側面の一
部、２７，３２ シリコン酸化膜、３３ 空隙、３０１
頂面、３０２ 底面。
Claims (30)
- 【請求項１】 メモリセル領域と周辺回路領域とを含む
半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に、前記メモリセル領域から
前記周辺回路領域まで延在するように形成された、上部
表面を有する絶縁膜と、 前記メモリセル領域内において、前記半導体基板の主表
面上に前記絶縁膜の上部表面よりも上方に延びるように
形成されたキャパシタ下部電極と、 前記キャパシタ下部電極上に誘電体膜を介在して、前記
絶縁膜の上部表面上にまで延在するように形成されたキ
ャパシタ上部電極とを備え、 前記キャパシタ下部電極は、前記キャパシタ上部電極と
対向して上方に延び、頂面と底面とを有するキャパシタ
下部電極部分を含み、 前記絶縁膜の上部表面は、前記キャパシタ下部電極部分
の頂面と底面との間に位置する、半導体装置。 - 【請求項２】 メモリセル領域と周辺回路領域とを含む
半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に、前記メモリセル領域から
前記周辺回路領域まで延在するように形成された、上部
表面を有する絶縁膜と、 前記メモリセル領域内において、前記半導体基板の主表
面上に前記絶縁膜の上部表面とほぼ同一の高さまで延び
るように形成された、前記絶縁膜の一部を介して隣接す
る第１および第２のキャパシタ下部電極を含むキャパシ
タ下部電極と、 前記キャパシタ下部電極上に誘電体膜を介在して、前記
絶縁膜上部表面上にまで延在するように形成されたキャ
パシタ上部電極とを備え、 前記キャパシタ下部電極は、前記キャパシタ上部電極と
対向して上方に延び、頂面と底面とを有するキャパシタ
下部電極部分を含み、 前記絶縁膜の一部は写真製版加工により形成可能な最小
加工寸法より小さい幅を有する、半導体装置。 - 【請求項３】 前記キャパシタ下部電極の側面が湾曲面
を有する、請求項２に記載の半導体装置。 - 【請求項４】 前記絶縁膜は、エッチングレートのそれ
ぞれ異なる上部絶縁膜と下部絶縁膜とを含む、請求項２
または３に記載の半導体装置。 - 【請求項５】 前記キャパシタ下部電極は、第１および
第２のキャパシタ下部電極を含み、 前記メモリセル領域内で、前記第１および第２のキャパ
シタ下部電極は前記絶縁膜の一部を介して互いに隣接す
るように形成され、 前記絶縁膜の一部は、写真製版加工により形成可能な最
小加工寸法より小さい幅を有する、請求項１に記載の半
導体装置。 - 【請求項６】 前記絶縁膜の上部表面より上に位置する
前記キャパシタ下部電極の側面に形成されたサイドウォ
ール電極部を備える、請求項１または５に記載の半導体
装置。 - 【請求項７】 前記キャパシタ下部電極部分の側面もし
くは底面の一部のみと前記絶縁膜との間に形成された前
記誘電体膜を備える、請求項１〜６のいずれか１項に記
載の半導体装置。 - 【請求項８】 前記キャパシタ下部電極の表面または前
記サイドウォール電極部表面の少なくとも一部に粒状結
晶を備える、請求項１〜７のいずれか１項に記載の半導
体装置。 - 【請求項９】 前記キャパシタ下部電極下に位置する領
域において、前記半導体基板の主表面上に形成された第
１の配線層と、 前記第１の配線層上において、前記第１の配線層と前記
キャパシタ下部電極部分とに接触するように形成された
第１の層間絶縁膜とを備える、請求項１〜８のいずれか
１項に記載の半導体装置。 - 【請求項１０】 前記キャパシタ下部電極下に位置する
領域において、前記半導体基板の主表面に形成された第
１の導電領域と、 前記第１の導電領域上に形成され、前記第１の導電領域
の表面を露出させる第１のコンタクトホールを有する第
２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成された第２の配線層と、 前記第１のコンタクトホールの内部に形成された、前記
第１の導電領域と前記第２の配線層とを電気的に接続す
る接続導電体膜とを備え、 前記第２の配線層の幅は、前記第１のコンタクトホール
の幅よりも小さい、請求項１〜９のいずれか１項に記載
の半導体装置。 - 【請求項１１】 前記キャパシタ下部電極下に位置する
領域において、前記半導体基板の主表面に形成された第
２の導電領域と、 前記第２の導電領域上に形成され、前記第２の導電領域
の表面を露出させる第２のコンタクトホールを有する第
３の層間絶縁膜と、 前記第３の層間絶縁膜上に形成された第３の配線層と、 前記第３の配線層上に形成された配線保護膜と、 前記第２のコンタクトホールの内部に形成された、前記
第２の導電領域と前記キャパシタ下部電極とを電気的に
接続する導電体膜とを備え、 前記配線保護膜は、前記キャパシタ下部電極もしくは前
記導電体膜と接触している、請求項１〜１０のいずれか
１項に記載の半導体装置。 - 【請求項１２】 前記周辺回路領域にまで延在するよう
に形成された前記キャパシタ上部電極と、 前記キャパシタ上部電極上に形成され、前記キャパシタ
上部電極の表面を露出させる第３のコンタクトホールを
有する第４の層間絶縁膜と、 前記第３のコンタクトホール下に位置する領域におい
て、前記絶縁膜下に形成された周辺回路素子保護膜とを
備える、請求項１〜１１のいずれか１項に記載の半導体
装置。 - 【請求項１３】 前記周辺回路領域において周辺回路領
域開口部を有する周辺回路絶縁膜と、 前記周辺回路領域開口部の内部にまで延在するように形
成された前記キャパシタ上部電極と、 前記周辺回路領域開口部上に形成され、前記キャパシタ
上部電極の表面を露出させる第４のコンタクトホールを
有する第４の層間絶縁膜とを備える、請求項１〜１１の
いずれか１項に記載の半導体装置。 - 【請求項１４】 前記周辺回路領域にまで延在するよう
に形成された前記キャパシタ上部電極と、 前記キャパシタ上部電極上に形成され、前記キャパシタ
上部電極の表面を露出させる第５のコンタクトホールを
有する第４の層間絶縁膜と、 前記周辺回路領域において、前記絶縁膜下に形成された
周辺回路素子とを備え、 前記第５のコンタクトホールは、前記周辺回路素子と平
面的に重ならない領域に形成されている、請求項１〜１
１のいずれか１項に記載の半導体装置。 - 【請求項１５】 メモリセル領域と周辺回路領域とを含
む半導体装置の製造方法であって、 半導体基板の主表面上に、前記メモリセル領域から前記
周辺回路領域まで延在するように、上部表面を有する絶
縁膜を形成する工程と、 前記メモリセル領域内で、前記絶縁膜の一部をエッチン
グにより除去することにより、開口部を形成する工程
と、 前記半導体基板の主表面上において、前記開口部の内部
にキャパシタ下部電極を形成する工程と、 前記キャパシタ下部電極上に誘電体膜を介在して、前記
絶縁膜の上部表面上にまで延在するようにキャパシタ上
部電極を形成する工程とを備え、 前記キャパシタ下部電極を形成する工程は、前記キャパ
シタ上部電極と対向して上方に延び、頂面と底面とを有
するキャパシタ下部電極部分を形成する工程を含み、 前記絶縁膜を形成する工程は、前記絶縁膜の上部表面の
位置を前記キャパシタ下部電極部分の頂面と底面との間
に位置させる工程を含む、半導体装置の製造方法。 - 【請求項１６】 メモリセル領域と周辺回路領域とを含
む半導体装置の製造方法であって、 半導体基板の主表面上に、前記メモリセル領域から前記
周辺回路領域まで延在するように、上部表面を有する絶
縁膜を形成する工程と、 前記メモリセル領域内において、前記絶縁膜の一部をエ
ッチングにより除去することにより、隣接した第１およ
び第２の開口部を含む開口部を形成する工程と、 前記開口部の幅をエッチングにより広げることにより、
前記第１および第２の開口部の間に形成されている前記
絶縁膜の一部の幅を写真製版加工により形成可能な最小
加工寸法より小さくする工程と、 前記半導体基板の主表面上に前記絶縁膜の上部表面とほ
ぼ同一の高さまで延びるように、前記開口部の内部にキ
ャパシタ下部電極を形成する工程と、 前記キャパシタ下部電極上に誘電体膜を介在して、前記
絶縁膜の上部表面上にまで延在するようにキャパシタ上
部電極を形成する工程とを備え、 前記キャパシタ下部電極を形成する工程は、前記第１お
よび第２の開口部の内部に、それぞれ第１および第２の
キャパシタ下部電極を形成する工程を含み、 前記キャパシタ下部電極を形成する工程は、キャパシタ
上部電極と対向して上方に延び、頂面と底面とを有する
キャパシタ下部電極部分を形成する工程を含む、半導体
装置の製造方法。 - 【請求項１７】 前記開口部の幅をエッチングにより広
げる工程は、前記開口部の側面を湾曲面を有するように
形成する工程を含む、請求項１６に記載の半導体装置の
製造方法。 - 【請求項１８】 前記絶縁膜を形成する工程は、 下部絶縁膜を形成する工程と、 前記下部絶縁膜とはエッチングレートの異なる上部絶縁
膜を、前記下部絶縁膜上に形成する工程とを含む、請求
項１６または１７に記載の半導体装置の製造方法。 - 【請求項１９】 前記絶縁膜を形成する工程は、 下部絶縁膜を形成する工程と、 前記下部絶縁膜とはエッチングレートの異なる上部絶縁
膜を前記下部絶縁膜上に形成する工程とを含み、 前記絶縁膜の上部表面を前記キャパシタ下部電極部分の
頂面と底面との間に位置させる工程は、前記上部絶縁膜
を除去する工程を含む、請求項１５に記載の半導体装置
の製造方法。 - 【請求項２０】 前記絶縁膜の上部表面を前記キャパシ
タ下部電極部分の頂面と底面との間に位置させる工程
は、前記絶縁膜の一部をエッチングにより除去する工程
を含む、請求項１５に記載の半導体装置の製造方法。 - 【請求項２１】 前記開口部を形成する工程は、前記絶
縁膜の一部をエッチングにより除去することにより、互
いに隣接する第１の開口部と第２の開口部とを形成する
工程を含み、 前記キャパシタ下部電極を形成する工程は、前記第１お
よび第２の開口部の内部にそれぞれ第１および第２のキ
ャパシタ下部電極を形成する工程を含み、 前記第１および第２の開口部の幅をエッチングにより広
げることにより、前記第１および第２の開口部の間に形
成されている前記絶縁膜の一部の幅を、写真製版加工に
より形成可能な最小加工寸法より小さくする工程とをさ
らに備える、請求項１５、１９および２０のいずれか１
項に記載の半導体装置の製造方法。 - 【請求項２２】 前記絶縁膜の上部表面より上に位置す
る前記キャパシタ下部電極の側面にサイドウォール電極
部を形成する工程を備える、請求項１５、１９〜２１の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項２３】 前記開口部の側面もしくは底面の一部
上に空隙形成用絶縁膜を形成する工程と、 前記キャパシタ下部電極を形成した後、前記空隙形成用
絶縁膜の少なくとも一部を除去することにより、前記キ
ャパシタ下部電極部分の側面もしくは底面の一部のみと
前記絶縁膜との間に空隙を形成する工程とを備える、請
求項１５〜２２のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項２４】 前記キャパシタ下部電極表面または前
記サイドウォール電極部表面の少なくとも一部に粒状結
晶を形成する工程を備える、請求項１５〜２３のいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項２５】 前記キャパシタ下部電極下に位置する
領域において、前記半導体基板の主表面上に第１の配線
層を形成する工程と、 前記第１の配線層上において、前記第１の配線層と接触
するように第１の層間絶縁膜を形成する工程を備え、 前記キャパシタ下部電極を形成する工程は、前記第１の
層間絶縁膜に接触するように前記キャパシタ下部電極部
分を形成する工程を含む、請求項１５〜２４のいずれか
１項に記載の半導体装置の製造方法。 - 【請求項２６】 前記キャパシタ下部電極下に位置する
領域において、前記半導体基板の主表面に第１の導電領
域を形成する工程と、 前記第１の導電領域上に第２の層間絶縁膜を形成する工
程と、 前記第２の層間絶縁膜上に第２の配線層を形成する工程
と、 前記第２の層間絶縁膜の一部をエッチングにより除去す
ることにより、第１のコンタクトホールを形成する工程
と、 前記第１のコンタクトホールの内部に、前記第１の導電
領域と前記第２の配線層とを電気的に接続する接続導電
体膜を形成する工程とを備え、 前記第２の配線層を形成する工程は、前記第２の配線層
の幅を、前記第１のコンタクトホールの幅よりも小さく
する工程を含む、請求項１５〜２５のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項２７】 前記キャパシタ下部電極下に位置する
領域において、前記半導体基板の主表面に第２の導電領
域を形成する工程と、 前記第２の導電領域上に第３の層間絶縁膜を形成する工
程と、 前記第３の層間絶縁膜上に第３の配線層を形成する工程
と、 前記第３の配線層上に配線保護膜を形成する工程と、 前記第２の導電領域と前記キャパシタ下部電極とを電気
的に接続するために、少なくとも前記第３の層間絶縁膜
の一部をエッチングにより除去することにより、第２の
コンタクトホールを形成する工程とを備え、 前記第２のコンタクトホールを形成する工程におけるエ
ッチングに用いるマスクの一部として、前記配線保護膜
を用いる、請求項１５〜２６のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項２８】 前記周辺回路領域にまで延在するよう
に前記キャパシタ上部電極を形成する工程と、 前記キャパシタ上部電極上に第４の層間絶縁膜を形成す
る工程と、 前記周辺回路領域において、少なくとも前記第４の層間
絶縁膜の一部をエッチングにより除去することにより、
第３のコンタクトホールを形成する工程と、 前記第３のコンタクトホール下に位置する領域におい
て、前記絶縁膜下に周辺回路素子保護膜を形成する工程
とを備え、 前記第３のコンタクトホールを形成する工程は、前記第
３のコンタクトホールの側面もしくは底面において、前
記キャパシタ上部電極の一部を露出させる工程を含む、
請求項１５〜２７のいずれか１項に記載の半導体装置の
製造方法。 - 【請求項２９】 前記周辺回路領域において、周辺回路
絶縁膜を形成する工程と、 前期周辺回路絶縁膜の一部をエッチングにより除去する
ことにより周辺回路領域開口部を形成する工程と、 前記周辺回路領域開口部の内部にまで延在するように前
記キャパシタ上部電極を形成する工程と、 前記キャパシタ上部電極上に第４の層間絶縁膜を形成す
る工程と、 前記周辺回路領域開口部上に位置する領域における前記
第４の層間絶縁膜の一部をエッチングにより除去するこ
とにより、第４のコンタクトホールを形成する工程とを
備え、 前記第４のコンタクトホールを形成する工程は、前記第
４のコンタクトホールの底部において、前記キャパシタ
上部電極の一部を露出させる工程を含む、請求項１５〜
２７のいずれか１項に記載の半導体装置の製造方法。 - 【請求項３０】 前記周辺回路領域にまで延在するよう
に前記キャパシタ上部電極を形成する工程と、 前記キャパシタ上部電極上に第４の層間絶縁膜を形成す
る工程と、 前記周辺回路領域において、少なくとも前記第４の層間
絶縁膜の一部をエッチングにより除去することにより、
第５のコンタクトホールを形成する工程と、 前記周辺回路領域において、前記絶縁膜下に位置する領
域に周辺回路素子を形成する工程とを備え、 前記第５のコンタクトホールを形成する工程は、 前記第５のコンタクトホールの底部において、前記キャ
パシタ上部電極の一部を露出させる工程と、 前記第５のコンタクトホールを、前記周辺回路素子と平
面的に重ならない領域に形成する工程とを含む、請求項
１５〜２７のいずれか１項に記載の半導体装置の製造方
法。
Priority Applications (16)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9367189A JPH11186524A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置およびその製造方法 |
| US09/095,612 US6194758B1 (en) | 1997-12-24 | 1998-06-11 | Semiconductor device comprising capacitor and method of fabricating the same |
| TW087110685A TW405263B (en) | 1997-12-24 | 1998-07-02 | Semiconductor device comprising capacitor and method of fabricating the same |
| DE19836965A DE19836965A1 (de) | 1997-12-24 | 1998-08-14 | Halbleitervorrichtung mit Kondensator und Verfahren zur Herstellung derselben |
| CNB981183662A CN100385670C (zh) | 1997-12-24 | 1998-08-17 | 具备电容器的半导体装置及其制造方法 |
| CN2008100858341A CN101261994B (zh) | 1997-12-24 | 1998-08-17 | 具备电容器的半导体装置及其制造方法 |
| KR1019980033444A KR100275180B1 (ko) | 1997-12-24 | 1998-08-18 | 반도체 장치 및 그 제조 방법 |
| US09/756,864 US6940116B2 (en) | 1997-12-24 | 2001-01-10 | Semiconductor device comprising a highly-reliable, constant capacitance capacitor |
| US10/793,840 US7045420B2 (en) | 1997-12-24 | 2004-03-08 | Semiconductor device comprising capacitor and method of fabricating the same |
| US11/336,969 US7439132B2 (en) | 1997-12-24 | 2006-01-23 | Semiconductor device comprising capacitor and method of fabricating the same |
| US11/336,966 US7368776B2 (en) | 1997-12-24 | 2006-01-23 | Semiconductor device comprising a highly-reliable, constant capacitance capacitor |
| US12/153,763 US7816204B2 (en) | 1997-12-24 | 2008-05-23 | Semiconductor device comprising capacitor and method of fabricating the same |
| US12/368,627 US7795648B2 (en) | 1997-12-24 | 2009-02-10 | Semiconductor device comprising capacitor and method of fabricating the same |
| US12/368,606 US7754562B2 (en) | 1997-12-24 | 2009-02-10 | Semiconductor device comprising capacitor and method of fabricating the same |
| US12/880,574 US8471321B2 (en) | 1997-12-24 | 2010-09-13 | Semiconductor device comprising capacitor and method of fabricating the same |
| US13/750,928 US8759891B2 (en) | 1997-12-24 | 2013-01-25 | Semiconductor device comprising capacitor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9367189A JPH11186524A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009180832A Division JP5042285B2 (ja) | 2009-08-03 | 2009-08-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186524A true JPH11186524A (ja) | 1999-07-09 |
Family
ID=18488695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9367189A Pending JPH11186524A (ja) | 1997-12-24 | 1997-12-24 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (10) | US6194758B1 (ja) |
| JP (1) | JPH11186524A (ja) |
| KR (1) | KR100275180B1 (ja) |
| CN (2) | CN101261994B (ja) |
| DE (1) | DE19836965A1 (ja) |
| TW (1) | TW405263B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077325A (ja) * | 1999-08-06 | 2001-03-23 | Samsung Electronics Co Ltd | 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法 |
| JP2001203334A (ja) * | 1999-11-10 | 2001-07-27 | Mitsubishi Electric Corp | キャパシタを有する半導体装置およびその製造方法 |
| JP2001210807A (ja) * | 1999-12-27 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| KR100425756B1 (ko) * | 2000-03-30 | 2004-04-03 | 엔이씨 일렉트로닉스 코포레이션 | Ｄｒａｍ커패시터들을 갖는 반도체장치 제조방법 |
| KR100688491B1 (ko) * | 2001-06-09 | 2007-03-09 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2009212543A (ja) * | 2009-06-26 | 2009-09-17 | Renesas Technology Corp | 半導体装置 |
| JP2011205143A (ja) * | 1999-11-10 | 2011-10-13 | Renesas Electronics Corp | キャパシタを有する半導体装置およびその製造方法 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186524A (ja) | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2000188383A (ja) * | 1998-10-14 | 2000-07-04 | Fujitsu Ltd | 半導体装置およびその製造方法、半導体集積回路およびその製造方法 |
| JP3139678B2 (ja) * | 1998-11-09 | 2001-03-05 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP2000236076A (ja) * | 1999-02-15 | 2000-08-29 | Nec Corp | 半導体装置及びその製造方法 |
| JP5646798B2 (ja) * | 1999-11-11 | 2014-12-24 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体集積回路装置の製造方法 |
| JP2001237395A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100723771B1 (ko) * | 2000-11-16 | 2007-05-30 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 및 그 제조방법 |
| KR100694996B1 (ko) * | 2000-12-21 | 2007-03-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| JP2003152105A (ja) * | 2001-11-15 | 2003-05-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4005805B2 (ja) * | 2001-12-17 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
| JP2004014770A (ja) * | 2002-06-06 | 2004-01-15 | Renesas Technology Corp | 半導体装置 |
| US7358121B2 (en) | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| US6713371B1 (en) * | 2003-03-17 | 2004-03-30 | Matrix Semiconductor, Inc. | Large grain size polysilicon films formed by nuclei-induced solid phase crystallization |
| KR100549014B1 (ko) * | 2004-07-21 | 2006-02-02 | 삼성전자주식회사 | 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들 |
| KR100604911B1 (ko) | 2004-10-20 | 2006-07-28 | 삼성전자주식회사 | 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법 |
| KR100629357B1 (ko) * | 2004-11-29 | 2006-09-29 | 삼성전자주식회사 | 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법 |
| JP4783027B2 (ja) * | 2005-01-24 | 2011-09-28 | パナソニック株式会社 | 半導体記憶装置 |
| US8253179B2 (en) | 2005-05-13 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP5038612B2 (ja) | 2005-09-29 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100649874B1 (ko) * | 2005-12-29 | 2006-11-27 | 동부일렉트로닉스 주식회사 | 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법 |
| JP4724073B2 (ja) | 2006-08-17 | 2011-07-13 | 富士通株式会社 | レジストパターンの形成方法、半導体装置及びその製造方法 |
| JP4724072B2 (ja) * | 2006-08-17 | 2011-07-13 | 富士通株式会社 | レジストパターンの形成方法、半導体装置及びその製造方法 |
| JP5503833B2 (ja) * | 2006-08-23 | 2014-05-28 | ピーエスフォー ルクスコ エスエイアールエル | Ｍｏｓトランジスタ、半導体装置及びその製造方法 |
| JP2009016809A (ja) * | 2007-06-07 | 2009-01-22 | Toshiba Corp | 半導体記憶装置 |
| JP2010050311A (ja) * | 2008-08-22 | 2010-03-04 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101014855B1 (ko) * | 2008-12-22 | 2011-02-15 | 주식회사 하이닉스반도체 | 실린더형 커패시터 형성 방법 |
| JP2010177257A (ja) * | 2009-01-27 | 2010-08-12 | Panasonic Corp | 半導体装置及びその製造方法 |
| KR101087846B1 (ko) * | 2010-11-04 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US9502466B1 (en) * | 2015-07-28 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy bottom electrode in interconnect to reduce CMP dishing |
| KR102659796B1 (ko) | 2017-01-27 | 2024-04-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법 |
| US10741748B2 (en) | 2018-06-25 | 2020-08-11 | International Business Machines Corporation | Back end of line metallization structures |
| TWI757857B (zh) | 2020-09-01 | 2022-03-11 | 華邦電子股份有限公司 | 半導體結構及其製造方法 |
| CN116133436A (zh) * | 2021-11-12 | 2023-05-16 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174767A (ja) * | 1989-09-13 | 1991-07-29 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH0461157A (ja) * | 1990-06-22 | 1992-02-27 | Sony Corp | 半導体メモリの製造方法 |
| JPH05251658A (ja) * | 1992-03-05 | 1993-09-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05335510A (ja) * | 1991-09-06 | 1993-12-17 | Micron Technol Inc | 波状素子接点コンデンサおよび波状素子接点コンデンサを形成するための方法 |
| JPH07202019A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体集積回路装置および製造方法 |
| JPH08125141A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
| JPH08139293A (ja) * | 1994-09-17 | 1996-05-31 | Toshiba Corp | 半導体基板 |
| JPH09107082A (ja) * | 1995-08-09 | 1997-04-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
Family Cites Families (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216989A (ja) | 1985-03-20 | 1986-09-26 | 三菱重工業株式会社 | 穿孔機のロツドチエンジヤコントロ−ル装置 |
| JPH0736437B2 (ja) | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JPS62128168U (ja) | 1986-02-05 | 1987-08-13 | ||
| JP2645069B2 (ja) | 1988-04-07 | 1997-08-25 | 富士通株式会社 | 半導体集積回路装置 |
| JP2633650B2 (ja) | 1988-09-30 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5162246A (en) * | 1990-04-27 | 1992-11-10 | North Carolina State University | Selective germanium deposition on silicon and resulting structures |
| US5168073A (en) * | 1991-10-31 | 1992-12-01 | Micron Technology, Inc. | Method for fabricating storage node capacitor having tungsten and etched tin storage node capacitor plate |
| US5208180A (en) * | 1992-03-04 | 1993-05-04 | Micron Technology, Inc. | Method of forming a capacitor |
| US5162248A (en) | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| JP2769664B2 (ja) | 1992-05-25 | 1998-06-25 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP3197064B2 (ja) | 1992-07-17 | 2001-08-13 | 株式会社東芝 | 半導体記憶装置 |
| US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
| JPH06125051A (ja) * | 1992-10-09 | 1994-05-06 | Nippon Steel Corp | 半導体記憶装置の製造方法 |
| JPH06196650A (ja) | 1992-12-25 | 1994-07-15 | Sony Corp | 半導体装置及びその製造方法 |
| KR940022841A (ko) | 1993-03-22 | 1994-10-21 | 김광호 | 반도체장치의 커패시터 및 그 제조방법 |
| JPH0785434A (ja) | 1993-07-22 | 1995-03-31 | Matsushita Electric Ind Co Ltd | 磁気記録再生装置 |
| JPH0786434A (ja) | 1993-09-17 | 1995-03-31 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07142603A (ja) | 1993-11-17 | 1995-06-02 | Sanyo Electric Co Ltd | 半導体記憶装置の製造方法 |
| JPH07249690A (ja) | 1994-03-14 | 1995-09-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US6023683A (en) * | 1994-08-10 | 2000-02-08 | Fisher Scientific Company | Electronic sourcing system and method |
| US5650349A (en) | 1995-03-07 | 1997-07-22 | Micron Technology, Inc. | Process for enhancing refresh in dynamic random access memory device |
| JP3471111B2 (ja) * | 1995-03-20 | 2003-11-25 | 三菱電機株式会社 | 半導体装置 |
| JPH08306881A (ja) | 1995-05-11 | 1996-11-22 | Oki Electric Ind Co Ltd | Ｄｒａｍメモリセルの製造方法 |
| US5604147A (en) | 1995-05-12 | 1997-02-18 | Micron Technology, Inc. | Method of forming a cylindrical container stacked capacitor |
| JPH08330533A (ja) | 1995-05-30 | 1996-12-13 | Sony Corp | 半導体装置及びその製造方法 |
| US5597756A (en) * | 1995-06-21 | 1997-01-28 | Micron Technology, Inc. | Process for fabricating a cup-shaped DRAM capacitor using a multi-layer partly-sacrificial stack |
| JPH0964303A (ja) * | 1995-08-25 | 1997-03-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| CN1196073A (zh) * | 1995-09-07 | 1998-10-14 | 旭化成工业株式会社 | 聚甲醛树脂组合物 |
| US5518948A (en) | 1995-09-27 | 1996-05-21 | Micron Technology, Inc. | Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip |
| JP2785766B2 (ja) | 1995-09-29 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0156646B1 (ko) | 1995-10-13 | 1998-10-15 | 문정환 | 반도체 기억소자의 캐패시터 제조방법 |
| US5545585A (en) | 1996-01-29 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Method of making a dram circuit with fin-shaped stacked capacitors |
| US5856220A (en) * | 1996-02-08 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a double wall tub shaped capacitor |
| US6309975B1 (en) * | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6077742A (en) * | 1998-04-24 | 2000-06-20 | Vanguard International Semiconductor Corporation | Method for making dynamic random access memory (DRAM) cells having zigzag-shaped stacked capacitors with increased capacitance |
| US6096595A (en) * | 1999-05-12 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices |
| US6074908A (en) * | 1999-05-26 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits |
| JP4807894B2 (ja) * | 1999-05-31 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6362666B1 (en) * | 1999-12-30 | 2002-03-26 | Intel Corporation | Precision and fast recovery buffer |
| JP4367432B2 (ja) | 2006-04-24 | 2009-11-18 | オイレス工業株式会社 | ラックピニオン式舵取装置 |
-
1997
- 1997-12-24 JP JP9367189A patent/JPH11186524A/ja active Pending
-
1998
- 1998-06-11 US US09/095,612 patent/US6194758B1/en not_active Expired - Lifetime
- 1998-07-02 TW TW087110685A patent/TW405263B/zh not_active IP Right Cessation
- 1998-08-14 DE DE19836965A patent/DE19836965A1/de not_active Ceased
- 1998-08-17 CN CN2008100858341A patent/CN101261994B/zh not_active Expired - Fee Related
- 1998-08-17 CN CNB981183662A patent/CN100385670C/zh not_active Expired - Fee Related
- 1998-08-18 KR KR1019980033444A patent/KR100275180B1/ko not_active IP Right Cessation
-
2001
- 2001-01-10 US US09/756,864 patent/US6940116B2/en not_active Expired - Lifetime
-
2004
- 2004-03-08 US US10/793,840 patent/US7045420B2/en not_active Expired - Fee Related
-
2006
- 2006-01-23 US US11/336,969 patent/US7439132B2/en not_active Expired - Fee Related
- 2006-01-23 US US11/336,966 patent/US7368776B2/en not_active Expired - Fee Related
-
2008
- 2008-05-23 US US12/153,763 patent/US7816204B2/en not_active Expired - Fee Related
-
2009
- 2009-02-10 US US12/368,627 patent/US7795648B2/en not_active Expired - Fee Related
- 2009-02-10 US US12/368,606 patent/US7754562B2/en not_active Expired - Fee Related
-
2010
- 2010-09-13 US US12/880,574 patent/US8471321B2/en not_active Expired - Fee Related
-
2013
- 2013-01-25 US US13/750,928 patent/US8759891B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03174767A (ja) * | 1989-09-13 | 1991-07-29 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH0461157A (ja) * | 1990-06-22 | 1992-02-27 | Sony Corp | 半導体メモリの製造方法 |
| JPH05335510A (ja) * | 1991-09-06 | 1993-12-17 | Micron Technol Inc | 波状素子接点コンデンサおよび波状素子接点コンデンサを形成するための方法 |
| JPH05251658A (ja) * | 1992-03-05 | 1993-09-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07202019A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体集積回路装置および製造方法 |
| JPH08139293A (ja) * | 1994-09-17 | 1996-05-31 | Toshiba Corp | 半導体基板 |
| JPH08125141A (ja) * | 1994-10-25 | 1996-05-17 | Oki Electric Ind Co Ltd | Ｄｒａｍセルコンタクトの構造及びその形成方法 |
| JPH09107082A (ja) * | 1995-08-09 | 1997-04-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077325A (ja) * | 1999-08-06 | 2001-03-23 | Samsung Electronics Co Ltd | 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法 |
| JP2001203334A (ja) * | 1999-11-10 | 2001-07-27 | Mitsubishi Electric Corp | キャパシタを有する半導体装置およびその製造方法 |
| JP2011205143A (ja) * | 1999-11-10 | 2011-10-13 | Renesas Electronics Corp | キャパシタを有する半導体装置およびその製造方法 |
| JP2001210807A (ja) * | 1999-12-27 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| KR100425756B1 (ko) * | 2000-03-30 | 2004-04-03 | 엔이씨 일렉트로닉스 코포레이션 | Ｄｒａｍ커패시터들을 갖는 반도체장치 제조방법 |
| KR100688491B1 (ko) * | 2001-06-09 | 2007-03-09 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2009212543A (ja) * | 2009-06-26 | 2009-09-17 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7754562B2 (en) | 2010-07-13 |
| US20090184354A1 (en) | 2009-07-23 |
| CN1221220A (zh) | 1999-06-30 |
| US8759891B2 (en) | 2014-06-24 |
| DE19836965A1 (de) | 1999-07-08 |
| US7795648B2 (en) | 2010-09-14 |
| US6940116B2 (en) | 2005-09-06 |
| CN101261994B (zh) | 2012-01-11 |
| US6194758B1 (en) | 2001-02-27 |
| US20010001211A1 (en) | 2001-05-17 |
| KR100275180B1 (ko) | 2000-12-15 |
| US20110001177A1 (en) | 2011-01-06 |
| US8471321B2 (en) | 2013-06-25 |
| CN100385670C (zh) | 2008-04-30 |
| US7439132B2 (en) | 2008-10-21 |
| US20060113579A1 (en) | 2006-06-01 |
| US7816204B2 (en) | 2010-10-19 |
| TW405263B (en) | 2000-09-11 |
| US7045420B2 (en) | 2006-05-16 |
| US20130214339A1 (en) | 2013-08-22 |
| US20060128095A1 (en) | 2006-06-15 |
| US20090148989A1 (en) | 2009-06-11 |
| US20040180497A1 (en) | 2004-09-16 |
| US20080233707A1 (en) | 2008-09-25 |
| CN101261994A (zh) | 2008-09-10 |
| KR19990062484A (ko) | 1999-07-26 |
| US7368776B2 (en) | 2008-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100275180B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6395599B1 (en) | Method for fabricating semiconductor storage device | |
| US6744091B1 (en) | Semiconductor storage device with self-aligned opening and method for fabricating the same | |
| KR100553835B1 (ko) | 캐패시터 및 그 제조 방법 | |
| US6472704B2 (en) | Semiconductor device having contact hole and method of manufacturing the same | |
| US6407420B1 (en) | Integrated circuit device having line width determined by side wall spacer provided in openings formed in insulating film for connection conductors | |
| US6576510B2 (en) | Method of producing a semiconductor memory device using a self-alignment process | |
| JPH11168199A (ja) | 半導体記憶装置及びその製造方法 | |
| US7109543B2 (en) | Semiconductor device having trench capacitor and method for fabricating the same | |
| JP5042285B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10107143A (ja) | 半導体素子の配線構造及び製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040823 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040823 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090803 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100330 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100624 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100707 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100827 |