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JPH1070281A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1070281A
JPH1070281A JP9178944A JP17894497A JPH1070281A JP H1070281 A JPH1070281 A JP H1070281A JP 9178944 A JP9178944 A JP 9178944A JP 17894497 A JP17894497 A JP 17894497A JP H1070281 A JPH1070281 A JP H1070281A
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JP
Japan
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impurity diffusion
region
layer
diffusion region
wafer
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JP9178944A
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Inventor
Saiko Kin
載 甲 金
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 本発明の目的は配線の密度を減らすことによ
り、高集積化を達成することのでき、且つ生産性を向上
させることのできるＳＯＩ構造の半導体装置及びその製
造方法を提供することにある。 【解決手段】 ウェーハ上に絶縁膜及び半導体層が順次
積層されたＳＯＩ構造の基板を備える、本発明による半
導体装置は、前記半導体層上に形成されたゲート絶縁膜
及びゲートと、前記ゲート両側の半導体層内にそれぞれ
形成された第１及び第２不純物拡散領域と、前記基板の
全面に形成され前記第１不純物拡散領域の所定部分を露
出させる第１コンタクトホールを備えた層間絶縁膜と、
前記第２不純物拡散領域及び前記ウェーハの所定部分を
同時に露出させる第２コンタクトホールと、前記第１コ
ンタクトホールを通じて前記第１不純物拡散領域と電気
的にコンタクトされた第１配線層と、前記第２コンタク
トホールを通じて前記第２不純物拡散領域及び前記ウェ
ーハの所定部分と同時に電気的にコンタクトされた第２
配線層とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に高集積化に対応することのできる
ＳＯＩ(Silicon On Insulator)構造の半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体基板内のウェルに素子が形成され
るＣＭＯＳ装置から見られるように、ＰＮ接合分離構造
では寄生ＭＯＳトランジスタや寄生バイポーラトランジ
スタなどの能動的寄生効果が発生する。これによってラ
ッチアップ(latch-up)現象が発生してデバイスが破壊さ
れるか、ソフトエラーなどの問題が生じる。このような
問題を解決すると共に高集積化のために、ＳＯＩ構造の
半導体装置が開発されている。ＳＯＩ構造とは半導体基
板上に絶縁膜が備えられ、この絶縁膜上に素子が形成さ
れることのできる半導体層が積層された構造のことであ
って、半導体基板と素子の形成されている領域が絶縁膜
によって完全に分離される。従って、完全な素子分離及
び高速動作が可能である。
【０００３】図１は従来のＳＯＩ構造のＭＯＳトランジ
スタを示す断面図である。
【０００４】図１に示すように、ウェーハ１上に絶縁膜
２及び半導体層３が順次積層されてＳＯＩ構造の基板が
形成され、半導体層３上にフィールド酸化膜４が形成さ
れ、フィールド酸化膜４の間の半導体層３上にゲート絶
縁膜５及びゲート６が形成される。半導体層３にソース
及びドレイン領域７ａ，７ｂが形成され、このソース及
びドレイン領域７ａ，７ｂの所定部分を露出させるコン
タクトホールを備える層間絶縁膜８が基板の全面に形成
される。そして、前記コンタクトホールを通じて露出さ
れたソース及びドレイン領域７ａ，７ｂとコンタクトす
るソース及びドレイン電極９ａ，９ｂが形成される。
【０００５】
【発明が解決しようとする課題】上述されたＳＯＩ構造
のＭＯＳトランジスタでは、ソース或いはドレイン電極
９ａ，９ｂが別々の配線を通じて他のＭＯＳトランジス
タのそれぞれのソース或いはドレイン電極と共にＶＳＳ
或いはＶＤＤに接続される。
【０００６】しかし、ＶＳＳ或いはＶＤＤ配線は、半導
体装置の高集積化に応じて配線の密度が大きくなるの
で、高集積化の妨げとなる。尚、生産工程時に高い配線
密度のため収率が減少する。
【０００７】従って、本発明の目的は配線の密度を減ら
すことにより、高集積化を達成することのでき、且つ生
産性を向上させることのできるＳＯＩ構造の半導体装置
及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置はウェーハ上に絶縁膜及び
半導体層が順次積層されたＳＯＩ構造の基板を備える。
そして、半導体層上にゲート絶縁膜及びゲートが形成さ
れ、ゲート両側の半導体層に第１及び第２不純物拡散領
域が形成される。層間絶縁膜が基板全面に形成されてゲ
ートと第１及び第２不純物拡散領域を絶縁する。層間絶
縁膜は、第１不純物拡散領域の所定部分を露出させる第
１コンタクトホールと、第２不純物拡散領域及びウェー
ハの所定部分を同時に露出させる第２コンタクトホール
とが備えられる。第１配線層が第１コンタクトホールを
通じて第１不純物拡散領域と電気的にコンタクトされ、
第２配線層が第２コンタクトホールを通じて第２不純物
拡散領域及び前記ウェーハの所定部分と同時に電気的に
コンタクトされる。
【０００９】また、上記目的を達成するために、本発明
によれば、ウェーハ上に絶縁膜及び半導体層が順次積層
されたＳＯＩ構造の基板が備えられ、基板上に絶縁膜及
びゲートが形成されると共に、ゲート両側の半導体層内
に第１及び第２不純物拡散領域が形成された半導体装置
の製造方法において、まず基板全面に層間絶縁膜が形成
され、層間絶縁膜がエッチングされて第１不純物拡散領
域の所定部分を露出させる第１コンタクトホールと、第
２不純物拡散領域及びウェーハの所定部分を同時に露出
させる第２コンタクトホールが形成される。そして、第
１及び第２コンタクトホールに埋め込まれるように層間
絶縁膜上に金属層が形成され、金属層がパターニングさ
れて第１コンタクトホールを通じて第１不純物拡散領域
とコンタクトする第１金属配線層と、第２コンタクトホ
ールを通じて第２不純物拡散領域及びウェーハの所定部
分を同時にコンタクトする第２金属配線層とが形成され
る。
【００１０】前記構成から成る本発明によると、一側の
不純物拡散領域がウェーハ内で接続されることにより、
ウェーハの所定部分と、ウェーハ内の他のアクティブ領
域の不純物拡散領域とが接続され、配線の密度が減少す
る。
【００１１】
【発明の実施の形態】以下、図２乃至図７を参照して本
発明の実施例によるＳＯＩ構造のＭＯＳトランジスタの
製造方法を説明する。
【００１２】図２に示すように、ウェーハ２１上に絶縁
膜２２が形成され、絶縁膜２２上に半導体層２３が積層
されて、ＳＯＩ構造の基板２００が形成される。ウェー
ハ２１はシリコン基板であり、ウェーハ２１と半導体層
２３は第１導電型、例えばＰ型或いはＮ型の不純物がド
ーピングされている。この際、Ｐ型不純物がドーピング
される場合にはＢイオンが用いられ、ドーピング濃度は
５×１０16乃至５×１０18ions／cm3 となるようにす
る。尚、Ｎ型不純物がドーピングされる場合にはＰイオ
ンが用いられ、ドーピング濃度は５×１０15乃至５×１
０18ions／cm3 となるようにする。
【００１３】図３に示すように、半導体層２３の所定部
分に素子間分離のためのフィールド酸化膜２４が形成さ
れてＭＯＳトランジスタのアクティブ領域が定められ
る。基板上に絶縁膜及びポリシリコン膜が順次蒸着され
パターニングされて、フィールド酸化膜２４の間の半導
体層２３上にゲート絶縁膜２５及びゲート２６が形成さ
れる。
【００１４】図４に示すように、ゲート２６両側の半導
体層２３に、第１導電型と反対導電型である第２導電
型、例えばＰ型或いはＮ型不純物の注入で、半導体層２
３内に不純物拡散領域２７ａ，２７ｂが形成される。こ
の不純物拡散領域２７ａ，２７ｂはＭＯＳトランジスタ
のソース及びドレイン領域として作用する。
【００１５】図５に示すように、図４の構造上に層間絶
縁膜２８が形成される。その後、層間絶縁膜２８上部に
フォトリソグラフィ技術によって所定のマスクパターン
Ｍが形成される。
【００１６】図６に示すように、マスクパターンＭをエ
ッチングマスクとして利用するエッチング工程によっ
て、層間絶縁膜２８がエッチングされる。これによっ
て、不純物拡散領域２７ａ，２７ｂの所定部分が露出さ
れると共に、一側の不純物拡散領域２７ｂに近接したフ
ィールド酸化膜２４と、このフィールド酸化膜２４下部
の絶縁膜２２とがエッチングされてウェーハ２１の所定
部分が露出されることにより、コンタクトホール２９
ａ，２９ｂが形成される。
【００１７】図７に示すように、マスクパターンＭが除
去された後、コンタクトホール２９ａ，２９ｂに埋め込
まれるように層間絶縁膜２８上に金属層が蒸着される。
前記金属層がパターニングされて、露出された不純物拡
散領域２７ａとコンタクトされる第１金属配線層３０ａ
と、露出された不純物拡散領域２７ｂ及びウェーハ２１
とコンタクトされる第２金属配線層３０ｂとが形成され
る。
【００１８】
【発明の効果】上述した実施例から分かるように、本発
明によれば、一側の不純物拡散領域、例えばソース領域
（或いはドレイン領域）がウェーハ内で同時に接続され
ることにより、ウェーハを通じて他のアクティブ領域に
形成されたソース領域（或いはドレイン領域）と互いに
連結される。これによって、別度のＶＳＳ配線（或いは
ＶＤＤ配線）によるソース領域（或いはドレイン領域）
の連結が不要になって、ＶＳＳ配線（或いはＶＤＤ配
線）の数が最少化される。
【００１９】従って、配線の密度を減らすことにより、
半導体装置の高集積化を達成することができ、且つ生産
性を向上させる、即ち生産収率を増大させることもでき
る。
【００２０】尚、本発明は前記実施例に限らず、本発明
の技術的な要旨から外れぬ範囲内で多様な変形が可能で
ある。
【図面の簡単な説明】
【図１】従来のＳＯＩ構造のＭＯＳトランジスタを示す
断面図である。
【図２】本発明の実施例によるＳＯＩ構造のＭＯＳトラ
ンジスタの製造方法を示す断面図である。
【図３】本発明の実施例によるＳＯＩ構造のＭＯＳトラ
ンジスタの製造方法を示す断面図である。
【図４】本発明の実施例によるＳＯＩ構造のＭＯＳトラ
ンジスタの製造方法を示す断面図である。
【図５】本発明の実施例によるＳＯＩ構造のＭＯＳトラ
ンジスタの製造方法を示す断面図である。
【図６】本発明の実施例によるＳＯＩ構造のＭＯＳトラ
ンジスタの製造方法を示す断面図である。
【図７】本発明の実施例によるＳＯＩ構造のＭＯＳトラ
ンジスタの製造方法を示す断面図である。
【符号の説明】
２１ ウェーハ ２２ 絶縁膜 ２３ 半導体層 ２４ フィールド酸化膜 ２５ ゲート絶縁膜 ２６ ゲート ２６ａ、２７ｂ 不純物拡散領域 ２８ 層間絶縁膜 ２９ａ、２９ｂ コンタクトホール ３０ａ、３０ｂ 第１及び第２金属配線層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ウェーハ上に絶縁膜及び半導体層が順次
    積層された構造の基板を備える半導体装置において、 前記半導体層上に形成されたゲート絶縁膜及びゲート
    と、 前記ゲート両側の半導体層内にそれぞれ形成された第１
    及び第２不純物拡散領域と、 前記基板の全面に形成され、前記第１不純物拡散領域の
    所定部分を露出させる第１コンタクトホールと、前記第
    ２不純物拡散領域及び前記ウェーハの所定部分を同時に
    露出させる第２コンタクトホールとが備えられた層間絶
    縁膜と、 前記第１コンタクトホールを通じて前記第１不純物拡散
    領域と電気的にコンタクトされた第１配線層と、 前記第２コンタクトホールを通じて前記第２不純物拡散
    領域及び前記ウェーハの所定部分とを同時に電気的にコ
    ンタクトする第２配線層とを含むことを特徴とする半導
    体装置。
  2. 【請求項２】 前記第１不純物拡散領域はドレイン領域
    であり、前記第２不純物拡散領域はソース領域であるこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第２配線層は前記ソース領域と同時
    に接続された配線であることを特徴とする、請求項２記
    載の半導体装置。
  4. 【請求項４】 前記第１不純物拡散領域はソース領域で
    あり、前記第２不純物領域はドレイン領域であることを
    特徴とする、請求項１記載の半導体装置。
  5. 【請求項５】 前記第２配線層は前記ドレイン領域と同
    時に接続された配線であることを特徴とする、請求項４
    記載の半導体装置。
  6. 【請求項６】 ウェーハ上に絶縁膜及び半導体層が順次
    積層された構造の基板が備えられ、前記基板上に絶縁膜
    及びゲートが形成されると共に、前記ゲート両側の前記
    半導体層内に第１及び第２不純物拡散領域が形成された
    半導体装置の製造方法において、 前記基板の全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜をエッチングして前記第１不純物拡散領
    域の所定部分を露出される第１コンタクトホールと、前
    記第２不純物拡散領域及び前記ウェーハの所定部分を同
    時に露出させる第２コンタクトホールとを形成する工程
    と、 前記第１及び第２コンタクトホールに埋め込まれるよう
    に前記層間絶縁膜上に金属層を形成する工程と、 前記金属層をパターニングして前記第１コンタクトホー
    ルを通じて前記第１不純物拡散領域とコンタクトする第
    １金属配線層と、前記第２コンタクトホールを通じて前
    記第２不純物拡散領域及び前記ウェーハの所定部分と同
    時にコンタクトする第２金属配線層とを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記第１不純物拡散領域はドレイン領域
    であり、前記第２不純物拡散領域はソース領域であるこ
    とを特徴とする、請求項６記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記第２金属配線層は前記ソース領域と
    同時に接続された配線であることを特徴とする半導体装
    置の製造方法。
  9. 【請求項９】 前記第１不純物拡散領域はソース領域で
    あり、前記第２不純物拡散領域はドレイン領域であるこ
    とを特徴とする、請求項６記載の半導体装置の製造方
    法。
  10. 【請求項１０】 前記第２金属配線層は前記ドレイン領
    域と同時に接続された配線であることを特徴とする、請
    求項９記載の半導体装置の製造方法。
JP9178944A 1996-06-29 1997-06-19 半導体装置およびその製造方法 Pending JPH1070281A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960026373A KR100253699B1 (ko) 1996-06-29 1996-06-29 Soi소자 및 그 제조방법
KR1996P26373 1996-06-29

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ID=19465096

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GB (1) GB2314971B (ja)

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