JPH0340300A - Sample-and-hold circuit - Google Patents
Sample-and-hold circuitInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、オフセット電圧を軽減する相補型ＭＯ８型ト
ランジスタにより形成するサンプルホールド回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a sample-and-hold circuit formed by complementary MO8 type transistors that reduces offset voltage.
（従来の技術）
第２図は従来のサンプルホールド回路を示し、１．２は
オペアンプ、３はｐＭＯＳトランジスタ（以後、トラン
ジスタをＴｒと記す）、４はｎＭＯ８Ｔｒ、５はインバ
ータ、６は容量である。またＩＮはアナログ信号入力端
子、ｏ ｕ ’ｒは出力端子、Ａはサンプリングクロッ
ク（以下、単にクロックという）入力端子である。(Prior art) Fig. 2 shows a conventional sample and hold circuit, in which 1.2 is an operational amplifier, 3 is a pMOS transistor (hereinafter, the transistor is referred to as Tr), 4 is nMO8Tr, 5 is an inverter, and 6 is a capacitor. . Further, IN is an analog signal input terminal, o u 'r is an output terminal, and A is a sampling clock (hereinafter simply referred to as clock) input terminal.
この構成のサンプルホールド回路は、まずアナログ信号
入力端子ＩＮに、任意のアナログ信号を印加し、クロッ
ク入力端子Ａにハイレベル電位ＩＩ ＨＩ＋を印加する
と、上記ｐ Ｍ ＯＳ Ｔ ｒ ３およびｎＭＯ３Ｔｒ
４からなるアナログスイッチ７がオンとなって、容′Ｍ
、６が入力端子ＩＮの゛電位に充電される。つぎにクロ
ック入力端子ＡをＨＬ Ｉ＋レベルにすると、上記アナ
ログスイッチ７はオフとなり、容量６が保持した前記電
位を出力端子ＯＵＴに出力する。The sample hold circuit with this configuration first applies an arbitrary analog signal to the analog signal input terminal IN, and then applies a high-level potential II HI+ to the clock input terminal A.
The analog switch 7 consisting of 4 is turned on, and the
, 6 are charged to the potential of the input terminal IN. Next, when the clock input terminal A is set to the HL I+ level, the analog switch 7 is turned off, and the potential held by the capacitor 6 is outputted to the output terminal OUT.
（発明が解決しようとする課題）
しかしながら、第２図のサンプルホールド回路は、アナ
ログスイッチ７が、オンからオフに切換わる時スパイク
電荷がゲートからソースおよびドレインに印加されてオ
フセット電圧が発生する。(Problems to be Solved by the Invention) However, in the sample and hold circuit shown in FIG. 2, when the analog switch 7 is switched from on to off, spike charges are applied from the gate to the source and drain, and an offset voltage is generated.
すなわち、容量６に充電される電位は、アナログ信号入
力端子ＩＮの電位と前記のスパイク電荷により発生する
オフセット電圧との合計になり。That is, the potential charged in the capacitor 6 is the sum of the potential of the analog signal input terminal IN and the offset voltage generated by the spike charge.
それがサンプルホールド回路出力として出力端子ＯＵＴ
から出力される。It is the output terminal OUT as the sample and hold circuit output.
is output from.
本発明は上記のようなサンプルホールド回路要部を構成
するアナログスイッチのスイッチ動作時に発生するスパ
イク電荷を低減させ、オフセット屯泣の少ない出力のサ
ンプルホールド回路の提供を目的とする。It is an object of the present invention to provide a sample-and-hold circuit which reduces the spike charges generated during the switching operation of the analog switch constituting the main part of the sample-and-hold circuit as described above, and which outputs less offset noise.
（課題を解決するための手段）
本発明は上記の目的を、反転入力端子と出力端子を接続
し、非反転入力端子を入力端子とする第りのオペアンプ
と、その出力を相補型ＭＯ８）−ランジスタで構成した
トランスファーゲートを経て。(Means for Solving the Problems) The present invention has achieved the above object by providing a first operational amplifier whose inverting input terminal and output terminal are connected and whose input terminal is a non-inverting input terminal, and whose output is a complementary type MO8)- Through a transfer gate made up of transistors.
第２のオペアンプの非反転入力端子に接続するとともに
、容量により接地したサンプルホールド回路において、
上記第２のオペアンプと容量との間に、ｐＭＯ８トラン
ジスタとｎＭＯＳトランジスタを、それらのソースおよ
びドレインを共通に接続して挿入接続したサンプルホー
ルド回路によって達成する。In the sample hold circuit connected to the non-inverting input terminal of the second operational amplifier and grounded by a capacitor,
This is achieved by a sample and hold circuit in which a pMO8 transistor and an nMOS transistor are inserted and connected between the second operational amplifier and the capacitor, with their sources and drains connected in common.
（作 用）
上記の構成の本発明によれば、アナログ信号がサンプル
ホールドされる時に発生する、スパイク電荷によるオフ
セット電圧が軽減された出力が得られる。(Function) According to the present invention having the above configuration, an output can be obtained in which an offset voltage due to spike charges that occurs when an analog signal is sampled and held is reduced.
（実施例） 以下、本発明を実施例によって図面を用いて説明する。(Example) Hereinafter, the present invention will be explained by using examples and drawings.
第１図は本発明の一実施例の回路図で３’、 ４′はそ
れぞれ、ｐ ＭＯＳ Ｔｒ、 ｎ ＭＯＳ Ｔｒであり
、その他の符号は第２図と同一、または同一機能のもの
を示している。FIG. 1 is a circuit diagram of an embodiment of the present invention, and 3' and 4' are p MOS Tr and n MOS Tr, respectively, and other symbols are the same as those in FIG. 2 or indicate the same functions. There is.
このように構成する本発明は、クロック入力端子Ａにお
ける電位が、ＩＩＨ”またはＩｔ Ｌ １１のときの、
入力端子ＩＮのアナログ信号入力に対する出力端子ＯＵ
Ｔの基本動作は第２図の従来例と同じである。ここでｐ
ＭＯ８Ｔｒ３′とｎＭＯ３Ｔｒ４′はスパイク電圧の電
荷補償回路８を構成している。The present invention configured as described above has the following effect when the potential at the clock input terminal A is IIH" or It L 11.
Output terminal OU for analog signal input of input terminal IN
The basic operation of T is the same as the conventional example shown in FIG. Here p
MO8Tr3' and nMO3Tr4' constitute a spike voltage charge compensation circuit 8.
いま、クロック入力端子Ａの電位が１Ｈ″′から１１
Ｌ ＩＩに変化するとき、言換えるとアナログスイッチ
７がオンからオフに変化する時、そのゲート電極からソ
ースおよびトレインに注入されるスパイク′屯荷を発生
するが、上記電荷補償回路８によって相殺され、容量６
に充電される電荷はアナログスイッチ７によるオフセッ
ト電圧は加算されないことになる。すなわちオフセット
電圧が軽減されたサンプルホールド回路となる。Now, the potential of clock input terminal A is changing from 1H'' to 11
When the analog switch 7 changes from on to off, in other words, when the analog switch 7 changes from on to off, it generates a spike load that is injected from its gate electrode into the source and train, but this is canceled out by the charge compensation circuit 8. , capacity 6
The offset voltage caused by the analog switch 7 is not added to the charges charged in the . In other words, it becomes a sample hold circuit with reduced offset voltage.
（発明の効果）
以上、説明して明らかなように本発明は５相補型ＭＯ８
Ｔｒにより構成されたアナログスイッチが、オンからオ
フに切換ねる際に生ずるスパイク電荷を、相補型ＭＯ３
Ｔｒで構成した補償回路によって相殺させるサンプルホ
ールド回路であり、構成容易でオフセット電圧を軽減す
る効果がある。(Effects of the Invention) As is clear from the above explanation, the present invention provides a 5-complementary MO8
A complementary MO3
This is a sample-and-hold circuit that is offset by a compensation circuit made up of transistors, and is easy to configure and has the effect of reducing offset voltage.
第１図は本発明の一実施例のサンプルホールド回路を示
す回路図、第２図は従来のサンプルホールド回路を示す
図である。
１．２ ・・・オペアンプ、 ３，３′ ・・・ｐＭＯ
Ｓトランジスタ（ｐ Ｍ ＯＳ Ｔｒと略す）、 ４，
４′・・・ ｎＭＯＳトランジスタ（ｎＭＯ８Ｔｒと略
す）、 ５ ・・・インバータ、 ６ ・・・容量、
７ ・・・アナログスイッチ、 ８ ・・・電荷補償回
路、 ＩＮ・・アナログ信号入力端子、 ＯＵＴ ・・
・出力端子、 Ａ・・・サンプリングクロック入力端子
（タロツク入力端子と略す）。FIG. 1 is a circuit diagram showing a sample and hold circuit according to an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional sample and hold circuit. 1.2 ... operational amplifier, 3,3' ... pMO
S transistor (abbreviated as pMOS Tr), 4,
4'... nMOS transistor (abbreviated as nMO8Tr), 5... inverter, 6... capacitor,
7...Analog switch, 8...Charge compensation circuit, IN...Analog signal input terminal, OUT...
- Output terminal, A... Sampling clock input terminal (abbreviated as tarok input terminal).
Claims (1)
力端子とする第１のオペアンプと、その出力を相補型Ｍ
ＯＳトランジスタで構成したトランスファーゲートを経
て、第２のオペアンプの非反転入力端子に接続するとと
もに、容量により接地したサンプルホールド回路におい
て、上記第２のオペアンプと容量との間に、ｐＭＯＳト
ランジスタとｎＭＯＳトランジスタを、それらのソース
およびドレインを共通に接続して挿入接続したことを特
徴とするサンプルホールド回路。A first operational amplifier whose inverting input terminal and output terminal are connected and whose non-inverting input terminal is an input terminal;
A pMOS transistor and an nMOS transistor are connected between the second operational amplifier and the capacitor in a sample-and-hold circuit that is connected to the non-inverting input terminal of the second operational amplifier through a transfer gate configured with an OS transistor and grounded by a capacitor. A sample-and-hold circuit is characterized in that the sources and drains thereof are connected in common and inserted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173015A JPH0340300A (en) | 1989-07-06 | 1989-07-06 | Sample-and-hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173015A JPH0340300A (en) | 1989-07-06 | 1989-07-06 | Sample-and-hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340300A true JPH0340300A (en) | 1991-02-21 |
Family
ID=15952619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173015A Pending JPH0340300A (en) | 1989-07-06 | 1989-07-06 | Sample-and-hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340300A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440263A (en) * | 1992-04-30 | 1995-08-08 | Sgs-Thomson Microelectronics, S.A. | Voltage threshold detection circuit with very low power consumption |
| JPH08235891A (en) * | 1995-02-24 | 1996-09-13 | Sony Corp | Signal processing circuit and charge transfer device using the same |
| US6561929B2 (en) | 2000-08-15 | 2003-05-13 | Bridgestone Sports Co., Ltd. | Two-piece golf ball |
-
1989
- 1989-07-06 JP JP1173015A patent/JPH0340300A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440263A (en) * | 1992-04-30 | 1995-08-08 | Sgs-Thomson Microelectronics, S.A. | Voltage threshold detection circuit with very low power consumption |
| US5619165A (en) * | 1992-04-30 | 1997-04-08 | Sgs-Thomson Microelectronics, S.A. | Voltage threshold detection circuit with very low consumption |
| JPH08235891A (en) * | 1995-02-24 | 1996-09-13 | Sony Corp | Signal processing circuit and charge transfer device using the same |
| US6561929B2 (en) | 2000-08-15 | 2003-05-13 | Bridgestone Sports Co., Ltd. | Two-piece golf ball |
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