JPH03232045A - Ｄｍａデータ転送のためのプロトコル - Google Patents
Ｄｍａデータ転送のためのプロトコルInfo
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- JPH03232045A JPH03232045A JP2203799A JP20379990A JPH03232045A JP H03232045 A JPH03232045 A JP H03232045A JP 2203799 A JP2203799 A JP 2203799A JP 20379990 A JP20379990 A JP 20379990A JP H03232045 A JPH03232045 A JP H03232045A
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- system resource
- dma
- data
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- 230000015654 memory Effects 0.000 claims description 718
- 238000012546 transfer Methods 0.000 claims description 287
- 238000000034 method Methods 0.000 claims description 69
- 230000005540 biological transmission Effects 0.000 claims description 68
- 230000004044 response Effects 0.000 claims description 30
- 230000000977 initiatory effect Effects 0.000 claims description 10
- 238000011144 upstream manufacturing Methods 0.000 claims 29
- 230000008878 coupling Effects 0.000 claims 3
- 238000010168 coupling process Methods 0.000 claims 3
- 238000005859 coupling reaction Methods 0.000 claims 3
- 238000012545 processing Methods 0.000 abstract description 67
- 238000010586 diagram Methods 0.000 description 34
- 230000007704 transition Effects 0.000 description 30
- 230000002457 bidirectional effect Effects 0.000 description 20
- 238000004891 communication Methods 0.000 description 16
- 230000001360 synchronised effect Effects 0.000 description 15
- 230000009977 dual effect Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 10
- 239000000872 buffer Substances 0.000 description 9
- 238000001514 detection method Methods 0.000 description 9
- 230000001052 transient effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 241000238876 Acari Species 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 241000238557 Decapoda Species 0.000 description 1
- 101150096839 Fcmr gene Proteins 0.000 description 1
- 101100300847 Rhizobium etli raiI gene Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000003134 recirculating effect Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0751—Error or fault detection not based on redundancy
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- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/165—Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1658—Data re-synchronization of a redundant component, or initial sync of replacement, additional or spare unit
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2017—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where memory access, memory control or I/O control functionality is redundant
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- G06F13/14—Handling requests for interconnection or transfer
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
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- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は切り換えロジックを経てシステム・リソースと
コントローラ間で行うＤＭＡ経由のデータ転送に関する
。
コントローラ間で行うＤＭＡ経由のデータ転送に関する
。
コンピュータ・システムでは、コントローラを用い、Ｄ
ＭＡを経てシステム・リソース、システム・メモリ間で
データのブロックを迅速にやりとりすることができる。
ＭＡを経てシステム・リソース、システム・メモリ間で
データのブロックを迅速にやりとりすることができる。
ＤＭＡ転送を始めることができるようになる前に、シス
テム・リソースとコントローラによって使用できるよう
に成る種の情報を提供しなければならない。
テム・リソースとコントローラによって使用できるよう
に成る種の情報を提供しなければならない。
一般に、システム・リソースならびにメモリによってア
クセスされる起動アドレスはポインタ・レジスタに格納
されている。ポインタ・レジスタ内に格納されたアドレ
スはシステム・リソースおよびコントローラによって増
分あるいは減分されて適切な記憶場所にアクセスする。
クセスされる起動アドレスはポインタ・レジスタに格納
されている。ポインタ・レジスタ内に格納されたアドレ
スはシステム・リソースおよびコントローラによって増
分あるいは減分されて適切な記憶場所にアクセスする。
その結果、コンピュータ・システム内のメインプロセッ
サの介入なしにデータのブロック全体が転送され得る。
サの介入なしにデータのブロック全体が転送され得る。
ＤＭＡ転送が始まる前に１バイト分、すなわち■ワード
分のカウント数かカウンタに与えられ、そこに記憶され
る。このカウント数は、ＤＭＡデータの各バイト分ある
いはワード分が転送されるにつれて、変化する。ＤＭＡ
データ・ブロック内のバイトまたはワードのすべてが転
送されてしまったことをカウンタが決定したとき、ＤＭ
Ａ動作が完了する。
分のカウント数かカウンタに与えられ、そこに記憶され
る。このカウント数は、ＤＭＡデータの各バイト分ある
いはワード分が転送されるにつれて、変化する。ＤＭＡ
データ・ブロック内のバイトまたはワードのすべてが転
送されてしまったことをカウンタが決定したとき、ＤＭ
Ａ動作が完了する。
多くのコンピュータ・システムでは、システム・メモリ
でＤＭＡ転送を実施することのできる多重システム・リ
ソースが存在する。これらのシステムでは、成る特定の
システム・メモリを選定されたシステム・リソースに結
合するために切り換えロジックが必要である。
でＤＭＡ転送を実施することのできる多重システム・リ
ソースが存在する。これらのシステムでは、成る特定の
システム・メモリを選定されたシステム・リソースに結
合するために切り換えロジックが必要である。
しかしなから、切り換えロジックを含むシステムでは、
緊急のＤＭＡデータ転送を行うために必要なデータ経路
を迅速にセットアツプするのか難しいことがある。もし
選定されたシステム・リソースとシステム・メモリの間
で双方向のうちのいずれかの方向にＤＭＡデータを転送
できるように切り換えロジックを構成しなければならな
い場合には、この困難は倍増する。
緊急のＤＭＡデータ転送を行うために必要なデータ経路
を迅速にセットアツプするのか難しいことがある。もし
選定されたシステム・リソースとシステム・メモリの間
で双方向のうちのいずれかの方向にＤＭＡデータを転送
できるように切り換えロジックを構成しなければならな
い場合には、この困難は倍増する。
したがって、ＤＭＡ転送が開始する前に切り換えロジッ
クを効果的にセットアツプして、成る特定のシステム・
メモリと選定されたシステム・リソースの間でＤＭＡデ
ータを転送できるようにしたコンピュータ・システムが
必要である。また、ＤＭＡ転送の準備にあたってポイン
タ・レジスタ、カウンタおよび切り換えロジックを迅速
に初期化する簡単なプロトコルを使用するコンピュータ
・システムも必要である。
クを効果的にセットアツプして、成る特定のシステム・
メモリと選定されたシステム・リソースの間でＤＭＡデ
ータを転送できるようにしたコンピュータ・システムが
必要である。また、ＤＭＡ転送の準備にあたってポイン
タ・レジスタ、カウンタおよび切り換えロジックを迅速
に初期化する簡単なプロトコルを使用するコンピュータ
・システムも必要である。
本発明の目的は、従来技術に伴う問題のうちの少なくと
もいくつかを解決することにある。
もいくつかを解決することにある。
したがって、ネットワーク内の２つのノード間でＤＭＡ
を経てデータを転送するように切り換えロジックを効果
的に構成する方法が得られれば望ましい。また、ポイン
タ・レジスタおよびカウンタを迅速に初期化する方法を
提供するのも有利である。
を経てデータを転送するように切り換えロジックを効果
的に構成する方法が得られれば望ましい。また、ポイン
タ・レジスタおよびカウンタを迅速に初期化する方法を
提供するのも有利である。
本発明の付加的な目的および利点は、一部は以下の説明
で述べるし、一部はこの説明から容易に推考できようし
、または、発明の実施によって学ぶことができよう。本
発明の目的および利点は、添付の特許請求の範囲におい
て特別に指摘した手段および組み合わせによって実現し
、得ることができる。
で述べるし、一部はこの説明から容易に推考できようし
、または、発明の実施によって学ぶことができよう。本
発明の目的および利点は、添付の特許請求の範囲におい
て特別に指摘した手段および組み合わせによって実現し
、得ることができる。
本発明の目的を達成すべく、本発明の目的に従って、こ
こで具体化し、広い意味で説明するように、メモリ・コ
ントローラ、システム・リソースに結合した第１システ
ム・リソース・バスおよびデータ・ルータを包含するコ
ンピュータ・システムの構成要素間でＤＭＡを経てデー
タの転送を行う方法が得られる。このデータ・ルータは
、メモリ・コントローラを第１システム・リソース・バ
スに結合する切り換えロジックを含む。この方法は、メ
モリ・コントローラからシステム・リソースへデータ・
ルータを経てかつシステム・リソースに結合した第１シ
ステム・リソース・バスを経て、セットアツプ書き込み
トランザクションを示すＤＭＡセットアツプ情報を伝送
する段階を含む。
こで具体化し、広い意味で説明するように、メモリ・コ
ントローラ、システム・リソースに結合した第１システ
ム・リソース・バスおよびデータ・ルータを包含するコ
ンピュータ・システムの構成要素間でＤＭＡを経てデー
タの転送を行う方法が得られる。このデータ・ルータは
、メモリ・コントローラを第１システム・リソース・バ
スに結合する切り換えロジックを含む。この方法は、メ
モリ・コントローラからシステム・リソースへデータ・
ルータを経てかつシステム・リソースに結合した第１シ
ステム・リソース・バスを経て、セットアツプ書き込み
トランザクションを示すＤＭＡセットアツプ情報を伝送
する段階を含む。
このＤＭＡセットアツプ情報はＤｆ〜４Ａ転送に対応し
、ＤＭＡ転送の方向、たとえば、システム・リソースか
らメモリ・コントローラへのアップ方向あるいはメモリ
・コントローラからシステム・リソースへのダウン方向
のいずれかを示し、このＤＭＡ転送が第１システム・リ
ソース・バスと関係することになるかどうかを示し、そ
して、このＤＭＡ転送が第１システム・リソース・バス
に結合したシステム・リソースと関係することになるか
どうかを示す。この方法は、また、セットアツプ書き込
みトランザクション中にＤＭＡセットアツプ情報を復号
して、ＤＭＡ転送の方向を決定し、このＤＭＡ転送が第
１システム・リソース・バスと関係することになるかど
うかを決定し、そして、このＤＭＡ転送が第１システム
命リソース・バスに結合したシステム・リソースと関係
することになるかどうかを決定する段階と、メモリゆコ
ントローラからシステム・リソースへデータ・ルータを
経てかつシステム・リソースに結合した第１システム・
リソース・バスを経て起動ＤＭＡコードを伝送する段階
と、起動ＤＭＡコードの伝送に応答し、かつ、データ・
ルータによって復号されたＤＭＡセットアツプ情報に従
ってデータ・ルータに切り換えロジックを構築する段階
とを包含する。この切り換えロジックは、Ｄ Ｍ Ａ、
転送がアップ方向であり、ＤＭＡ転送が第１システム・
リソースと関係することになり、そして、ＤＭＡ転送が
第１システム・リソース・バスに結合したシステム・リ
ソースと関係することになるときに第１システム・リソ
ース・バスからメモリ・コントローラへＤＭＡデータを
送るように構築される。また、この切り換えロジックは
、ＤＭＡ転送がダウン方向であり、ＤＭＡ転送か第１シ
ステム・リソースと関係することになり、そして、ＤＭ
Ａ転送が第１システム・リソース・バスに結合したシス
テム・リソースと関係することになるときにメモリ・コ
ントローラから第１システム・リソース・バスへＤＭＡ
データを送るように構築される。本方法は、さらに、Ｄ
ＭＡ起動コードの伝送に応答してシステム・リソースに
結合した第１システム・リソース０バスを経てかつデー
タ・ルータ内の切り換えロジックを経てシステム・リソ
ースからメモリ・コントローラへ肯定応答コードを伝送
する段階と、肯定応答コードの伝送後でＤＭＡ転送がア
ップ方向であるときに、システム・リソースに結合した
第１システム・リソース・バスを経てかつデータ・ルー
タ内の切り換えロジックを経てシステム・リソースから
メモリ・コントローラへＤＭＡデータを伝送する段階と
、肯定応答コードの伝送後でＤＭＡ転送がダウン方向で
あるときに、データ・ルータ内の切り換えロジックを経
てかつシステム・リソースに結合した第１システム・リ
ソース・バスを経てメモリ・コントローラからシステム
・リソースへＤＭＡデータを伝送する段階と、ＤＭＡデ
ータの伝送後に、システム・リソースに結合した第１シ
ステム・リソース・バスを経てかつデータ・ルータ内の
切り換えロジックを経てシステム・リソースからメモリ
ーコントローラへ完了コードを伝送してＤＭＡデータ伝
送の成功を示す段階とを包含する。
、ＤＭＡ転送の方向、たとえば、システム・リソースか
らメモリ・コントローラへのアップ方向あるいはメモリ
・コントローラからシステム・リソースへのダウン方向
のいずれかを示し、このＤＭＡ転送が第１システム・リ
ソース・バスと関係することになるかどうかを示し、そ
して、このＤＭＡ転送が第１システム・リソース・バス
に結合したシステム・リソースと関係することになるか
どうかを示す。この方法は、また、セットアツプ書き込
みトランザクション中にＤＭＡセットアツプ情報を復号
して、ＤＭＡ転送の方向を決定し、このＤＭＡ転送が第
１システム・リソース・バスと関係することになるかど
うかを決定し、そして、このＤＭＡ転送が第１システム
命リソース・バスに結合したシステム・リソースと関係
することになるかどうかを決定する段階と、メモリゆコ
ントローラからシステム・リソースへデータ・ルータを
経てかつシステム・リソースに結合した第１システム・
リソース・バスを経て起動ＤＭＡコードを伝送する段階
と、起動ＤＭＡコードの伝送に応答し、かつ、データ・
ルータによって復号されたＤＭＡセットアツプ情報に従
ってデータ・ルータに切り換えロジックを構築する段階
とを包含する。この切り換えロジックは、Ｄ Ｍ Ａ、
転送がアップ方向であり、ＤＭＡ転送が第１システム・
リソースと関係することになり、そして、ＤＭＡ転送が
第１システム・リソース・バスに結合したシステム・リ
ソースと関係することになるときに第１システム・リソ
ース・バスからメモリ・コントローラへＤＭＡデータを
送るように構築される。また、この切り換えロジックは
、ＤＭＡ転送がダウン方向であり、ＤＭＡ転送か第１シ
ステム・リソースと関係することになり、そして、ＤＭ
Ａ転送が第１システム・リソース・バスに結合したシス
テム・リソースと関係することになるときにメモリ・コ
ントローラから第１システム・リソース・バスへＤＭＡ
データを送るように構築される。本方法は、さらに、Ｄ
ＭＡ起動コードの伝送に応答してシステム・リソースに
結合した第１システム・リソース０バスを経てかつデー
タ・ルータ内の切り換えロジックを経てシステム・リソ
ースからメモリ・コントローラへ肯定応答コードを伝送
する段階と、肯定応答コードの伝送後でＤＭＡ転送がア
ップ方向であるときに、システム・リソースに結合した
第１システム・リソース・バスを経てかつデータ・ルー
タ内の切り換えロジックを経てシステム・リソースから
メモリ・コントローラへＤＭＡデータを伝送する段階と
、肯定応答コードの伝送後でＤＭＡ転送がダウン方向で
あるときに、データ・ルータ内の切り換えロジックを経
てかつシステム・リソースに結合した第１システム・リ
ソース・バスを経てメモリ・コントローラからシステム
・リソースへＤＭＡデータを伝送する段階と、ＤＭＡデ
ータの伝送後に、システム・リソースに結合した第１シ
ステム・リソース・バスを経てかつデータ・ルータ内の
切り換えロジックを経てシステム・リソースからメモリ
ーコントローラへ完了コードを伝送してＤＭＡデータ伝
送の成功を示す段階とを包含する。
本明細書に組み込み、その一部を構成する添付図面が本
発明の好ましい実施例を示し、発明を説明すると共に発
明の詳細な説明している。
発明の好ましい実施例を示し、発明を説明すると共に発
明の詳細な説明している。
（実施例）
本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。
の具体例は添付図に示されている。
Ａ、システムの説明
第１図は本発明による故障許容コンピュータ・システム
１０のブロック図である。この故障許容コンピュータ・
システム１０はゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１′が同
時に動作している。
１０のブロック図である。この故障許容コンピュータ・
システム１０はゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１′が同
時に動作している。
この重複によって、１つのポイントで故障が発生するこ
とかなく、ゾーン１１または１１′の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に示すゾーン１１と１１’は
、それぞれ重複処理システム２０と２０′を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うことができる。
とかなく、ゾーン１１または１１′の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に示すゾーン１１と１１’は
、それぞれ重複処理システム２０と２０′を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うことができる。
第２図は、故障許容コンピュータ・システムｌＯの物理
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーン１１と１１’は、
別のキャビネット１１と１２’にそれぞれ内蔵されてい
る。キャビネット１２は、バッテリ１３、電源調整装置
１４、冷却ファン１６およびＡＣ人力１７を有する。キ
ャビネット１２’はキャビネット１２の構成要素１３．
１４．１６および１７に対応する別の構成要素を有する
。
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーン１１と１１’は、
別のキャビネット１１と１２’にそれぞれ内蔵されてい
る。キャビネット１２は、バッテリ１３、電源調整装置
１４、冷却ファン１６およびＡＣ人力１７を有する。キ
ャビネット１２’はキャビネット１２の構成要素１３．
１４．１６および１７に対応する別の構成要素を有する
。
以下で詳細に説明するように、処理システム２０および
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テムＩＯを動作不能にすることなく、取り外して取り替
えることができる。これは、処理システム２０と２０′
が物理的に分離され、モジュールがプラグによって挿入
されている別の背面板を有し、相互に独立して動作する
ことができるためである。従って、これらのモジュール
は、一方の処理システムが動作を継続している間に、他
方の処理システムの背面板から取り外しまたはその背面
板にプラグによって挿入することができる。
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テムＩＯを動作不能にすることなく、取り外して取り替
えることができる。これは、処理システム２０と２０′
が物理的に分離され、モジュールがプラグによって挿入
されている別の背面板を有し、相互に独立して動作する
ことができるためである。従って、これらのモジュール
は、一方の処理システムが動作を継続している間に、他
方の処理システムの背面板から取り外しまたはその背面
板にプラグによって挿入することができる。
好適な実施例の場合、重複処理システム２０および２０
′は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０′は同じ動作をする
と理解して、処理システム２０のみを完全に説明する。
′は同一のものであり、同一のモジュールを内蔵してい
る。したがって、処理システム２０′は同じ動作をする
と理解して、処理システム２０のみを完全に説明する。
処理システム２０は第３図および第４図に詳細に示すＣ
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０′と相
互に接続されている。
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０′と相
互に接続されている。
クロスリンク経路２５によって、処理システム２０と２
０′との間にデータ転送経路が設けられ、処理システム
２０と２０′が同期して動作することを保証するために
タイミング信号が搬送される。
０′との間にデータ転送経路が設けられ、処理システム
２０と２０′が同期して動作することを保証するために
タイミング信号が搬送される。
処理システム２０はまたＩ１０モジュール１００．１１
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０．１００’ １１０’および１２０′
は独立した装置である。第１図、第４図および第１７図
はＩ１０モジュール１００を詳細に示す。複数のＩ１０
モジュールを図示するが、これらの重複したモジュール
はこのシステムによって要求されるものではない。しか
し、このような重複がなければ、ある程度の補償許容度
が失われる。
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０．１００’ １１０’および１２０′
は独立した装置である。第１図、第４図および第１７図
はＩ１０モジュール１００を詳細に示す。複数のＩ１０
モジュールを図示するが、これらの重複したモジュール
はこのシステムによって要求されるものではない。しか
し、このような重複がなければ、ある程度の補償許容度
が失われる。
Ｉ１０モジュール１００．１１０．１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。
この用途に使用するため、ＣＰＵ４０、メモリ制御装置
７０、クロスリック９０およびモジュール相互接続部１
３０を有するデータ経路か一方のレールと考えられ、Ｃ
ＰＵ、５０、メモリ制御装置７５、クロスリンク９５、
およびモジュール相互接続部１３２を有するデータ経路
が他方のレールと考えられる。動作が正しく行われてい
る間は、両方のレールのデータは同じである。
７０、クロスリック９０およびモジュール相互接続部１
３０を有するデータ経路か一方のレールと考えられ、Ｃ
ＰＵ、５０、メモリ制御装置７５、クロスリンク９５、
およびモジュール相互接続部１３２を有するデータ経路
が他方のレールと考えられる。動作が正しく行われてい
る間は、両方のレールのデータは同じである。
Ｂ、故障許容システムの原理
故障許容コンピュータ・システムｌＯでは、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、１つの点で故障が発生する。
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、１つの点で故障が発生する。
２つの故障停止処理システム２０と２０′は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システム１０として具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２０および２０′の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システム１０として具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２０および２０′の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。
２つの故障停止処理システム２０と２０′はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブートストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０′が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処理システ
ム２０と２０′に発生する場合に起こる。
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブートストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０′が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処理システ
ム２０と２０′に発生する場合に起こる。
この最後の例外の場合、これらの処理システムの内の一
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。
システムがロックステップＩ１０で動作している場合、
いずれの１つの時間にも、１つのＩ１０装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受け取る。以下の議論
では、これらの処理システムのロックステップ同期とは
、１つのＩ１０モジュールのみがアクセスされているこ
とを意味すると理解できる。
いずれの１つの時間にも、１つのＩ１０装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受け取る。以下の議論
では、これらの処理システムのロックステップ同期とは
、１つのＩ１０モジュールのみがアクセスされているこ
とを意味すると理解できる。
重複して設けられた処理システム２０および２０′の同
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ入力を受けて同じ既知の状態でスタートし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ入力を受けて同じ既知の状態でスタートし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。
処理システム２０と２０′は同じ構成を有し、同じ入力
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、これらは同じ結果を
発生すると共に同じ状態に入る。もしこれらの処理シス
テムが同じ状態でなく、または異なった結果を発生すれ
ば、これらの処理システム２０と２０′の一方が故障し
ていると考えられる。そこで修正動作を行うためには、
故障しているモジュールを動作不能にする等して故障の
原因を取り除かなければならない。
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、これらは同じ結果を
発生すると共に同じ状態に入る。もしこれらの処理シス
テムが同じ状態でなく、または異なった結果を発生すれ
ば、これらの処理システム２０と２０′の一方が故障し
ていると考えられる。そこで修正動作を行うためには、
故障しているモジュールを動作不能にする等して故障の
原因を取り除かなければならない。
エラーの検出は、−船釣に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しなから
、エラー・チエツクをできるだけ少ない回数行わなけれ
ばならない。少なくとも、エラーのチエツクはデータが
ＣＰＵ３０と３０′から出力される前に行われなければ
ならない。そうでなければ、内部処理のエラーによって
、原子炉のような外部システムに正しくない動作が発生
するが、これは故障許容システムの設計によって防止し
ようとしている状態である。
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しなから
、エラー・チエツクをできるだけ少ない回数行わなけれ
ばならない。少なくとも、エラーのチエツクはデータが
ＣＰＵ３０と３０′から出力される前に行われなければ
ならない。そうでなければ、内部処理のエラーによって
、原子炉のような外部システムに正しくない動作が発生
するが、これは故障許容システムの設計によって防止し
ようとしている状態である。
これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０′の
受け取ったデータをチエツクすることが望ましい。そう
でなければ、記憶されているエラーのあるデータが後が
アクセスされその結果、別のエラーが発生すると、特に
このエラーのあるデータが一定期間記憶された場合には
これらのエラーの最初の原因を見出だすことが困難また
は不可能になる。時間が経過することとこれらのエラー
のあるデータがその後処理されることによって、エラー
の原因を追跡することができなくなる可能性がある。
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０′の
受け取ったデータをチエツクすることが望ましい。そう
でなければ、記憶されているエラーのあるデータが後が
アクセスされその結果、別のエラーが発生すると、特に
このエラーのあるデータが一定期間記憶された場合には
これらのエラーの最初の原因を見出だすことが困難また
は不可能になる。時間が経過することとこれらのエラー
のあるデータがその後処理されることによって、エラー
の原因を追跡することができなくなる可能性がある。
検出される前にエラーが記憶されていた時間を指す「エ
ラーの潜伏時間」によって、同様に後で問題が発生する
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さ（なったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャパシティが減少している場合、潜在するエラーに
よってシステムが破壊される場合がある。
ラーの潜伏時間」によって、同様に後で問題が発生する
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さ（なったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャパシティが減少している場合、潜在するエラーに
よってシステムが破壊される場合がある。
更に、処理システム２０および２０′がデユアルーレー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。
この理由は、このような転送を行った後には最早２つの
独立するデータのソースが存在しないためであり、もし
シングル・レール・システムで後になって何らかのエラ
ーが検出された場合、このエラーを追跡することは、不
可能でないにしても困難になる。
独立するデータのソースが存在しないためであり、もし
シングル・レール・システムで後になって何らかのエラ
ーが検出された場合、このエラーを追跡することは、不
可能でないにしても困難になる。
エラー処理の好適な方法が、これと同じ日に出願された
弁理士ドケットＮｎＰＤ８９−２８９／ＤＥＣ−３４４
の発明の名称［ソフトウェアによるエラーの処理」とい
う出願で説明され、これは参考としてここに引用されて
いる。
弁理士ドケットＮｎＰＤ８９−２８９／ＤＥＣ−３４４
の発明の名称［ソフトウェアによるエラーの処理」とい
う出願で説明され、これは参考としてここに引用されて
いる。
Ｃ６モジュールの説明
１、ＣＰＵモジュール
第１図に示すＣＰＵモジュール３０の構成要素を第３図
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図はＣＰＵモジュール３
０およびＩ１０モジュール１００並びにこれらの相互接
続部のブロック図である。ＣＰＵモジュール３０および
３０′の動作およびこれらに含まれる構成要素は一般的
に同じであるため、ＣＰＵ３０のみを説明する。
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図はＣＰＵモジュール３
０およびＩ１０モジュール１００並びにこれらの相互接
続部のブロック図である。ＣＰＵモジュール３０および
３０′の動作およびこれらに含まれる構成要素は一般的
に同じであるため、ＣＰＵ３０のみを説明する。
ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。
ＣＰＵ４０と５０に関連するのはそれぞれキャッシュ−
メモリ４２と５２であり、これらはＣＰＵに対して十分
なメモリのサイズを有する標準のキャッシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビツトである。しかし、本発明がキャッシュＲＡＭを
有する必要はない。
メモリ４２と５２であり、これらはＣＰＵに対して十分
なメモリのサイズを有する標準のキャッシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビツトである。しかし、本発明がキャッシュＲＡＭを
有する必要はない。
２、 メモリ・モジュール
ＣＰＵ４０と５０は、最高４つのメモリ・モジュール６
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３０に接続して示した１つのメモリ・モジュール６
０のブロック図である。
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３０に接続して示した１つのメモリ・モジュール６
０のブロック図である。
メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＰＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ−メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＥＣＣ信号を受け取る。バス８０お
よび８２のアドレス信号は、ボード信号、バンク信号、
および行アドレス信号と列アドレス信号を含み、これら
によってデータ転送に含まれるメモリーボード・アドレ
ス、バンク・アドレス、および行および列アドレスか識
別される。
ルおよびＥＥＰＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ−メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＥＣＣ信号を受け取る。バス８０お
よび８２のアドレス信号は、ボード信号、バンク信号、
および行アドレス信号と列アドレス信号を含み、これら
によってデータ転送に含まれるメモリーボード・アドレ
ス、バンク・アドレス、および行および列アドレスか識
別される。
第５図に示すように、各メモリ′−モジュール６θはメ
モリ・アレイ６００を有する。各メモリ・アレイ６００
はＤＲＡＭが８バンクのメモリに組織されている標準Ｒ
ＡＭである。好適な実施例の場合、高速ページ・モード
型のＤＲＡＭが使用される。
モリ・アレイ６００を有する。各メモリ・アレイ６００
はＤＲＡＭが８バンクのメモリに組織されている標準Ｒ
ＡＭである。好適な実施例の場合、高速ページ・モード
型のＤＲＡＭが使用される。
メモリ・モジュール６０には、また制御ロジック６１０
、データ・トランシーバ／レジスタ６２０、メモリ・ド
ライバ６３０、およびＥＥＰＲＯＭ６４０が含まれる。
、データ・トランシーバ／レジスタ６２０、メモリ・ド
ライバ６３０、およびＥＥＰＲＯＭ６４０が含まれる。
データ・トランシーバ／レジスタ６２０によってメモリ
・アレイ６００とデータ・ハス８５の双方向データ線と
の間でデータを転送するためのデータ・バスとデータ・
インターフェースが設けられる。メモリ・ドライバ６３
０は、制御ロジック６１０からメモリ・アレイ６００の
各バンクに対して行および列アドレス信号と制御信号を
分配し、ロングワードのデータとその対応するＦＣＣ信
号をメモリ・ホード信号とバンク・アドレス信号によっ
て選択されたメモリ・バンクに対して転送すると共にこ
れらがそこから転送されることを可能にする。
・アレイ６００とデータ・ハス８５の双方向データ線と
の間でデータを転送するためのデータ・バスとデータ・
インターフェースが設けられる。メモリ・ドライバ６３
０は、制御ロジック６１０からメモリ・アレイ６００の
各バンクに対して行および列アドレス信号と制御信号を
分配し、ロングワードのデータとその対応するＦＣＣ信
号をメモリ・ホード信号とバンク・アドレス信号によっ
て選択されたメモリ・バンクに対して転送すると共にこ
れらがそこから転送されることを可能にする。
いずれのタイプのＮＶＲＡＭ （非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラー・データとモジュールのサイズ
のような構成データが記憶される。故障の発生後メモリ
・モジュールが取り外された場合、故障の原因を判定す
るため、記憶されているデータがＥＥＰＲＯＭ６４０か
ら取り出される。ＥＥＰＲＯＭ６４０は、ドライバ６３
０からの行アドレス線を介して、制御ロジック６１０か
らのＥＥＰＲＯＭ制御信号によってアドレスされる。Ｅ
ＥＰＲＯＭ６４０は、３２ビツトの内部メモリ・データ
・バス６４５に対して８ビツトのデータを転送し、ここ
からこのデータを受け取る。
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラー・データとモジュールのサイズ
のような構成データが記憶される。故障の発生後メモリ
・モジュールが取り外された場合、故障の原因を判定す
るため、記憶されているデータがＥＥＰＲＯＭ６４０か
ら取り出される。ＥＥＰＲＯＭ６４０は、ドライバ６３
０からの行アドレス線を介して、制御ロジック６１０か
らのＥＥＰＲＯＭ制御信号によってアドレスされる。Ｅ
ＥＰＲＯＭ６４０は、３２ビツトの内部メモリ・データ
・バス６４５に対して８ビツトのデータを転送し、ここ
からこのデータを受け取る。
制御ロジック６１０は、メモリ・モジュール６０の素子
に対してアドレス信号を転送すると共に内部タイミング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。
に対してアドレス信号を転送すると共に内部タイミング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。
プライマリ／ミラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイクル・タイミング信号を受け取
り、またバス８０と８２でメモリ制御装置に対して２組
のＦＣＣ信号を転送すると共にここからこれを受け取る
。指示装置６１２のトランシーバ／レジスタによって、
これらの信号をバス８０と８２との間で授受するバッフ
ァとインターフェースが設けられる。ステータス・レジ
スタ６１８に記憶されているプライマリ／ミラー・マル
チプレクサのビットによって、メモリ制御装置７０と７
５のいずれがプライマリ・メモリ制御装置として指定さ
れ、いずれがミラー・メモリ制御装置として指定されか
が指示され、プライマリ／ミラー・マルチプレクサ信号
がステータス・レジスタ６１８から指示装置６１２に加
えられる。
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイクル・タイミング信号を受け取
り、またバス８０と８２でメモリ制御装置に対して２組
のＦＣＣ信号を転送すると共にここからこれを受け取る
。指示装置６１２のトランシーバ／レジスタによって、
これらの信号をバス８０と８２との間で授受するバッフ
ァとインターフェースが設けられる。ステータス・レジ
スタ６１８に記憶されているプライマリ／ミラー・マル
チプレクサのビットによって、メモリ制御装置７０と７
５のいずれがプライマリ・メモリ制御装置として指定さ
れ、いずれがミラー・メモリ制御装置として指定されか
が指示され、プライマリ／ミラー・マルチプレクサ信号
がステータス・レジスタ６１８から指示装置６１２に加
えられる。
プライマリ／ミラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ホード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイミングおよびＥＥＣ信号を含
む。他方の組の信号は、指定されたミラー・メモリ・ボ
ード・アドレス信号、バンク・アドレス信号、列および
行アドレス信号、サイクル・タイプ信号、サイクル・タ
イミング信号、およびＥＥＣ信号を含む。
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリ・ホード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイミングおよびＥＥＣ信号を含
む。他方の組の信号は、指定されたミラー・メモリ・ボ
ード・アドレス信号、バンク・アドレス信号、列および
行アドレス信号、サイクル・タイプ信号、サイクル・タ
イミング信号、およびＥＥＣ信号を含む。
プライマリ／ミラー・マルチプレクサ信号は、バス８０
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたミラー信号を搬送する線に向
けられるが、またはその逆であるかを選択するために指
示装置６１２によって使用される。
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたミラー信号を搬送する線に向
けられるが、またはその逆であるかを選択するために指
示装置６１２によって使用される。
バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＢＥＦＲＯＭ転送サイクルの開
始後一定の時間に、データ・バス７５のデータに対応す
るＦＣＣ信号がこれらの時間分周多重化双方向線に載置
される。もしこの転送サイクルが書き込みサイクルであ
れば、メモリモジュール６０はメモリ制御装置からデー
タとＦＣＣ信号を受け取る。もしこの転送サイクルが読
み出しサイクルであれば、メモリ・モジュール６０はデ
ータとＦＣＣ信号をメモリ・モジュールに転送する。転
送サイクルの他の時間に、アドレス信号、制御信号およ
びタイミング信号は時間分周多重化双方向線でメモリ・
モジュール６０によって受け取られる。メモリ転送サイ
クル、ステータス・レジスタ転送サイクル、およびＥＥ
ＦＲＯＭ転送サイクルの始めに、メモリ制御装置７０と
７５がメモリ・ボード・アドレス、バンク・アドレス、
およびサイクル・タイプ信号をこれらの時間共有線で各
メモリ・モジュール６０に転送することが望ましい。
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＢＥＦＲＯＭ転送サイクルの開
始後一定の時間に、データ・バス７５のデータに対応す
るＦＣＣ信号がこれらの時間分周多重化双方向線に載置
される。もしこの転送サイクルが書き込みサイクルであ
れば、メモリモジュール６０はメモリ制御装置からデー
タとＦＣＣ信号を受け取る。もしこの転送サイクルが読
み出しサイクルであれば、メモリ・モジュール６０はデ
ータとＦＣＣ信号をメモリ・モジュールに転送する。転
送サイクルの他の時間に、アドレス信号、制御信号およ
びタイミング信号は時間分周多重化双方向線でメモリ・
モジュール６０によって受け取られる。メモリ転送サイ
クル、ステータス・レジスタ転送サイクル、およびＥＥ
ＦＲＯＭ転送サイクルの始めに、メモリ制御装置７０と
７５がメモリ・ボード・アドレス、バンク・アドレス、
およびサイクル・タイプ信号をこれらの時間共有線で各
メモリ・モジュール６０に転送することが望ましい。
行アドレス信号と列アドレス信号は同じ転送サイクル中
に同じ行および列アドレス線で多重化されることが望ま
しい。先ず、行アドレスがメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。
に同じ行および列アドレス線で多重化されることが望ま
しい。先ず、行アドレスがメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。
シーケンサ−６１６は、システム・クロック信号とリセ
ット信号をＣＰＵモジュール３０から入力として受け取
り、指定されたプライマリ−・サイクル・タイミング信
号、指定されたプライマリ−・サイクル・タイプ信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたミラー・サイクル・タイプ信号を指定装置６
１２のトランシーバ／レジスタから受け取る。
ット信号をＣＰＵモジュール３０から入力として受け取
り、指定されたプライマリ−・サイクル・タイミング信
号、指定されたプライマリ−・サイクル・タイプ信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたミラー・サイクル・タイプ信号を指定装置６
１２のトランシーバ／レジスタから受け取る。
シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）論
理を有するリング・カウンタである。制御およびシーケ
ンス・タイミング信号は、システム・クロック信号、指
定されたプライマリ−・サイクル・タイミング信号、お
よび指定されたプライマリ−・サイクル拳タイプ信号か
ら発生される。
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）論
理を有するリング・カウンタである。制御およびシーケ
ンス・タイミング信号は、システム・クロック信号、指
定されたプライマリ−・サイクル・タイミング信号、お
よび指定されたプライマリ−・サイクル拳タイプ信号か
ら発生される。
シーケンサ６１６は、またシステム・クロック信号、指
定されたミラー・サイクル・タイミング信号、および指
定されたミラー・サイクル・タイプ信号から重複した組
のシーケンス・タイミング信号を発生する。これらの重
複したシーケンス・タイミング信号は、エラーのチック
のために使用される。高速ページモードで多重のロング
ワードのデータをメモリ・モジュール６０との間で授受
するためには、各組の列アドレスは第１の組でスタート
し、１２７２７ナノ次の列アドレス１２０がこれに続き
、各々のロングワードのデータは前のロングワードのデ
ータの後で１２０ナノ秒遅れてバス８５を横切って移動
される。
定されたミラー・サイクル・タイミング信号、および指
定されたミラー・サイクル・タイプ信号から重複した組
のシーケンス・タイミング信号を発生する。これらの重
複したシーケンス・タイミング信号は、エラーのチック
のために使用される。高速ページモードで多重のロング
ワードのデータをメモリ・モジュール６０との間で授受
するためには、各組の列アドレスは第１の組でスタート
し、１２７２７ナノ次の列アドレス１２０がこれに続き
、各々のロングワードのデータは前のロングワードのデ
ータの後で１２０ナノ秒遅れてバス８５を横切って移動
される。
シーケンサ６１６は、またｔｘ／ｒｘレジスタ制御信号
を発生する。ｔｘ／ｒｘレジスタ制御信号は、トランシ
ーバ／レジスタ６２０の動作と指定装置６１２のトラン
シーバ／レジスタを制御するために発生される。データ
の流れの方向は、シーケンサ６１６のステアリングロジ
ックによって決定され、このシーケンサ６１６はｔｘ／
ｒｘ制御信号とシーケンス・タイミング信号を発生する
ことによって、指定されたプライマリ−・サイクル・タ
イプ信号に応答し、データとＦＣＣ信号がメモリ・モジ
ュール６０のトランシーバ／レジスタに対して書き込ま
れるべきであるかまたはここから読み出されるべきであ
るが、およびそれらが何時行われるべきであるかを示す
。メモリ書き込みサイクル中、ステータス・レジスタ書
き込みサイクル中、および書き込みサイクル中、データ
およびＦＣＣ信号はバス８０．８２、および８５からト
ランシーバ／レジスタにラッチされ、一方メモリ読み出
しサイクル中、ステータス・レジスタ読み出しサイクル
中、およびＥＥＰＲＯＭ読み出しサイクル中、データお
よびＦＣＣ信号は、メモリｅアレイ６００１ステータス
・レジスタ６１８、またはＥＥＰＲＯＭ６４０からトラ
ンシーバ／レジスタにラッチされて、ＣＰＵモジュール
３０に出力される。
を発生する。ｔｘ／ｒｘレジスタ制御信号は、トランシ
ーバ／レジスタ６２０の動作と指定装置６１２のトラン
シーバ／レジスタを制御するために発生される。データ
の流れの方向は、シーケンサ６１６のステアリングロジ
ックによって決定され、このシーケンサ６１６はｔｘ／
ｒｘ制御信号とシーケンス・タイミング信号を発生する
ことによって、指定されたプライマリ−・サイクル・タ
イプ信号に応答し、データとＦＣＣ信号がメモリ・モジ
ュール６０のトランシーバ／レジスタに対して書き込ま
れるべきであるかまたはここから読み出されるべきであ
るが、およびそれらが何時行われるべきであるかを示す
。メモリ書き込みサイクル中、ステータス・レジスタ書
き込みサイクル中、および書き込みサイクル中、データ
およびＦＣＣ信号はバス８０．８２、および８５からト
ランシーバ／レジスタにラッチされ、一方メモリ読み出
しサイクル中、ステータス・レジスタ読み出しサイクル
中、およびＥＥＰＲＯＭ読み出しサイクル中、データお
よびＦＣＣ信号は、メモリｅアレイ６００１ステータス
・レジスタ６１８、またはＥＥＰＲＯＭ６４０からトラ
ンシーバ／レジスタにラッチされて、ＣＰＵモジュール
３０に出力される。
シーケンサ６１６は、またＥＥＰＲＯＭ制御信号を発生
して、ＥＥＰＲＯＭ６４０の動作を制御する。
して、ＥＥＰＲＯＭ６４０の動作を制御する。
メモリ・モジュール６０に存在するタイミング関係はシ
ステム・タロツク信号の立ち上がり時間を参考にして決
められるが、このシステム・タロツク信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込みサイクルと１つのロングワードの全
てのメモリ読み出しおよび書き込みサイクルは、ｌＯシ
ステム・クロックの時間内、すなわち３００ナノ秒内に
実行される。メモリ読み出しおよび書き込み転送サイク
ルは、多重化されたロングワードの転送によって構成さ
れることができる。別のロングワードが転送される毎に
、メモリ転送サイクルは４システム・クロックの期間だ
けさらに延長される。
ステム・タロツク信号の立ち上がり時間を参考にして決
められるが、このシステム・タロツク信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込みサイクルと１つのロングワードの全
てのメモリ読み出しおよび書き込みサイクルは、ｌＯシ
ステム・クロックの時間内、すなわち３００ナノ秒内に
実行される。メモリ読み出しおよび書き込み転送サイク
ルは、多重化されたロングワードの転送によって構成さ
れることができる。別のロングワードが転送される毎に
、メモリ転送サイクルは４システム・クロックの期間だ
けさらに延長される。
メモリ・リフレッシュ拳サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＥＦＲＯＭ読み出しサイ
クルは、少な（とも２０システム・クロックの間隔を必
要とする。
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＥＦＲＯＭ読み出しサイ
クルは、少な（とも２０システム・クロックの間隔を必
要とする。
指定されたプライマリ・サイクル、タイミング信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドレス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドレス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。
指定されたプライマリ・サイクル・タイミング信号が活
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、サイクルは終了する。
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、サイクルは終了する。
ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの入力した
異なった状態と関連する。
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの入力した
異なった状態と関連する。
これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって入力することのできるディスクリートな状
態がＳＥＱ ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１
９と識別される。
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって入力することのできるディスクリートな状
態がＳＥＱ ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１
９と識別される。
各状態は、ｌシステム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１９
を入力させるシステム・クロック信号の立ち上がり区間
は、これらをシーケンサ６１６の状態と関連させるため
に遷移ＴＩＤＬＥおよびＴＩないしＴ１９として表され
る。すなわち、ＴＮはシーケンサ６１６に状態ＳＥＱ
Ｎを入力させるシステム−クロック信号の立ち上がり
区間である。
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１９
を入力させるシステム・クロック信号の立ち上がり区間
は、これらをシーケンサ６１６の状態と関連させるため
に遷移ＴＩＤＬＥおよびＴＩないしＴ１９として表され
る。すなわち、ＴＮはシーケンサ６１６に状態ＳＥＱ
Ｎを入力させるシステム−クロック信号の立ち上がり
区間である。
ＣＰＵモジュール３０がメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ ａｓｓｅｒｔｅｄ） 、シーケンサはＳＥＱ Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装置７０によるバス８０のサ
イクル・タイミング信号の表明に応答してスタートされ
る（状態５ＥＱＩを入力する）。指定されたプライマリ
−・サイクルの活性信号の表明に続（第１システム・ク
ロック信号の立ち上がり区間は、遷移Ｔｌに対応する。
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ ａｓｓｅｒｔｅｄ） 、シーケンサはＳＥＱ Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装置７０によるバス８０のサ
イクル・タイミング信号の表明に応答してスタートされ
る（状態５ＥＱＩを入力する）。指定されたプライマリ
−・サイクルの活性信号の表明に続（第１システム・ク
ロック信号の立ち上がり区間は、遷移Ｔｌに対応する。
前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのサイクルは１０シ
ステム′・クロックの間隔で実行される。シーケンサは
ＳＥＱ ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に
進み、Ｓ Ｅ Ｑ ＩＤＬＥに戻る。
のロングワードを授受する場合、そのサイクルは１０シ
ステム′・クロックの間隔で実行される。シーケンサは
ＳＥＱ ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に
進み、Ｓ Ｅ Ｑ ＩＤＬＥに戻る。
しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。
出しおよび書き込みサイクルを延長することができる。
メモリ・アレイ６００は、「高速ページ・モードＪ Ｄ
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよび書き込みを行う期間中、最初の
ロングワードの転送の後に行われるメモリ・アレイとの
データの授受け、列アドレスを繰り返して更新し、ＣＡ
Ｓ（列アドレス・ストローブ）信号を再び発生すること
によって行われる。
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよび書き込みを行う期間中、最初の
ロングワードの転送の後に行われるメモリ・アレイとの
データの授受け、列アドレスを繰り返して更新し、ＣＡ
Ｓ（列アドレス・ストローブ）信号を再び発生すること
によって行われる。
多重化されたロングワードの転送サイクルの期間中、こ
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全てのロングワードが転送され
るまでシステム６１６は、５ＥＱ４から５ＥＱ７を繰り
返して循環するからである。例えば、もし３つのロング
ワードがメモリ・アレイ６００から読み出され、または
これに書き込まれているならば、シーケンサは状態５Ｅ
ＱＩＤＬＥ、５ＥＱＩ、５ＥＱ２．５ＥＱ３．５ＥＱ４
．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５
．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５．５ＥＱ６
．５ＥＱ７．５ＥＱ８．５ＥＱ９、および５ＥＱＩＤＬ
Ｅを入力する。
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全てのロングワードが転送され
るまでシステム６１６は、５ＥＱ４から５ＥＱ７を繰り
返して循環するからである。例えば、もし３つのロング
ワードがメモリ・アレイ６００から読み出され、または
これに書き込まれているならば、シーケンサは状態５Ｅ
ＱＩＤＬＥ、５ＥＱＩ、５ＥＱ２．５ＥＱ３．５ＥＱ４
．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５
．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５．５ＥＱ６
．５ＥＱ７．５ＥＱ８．５ＥＱ９、および５ＥＱＩＤＬ
Ｅを入力する。
メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するへきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
態５ＥＱ８を入力する代わりに状態５ＥＱ４を入力する
ことによって、次のシステム・クロック信号に応答する
。
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するへきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
態５ＥＱ８を入力する代わりに状態５ＥＱ４を入力する
ことによって、次のシステム・クロック信号に応答する
。
多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイミング信号は、少なくとも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
が転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴ６の遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴ６の伝送の後、少なくとも
ｌＯナノ秒間表明を解かれたままになる。
−・サイクル・タイミング信号は、少なくとも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
が転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴ６の遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴ６の伝送の後、少なくとも
ｌＯナノ秒間表明を解かれたままになる。
メモリ転送サイクルの期間中、指定されたプライマリ行
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。
トライバ６３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラーをチックする。状態レジスタ転送サ
イクルとＥＥＰＲＯＭ転送サイクルの期間中、列アドレ
ス信号は指定の記憶場所を選択するために必要ではない
。
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラーをチックする。状態レジスタ転送サ
イクルとＥＥＰＲＯＭ転送サイクルの期間中、列アドレ
ス信号は指定の記憶場所を選択するために必要ではない
。
メモリ転送サイクルの期間中、行アドレス信号はバス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＥＱＩＤＬＥの期間中、
行アドレス信号は、メモリ制御装置によって行および列
アドレス線で転送され、列アドレスはＴＩの遷移の少な
くとも１５ナノ秒前からＴＩの遷移後の１０ナノ秒まで
安定した状態にある。次に、列アドレス信号はメモリ制
御装置によって行およびコラムアドレス線で転送され、
列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ４の遷
移の後１５ナノ秒まで安定した状態にある。メモリ転送
サイクルの期間中に多重ロングワードの転送を行う場合
、続いて発生する列アドレス信号は、次に行およびコラ
ムアドレス線で転送され、これらの続いて発生する列ア
ドレスはＴ６の遷移の１０ナノ秒前からＴＩの遷移の後
１５ナノ秒まで安定した状態にある。
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＥＱＩＤＬＥの期間中、
行アドレス信号は、メモリ制御装置によって行および列
アドレス線で転送され、列アドレスはＴＩの遷移の少な
くとも１５ナノ秒前からＴＩの遷移後の１０ナノ秒まで
安定した状態にある。次に、列アドレス信号はメモリ制
御装置によって行およびコラムアドレス線で転送され、
列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ４の遷
移の後１５ナノ秒まで安定した状態にある。メモリ転送
サイクルの期間中に多重ロングワードの転送を行う場合
、続いて発生する列アドレス信号は、次に行およびコラ
ムアドレス線で転送され、これらの続いて発生する列ア
ドレスはＴ６の遷移の１０ナノ秒前からＴＩの遷移の後
１５ナノ秒まで安定した状態にある。
ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
け取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラー
・サイクル・タイプ信号とバンク・アドレス信号が指定
装置６１２によってジェネレータ／チエッカ６１７に転
送される。ジェネレータ／チエッカでは、多数のプライ
マリ制御信号、すなわちＲＡＳ （行アドレス信号）、
ＣＡＳ （列アドレス・ストローブ）およびＷＥ （書
き込みイネーブル）が発生され、プライマリ・シーケン
ス・タイミング信号と指定されたプライマリ・サイクル
・タイプ信号およびバンク・アドレス信号を使用してド
ライバ６３０に分配される。これらの制御信号の重複し
た組がジェネレータ／チエッカ６１７によって重複（ミ
ラー）シーケンス・タイミング信号と指定されたミラー
・サイクル・タイプ信号およびバンク・アドレス信号か
ら発生される。これらのミラーＲＡＳ、ＣＡＳ、および
書き込みイネーブル信号はエラーのチエツクのために使
用される。
って発生された２組のシーケンス・タイミング信号を受
け取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラー
・サイクル・タイプ信号とバンク・アドレス信号が指定
装置６１２によってジェネレータ／チエッカ６１７に転
送される。ジェネレータ／チエッカでは、多数のプライ
マリ制御信号、すなわちＲＡＳ （行アドレス信号）、
ＣＡＳ （列アドレス・ストローブ）およびＷＥ （書
き込みイネーブル）が発生され、プライマリ・シーケン
ス・タイミング信号と指定されたプライマリ・サイクル
・タイプ信号およびバンク・アドレス信号を使用してド
ライバ６３０に分配される。これらの制御信号の重複し
た組がジェネレータ／チエッカ６１７によって重複（ミ
ラー）シーケンス・タイミング信号と指定されたミラー
・サイクル・タイプ信号およびバンク・アドレス信号か
ら発生される。これらのミラーＲＡＳ、ＣＡＳ、および
書き込みイネーブル信号はエラーのチエツクのために使
用される。
プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プライマリ・バンク
−アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳドライバを有している。ジェネレ
ータ／チエッカ６１７においてプライマリＲＡＳ信号は
、メモリ転送サイクル中に発生され、ジェネレータ／チ
エッカをＲＡＳドライバに接続する線の１つに非多重化
される。その結果、選択されたＤＲＡＭバンクに対応す
るＲＡＳドライバのみがメモリ転送サイクル中に表明さ
れたＲＡＳ信号を受け取る。１リフレツシユ・サイクル
の期間中、プライマリＲＡＳ信号は非多重化されず、表
明されたＲＡＳ信号が各ＲＡＳドライバによって受け取
られる。
ルが実行中であることを示す場合、プライマリ・バンク
−アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳドライバを有している。ジェネレ
ータ／チエッカ６１７においてプライマリＲＡＳ信号は
、メモリ転送サイクル中に発生され、ジェネレータ／チ
エッカをＲＡＳドライバに接続する線の１つに非多重化
される。その結果、選択されたＤＲＡＭバンクに対応す
るＲＡＳドライバのみがメモリ転送サイクル中に表明さ
れたＲＡＳ信号を受け取る。１リフレツシユ・サイクル
の期間中、プライマリＲＡＳ信号は非多重化されず、表
明されたＲＡＳ信号が各ＲＡＳドライバによって受け取
られる。
ステータス・レジスタ転送サイクルとＥＥＦＲＯＭ転送
サイクルの期間中、バンク・アドレス信号は不必要であ
る。
サイクルの期間中、バンク・アドレス信号は不必要であ
る。
メモリ・ドライバ６３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。
プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受け取られる。
ＣＡＳ信号は各ＣＡＳドライバによって受け取られる。
メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。
はジェネレータ／チエッカ６１７によって発生される。
表明されたＷＥ倍信号、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択ささたＤＲＡＭパンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲ Ａ、 ＳおよびＣＡ、 Ｓ信号を受け取
る。
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択ささたＤＲＡＭパンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲ Ａ、 ＳおよびＣＡ、 Ｓ信号を受け取
る。
本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少な（とも１０ナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、各Ｔ４の遷移の前１５ナノ秒間表明さ
れ、各Ｔ７の遷移の期間中表明を解かれる。メモリ書き
込みサイクルの期間中、プライマリＷＥ信号は、Ｔ３の
遷移の期間中表明され、最初のＴ４の遷移の少な（とも
１０ナノ秒前から安定し、最後の１７の遷移に期間中表
面を解かれる。
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少な（とも１０ナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、各Ｔ４の遷移の前１５ナノ秒間表明さ
れ、各Ｔ７の遷移の期間中表明を解かれる。メモリ書き
込みサイクルの期間中、プライマリＷＥ信号は、Ｔ３の
遷移の期間中表明され、最初のＴ４の遷移の少な（とも
１０ナノ秒前から安定し、最後の１７の遷移に期間中表
面を解かれる。
プライマリ・サイクル会タイプ信号がメモリーリフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。
このリフレッシュ・モードはバンク、行または列に対す
る外部アドレスを必要としない。
る外部アドレスを必要としない。
転送サイクルの期間中、データがバス８５い転送されて
いる時間に、ＦＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。しかし、これらの同じ線は
転送サイクル中の他の時間に制御信号（例えば、サイク
ル・タイプ）およびアドレス信号（例えば、メモリ・ボ
ード・アドレスおよびバンク・ナドルス）信号を転送す
るために使用される。
いる時間に、ＦＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。しかし、これらの同じ線は
転送サイクル中の他の時間に制御信号（例えば、サイク
ル・タイプ）およびアドレス信号（例えば、メモリ・ボ
ード・アドレスおよびバンク・ナドルス）信号を転送す
るために使用される。
プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＦＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＦＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。
サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル・タイミング信号の活性化と同時に遷移を開始しく
シーケンサはＳＥＱ ＩＤＬＥ状態にあるカリ、Ｔ２
の間安定状態にある。従って、指定装置６１２のトラン
シーバ／レジスタにおいて、受信機は起動され、送信機
は少なくとも状態５ＥＱ２の終わり迄そのトリステート
・モードにセットされる。
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル・タイミング信号の活性化と同時に遷移を開始しく
シーケンサはＳＥＱ ＩＤＬＥ状態にあるカリ、Ｔ２
の間安定状態にある。従って、指定装置６１２のトラン
シーバ／レジスタにおいて、受信機は起動され、送信機
は少なくとも状態５ＥＱ２の終わり迄そのトリステート
・モードにセットされる。
サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受け取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、ｔｘ／ｒｘ制御信号とシーケンス・タイミン
グ信号を発生する場合に使用される。例えば、データ・
トランシーバ／レジスタ６２０および指定装置６１２の
トランシーバ／レジスタにおいて、受信機は起動され、
送信機は書き込みサイクル全体を通してシーケンサ６１
６によってトリステート・モードにセットされる。しか
し、読み出し期間中のデータ・トランシーツ（／レジス
タ６２０および指定装置６１２のトランシーバ／レジス
タの場合、受信機はトリステート・モードにセットされ
、送信機はサイクル・タイプ信号、メモリ・ボード・ア
ドレス信号およびバンク・アドレス信号がこのサイクル
の開始時点で受け取られた後シーケンサ６１６によって
起動される。
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受け取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、ｔｘ／ｒｘ制御信号とシーケンス・タイミン
グ信号を発生する場合に使用される。例えば、データ・
トランシーバ／レジスタ６２０および指定装置６１２の
トランシーバ／レジスタにおいて、受信機は起動され、
送信機は書き込みサイクル全体を通してシーケンサ６１
６によってトリステート・モードにセットされる。しか
し、読み出し期間中のデータ・トランシーツ（／レジス
タ６２０および指定装置６１２のトランシーバ／レジス
タの場合、受信機はトリステート・モードにセットされ
、送信機はサイクル・タイプ信号、メモリ・ボード・ア
ドレス信号およびバンク・アドレス信号がこのサイクル
の開始時点で受け取られた後シーケンサ６１６によって
起動される。
適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード（ＥＤＣ）を使用し
て各メモリ・モジュール６０内でチエツクされることが
望ましく、このエラー検出コードはメモリ制御装置７０
と７５によって必要とされるコードと同じであることが
望ましい。
受されたデータはエラー検出コード（ＥＤＣ）を使用し
て各メモリ・モジュール６０内でチエツクされることが
望ましく、このエラー検出コードはメモリ制御装置７０
と７５によって必要とされるコードと同じであることが
望ましい。
好適なコードは１ピツト修正、２ビツト検出のエラー修
正コード（Ｆ ＣＣ）であることが望ましい。
正コード（Ｆ ＣＣ）であることが望ましい。
メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデータをデータ・バ
ス８５で転送し、同時に対応する組のＥＣＣ信号をバス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・バス８５のロングワードとまた対応する。
は少なくとも１つのロングワードのデータをデータ・バ
ス８５で転送し、同時に対応する組のＥＣＣ信号をバス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・バス８５のロングワードとまた対応する。
ここで実施されているように、メモリ書き込みサイクル
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与えられる。データおよびＥＣＣ信号はＴ
４の遷移の少なくともｌＯナナ１秒前安定しており、Ｔ
６の遷移後１５ナノ秒後迄安定した状態にあり、これら
のトランシーバ／レジスタにラッチされる。この時間の
間、メモリ制御装置７０と７５はバス８０と８２の時間
を共有した線にアドレス信号と制御信号を加えない。
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与えられる。データおよびＥＣＣ信号はＴ
４の遷移の少なくともｌＯナナ１秒前安定しており、Ｔ
６の遷移後１５ナノ秒後迄安定した状態にあり、これら
のトランシーバ／レジスタにラッチされる。この時間の
間、メモリ制御装置７０と７５はバス８０と８２の時間
を共有した線にアドレス信号と制御信号を加えない。
メモリ書き込みサイクルの期間中に指定装置６１２によ
って受け取られた指定されたプライマリＥＣＣ信号とト
ランシーバ／レジスタ６２０によって受け取られたロン
グワードのデータは、メモリ・アレイ６００の８つのバ
ンクの各々に於けるＤＲＡＭのデータ入力とＥＣＣ発生
装置６２３に加えられる。発生されたＦＣＣは比較器６
２５によって指定されたプライマリ・ＦＣＣと比較され
る。指定されたプライマリ・ＥＣＣ信号は、また指定さ
れたミラー・ＥＣＣ信号と共にＥＣＣ比較器６２５に加
えられる。
って受け取られた指定されたプライマリＥＣＣ信号とト
ランシーバ／レジスタ６２０によって受け取られたロン
グワードのデータは、メモリ・アレイ６００の８つのバ
ンクの各々に於けるＤＲＡＭのデータ入力とＥＣＣ発生
装置６２３に加えられる。発生されたＦＣＣは比較器６
２５によって指定されたプライマリ・ＦＣＣと比較され
る。指定されたプライマリ・ＥＣＣ信号は、また指定さ
れたミラー・ＥＣＣ信号と共にＥＣＣ比較器６２５に加
えられる。
ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から入手可能であり、これらのトランシー
バ／レジスタにラッチされる。このデータはＥＣＣ発生
装置６２３に与えられ、その出力はメモリから読み出さ
れたＦＣＣと比較される。
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から入手可能であり、これらのトランシー
バ／レジスタにラッチされる。このデータはＥＣＣ発生
装置６２３に与えられ、その出力はメモリから読み出さ
れたＦＣＣと比較される。
ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＦＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＦＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。
データバス８５とバス８０および８２で転送されたデー
タとＦＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜Ｔ６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜Ｔ ＩＤＬＥ遷移の５ナノ秒
前迄（単一のロングワードの転送または多重ロングワー
ド転送の最後のロングワードの場合）安定した状態にあ
る。この時間間隔の間、メモリ制御装置７０と７５は、
バス８０と８２の時間を共有したアドレス信号と制御信
号を加えない。データ・トランシーバ／レジスタ６２０
の送信機と指定装置６１２のトランシーバ／レジスタの
送信機は、これに続＜Ｔ ＩＤＬＥ遷移の期間中、ト
リステート−モードにセットされる。
タとＦＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜Ｔ６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜Ｔ ＩＤＬＥ遷移の５ナノ秒
前迄（単一のロングワードの転送または多重ロングワー
ド転送の最後のロングワードの場合）安定した状態にあ
る。この時間間隔の間、メモリ制御装置７０と７５は、
バス８０と８２の時間を共有したアドレス信号と制御信
号を加えない。データ・トランシーバ／レジスタ６２０
の送信機と指定装置６１２のトランシーバ／レジスタの
送信機は、これに続＜Ｔ ＩＤＬＥ遷移の期間中、ト
リステート−モードにセットされる。
比較器６１４は、制御装置７０から発生するアドレス信
号制御装置およびタイミング信号を制御装置７５から発
生するこれらに対応するアドレス信号、制御信号および
タイミング信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミング信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラー・サイクル・
タイミング信号、サイクル・タイプ信号、メモリ・ボー
ドアドレス信号、バンク・アドレス信号、行アドレス信
号、および列アドレス信号と共に指定装置６１２から比
較器６１４に加えられる。指定されたプライマリ行アド
レス信号および列アドレス信号はドライバ６３０の出力
から比較器６１４に加えられる。そこで両方の組の信号
が比較される。
号制御装置およびタイミング信号を制御装置７５から発
生するこれらに対応するアドレス信号、制御信号および
タイミング信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミング信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラー・サイクル・
タイミング信号、サイクル・タイプ信号、メモリ・ボー
ドアドレス信号、バンク・アドレス信号、行アドレス信
号、および列アドレス信号と共に指定装置６１２から比
較器６１４に加えられる。指定されたプライマリ行アド
レス信号および列アドレス信号はドライバ６３０の出力
から比較器６１４に加えられる。そこで両方の組の信号
が比較される。
もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較のミスがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・アドレス・エラー信号、バンク
・アドレス・エラー信号、行アドレス・エラー信号、列
アドレス・エラー信号、サイクル・タイプ・アドレス・
エラー信号、およびサイクル・タイミング・エラー信号
は比較器から発生することができる。
信号、およびタイミング信号の間で比較のミスがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・アドレス・エラー信号、バンク
・アドレス・エラー信号、行アドレス・エラー信号、列
アドレス・エラー信号、サイクル・タイプ・アドレス・
エラー信号、およびサイクル・タイミング・エラー信号
は比較器から発生することができる。
ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイミング信号を、指定
されたミラー・バンク晦アドレス信号、サイクル・タイ
プ信号およびサイクル・タイミング信号を使用して、発
生されたミラー制御信号およびタイミング信号と比較す
る。２組のシーケンス・タイミング信号は、シーケンサ
６１６によってジェネレータ／チエッカ６１７に加えら
れる。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ
倍信号、ドライバ６３０の出力からジェネレータ／チエ
ッカ６１７に加えられる。前に説明したように、ミラー
ＲＡＳ信号、ＣＡＳ信号およびＷＥ倍信号ジェネレータ
／チエッカによって内部的に発生される。ジェネレータ
／チエッカ６１７は、プライマリＲＡＳ信号、ＣＡＳ信
号、ＷＥ倍信号よびシーケンス・タイミング信号をミラ
ーＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号およびシーケン
ス・タイミング信号と比較する。
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイミング信号を、指定
されたミラー・バンク晦アドレス信号、サイクル・タイ
プ信号およびサイクル・タイミング信号を使用して、発
生されたミラー制御信号およびタイミング信号と比較す
る。２組のシーケンス・タイミング信号は、シーケンサ
６１６によってジェネレータ／チエッカ６１７に加えら
れる。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ
倍信号、ドライバ６３０の出力からジェネレータ／チエ
ッカ６１７に加えられる。前に説明したように、ミラー
ＲＡＳ信号、ＣＡＳ信号およびＷＥ倍信号ジェネレータ
／チエッカによって内部的に発生される。ジェネレータ
／チエッカ６１７は、プライマリＲＡＳ信号、ＣＡＳ信
号、ＷＥ倍信号よびシーケンス・タイミング信号をミラ
ーＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号およびシーケン
ス・タイミング信号と比較する。
もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。
エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制御エラー・ロジック６２１
に加えられる。比較器６１４またはジェネレータ／チエ
ッカ６１７から受け取ったエラー信号に応答して、アド
レス／制御エラー・ロジック６２１はアドレス／制御エ
ラー信号をＣＰＵモジュール３０に転送し、アドレス信
号・制御信号、またはタイミング信号のいずれかの間て
比較のミスが発生したことによる故障を検出したことを
示す。アドレス／制御エラー信号は、エラーを処理する
ためにメモリ制御装置７０と７５のエラー・ロジックに
送られる。アドレス／制御エラー信号をＣＰＵモジュー
ル３０にすることによって、ＣＰＵ／ＭＥＭ故障が発生
するが、これは他のセクションで詳細に論じる。
ッカ６１７からアドレス／制御エラー・ロジック６２１
に加えられる。比較器６１４またはジェネレータ／チエ
ッカ６１７から受け取ったエラー信号に応答して、アド
レス／制御エラー・ロジック６２１はアドレス／制御エ
ラー信号をＣＰＵモジュール３０に転送し、アドレス信
号・制御信号、またはタイミング信号のいずれかの間て
比較のミスが発生したことによる故障を検出したことを
示す。アドレス／制御エラー信号は、エラーを処理する
ためにメモリ制御装置７０と７５のエラー・ロジックに
送られる。アドレス／制御エラー信号をＣＰＵモジュー
ル３０にすることによって、ＣＰＵ／ＭＥＭ故障が発生
するが、これは他のセクションで詳細に論じる。
比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・レジス、り６１８に
加えられる。エラー信号および故障に関連するアドレス
信号、制御信号、タイミング信号、データ信号およびＥ
ＣＣ信号の全ては、−時的にステータス・レジスタに記
憶され、エラーの診断と修復を可能にする。
のエラー信号は、またステータス・レジス、り６１８に
加えられる。エラー信号および故障に関連するアドレス
信号、制御信号、タイミング信号、データ信号およびＥ
ＣＣ信号の全ては、−時的にステータス・レジスタに記
憶され、エラーの診断と修復を可能にする。
本発明の１つの特徴によれば、３２ビツトのデータ・バ
ス８５力月本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。
ス８５力月本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。
従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。
と７５からの２組のデータを比較することができない。
しかし、メモリ制御装置７０と７５によってメモリ・モ
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの健全性がメモリ・
モジュール６０によって検証される。
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの健全性がメモリ・
モジュール６０によって検証される。
第６図に示すように、制御ロジック６１０はＥＣＣ発生
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＦＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたミラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７０と７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレイ６００のＤＲ
ＡＭに記憶されている指定されたプライマリＥＣＣ信号
が正しいかどうかを検証する。更に、メモリー書き込み
サイクルの期間中にＤＲＡＭのデータ入力に与えられた
データは、ＥＣＣ発生装置６２３に加えられる。ＥＣＣ
発生装置６２３は、このデータ応する１組の発生された
ＥＣＣ信号を発生し、この発生されたＥＣＣ信号をＥＣ
Ｃ比較器６２５に加える。指定されたプライマリＥＣＣ
信号は発生されたＥＣＣ信号と比較され、メモリ制御装
置７０によってデータ・バス８５に転送されたデータが
メモリ・アレイ６００のＤＲＡＭに記憶されているデー
タと同じであるかどうかを検証する。
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＦＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたミラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７０と７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレイ６００のＤＲ
ＡＭに記憶されている指定されたプライマリＥＣＣ信号
が正しいかどうかを検証する。更に、メモリー書き込み
サイクルの期間中にＤＲＡＭのデータ入力に与えられた
データは、ＥＣＣ発生装置６２３に加えられる。ＥＣＣ
発生装置６２３は、このデータ応する１組の発生された
ＥＣＣ信号を発生し、この発生されたＥＣＣ信号をＥＣ
Ｃ比較器６２５に加える。指定されたプライマリＥＣＣ
信号は発生されたＥＣＣ信号と比較され、メモリ制御装
置７０によってデータ・バス８５に転送されたデータが
メモリ・アレイ６００のＤＲＡＭに記憶されているデー
タと同じであるかどうかを検証する。
メモリ読み出しサイクルの期間中、ＤＲＡＭの選択され
たバンクから読み出されたデータはＦＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＦＣＣ比較器に
加えられ、このＦＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受け取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較器６２５によって比較される。
たバンクから読み出されたデータはＦＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＦＣＣ比較器に
加えられ、このＦＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受け取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較器６２５によって比較される。
もしＥＣＣ比較器６２５によって監視されているＥＣＣ
信号のいずれかの対の間に比較のミスがあれば、ＦＣＣ
比較器は適当なエラー信号を発生する。第６図に示すよ
うに、プライマリ／ミラーＦＣＣエラー信号、プライマ
リ／発生されたＢＣＣ信号エラーおよびメモリ／発生さ
れたＦＣＣエラー信号はＦＣＣ比較器によって発生する
ことができる。
信号のいずれかの対の間に比較のミスがあれば、ＦＣＣ
比較器は適当なエラー信号を発生する。第６図に示すよ
うに、プライマリ／ミラーＦＣＣエラー信号、プライマ
リ／発生されたＢＣＣ信号エラーおよびメモリ／発生さ
れたＦＣＣエラー信号はＦＣＣ比較器によって発生する
ことができる。
ＥＣＣ比較器６２５からのこれらのＦＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＦＣＣエラ
ー信号の各々およびＦＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。
ステータス・レジスタ６１８に加えられる。ＦＣＣエラ
ー信号の各々およびＦＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。
ＦＣＣエラー信号はＦＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＥＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＦＣＣのチエツクの期間中
またはメモリ読み出しサイクル行われる１つのＦＣＣの
チエツクの期間中のいずれかで発生する可能性がある。
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＥＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＦＣＣのチエツクの期間中
またはメモリ読み出しサイクル行われる１つのＦＣＣの
チエツクの期間中のいずれかで発生する可能性がある。
第６図に示すように、ボード選択ロジック６２７はメモ
リの背面板からスロット信号を受け取る。
リの背面板からスロット信号を受け取る。
これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこでこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
１から転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ボード選択信号がボード選択ロジック６２７によって発
生され、これによって制御ロジック６１０内の他の回路
を動作させる。
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこでこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
１から転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ボード選択信号がボード選択ロジック６２７によって発
生され、これによって制御ロジック６１０内の他の回路
を動作させる。
３、 メモリ制御装置
メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６０および補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。
リ・モジュール６０および補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。
メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ４３は、診断コー
ド、コンソール・ドライバ・コード、およびブートスト
ラップ・コードの一部のようなある種の標準コードを保
持している。
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ４３は、診断コー
ド、コンソール・ドライバ・コード、およびブートスト
ラップ・コードの一部のようなある種の標準コードを保
持している。
ＥＥＰＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない。スクラッチ書パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると共に、レール・ユニーク情報（例えば
、ただ１つのＣＰＵ４０または５０に使用することので
きる１つのレールの条件に特有の情報）をゾーン情報（
ＣＰＵ４０と５０の両方がアクセスすることのできる情
報）に変換するために使用される。
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない。スクラッチ書パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると共に、レール・ユニーク情報（例えば
、ただ１つのＣＰＵ４０または５０に使用することので
きる１つのレールの条件に特有の情報）をゾーン情報（
ＣＰＵ４０と５０の両方がアクセスすることのできる情
報）に変換するために使用される。
等価な構成要素５３．５４および５５がメモリ制御装置
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ５５は、システム
ＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ・パ
ッドＲＡＭ４５とそれぞれ同じであり、同じ機能を実行
する。
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ５５は、システム
ＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ・パ
ッドＲＡＭ４５とそれぞれ同じであり、同じ機能を実行
する。
第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。
処理システム２０′内のメモリ制御装置７０′と７５′
は同じ構成要素を有し、それぞれメモリ制御装置７０と
７５と同じように動作する。
は同じ構成要素を有し、それぞれメモリ制御装置７０と
７５と同じように動作する。
第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受け取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート・エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、これらのソースの１つからアドレスを選択する
。
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受け取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート・エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、これらのソースの１つからアドレスを選択する
。
これらのアドレスは、受信機７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８００から得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレスから得ることもできる。
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８００から得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレスから得ることもできる。
ＣＰＵ３０からのデータは、受信機７０５を介して受け
取られＤＭＡからのデータはエンジン８００を介して受
け取られるので、マルチプレクサ７０２の出力はマルチ
プレクサＯの入力である。
取られＤＭＡからのデータはエンジン８００を介して受
け取られるので、マルチプレクサ７０２の出力はマルチ
プレクサＯの入力である。
マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの組のみが、それぞれメモ
リ・モジュール６０と６０′に送られるからである。
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの組のみが、それぞれメモ
リ・モジュール６０と６０′に送られるからである。
メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６０に記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。
からメモリ・モジュール６０に記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。
マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の入力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを行／列アドレス部、ボー
ド／バンク・アドレス部分およびシングル・ボード・ビ
ットに分割する。行／列アドレスの２２ビツトが１１本
の線に多重化される。好適な実施例の場合、２２ビツト
の行／列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ホード９ビツトはド
ライバ７２２を介してメモリ・モジュール６０に送られ
ることが望ましく、他のボード／バンク・アドレスビッ
トはＦＣＣ信号と多重化される。
クサ７２０の入力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを行／列アドレス部、ボー
ド／バンク・アドレス部分およびシングル・ボード・ビ
ットに分割する。行／列アドレスの２２ビツトが１１本
の線に多重化される。好適な実施例の場合、２２ビツト
の行／列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ホード９ビツトはド
ライバ７２２を介してメモリ・モジュール６０に送られ
ることが望ましく、他のボード／バンク・アドレスビッ
トはＦＣＣ信号と多重化される。
マルチプレクサ７２５は、メモリ制御装置７０に対する
通常のリフレッシュ命令とＣＰＵ３０からのサイクル・
タイプ情報（すなわち読み出し、書き込み等）およびＤ
ＭＡサイクル・タイプ情報とを結合する。通常のリフレ
ッシュ命令とリフレッシュ再同期アドレスの両方によっ
て、メモリ・モジュール６０がメモリ拳リフレッシュ動
作を開始する。
通常のリフレッシュ命令とＣＰＵ３０からのサイクル・
タイプ情報（すなわち読み出し、書き込み等）およびＤ
ＭＡサイクル・タイプ情報とを結合する。通常のリフレ
ッシュ命令とリフレッシュ再同期アドレスの両方によっ
て、メモリ・モジュール６０がメモリ拳リフレッシュ動
作を開始する。
マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の入力は、ＥＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、入力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＦＣＣ／アドレス線に載置する。マルチプレ
クサ７３０は、これらの時間分割多重化線がボード／バ
ンク・アドレスと別の制御情報ならびにＦＣＣ情報を、
異なった時間に、搬送するこを可能にする。
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の入力は、ＥＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、入力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＦＣＣ／アドレス線に載置する。マルチプレ
クサ７３０は、これらの時間分割多重化線がボード／バ
ンク・アドレスと別の制御情報ならびにＦＣＣ情報を、
異なった時間に、搬送するこを可能にする。
ＦＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受け取られ、入力としてＥＣＣジェネレータ
／チエッカ７３５に加えられ、メモリーモジュール６０
によって発生されたＦＣＣをメモリ制御装置７０によっ
て発生されたＦＣＣと比較する。
ル６０から受け取られ、入力としてＥＣＣジェネレータ
／チエッカ７３５に加えられ、メモリーモジュール６０
によって発生されたＦＣＣをメモリ制御装置７０によっ
て発生されたＦＣＣと比較する。
ＥＣＣジェネレータ／チエッカ７３５に対する他の入力
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマルチプレクサ７１０からメモリーモジ
ュール６０に送られたメモリ・データを入力として受け
取るが、または受信機７４５を介してメモリ・モジュー
ル６０から受け取られたメモリ・データを入力として受
け取る。マルチプレクサ７４０は、ＥＣＣジェネレータ
／チエッカ７３５に対する入力であるこれらのメモリ・
データの組の１つを選択する。
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマルチプレクサ７１０からメモリーモジ
ュール６０に送られたメモリ・データを入力として受け
取るが、または受信機７４５を介してメモリ・モジュー
ル６０から受け取られたメモリ・データを入力として受
け取る。マルチプレクサ７４０は、ＥＣＣジェネレータ
／チエッカ７３５に対する入力であるこれらのメモリ・
データの組の１つを選択する。
ジェネレータ／チエッカ７３５は、次に適当なＦＣＣコ
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、ＥＣＣ修正装置７５０はメモ
リ書モジュール６０から受け取られたメモリ・データ内
の全てのシングル・ビットエラーを修正する。
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、ＥＣＣ修正装置７５０はメモ
リ書モジュール６０から受け取られたメモリ・データ内
の全てのシングル・ビットエラーを修正する。
ＦＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。
マルチプレクサ７５２に対する他の入力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライバ
７５３を介してＣＰＵ３０に送られる。
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライバ
７５３を介してＣＰＵ３０に送られる。
比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータがドライバ
７１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。
ジュール６０に送られたデータをこのデータがドライバ
７１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。
比較器７５５からの出力はＣＭＰエラー信号であり、こ
の信号はこのような比較エラーがあるか無いかを示す。
の信号はこのような比較エラーがあるか無いかを示す。
第９図においてＣＭＰエラー ロジックに供給される。
第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６ｏに記憶されるべきデータに発生されたがま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６ｏから読み出されたデータに発生されたＦＣＣデー
タは、パリティ−発生装置７ｏに送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＦＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＦＣＣパリティ−信号と比較する
。
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６ｏに記憶されるべきデータに発生されたがま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６ｏから読み出されたデータに発生されたＦＣＣデー
タは、パリティ−発生装置７ｏに送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＦＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＦＣＣパリティ−信号と比較する
。
パリティ−発生装置７７０は、デマルチプレクサ７２０
から受け取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とについて同じ種類のチエツ
クを実行する。パリティ−発生装置７７０からのアドレ
ス・パリティ−信号はドライバ７７２によって比較器７
７５に送られ、この比較器７７５は制御装置７５からま
たアドレス・パリティ−信号を受け取る。比較器７６５
と７７５の出力はパリティ−・エラー信号であり、これ
らの信号は第９図のエラー・ロジックに供給される。
から受け取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とについて同じ種類のチエツ
クを実行する。パリティ−発生装置７７０からのアドレ
ス・パリティ−信号はドライバ７７２によって比較器７
７５に送られ、この比較器７７５は制御装置７５からま
たアドレス・パリティ−信号を受け取る。比較器７６５
と７７５の出力はパリティ−・エラー信号であり、これ
らの信号は第９図のエラー・ロジックに供給される。
第８図はＤＭＡエンジン８００の基礎を示す。
好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ） ８１０、Ｄ〜ＩＡ制御装置
８２０、およびＤＭＡレジスタ８３０を有する。ドライ
バ８１５と受信機８１６によって、メモリ制御装置７０
とクロスリンク９０との間にインターフェースが設けら
れる。
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ） ８１０、Ｄ〜ＩＡ制御装置
８２０、およびＤＭＡレジスタ８３０を有する。ドライ
バ８１５と受信機８１６によって、メモリ制御装置７０
とクロスリンク９０との間にインターフェースが設けら
れる。
ＤＭＡ制御装置８２０は、制御ロジック７００から内部
制御信号を受け取り、これに応答して、制御信号を送っ
てデータ・ルータ８１０を適当に構成する。制御装置８
２０によって、データ・ルータ８１０が第７図に示すク
ロスリンク９０からのデータと制御信号をメモリ制御７
０回路に送るように、その構成がまた設定される。デー
タ・ルータは、その状態信号をＤＭＡ制御装置８２０に
送り、このＤ Ｍ Ａ ＃釦装置はこの信号を他のｌ）
ＭＡ情報と共に第９図のエラー・ロジックに伝える。
制御信号を受け取り、これに応答して、制御信号を送っ
てデータ・ルータ８１０を適当に構成する。制御装置８
２０によって、データ・ルータ８１０が第７図に示すク
ロスリンク９０からのデータと制御信号をメモリ制御７
０回路に送るように、その構成がまた設定される。デー
タ・ルータは、その状態信号をＤＭＡ制御装置８２０に
送り、このＤ Ｍ Ａ ＃釦装置はこの信号を他のｌ）
ＭＡ情報と共に第９図のエラー・ロジックに伝える。
レジスタ８３０はＤＭＡバイト・カウンターレジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。
次に、ＤＭＡサイクルの期間中、制御装置８２０はルー
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６ｏに送られる
。
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６ｏに送られる
。
上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７ｏ、７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。
モリ制御装置７ｏ、７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。
第９図に示すように、タイムアウト信号、ＥＣＣエラー
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉＩ）・エラー信号
、ファイヤーウオール（ｆ ｉｒｅｗａｌｌ ）のミス
比較信号およびアドレス／制御エラー信号のようなある
種の外部信号と同様に、診断エラー・ロジック８７０に
対する入力である。好適な実施例の場合、診断エラー・
ロジック８７０はクロスリンク９０と９５を介してシス
テム１０の他の構成要素からエラー信号を受け取る。
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉＩ）・エラー信号
、ファイヤーウオール（ｆ ｉｒｅｗａｌｌ ）のミス
比較信号およびアドレス／制御エラー信号のようなある
種の外部信号と同様に、診断エラー・ロジック８７０に
対する入力である。好適な実施例の場合、診断エラー・
ロジック８７０はクロスリンク９０と９５を介してシス
テム１０の他の構成要素からエラー信号を受け取る。
診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイミングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラー情報を含む。システム故障エラー・アドレス・
レジスタ６５は、エラーが発生した場合、ＣＰＵ４０と
５０が通信を行っていたメモリ・モジュール６０内にア
ドレスを記憶する。
装置７０のベーシック・タイミングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラー情報を含む。システム故障エラー・アドレス・
レジスタ６５は、エラーが発生した場合、ＣＰＵ４０と
５０が通信を行っていたメモリ・モジュール６０内にア
ドレスを記憶する。
診断エラｍ−ロジック８７０からのエラー・パルスはま
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０はまたサイクル・
タイプ（例えば読み出し、書き込み等）を示す情報をＣ
ＰＵ３０から受け取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰＵ
／ＩＯエラー、ＤＭＡエラー、またはＣＰＵ／ＭＥＭ故
障の存在を判定する。
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０はまたサイクル・
タイプ（例えば読み出し、書き込み等）を示す情報をＣ
ＰＵ３０から受け取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰＵ
／ＩＯエラー、ＤＭＡエラー、またはＣＰＵ／ＭＥＭ故
障の存在を判定する。
ＣＰＵ／ＩＯエラーは、バス４６のＣＰＵ／■０サイク
ルに直接帰するべき動作上のエラーであり、リセットに
関して以下で説明するように、ハードウェアーによって
修復することが可能である。ＤＭＡエラーは、ＤＭＡサ
イクルの期間中に発生するエラーであり、好適な実施例
の場合、主としてソフトウェアによって処理される。Ｃ
ＰＵ／ＭＥＭ故障は、ＣＰＵの正しい動作またはメモリ
の内容を保障することのできないエラーである。
ルに直接帰するべき動作上のエラーであり、リセットに
関して以下で説明するように、ハードウェアーによって
修復することが可能である。ＤＭＡエラーは、ＤＭＡサ
イクルの期間中に発生するエラーであり、好適な実施例
の場合、主としてソフトウェアによって処理される。Ｃ
ＰＵ／ＭＥＭ故障は、ＣＰＵの正しい動作またはメモリ
の内容を保障することのできないエラーである。
エラー・カテゴリー化ロジック８５０からの出力は、エ
ンコーダ８５５に送られ、このエンコーダ８５５は特定
のエラー・コードを形成する。このエラー・コードは、
エラー・ディスエーブル信号が存在する場合、次にＡＮ
Ｄゲート８５６を介してクロスリンク９０と９５に送ら
れる。
ンコーダ８５５に送られ、このエンコーダ８５５は特定
のエラー・コードを形成する。このエラー・コードは、
エラー・ディスエーブル信号が存在する場合、次にＡＮ
Ｄゲート８５６を介してクロスリンク９０と９５に送ら
れる。
エラー・コードを受け取った後、クロスリンク９０．９
５．９０’ ９５’はメモリ制御装置にリトライ要求
信号を送る。第９図に示すように、メモリ制御装置７０
のエンコーダ８９５はサイクル・タイプ情報とエラー信
号〔サイクル・クオリファイヤ（ｑｕａｌ ｉｆ １ｅ
ｒｓ）として纏めてに示される〕と共にリトライ要求信
号を受け取る。エンコーダ８９５は、次にシステム故障
エラー・レジスタ８９８に記憶するための適当なエラー
・コードを発生する。
５．９０’ ９５’はメモリ制御装置にリトライ要求
信号を送る。第９図に示すように、メモリ制御装置７０
のエンコーダ８９５はサイクル・タイプ情報とエラー信
号〔サイクル・クオリファイヤ（ｑｕａｌ ｉｆ １ｅ
ｒｓ）として纏めてに示される〕と共にリトライ要求信
号を受け取る。エンコーダ８９５は、次にシステム故障
エラー・レジスタ８９８に記憶するための適当なエラー
・コードを発生する。
システム故障エラー・レジスタ８９８は、診断エラー・
レジスタ８８０と同じ情報を記憶しない。
レジスタ８８０と同じ情報を記憶しない。
システム故障エラー・レジスタ８９８とは違って、診断
エラー・レジスタ８８０はクロスリンク争レールからの
１つの入力のエラーのようなレール・ユニーク情報およ
びメモリ会モジュール６ｏ内の修正不可能なＦＣＣエラ
ーのようなゾーン・ユニーク・データのみを含んでいる
。
エラー・レジスタ８８０はクロスリンク争レールからの
１つの入力のエラーのようなレール・ユニーク情報およ
びメモリ会モジュール６ｏ内の修正不可能なＦＣＣエラ
ーのようなゾーン・ユニーク・データのみを含んでいる
。
診断エラー・レジスタ８９８は、またエラーの処理に使
用される幾つかのビットを含んでいる。
用される幾つかのビットを含んでいる。
これらのビットは、所望のメモリ・ロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションか見当たらないことを示すＮＸｌ０ビツト、ソリ
ッド故障ビットおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラー・
アドレス・レジスタ８６５が凍結される。
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションか見当たらないことを示すＮＸｌ０ビツト、ソリ
ッド故障ビットおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラー・
アドレス・レジスタ８６５が凍結される。
第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コード・エラー・ディスエーブル部８７
８のエラー・デスエーブル・コード、およびミラー・バ
ス・ドライバ・イネーブル部８７６のミラー−バス・ド
ライバ・イネーブルコードのようなある種の状態情報を
記憶する。ＤＭＡ比率コードは、ＤＭＡに割り当てるこ
とのできるメモリ帯域幅の部分を特定する。
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コード・エラー・ディスエーブル部８７
８のエラー・デスエーブル・コード、およびミラー・バ
ス・ドライバ・イネーブル部８７６のミラー−バス・ド
ライバ・イネーブルコードのようなある種の状態情報を
記憶する。ＤＭＡ比率コードは、ＤＭＡに割り当てるこ
とのできるメモリ帯域幅の部分を特定する。
エラー・デスエーテル・コードによって、ＡＮＤゲート
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・バス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・バス−ドライバを動作させる信号を与えられる。
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・バス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・バス−ドライバを動作させる信号を与えられる。
４、 クロスリンク
メモリ再同期、ＤＭＡおよびＩ１０動作用のデータは、
クロスリンク９０と９５を通過する。−船釣に、クロス
リンク９０および９５によって、ＣＰＵモジュール３０
、ＣＰＵモジュール３０′Ｉ１０モジユール１００．１
１０．１２０、およびＩ１０モジュール１１０’ １
１０’、１２０’との間の通信が行われる。（第１図参
照）クロスリンク９０と９５は、第１θ図に示すように
、並列レジスタ９１０と直列レジスタ９２０の両方を含
む。両方のタイプのレジスタは、本発明の好適な実施例
でプロセッサ間の通信を行うために使用される。通常の
動作の期間中、処理システム２０と２０′は同期され、
データはそれぞれクロスリンク９０／９５と９０’ ／
９５’の並列レジスタ９１０を使用して、処理システム
２ｏと２０′との間で交換され、処理システム２ｏと２
０′が同期されていない場合、ブートストラッピングの
期間中に最も顕著に現れるように、データは直列レジス
タ９０２によってクロスリンクの間で交換される。
クロスリンク９０と９５を通過する。−船釣に、クロス
リンク９０および９５によって、ＣＰＵモジュール３０
、ＣＰＵモジュール３０′Ｉ１０モジユール１００．１
１０．１２０、およびＩ１０モジュール１１０’ １
１０’、１２０’との間の通信が行われる。（第１図参
照）クロスリンク９０と９５は、第１θ図に示すように
、並列レジスタ９１０と直列レジスタ９２０の両方を含
む。両方のタイプのレジスタは、本発明の好適な実施例
でプロセッサ間の通信を行うために使用される。通常の
動作の期間中、処理システム２０と２０′は同期され、
データはそれぞれクロスリンク９０／９５と９０’ ／
９５’の並列レジスタ９１０を使用して、処理システム
２ｏと２０′との間で交換され、処理システム２ｏと２
０′が同期されていない場合、ブートストラッピングの
期間中に最も顕著に現れるように、データは直列レジス
タ９０２によってクロスリンクの間で交換される。
並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことであり、こらはメモリ・モジュ
ール６０内には存在しない。
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことであり、こらはメモリ・モジュ
ール６０内には存在しない。
Ｉ１０スペース内では、アドレスはシステム・アドレス
・スペース内に存在するが、ゾーン拳アドレス・スペー
ス内に存在するかのいずれかである。「システム・アド
レス・スペース」という用語は、システム１０全体を通
してアクセスすることのできるアドレス、すなわち処理
システム２０と２０′の両方によってアクセスすること
のできるアドレスのことである。「ゾーン・アドレス・
スペース」という用語は、特定のクロスリンクを含むゾ
ーンによってのみアクセス可能であるアドレスのことで
ある。
・スペース内に存在するが、ゾーン拳アドレス・スペー
ス内に存在するかのいずれかである。「システム・アド
レス・スペース」という用語は、システム１０全体を通
してアクセスすることのできるアドレス、すなわち処理
システム２０と２０′の両方によってアクセスすること
のできるアドレスのことである。「ゾーン・アドレス・
スペース」という用語は、特定のクロスリンクを含むゾ
ーンによってのみアクセス可能であるアドレスのことで
ある。
第１０図に示す並列レジスタは、通信レジスタ９０６と
Ｉ１０リセット・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
。このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０′が同じエラーを同時に独立して経験すると
いうことは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうでなければ、処理システム２０
と２０’は、ロックステップ同期状態にあり同じ一連の
命令を唇間時に実行しているため、ゾーン・ユニーク・
データをゾーンｌｌ内の通信レジスタ９０６のみに記憶
することはできず、これらはこの同じデータをゾーン１
１’内の通信レジスタ９０６’ （図示せず）にも記
憶しなければならない。
Ｉ１０リセット・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
。このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０′が同じエラーを同時に独立して経験すると
いうことは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうでなければ、処理システム２０
と２０’は、ロックステップ同期状態にあり同じ一連の
命令を唇間時に実行しているため、ゾーン・ユニーク・
データをゾーンｌｌ内の通信レジスタ９０６のみに記憶
することはできず、これらはこの同じデータをゾーン１
１’内の通信レジスタ９０６’ （図示せず）にも記
憶しなければならない。
しかし、読み出しのための通信レジスタ９０６のアドレ
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことかでき、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことかでき、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。
Ｉ１０リセット・レジスタ９０８は、システム・アドレ
ス・スペース内に存在する。このＩ１０リセット・レジ
スタは、対応するモジュールかリセット状態にあるかど
うかを示すため、１つのＩ１０モジュールに対して１ビ
ツトを有する。Ｉ１０モジュールがリセット状態にある
場合、これは効果的にディスエーブルされる。
ス・スペース内に存在する。このＩ１０リセット・レジ
スタは、対応するモジュールかリセット状態にあるかど
うかを示すため、１つのＩ１０モジュールに対して１ビ
ツトを有する。Ｉ１０モジュールがリセット状態にある
場合、これは効果的にディスエーブルされる。
並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。
らの他のレジスタの理解は本発明を理解するために必要
ではない。
並列クロスリンク・レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は９．プロセッ
サ２０と２０′が例えロック・ステップ同期状態（例え
ば、位相ロック状態およびこれと同じ状態）で動作して
いなくても、これらのプロセッサ２０と２０′に通信を
行なわせることである。好適な実施例の場合、幾つかの
並列レジスタがあるが、本発明を理解するためにこれら
を説明する必要はない。
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は９．プロセッ
サ２０と２０′が例えロック・ステップ同期状態（例え
ば、位相ロック状態およびこれと同じ状態）で動作して
いなくても、これらのプロセッサ２０と２０′に通信を
行なわせることである。好適な実施例の場合、幾つかの
並列レジスタがあるが、本発明を理解するためにこれら
を説明する必要はない。
制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらのフラグの１つは
Ｏ３Ｒビット９１３であり、これはブートストラビング
のために使用され、対応するゾーンの処理システムがブ
ートストラブ・プロセスが既に終了しているかまたはこ
のシステムが再同期を行ったかのいずれかの理由のため
に、この処理システムが既にそのブートストラブ・プロ
セスを開始したかどうが、またはそのゾーンに対する動
作システムが現在勤作中であるかとうかを示す。
グを含む直列レジスタである。これらのフラグの１つは
Ｏ３Ｒビット９１３であり、これはブートストラビング
のために使用され、対応するゾーンの処理システムがブ
ートストラブ・プロセスが既に終了しているかまたはこ
のシステムが再同期を行ったかのいずれかの理由のため
に、この処理システムが既にそのブートストラブ・プロ
セスを開始したかどうが、またはそのゾーンに対する動
作システムが現在勤作中であるかとうかを示す。
制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットは、再同期モード・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスター・モ
ードのいずれかにあるものとして識別する。クロスリン
ク・モード・ビット９１６は、クロスリンク９０をクロ
スリンク・オフもモード、デュプレックス−モード、ク
ロスリンク・マスター・モード、またはクロスリンク・
スレーブ・モードのいずれかにあるものとして識別する
。
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットは、再同期モード・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスター・モ
ードのいずれかにあるものとして識別する。クロスリン
ク・モード・ビット９１６は、クロスリンク９０をクロ
スリンク・オフもモード、デュプレックス−モード、ク
ロスリンク・マスター・モード、またはクロスリンク・
スレーブ・モードのいずれかにあるものとして識別する
。
直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０′に送られる。このメツセージを受
け取ると、クロスリンク９０′は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０に送り
返す。
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０′に送られる。このメツセージを受
け取ると、クロスリンク９０′は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０に送り
返す。
第１１図は、プライマリ・クロスリンク９０およびミラ
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用の構成要素の幾つかを示す。
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用の構成要素の幾つかを示す。
対応するクロスリンクの構成要素は、好適な実施例では
、クロスリンク９Ｑ’および９５′内に存在する。これ
らのコードは、メモリ制御装置７０と７５およびモジュ
ール相互接続部１３０．１３２．１３０′および１３２
′との間に送られる。
、クロスリンク９Ｑ’および９５′内に存在する。これ
らのコードは、メモリ制御装置７０と７５およびモジュ
ール相互接続部１３０．１３２．１３０′および１３２
′との間に送られる。
第１２図は、ルート・データおよびアドレス信号を送る
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。
第１１図は、プライマリ・クロスリンク９０とミラー・
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。
プライマリ・クロスリンク９０の構成要素と同じミラー
・クロスリンク９５の回路の構成要素は同じ番号で示す
が、ミラー制御装置の場合には番号の次にｒｍｊの文字
を付ける。
・クロスリンク９５の回路の構成要素は同じ番号で示す
が、ミラー制御装置の場合には番号の次にｒｍｊの文字
を付ける。
第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイミ
ングを保証し、これによって同期を維持する。第１１図
に示すように、メモリ制御装置７０からの制御コードは
、バス８８を介してラッチ９３１に送られ、次にラッチ
９３２に送られる。このよらなラッチを行う理由は、適
当な遅れを与えてメモリ制御装置７０からのデータがメ
モリ制御装置７０′からのデータと同時にクロスリンク
９０を通過することを保証することである。
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイミ
ングを保証し、これによって同期を維持する。第１１図
に示すように、メモリ制御装置７０からの制御コードは
、バス８８を介してラッチ９３１に送られ、次にラッチ
９３２に送られる。このよらなラッチを行う理由は、適
当な遅れを与えてメモリ制御装置７０からのデータがメ
モリ制御装置７０′からのデータと同時にクロスリンク
９０を通過することを保証することである。
もしメモリ制御装置７０からのコードがクロスリンク９
０’を介して処理システム２０′に送られるべきであれ
ば、ドライバ９３７が起動される。
０’を介して処理システム２０′に送られるべきであれ
ば、ドライバ９３７が起動される。
メモリ制御装置７０からの制御コードは、またラッチ９
３３を通過してマルチプレクサＣ３ＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０′からプライマ
リ・クロスリンク９０に受け取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。
３３を通過してマルチプレクサＣ３ＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０′からプライマ
リ・クロスリンク９０に受け取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。
マルチプレクサ９３５に対する制御コードによって、デ
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかまたはメモリ制御装置７
０′からきたものであるかが決定され、これらのコード
はマルチプレクサ９３５の出力に加えられる。この出力
は、再び正しい遅延目的のため、ラッチ９３９の記憶さ
れ、もしこれらのコードがモジュール相互接続部１３０
に送られるべきであれば、ドライバ９４０が起動される
。
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかまたはメモリ制御装置７
０′からきたものであるかが決定され、これらのコード
はマルチプレクサ９３５の出力に加えられる。この出力
は、再び正しい遅延目的のため、ラッチ９３９の記憶さ
れ、もしこれらのコードがモジュール相互接続部１３０
に送られるべきであれば、ドライバ９４０が起動される
。
デ°−夕およびアドレス信号の経路は、第１２図に示す
ように、第１１図に示す制御信号の経路と若干類似して
いる。これらの相違点は、いずれの１つのトランザクシ
ョンの期間中においてもデータおよびアドレスはクロス
リンク９０と９５を介して１つの方向のみに流れるが、
制御信号はそのトランザクションの期間中に双方向に流
れるという事実を反映している。これと同じ理由のため
、パス８８と８９のデータ線は双方向であるが、制御方
向は双方向ではない。
ように、第１１図に示す制御信号の経路と若干類似して
いる。これらの相違点は、いずれの１つのトランザクシ
ョンの期間中においてもデータおよびアドレスはクロス
リンク９０と９５を介して１つの方向のみに流れるが、
制御信号はそのトランザクションの期間中に双方向に流
れるという事実を反映している。これと同じ理由のため
、パス８８と８９のデータ線は双方向であるが、制御方
向は双方向ではない。
バス８８を介してメモリ制御装置７０から供給されるデ
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４に入る。第１１図の場
合と同様に、第１２図のラヨチによって同期を維持する
ための正しいタイミングが与えられる。メモリ制御装置
７０′から出力されるデータは受信装置９８６によって
バッファされ、ラッチ９８８に記憶され、次にマルチプ
レクサＭＵＸＡ９６６の入力に向かう。マルチプレクサ
９６６の出力は、ラッチ９８６に記憶され、もしドライ
バ９６９か起動されれば、モジュール相互接続部１３０
に送られる。
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４に入る。第１１図の場
合と同様に、第１２図のラヨチによって同期を維持する
ための正しいタイミングが与えられる。メモリ制御装置
７０′から出力されるデータは受信装置９８６によって
バッファされ、ラッチ９８８に記憶され、次にマルチプ
レクサＭＵＸＡ９６６の入力に向かう。マルチプレクサ
９６６の出力は、ラッチ９８６に記憶され、もしドライ
バ９６９か起動されれば、モジュール相互接続部１３０
に送られる。
第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶され、次にマルチプレク
サＣ８ＭＵＸＣ９４２に与えられる。マルチプレクサ９
４２は、また並列クロスリンク・レジスタ９１０から制
御コードを受け取り、ラッチ９４３に転送するため並列
レジスタ・コードまたはラッチ９４１からのコードのい
ずれかを選択する。もしこれらの制御コードがクロスリ
ンク９０′に転送されるへきであれば、ドライバ９４６
が起動される。クロスリンク９０’からのコード（およ
び従ってメモリ制御装置７０’からの制御コード）は受
信機９４７いよってバッファされ、ラッチ９４８に記憶
され、入力とじてマルチプレクサＣ８ＭＵＸＤ９４５に
加えられる。
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶され、次にマルチプレク
サＣ８ＭＵＸＣ９４２に与えられる。マルチプレクサ９
４２は、また並列クロスリンク・レジスタ９１０から制
御コードを受け取り、ラッチ９４３に転送するため並列
レジスタ・コードまたはラッチ９４１からのコードのい
ずれかを選択する。もしこれらの制御コードがクロスリ
ンク９０′に転送されるへきであれば、ドライバ９４６
が起動される。クロスリンク９０’からのコード（およ
び従ってメモリ制御装置７０’からの制御コード）は受
信機９４７いよってバッファされ、ラッチ９４８に記憶
され、入力とじてマルチプレクサＣ８ＭＵＸＤ９４５に
加えられる。
マルチプレクサＣ８ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を入力とし
て受け取る。
３の内容を記憶しているラッチ９４４の出力を入力とし
て受け取る。
マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０’からのコードの
いずれかを選択し、これらの信号を入力としてマルチプ
レクサＣ８ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生するバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを入力として受け取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してラッチ９５０に記憶する
。もしこれらのコードがメモリ制御装置７０に送られる
べきであれば、次にドライバ９５１が起動される。
からのコードまたはクロスリンク９０’からのコードの
いずれかを選択し、これらの信号を入力としてマルチプ
レクサＣ８ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生するバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを入力として受け取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してラッチ９５０に記憶する
。もしこれらのコードがメモリ制御装置７０に送られる
べきであれば、次にドライバ９５１が起動される。
マルチプレクサ９４９に対する入力であるエラー・コー
ドＥＲＲの目的は、レールの１つのエラーによって、レ
ールとしての同じゾーン内のＣＰＵが異なった情報を処
理しないことを保証することである。もしこのようなこ
とが発生すれば、ＣＰＵモジュール３０は故障を検出し
、これによってトラスチックだが恐らく必要のないアク
ションが発生する。このことを回避するため、クロスリ
ンク９０はＥＸＣＬＵＳＩＶＥ ＯＲゲート９６０を
有し、このゲートによってマルチプレクサ９４５と９４
５ｍの出力が比較される。もしこれらの出力が異なって
いれば、ゲート９６０によってマルチプレクサ９４９は
ＥＲＲコードを選択する。
ドＥＲＲの目的は、レールの１つのエラーによって、レ
ールとしての同じゾーン内のＣＰＵが異なった情報を処
理しないことを保証することである。もしこのようなこ
とが発生すれば、ＣＰＵモジュール３０は故障を検出し
、これによってトラスチックだが恐らく必要のないアク
ションが発生する。このことを回避するため、クロスリ
ンク９０はＥＸＣＬＵＳＩＶＥ ＯＲゲート９６０を
有し、このゲートによってマルチプレクサ９４５と９４
５ｍの出力が比較される。もしこれらの出力が異なって
いれば、ゲート９６０によってマルチプレクサ９４９は
ＥＲＲコードを選択する。
ＥＸＣＬＵＳＩＶＥ ＯＲゲー）９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ拳モジュール
６０に対するシングル・レール・インターフェースはデ
ータとアドレスに対して同じ結果を達成する。
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ拳モジュール
６０に対するシングル・レール・インターフェースはデ
ータとアドレスに対して同じ結果を達成する。
第１２図に示すデータとアドレスの流れは第ｌ１図の制
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられイ並列レジスタ９１０からのデータによ
って別のメカかマルチプレクサ９７４に加えられる。マ
ルチプレクサ９７４の出力は、マルチプレクサＭＵＸＣ
９７６に対する入力であり、このマルチプレフカＭＵＸ
Ｃ９７６は、またもともとメモリ制御装置７０から送ら
れてラッチ９６１に記憶されていイデータとアドレスを
受け取る。マルチプレクサ９７６は、次にこれらの入力
の１つを選択してラッチ７９８に記憶する。もしモジュ
ール相互接細部１３０から入力されたものであれ、メモ
リ開切装置７０から入力されたものであれ、もしデータ
とアドレスがクロスリンク９０’に送られるべきであれ
ば、ドライバ９８４が起動される。
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられイ並列レジスタ９１０からのデータによ
って別のメカかマルチプレクサ９７４に加えられる。マ
ルチプレクサ９７４の出力は、マルチプレクサＭＵＸＣ
９７６に対する入力であり、このマルチプレフカＭＵＸ
Ｃ９７６は、またもともとメモリ制御装置７０から送ら
れてラッチ９６１に記憶されていイデータとアドレスを
受け取る。マルチプレクサ９７６は、次にこれらの入力
の１つを選択してラッチ７９８に記憶する。もしモジュ
ール相互接細部１３０から入力されたものであれ、メモ
リ開切装置７０から入力されたものであれ、もしデータ
とアドレスがクロスリンク９０’に送られるべきであれ
ば、ドライバ９８４が起動される。
クロスリンク９０′から入力されたデータは保信装置９
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９８２に対する入力が与えられる。マルチプレクサＭ
ＵＸＤ９８２の他方の入力はラッチ９８０の出力であり
、このラッチ９８８はラッチ９７８から入力されたデー
タとアドレスを有している。マルチプレクサ９８２は次
にその入力の１つを選択し、こらは次にラッチ９００に
記憶される。もしデータまたはアドレスがメモリ制御装
置７０に送られるべきであれば、ドライバ９２２が起動
される。シリアル・レジスタ９２０からのデータはドラ
イバ９４４を介してメモリ制御装置７０に送られる。
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９８２に対する入力が与えられる。マルチプレクサＭ
ＵＸＤ９８２の他方の入力はラッチ９８０の出力であり
、このラッチ９８８はラッチ９７８から入力されたデー
タとアドレスを有している。マルチプレクサ９８２は次
にその入力の１つを選択し、こらは次にラッチ９００に
記憶される。もしデータまたはアドレスがメモリ制御装
置７０に送られるべきであれば、ドライバ９２２が起動
される。シリアル・レジスタ９２０からのデータはドラ
イバ９４４を介してメモリ制御装置７０に送られる。
クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｃ素子を
通るデータは、デコード・ロジック９７０、デコード・
ロジック９７１、デコードロジック９９６、およびデコ
ード１０シツク９９８によって発生される幾つかの信号
によって制御される。
１２図の両方のエクソンレオール（ｘｏｎｒｅｃ素子を
通るデータは、デコード・ロジック９７０、デコード・
ロジック９７１、デコードロジック９９６、およびデコ
ード１０シツク９９８によって発生される幾つかの信号
によって制御される。
適当な入力ソースを選択するため、このロジックによっ
て、適当な入力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９．９６６．９７４．
９７６、および９８２を制御する信号が与えられる。更
に、このデコード・ロジックは、またドライバ９４０．
９４６．９５１．９６９．９８４．９９２、および９９
４を制御する。
て、適当な入力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９．９６６．９７４．
９７６、および９８２を制御する信号が与えられる。更
に、このデコード・ロジックは、またドライバ９４０．
９４６．９５１．９６９．９８４．９９２、および９９
４を制御する。
制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード−ロジック９
７０．９７１．９７０ｍ、９７１ｍおよび９９６によっ
て発生される。デコード・ロジック９９８．９７０およ
び９７０ｍは、データとコードがそれ自身のゾーンから
受け取られるか他のゾーンから受け取られるかを制御す
るのに必要なデータとコードをこのロジックが受け取る
ことを保証する位置に持続される。
て発生されるが、これらの一部はデコード−ロジック９
７０．９７１．９７０ｍ、９７１ｍおよび９９６によっ
て発生される。デコード・ロジック９９８．９７０およ
び９７０ｍは、データとコードがそれ自身のゾーンから
受け取られるか他のゾーンから受け取られるかを制御す
るのに必要なデータとコードをこのロジックが受け取る
ことを保証する位置に持続される。
デコード・ロジック９７１．９７１ｍおよび９６６の目
的は、ドライバ９３７．９３７ｍおよび９８４が適切な
状態にセットされることを保証することである。この「
初期デコード」によって、データ・アドレスとコードが
全てのケースで適切なりロスリンクに送られることを確
認する。このような初期デコード・ロジックがなければ
、クロスリンクは全てそれらのドライバが不能にされた
状態におかれる可能性がある。メモリ制御装置のドライ
バがまた不能にされれば、そのクロスリンクは決してア
ドレス、データおよび制御コードを受け取らず、そのク
ロスリンクに接続されているＩ１０モジュールの全てを
効率的に不能にする。
的は、ドライバ９３７．９３７ｍおよび９８４が適切な
状態にセットされることを保証することである。この「
初期デコード」によって、データ・アドレスとコードが
全てのケースで適切なりロスリンクに送られることを確
認する。このような初期デコード・ロジックがなければ
、クロスリンクは全てそれらのドライバが不能にされた
状態におかれる可能性がある。メモリ制御装置のドライ
バがまた不能にされれば、そのクロスリンクは決してア
ドレス、データおよび制御コードを受け取らず、そのク
ロスリンクに接続されているＩ１０モジュールの全てを
効率的に不能にする。
デコード−ロジック９７０．９７１，９７０ｍ、９７１
ｍ、および９９８によって発生されたドライバ制御信号
を説明する前に、これらのゾーン、従ってクロスリンク
９０と９５がとることのできる異なったモードを理解す
る必要がある。第１３図は、異なった状態ＡないしＦお
よび各モードに対応するこれらの状態を説明する表であ
る。
ｍ、および９９８によって発生されたドライバ制御信号
を説明する前に、これらのゾーン、従ってクロスリンク
９０と９５がとることのできる異なったモードを理解す
る必要がある。第１３図は、異なった状態ＡないしＦお
よび各モードに対応するこれらの状態を説明する表であ
る。
開始時およびその他の場合、両方のゾーンは状態Ａにあ
り、この状態Ａはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモードの場合、両方のゾーン
のコンピュータ・システムは独立して動作している。こ
れらのゾーンの１つの動作システムが他方のゾーンのＩ
ｌｏと通信を行う能力を要求し、その要求が受け入れら
れた後、これらのゾーンは状態ＢとＣとして示されるマ
スター／スレーブ・モードに入る。このようなモードの
場合、マスターであるゾーンは動作しているＣＰＵを有
し、そのゾーンおよび他方のゾーンのＩ１０モジュール
を制御する。
り、この状態Ａはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモードの場合、両方のゾーン
のコンピュータ・システムは独立して動作している。こ
れらのゾーンの１つの動作システムが他方のゾーンのＩ
ｌｏと通信を行う能力を要求し、その要求が受け入れら
れた後、これらのゾーンは状態ＢとＣとして示されるマ
スター／スレーブ・モードに入る。このようなモードの
場合、マスターであるゾーンは動作しているＣＰＵを有
し、そのゾーンおよび他方のゾーンのＩ１０モジュール
を制御する。
再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスター・モードに入る。これらのモードの場合、
マスター・ゾーンであったゾーンが他方のゾーンのＣＰ
Ｕをオン・ラインにする役割を果たす。もし再同期に失
敗すれば、これらのゾーンは前に再同期しようとしたの
と同じマスター／スレーブモードに戻る。
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスター・モードに入る。これらのモードの場合、
マスター・ゾーンであったゾーンが他方のゾーンのＣＰ
Ｕをオン・ラインにする役割を果たす。もし再同期に失
敗すれば、これらのゾーンは前に再同期しようとしたの
と同じマスター／スレーブモードに戻る。
しかし、もし再同期が成功すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスター／スレーブ・モードの１つ
に入る。
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスター／スレーブ・モードの１つ
に入る。
スレーブはそのプロセッサーがＣＰＭ／ＭＥＭ故障を経
験したゾーンである。
験したゾーンである。
状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生すると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａに戻る。
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生すると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａに戻る。
第１１図および第１２図に示すデコード・ロジック９７
０．９７０ｍ、９７１，９７１ｍ、９９８（まとめてク
ロスリンク・制御ロジックと称する）は、クロスリンク
・ドライバとマルチプレクサをどのようにして適切な状
態にセットするかを決定するため、第１０図に示す再同
期モード・ピット９１５とクロスリンク・モード・ビッ
ト９１６にアクセスする、更に、このクロスリンク・デ
コード・ロジックは、またデータ・トランザクションの
期間中にメモリ制御装置７ｏと７５から送られたアドレ
スの一部を受け取って分析し、クロスリンク・マルチプ
レクサとドライバの状態をどのようにして設定するかを
クロスリンク・デコード・ロジックに対して更に指示す
アドレス情報を取り出す。
０．９７０ｍ、９７１，９７１ｍ、９９８（まとめてク
ロスリンク・制御ロジックと称する）は、クロスリンク
・ドライバとマルチプレクサをどのようにして適切な状
態にセットするかを決定するため、第１０図に示す再同
期モード・ピット９１５とクロスリンク・モード・ビッ
ト９１６にアクセスする、更に、このクロスリンク・デ
コード・ロジックは、またデータ・トランザクションの
期間中にメモリ制御装置７ｏと７５から送られたアドレ
スの一部を受け取って分析し、クロスリンク・マルチプ
レクサとドライバの状態をどのようにして設定するかを
クロスリンク・デコード・ロジックに対して更に指示す
アドレス情報を取り出す。
マルチプレクサの状態を設定するのに必要な情報は、−
変異なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、Ｉｌｏの命令のアドレ
スがゾーン１１のＩｌｏに接続された装置に対するもの
であり、影響を受けたマルチプレクサとのクロスリンク
がクロスオーバー・モードにあれば、これらのマルチプ
レクサはまた他方のゾーンからデータ、アドレスおよび
コードを選択する。
変異なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、Ｉｌｏの命令のアドレ
スがゾーン１１のＩｌｏに接続された装置に対するもの
であり、影響を受けたマルチプレクサとのクロスリンク
がクロスオーバー・モードにあれば、これらのマルチプ
レクサはまた他方のゾーンからデータ、アドレスおよび
コードを選択する。
クロスオーバー・モードの場合、モジュール相互接続部
に送られるべきデータはチエツクのため他方のゾーンか
ら受け取られるべきである。好適な実施例の場合、モジ
ュール相互接続部１３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受け取り、モ
ジュール接続部は、ゾーン１１’のミラー・レールから
データ、アドレスおよびコードを受け取る。または、モ
ジュール相互接続部１３２はゾーン１１’のプライマリ
・レールからデータ、アドレスおよびコードを受け取る
ことができ、これによって、一方のゾーンのプライマリ
・レールを他方のゾーンのミラー・レールと比較するこ
とが可能になる。
に送られるべきデータはチエツクのため他方のゾーンか
ら受け取られるべきである。好適な実施例の場合、モジ
ュール相互接続部１３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受け取り、モ
ジュール接続部は、ゾーン１１’のミラー・レールから
データ、アドレスおよびコードを受け取る。または、モ
ジュール相互接続部１３２はゾーン１１’のプライマリ
・レールからデータ、アドレスおよびコードを受け取る
ことができ、これによって、一方のゾーンのプライマリ
・レールを他方のゾーンのミラー・レールと比較するこ
とが可能になる。
マルチプレクサ９４５．９４５ｍ、９８２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受け入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュプレックス・モー
ドにあり、データ、アドレスおよびコードがＩ１０モジ
ュールから受け取られる場合と、クロスリンクが再同期
スレーブ・モードであり、データ、アドレスおよびコ−
ドが他方のゾーンのメモリ制御装置から受け取られる場
合の両方について、真実である。
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受け入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュプレックス・モー
ドにあり、データ、アドレスおよびコードがＩ１０モジ
ュールから受け取られる場合と、クロスリンクが再同期
スレーブ・モードであり、データ、アドレスおよびコ−
ドが他方のゾーンのメモリ制御装置から受け取られる場
合の両方について、真実である。
もしメモリ制御装置７ｏおよび７５からのアドレス情報
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセットされる。
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセットされる。
もしこの情報がメモリ再同期動作期間中の制御コードで
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデータを選択するように
またセットされ、もしＥＸＣＬＵＳＩＶＥ ＯＲゲー
ト９６ｏと９６０ｍがクロスリンク９０と９５を介して
転送されたデータの間で比較のミスを識別すれば、ＥＲ
Ｒコードを選択するようにセットされる。この後者の場
合、マルチプレクサ９４９と９４９ｍの制御は、クロス
リンクロジックからではなくてＥＸＣＬＵＳ ＩＶＢＯ
Ｒゲート９６０と９６０ｍから行われる。マルチプレク
サ９４９と９４９ｍは、クロスリンク・レジスタ９１０
が要求された場合には、これらのレジスタからコードを
また選択し、これらのコードが要求された場合には、マ
ルチプレクサ９４５と９４５ｍの出力をまた選択する。
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデータを選択するように
またセットされ、もしＥＸＣＬＵＳＩＶＥ ＯＲゲー
ト９６ｏと９６０ｍがクロスリンク９０と９５を介して
転送されたデータの間で比較のミスを識別すれば、ＥＲ
Ｒコードを選択するようにセットされる。この後者の場
合、マルチプレクサ９４９と９４９ｍの制御は、クロス
リンクロジックからではなくてＥＸＣＬＵＳ ＩＶＢＯ
Ｒゲート９６０と９６０ｍから行われる。マルチプレク
サ９４９と９４９ｍは、クロスリンク・レジスタ９１０
が要求された場合には、これらのレジスタからコードを
また選択し、これらのコードが要求された場合には、マ
ルチプレクサ９４５と９４５ｍの出力をまた選択する。
マルチプレクサ９４５と９４５ｍは、それぞれマルチプ
レクサ９４２と９４２ｍからの出力かまたはそれぞれク
ロスリンク９０′と９５′からのＩ１０コードがのいず
れかを選択する。
レクサ９４２と９４２ｍからの出力かまたはそれぞれク
ロスリンク９０′と９５′からのＩ１０コードがのいず
れかを選択する。
マルチプレクサ９７６は、Ｉ１０モジュールとのトラン
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するが、またはデータとアド
レスがＩｌｏに対してかまたはメモリの再同期の期間中
かのいずれかにクロスリンク９０′に送られるべきであ
る場合、メモリ制御装置９０からのデータとアドレスを
選択するかのいずれかである。
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するが、またはデータとアド
レスがＩｌｏに対してかまたはメモリの再同期の期間中
かのいずれかにクロスリンク９０′に送られるべきであ
る場合、メモリ制御装置９０からのデータとアドレスを
選択するかのいずれかである。
ドライバ９３７と９３７ｍは、クロスリンク９０と９５
がデュプレックス・モード、マスター・モードまたは再
同期マスター・モードにある場合、動作される。ドライ
バ９４０と９４０ｍは、ゾーン１１のＩ１０トランザク
ションの場合に動作される。ドライバ９４６と９４６ｍ
は、クロスリンク９０と９５がデュプレックス・モード
またはスレーブ・モードの場合に動作される。ドライ／
＜９５１と９５１ｍは常に動作されている。
がデュプレックス・モード、マスター・モードまたは再
同期マスター・モードにある場合、動作される。ドライ
バ９４０と９４０ｍは、ゾーン１１のＩ１０トランザク
ションの場合に動作される。ドライバ９４６と９４６ｍ
は、クロスリンク９０と９５がデュプレックス・モード
またはスレーブ・モードの場合に動作される。ドライ／
＜９５１と９５１ｍは常に動作されている。
ドライバ９６９はゾーン１１に対するＩ１０書き込み期
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１’のＩｌｏに送って
いる場合、またはクロスリンク９０が再同期マスター・
モードにある場合に動作される。受信機９８６はクロス
リンク９０’からデータを受け取る。ドライバ９９２と
９９４は、データがメモリ制御装置７ｏに送られている
場合に動作される。ドライバ９９４は、シリアル・クロ
スリンク・レジスタ９１０の内容が読み出されている場
合に動作され、ドライバ９９２は全ての他の読み出し期
間中に動作される。
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１’のＩｌｏに送って
いる場合、またはクロスリンク９０が再同期マスター・
モードにある場合に動作される。受信機９８６はクロス
リンク９０’からデータを受け取る。ドライバ９９２と
９９４は、データがメモリ制御装置７ｏに送られている
場合に動作される。ドライバ９９４は、シリアル・クロ
スリンク・レジスタ９１０の内容が読み出されている場
合に動作され、ドライバ９９２は全ての他の読み出し期
間中に動作される。
５、発振器
両方の処理システム２０と２０′が各々同じ機能を完全
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０′が同じ速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’Ｏおよびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０′を再同期さ
せることに消費されてしまう。処理システム２０と２０
′の好適な実施例の場合、これらのシステムの基本的な
りロック信号は相互に同期されて位相ロックされている
。故障許容コンピュータ・システムＩＯは、処理システ
ム２０と２０′に対するクロック信号の周波数を制御し
、各処理システムに対するクロック信号の間の位相差を
最小にするために、タイミング番システムを有している
。
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０′が同じ速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’Ｏおよびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０′を再同期さ
せることに消費されてしまう。処理システム２０と２０
′の好適な実施例の場合、これらのシステムの基本的な
りロック信号は相互に同期されて位相ロックされている
。故障許容コンピュータ・システムＩＯは、処理システ
ム２０と２０′に対するクロック信号の周波数を制御し
、各処理システムに対するクロック信号の間の位相差を
最小にするために、タイミング番システムを有している
。
第１４図は、処理システム２０と２０’で実施される本
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
′によって構成される。発振器２００’の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００′の動作が異なっている場合を除いて、発振
器システム２００の構成要素と動作のみを説明する。
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
′によって構成される。発振器２００’の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００′の動作が異なっている場合を除いて、発振
器システム２００の構成要素と動作のみを説明する。
第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６ＭｈＺの基本発振器信号を発生する。ＶＣＸＯ２０５
の周波数は入力の電圧レベルによって調整することがで
きる。
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６ＭｈＺの基本発振器信号を発生する。ＶＣＸＯ２０５
の周波数は入力の電圧レベルによって調整することがで
きる。
クロック分配チップ２１０は基本発振器信号を分周し、
全て同じ周波数を有する４つの一次クロックを発生する
ことが望ましい。プライマリＣＰＵ４０の場合、これら
のクロックはＰＣＬＫ ＬおよびＰＣＬＫ Ｈであ
り、これらは相互に論理が反転しているものである。ミ
ラーＣＰＵ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ ＬとＭＣＬＫ Ｈを発生し、
これらはまた相互に論理が反転しているものである。第
１５図は、これらのクロック信号のタイミングと位相の
関係を示す。クロック信号ＰＣＬＫ Ｌ、ＰＣＬＫ
Ｈ，ＭＣＬＫ Ｍ、およびＭＣＬＫＨは約３３．３
３Ｍｈｚであることが望ましい。クロック・チップ２１
０は、また第１５図に示す１６．６６Ｍｈｚの位相ロッ
ク・ループ信号ＣＬＫＣＨをまた発生する。この位相ロ
ック・ループ信号は、この信号をバッファするクロック
・ロジック２２０に送られる。
全て同じ周波数を有する４つの一次クロックを発生する
ことが望ましい。プライマリＣＰＵ４０の場合、これら
のクロックはＰＣＬＫ ＬおよびＰＣＬＫ Ｈであ
り、これらは相互に論理が反転しているものである。ミ
ラーＣＰＵ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ ＬとＭＣＬＫ Ｈを発生し、
これらはまた相互に論理が反転しているものである。第
１５図は、これらのクロック信号のタイミングと位相の
関係を示す。クロック信号ＰＣＬＫ Ｌ、ＰＣＬＫ
Ｈ，ＭＣＬＫ Ｍ、およびＭＣＬＫＨは約３３．３
３Ｍｈｚであることが望ましい。クロック・チップ２１
０は、また第１５図に示す１６．６６Ｍｈｚの位相ロッ
ク・ループ信号ＣＬＫＣＨをまた発生する。この位相ロ
ック・ループ信号は、この信号をバッファするクロック
・ロジック２２０に送られる。
クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック争ロジック・バッファ２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
ＬＫＣ’ Ｈを発振器２００の位相検出器２３０に送
る。位相検出器２３０は、遅延素子２２５を介してクロ
ック・ロジック２２０から位相ロック・ループ信号ＣＬ
ＫＣＨをまた受け取る。遅延素子２２５は、クロック・
ロジック・バッファ２２０′からのケーブル−ラン（ｃ
ａｂｌｅ ｒｕｎ）による遅延を概算する。
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００′のクロック争ロジック・バッファ２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
ＬＫＣ’ Ｈを発振器２００の位相検出器２３０に送
る。位相検出器２３０は、遅延素子２２５を介してクロ
ック・ロジック２２０から位相ロック・ループ信号ＣＬ
ＫＣＨをまた受け取る。遅延素子２２５は、クロック・
ロジック・バッファ２２０′からのケーブル−ラン（ｃ
ａｂｌｅ ｒｕｎ）による遅延を概算する。
位相検出器２３０は、その入力位相ロック・ループ信号
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してＶＣＸＯ２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにＶＣＸＯ２０５の周波
数を変換する。
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してＶＣＸＯ２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにＶＣＸＯ２０５の周波
数を変換する。
位相検出器２３０の他方の出力は、位相エラー信号２３
６であり、これは可能性のある同期の故障を示す。
６であり、これは可能性のある同期の故障を示す。
第１６図は、位相検出器２３０の詳細図である。
位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受け取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’ Ｈ）を受け取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受け取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’ Ｈ）を受け取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。
もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ２４５は「５ＬＡ
ｖＥ」の位置（すなわち閉）にあり、電圧水準２３５は
、ループ増幅器２４０によって増幅された後、ＶＣＸＯ
２０５の周波数を制御する。もし両方のスイッチ２４５
と２４５′が「マスター」の位置にあれば、処理システ
ム２０と２０′は位相ロックされず、非同期の状態で（
独立して）動作する。
０が「スレーブ」であれば、スイッチ２４５は「５ＬＡ
ｖＥ」の位置（すなわち閉）にあり、電圧水準２３５は
、ループ増幅器２４０によって増幅された後、ＶＣＸＯ
２０５の周波数を制御する。もし両方のスイッチ２４５
と２４５′が「マスター」の位置にあれば、処理システ
ム２０と２０′は位相ロックされず、非同期の状態で（
独立して）動作する。
位相差信号２３５の電圧水準は、゛また電圧比較器２３
４に対する入力であり、これらの位相差は位相の進みと
遅れの許容範囲を表す電圧Ｖ、。、１およびＶ Ｔ ｅ
Ｉ ｔである。もしこの位相差が許容範囲であれば、
ＰＨＡＳＥ ＥＲＲＯＲ信号は活性化きれない。もし
この位相差が許容範囲以外であれ１：ＰＨＡＳＥ Ｅ
ＲＲＯＲ信号２３６は活性化さｔクロック・デコーダ２
２０を介してクロスリンク９５に送られる。
４に対する入力であり、これらの位相差は位相の進みと
遅れの許容範囲を表す電圧Ｖ、。、１およびＶ Ｔ ｅ
Ｉ ｔである。もしこの位相差が許容範囲であれば、
ＰＨＡＳＥ ＥＲＲＯＲ信号は活性化きれない。もし
この位相差が許容範囲以外であれ１：ＰＨＡＳＥ Ｅ
ＲＲＯＲ信号２３６は活性化さｔクロック・デコーダ２
２０を介してクロスリンク９５に送られる。
６、 Ｉ１０モジュール
第１７図はＩ１０モジュール１００の好適な実施例を示
す。このＩ１０モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適茹することができる。
す。このＩ１０モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適茹することができる。
第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ） １
００（の好適な実施例の構成要素を示す。フッイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビツトのバス・インターフェース１
８１０とバス１０２０に接続するための３２ビツトのバ
ス・インターフェース１８２０を有する。インターフェ
ース１．８１０と１８２０は内部ファイヤウオール・バ
ス１８１５によって接続され、このファイヤウオール・
バス１８１５はまたファイヤウオール１０００の他の構
成要素とも相互に接続される。バス１８１５は１６また
は３５ビツト幅の並列バスであることが望ましい。
００（の好適な実施例の構成要素を示す。フッイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビツトのバス・インターフェース１
８１０とバス１０２０に接続するための３２ビツトのバ
ス・インターフェース１８２０を有する。インターフェ
ース１．８１０と１８２０は内部ファイヤウオール・バ
ス１８１５によって接続され、このファイヤウオール・
バス１８１５はまたファイヤウオール１０００の他の構
成要素とも相互に接続される。バス１８１５は１６また
は３５ビツト幅の並列バスであることが望ましい。
Ｉ１０モジュール１００はデュアル・レール・モジュー
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオール１０００と１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互接続部１３０からバス１０２０にデータを書き込む。
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオール１０００と１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互接続部１３０からバス１０２０にデータを書き込む。
この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受け取った自分自身のコピーとチエ
ツクする。このチエツクは有効であるが、その理由は、
ＣＰＵモジュール３０と３０′からＩ１０モジュールに
対して書き込まれたデータを実質的に同時にファイヤウ
オール１０００と１０１０で入手可能にしているこれら
のＣＰＵモジュール３０と３０’かロックステップ同期
の状態にあるからである。
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受け取った自分自身のコピーとチエ
ツクする。このチエツクは有効であるが、その理由は、
ＣＰＵモジュール３０と３０′からＩ１０モジュールに
対して書き込まれたデータを実質的に同時にファイヤウ
オール１０００と１０１０で入手可能にしているこれら
のＣＰＵモジュール３０と３０’かロックステップ同期
の状態にあるからである。
ファイヤウオール比較回路１８４０は、ＣＰＵモジュー
ル３０と３０′から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０′送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。
ル３０と３０′から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０′送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。
その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装置１８５０によって実行される周期的冗長性チエツク
（ＣＲＣ）コードのようなエラー検出コード（ＥＤＣ）
によってチエツクされる。Ｅ Ｄ Ｃ／ＣＲＣ発生装置
１８５０は、また内部ファイヤウオール・バス１８１５
に接続される。
３０と３０′に送られるデータは、ＥＤＣ／ＣＲＣ発生
装置１８５０によって実行される周期的冗長性チエツク
（ＣＲＣ）コードのようなエラー検出コード（ＥＤＣ）
によってチエツクされる。Ｅ Ｄ Ｃ／ＣＲＣ発生装置
１８５０は、また内部ファイヤウオール・バス１８１５
に接続される。
ＥＤＣ／ＣＲＣ発生装置１８５０は、Ｉ１０装置によっ
て使用されるのと同じＥＤＣ／ＣＲＣコードを発生して
チエツクを行う。Ｉ１０モジュール１００は２つのＥＤ
Ｃを発生することが望ましい。一方のＥＤＣはまたＥ
Ｄ Ｃ／ＣＲＣでもよく、これはモジュール１００が接
続されているアサ−ネット（Ｅｔｈｅｒｎｅｔ）パケッ
ト・ネットワークのようなネットワークに対するインタ
ーフェースに使用される（第１７図の構成要素１０８に
参照）。
て使用されるのと同じＥＤＣ／ＣＲＣコードを発生して
チエツクを行う。Ｉ１０モジュール１００は２つのＥＤ
Ｃを発生することが望ましい。一方のＥＤＣはまたＥ
Ｄ Ｃ／ＣＲＣでもよく、これはモジュール１００が接
続されているアサ−ネット（Ｅｔｈｅｒｎｅｔ）パケッ
ト・ネットワークのようなネットワークに対するインタ
ーフェースに使用される（第１７図の構成要素１０８に
参照）。
他方のＥＤＣは第１７図のディスク−インターフェース
１０７２のようなディスク拳インターフェースに使用さ
れる。
１０７２のようなディスク拳インターフェースに使用さ
れる。
ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥＤＣ／ＣＲＣを適応することは必要でないが、その
理由は、モジュールゆ相互接続部が２重になっているか
らである。例えばＣＰＵモジュール３０の場合、クロス
リンク９０はモジュール相互接続部３０を介してファイ
ヤウオールｔｏｏ。
でＥＤＣ／ＣＲＣを適応することは必要でないが、その
理由は、モジュールゆ相互接続部が２重になっているか
らである。例えばＣＰＵモジュール３０の場合、クロス
リンク９０はモジュール相互接続部３０を介してファイ
ヤウオールｔｏｏ。
と通信を行い、クロスリンク９５はモジュール相互接続
部１３２を介してファイヤウオール１０００と通信を行
う。
部１３２を介してファイヤウオール１０００と通信を行
う。
アサ−ネット・ネットワーク１０８２から受け取られた
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥＤＣ／ＣＲＣの有効性をチエツクされ
る。ＥＤＣ／ＣＲＣが完全であるデータは、これもまた
第１７図に示すローカルＲＡＭＩ ０６０に書き込まれ
る。ローカルＲＡＭ１０６０内の全てのデータは、ＤＭ
Ａを使用してメモリ・モジュール６０に転送される。
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥＤＣ／ＣＲＣの有効性をチエツクされ
る。ＥＤＣ／ＣＲＣが完全であるデータは、これもまた
第１７図に示すローカルＲＡＭＩ ０６０に書き込まれ
る。ローカルＲＡＭ１０６０内の全てのデータは、ＤＭ
Ａを使用してメモリ・モジュール６０に転送される。
ＤＭＡ制御装置１８９０は転送の調整を行い、ＥＤＣ／
ＣＲＣ発生装置に転送中のＥ Ｄ Ｃ／ＣＲＣによって
符号化されたデータの有効性をチエツクさせる。
ＣＲＣ発生装置に転送中のＥ Ｄ Ｃ／ＣＲＣによって
符号化されたデータの有効性をチエツクさせる。
Ｉ１０装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バッファメモリに移動する場合、ＥＤＣ／ＣＲＣ
を付加してもよい。
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バッファメモリに移動する場合、ＥＤＣ／ＣＲＣ
を付加してもよい。
データかＩ１０バッファメモリからメイン・メモリに移
動する場合、ＥＤＣ／ＣＲＣはチエツクを受けてメイン
・メモリに移動してもよく、または取り除かれてもよい
。データがＩ１０バッファメモリからディスクまたはア
サ−ネット・アダプタのような外部装置を介して移動さ
れる場合、ＥＤＣ／ＣＲＣは局部的または離れた位置に
ある受信ノードでチエツクされてもよく、またはその両
方でチエツクされてもよい。メモリ・データ・バケット
は遠（の位置にあるノードまたはＩ１０モジュールのロ
ーカル・インターフェースによって発生されたそれらの
ＥＤＣ／ＣＲＣを有してもよい。
動する場合、ＥＤＣ／ＣＲＣはチエツクを受けてメイン
・メモリに移動してもよく、または取り除かれてもよい
。データがＩ１０バッファメモリからディスクまたはア
サ−ネット・アダプタのような外部装置を介して移動さ
れる場合、ＥＤＣ／ＣＲＣは局部的または離れた位置に
ある受信ノードでチエツクされてもよく、またはその両
方でチエツクされてもよい。メモリ・データ・バケット
は遠（の位置にあるノードまたはＩ１０モジュールのロ
ーカル・インターフェースによって発生されたそれらの
ＥＤＣ／ＣＲＣを有してもよい。
この動作によって、Ｉ１０モジュールｌＯｏのようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
（らい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥＤＣ／ＣＲＣコードを発生し
てチエツクするＥＤＣ／ＣＲＣ発生装置を有することが
望ましい。
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
（らい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥＤＣ／ＣＲＣコードを発生し
てチエツクするＥＤＣ／ＣＲＣ発生装置を有することが
望ましい。
一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置１０５とローカルＲＡＭ１０６
０に特有のＤＭＡの動作の部分を取扱う。３２ビツト・
バス１０２０は２つの異なったモードで駆動される。Ｄ
ＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９０
は標準非同期マイクロプロセッサ・バスとしてバス１０
２０を使用する。ＤＭＡの動作が発生するローカルＲＡ
Ｍ１０６０のアドレスは共有のメモリ制御装置１０５０
とＤＭＡ制御装置１８９０に供給される。実際のＤＭＡ
の転送の期間中、ＤＭＡ制御装置１８９０はＤＭＡ制御
線１８９５に非同期の状態でバス１０２０を駆動させる
。共有のメモリ制御装置１０５０はバス・サイクル毎に
３２ビツトのデータ・ワードをバス１０２０に転送し、
ＤＭＡ制御装置１０９０はどれくらいの数のワードの転
送が残っているかについての情報を得る。共有のメモリ
制御装置１０５０は、またローカルＲＡＭ１０６０を制
御して次のＤＭＡアドレスを発生する。
る共有のメモリ制御装置１０５とローカルＲＡＭ１０６
０に特有のＤＭＡの動作の部分を取扱う。３２ビツト・
バス１０２０は２つの異なったモードで駆動される。Ｄ
ＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９０
は標準非同期マイクロプロセッサ・バスとしてバス１０
２０を使用する。ＤＭＡの動作が発生するローカルＲＡ
Ｍ１０６０のアドレスは共有のメモリ制御装置１０５０
とＤＭＡ制御装置１８９０に供給される。実際のＤＭＡ
の転送の期間中、ＤＭＡ制御装置１８９０はＤＭＡ制御
線１８９５に非同期の状態でバス１０２０を駆動させる
。共有のメモリ制御装置１０５０はバス・サイクル毎に
３２ビツトのデータ・ワードをバス１０２０に転送し、
ＤＭＡ制御装置１０９０はどれくらいの数のワードの転
送が残っているかについての情報を得る。共有のメモリ
制御装置１０５０は、またローカルＲＡＭ１０６０を制
御して次のＤＭＡアドレスを発生する。
Ｉ１０モジュール（１００，１１０，１２０）はそれら
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。
ＣＰＵモジュール３０はメモリ・アレイ６０との転送動
作を制御する責任を負う。メモリ制御装置７０と７５の
ＤＭＡエンジン８００（第８図に示す）は、ＣＰＵモジ
ュール３０に対するＤＭＡの動作を管理する。このよう
な作業の分割によって、いずれかのモジュールのＤＭＡ
ロジックの故障がゾーン１１または１１’のいずれかの
他のモジュールのデータの健在性を低下させることを防
止する。
作を制御する責任を負う。メモリ制御装置７０と７５の
ＤＭＡエンジン８００（第８図に示す）は、ＣＰＵモジ
ュール３０に対するＤＭＡの動作を管理する。このよう
な作業の分割によって、いずれかのモジュールのＤＭＡ
ロジックの故障がゾーン１１または１１’のいずれかの
他のモジュールのデータの健在性を低下させることを防
止する。
トレースＲＡＭ１８７２はトレースＲＡＭ制御装置１８
７０の機能を以下で詳細に説明する。簡単に言えば、故
障が検出され、ＣＰＵ４０．４０′５０および５０′と
ＣＰＵモジュール３０および３０′がそのことを通知さ
れると、コンピュータ・システムｌＯ全体の種々のトレ
ースＲＡＭが以下で説明するある種の機能を実行する。
７０の機能を以下で詳細に説明する。簡単に言えば、故
障が検出され、ＣＰＵ４０．４０′５０および５０′と
ＣＰＵモジュール３０および３０′がそのことを通知さ
れると、コンピュータ・システムｌＯ全体の種々のトレ
ースＲＡＭが以下で説明するある種の機能を実行する。
トレースＲＡＭとの通信はトレース・バス１０９５で行
われる。トレースＲＡＭ制御装置１８７０は、トレース
・バス１０９５からの信号に応答して、トレースＲＡＭ
１８７２に記憶を停止させるかその内容をソレース・バ
ス１０９５放出させる。
われる。トレースＲＡＭ制御装置１８７０は、トレース
・バス１０９５からの信号に応答して、トレースＲＡＭ
１８７２に記憶を停止させるかその内容をソレース・バ
ス１０９５放出させる。
３２ビツトの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１ｏｏｏお
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、■１０モジュール１００のＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御装置１０５０は共有のメモリ・バス１０６５によっ
てローカル・メモリ１０６０に接続され、この共有のメ
モリ・バス１０６５は３２ビツトのデータを搬送するこ
とが望ましい。ローカル・メモリ１０６０は２５６キロ
バイトのメモリを有するＲＡＭであることが望ましいが
、このＲＡＭ１０６０は任意のサイズでよい。共有のメ
モリ制御装置１０５０とローカルＲＡＭ１０６０によっ
て、Ｉ１０モジュール１００に対する記憶能力が与えら
れる。
ュール・バス１０２０は、ファイヤウオール１ｏｏｏお
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、■１０モジュール１００のＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御装置１０５０は共有のメモリ・バス１０６５によっ
てローカル・メモリ１０６０に接続され、この共有のメ
モリ・バス１０６５は３２ビツトのデータを搬送するこ
とが望ましい。ローカル・メモリ１０６０は２５６キロ
バイトのメモリを有するＲＡＭであることが望ましいが
、このＲＡＭ１０６０は任意のサイズでよい。共有のメ
モリ制御装置１０５０とローカルＲＡＭ１０６０によっ
て、Ｉ１０モジュール１００に対する記憶能力が与えら
れる。
ディスク制御装置１０７０によって、第１図のディスク
１０７５および１０７５’のようなディスクに対して標
準のインターフェースが設けられる。ディスク制御装置
１０７０は、ローカルＲＡＭ１０６０に使用するためま
たはＩ１０モジュール・バス１０２０との通信を行うた
めに共有のメモリ制御装置１０５０にまた接続される。
１０７５および１０７５’のようなディスクに対して標
準のインターフェースが設けられる。ディスク制御装置
１０７０は、ローカルＲＡＭ１０６０に使用するためま
たはＩ１０モジュール・バス１０２０との通信を行うた
めに共有のメモリ制御装置１０５０にまた接続される。
ネットワーク制御装置１０８０はネットワーク−インタ
ーフェース１０８２によってＥＴＨＥＲＮＥＴネットワ
ークのような標準ネットワークに対してインターフェー
スを与える。ネットワーク制御装置１０８０は、ローカ
ルＲＡＭ１０６０とＩ１０モジュール・バス１０２０の
両方に対してインターフェースとして機能する共有のメ
モリ制御装置１０５０にまた接続される。しかし、Ｉ１
０モジュール・バス１０２０の特定の組織または構造に
ついては何等の要求も存在しない。
ーフェース１０８２によってＥＴＨＥＲＮＥＴネットワ
ークのような標準ネットワークに対してインターフェー
スを与える。ネットワーク制御装置１０８０は、ローカ
ルＲＡＭ１０６０とＩ１０モジュール・バス１０２０の
両方に対してインターフェースとして機能する共有のメ
モリ制御装置１０５０にまた接続される。しかし、Ｉ１
０モジュール・バス１０２０の特定の組織または構造に
ついては何等の要求も存在しない。
ＰＣＩＭ（電源および冷却用インターフェース・モジュ
ール）サポート・エレメント１０３０は、Ｉ１０モジュ
ール・バス１０２０に接続されると共にＡＳＣＩＩイン
ターフェース１０３に接続される。ＰＣＩＭサポート・
エレメント１０３０によって、処理システム２０は電源
システムの状態（すなわちバッテリ・レギュレータ等）
と冷却システム（すなわちファン）を監視してこれらの
適切な動作を保証することが可能になる。ＰＣＩＭサポ
ート・エレメント１０３０は、バッテリの電圧が許容で
きない程度に低い等のある種の故障または潜在的な故障
の徴候が存在する場合のみ、メツセージを受け取ること
が望ましい。全ての電源および冷却サブシステムを周期
的に監視するために、ＣＰＩＭサポート・エレメント１
０３０を使用することもまた可能である。または、ＰＣ
ＩＭサポート・エレメント１０３０は、直接ファイヤウ
オール１０００と１０１０に接続されてもよい。
ール）サポート・エレメント１０３０は、Ｉ１０モジュ
ール・バス１０２０に接続されると共にＡＳＣＩＩイン
ターフェース１０３に接続される。ＰＣＩＭサポート・
エレメント１０３０によって、処理システム２０は電源
システムの状態（すなわちバッテリ・レギュレータ等）
と冷却システム（すなわちファン）を監視してこれらの
適切な動作を保証することが可能になる。ＰＣＩＭサポ
ート・エレメント１０３０は、バッテリの電圧が許容で
きない程度に低い等のある種の故障または潜在的な故障
の徴候が存在する場合のみ、メツセージを受け取ること
が望ましい。全ての電源および冷却サブシステムを周期
的に監視するために、ＣＰＩＭサポート・エレメント１
０３０を使用することもまた可能である。または、ＰＣ
ＩＭサポート・エレメント１０３０は、直接ファイヤウ
オール１０００と１０１０に接続されてもよい。
診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・バス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭ１８７２のようなトレースＲＡＭからエラ
ー・チエツク情報を集めるために使用される。このデー
タは、それぞれファイヤウオール１０００と１０１０を
介してトレース・バス１０９５と１０９６に集められる
と共にモジュール・バス１０２０を介してマイクロプロ
セッサ１１００に集められる。
ール・バス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭ１８７２のようなトレースＲＡＭからエラ
ー・チエツク情報を集めるために使用される。このデー
タは、それぞれファイヤウオール１０００と１０１０を
介してトレース・バス１０９５と１０９６に集められる
と共にモジュール・バス１０２０を介してマイクロプロ
セッサ１１００に集められる。
Ｄ、インタープロセッサとインターモジュールの通信
１、 データ経路
コンピュータ・システム１０の構成要素は、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールか必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列リンク、および既に説明したクロック信号によっ
て構成される。これらは１９図に示される。並列リンク
は、２組の同じデータおよびアドレス線、制御線、割り
込み線、符号化エラー線、および１本のソフト・リセッ
ト・リクエスト線を有する。
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールか必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列リンク、および既に説明したクロック信号によっ
て構成される。これらは１９図に示される。並列リンク
は、２組の同じデータおよびアドレス線、制御線、割り
込み線、符号化エラー線、および１本のソフト・リセッ
ト・リクエスト線を有する。
データおよびアドレス線と制御線は、モジュール相互接
続部１３０と１３２（または１３０′と１３２’）また
はメモリ・モジュール６０（６０’からＣＰＵモジュー
ルの間で交換される情報を有している。
続部１３０と１３２（または１３０′と１３２’）また
はメモリ・モジュール６０（６０’からＣＰＵモジュー
ルの間で交換される情報を有している。
割り込み線は、Ｉ１０サブシステム（モジュ−ル１００
．１１０．１２０．１００’ １１０’および１２０
’）で使用可能な割り込み水準の各々に対し１本の線を
有することが望ましい。これらの線はクロスリンク９０
．９５．９０′、および９５′によって共有される。
．１１０．１２０．１００’ １１０’および１２０
’）で使用可能な割り込み水準の各々に対し１本の線を
有することが望ましい。これらの線はクロスリンク９０
．９５．９０′、および９５′によって共有される。
符号化エラー線は、両方のゾーンに対するコンソールｒ
ＨＡＬＴ」要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対してＣＰＵ／メモリの故障の発生を示す
コード、１つは両方のゾーンに対してＤＭＡエラーを同
期させるコート、および１つはクロック位相エラーを示
すコードである。各ゾーン１１または１１′からのエラ
ー線は、ゾーン１１に対するＯＲゲートｌ９９０または
ゾーン１１’に対するＯＲケート１９９０’のようなＯ
Ｒゲートに対する入力である。各ＯＲゲート２の出力に
よって、他方のゾーンのクロスリンクに対する入力が与
えられる。
ＨＡＬＴ」要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対してＣＰＵ／メモリの故障の発生を示す
コード、１つは両方のゾーンに対してＤＭＡエラーを同
期させるコート、および１つはクロック位相エラーを示
すコードである。各ゾーン１１または１１′からのエラ
ー線は、ゾーン１１に対するＯＲゲートｌ９９０または
ゾーン１１’に対するＯＲケート１９９０’のようなＯ
Ｒゲートに対する入力である。各ＯＲゲート２の出力に
よって、他方のゾーンのクロスリンクに対する入力が与
えられる。
欠陥許容処理システムｌＯは、過渡的な故障に関係な（
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール１
００．１１０．１２０．１００’ １１０’、１２
０’）は、また過渡的なエラーまたは故障を経験しても
動作を継続することができる。好適な実施例の場合、フ
ァイヤウオール比較回路１８４０の検出したエラーによ
って、同期化されたエラー・レポートがＣＰＵの管理す
る動作に関して経路２５を介して行われる。
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール１
００．１１０．１２０．１００’ １１０’、１２
０’）は、また過渡的なエラーまたは故障を経験しても
動作を継続することができる。好適な実施例の場合、フ
ァイヤウオール比較回路１８４０の検出したエラーによ
って、同期化されたエラー・レポートがＣＰＵの管理す
る動作に関して経路２５を介して行われる。
ＣＰＵ３０と３０′のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みか経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みか経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。
ある種の過渡的なエラーは、動作を完全デュプレックス
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データか生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフｅシステムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データか生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフｅシステムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。
経路２５の符号化エラー線のＣＰＵメモリ故障コードは
、ＣＰＵ３０のＣＰＵとメモリ中エレメントが故障して
いることをＣＰＵ３０′に知らせる。
、ＣＰＵ３０のＣＰＵとメモリ中エレメントが故障して
いることをＣＰＵ３０′に知らせる。
サイクル・タイプ、エラー・タイプおよび準備完了状態
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる。上で説明したように、実行
されているバス動作のタイプがサイクル・タイプによっ
て決められる。すなわち、これらは、ＣＰＵ Ｉｌｏ
の読み出し、ＤＭＡの転送、ＤＭＡのセットアツプまた
は割り込みベクトルの要求である。エラー・タイプによ
ってファイヤウオールの比較ミスまたはＣＲＣのエラー
が決められる。「準備完了」のメツセージはＣＰＵとＩ
１０モジュールとの間に送られて要求された動作の完了
を示す。
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる。上で説明したように、実行
されているバス動作のタイプがサイクル・タイプによっ
て決められる。すなわち、これらは、ＣＰＵ Ｉｌｏ
の読み出し、ＤＭＡの転送、ＤＭＡのセットアツプまた
は割り込みベクトルの要求である。エラー・タイプによ
ってファイヤウオールの比較ミスまたはＣＲＣのエラー
が決められる。「準備完了」のメツセージはＣＰＵとＩ
１０モジュールとの間に送られて要求された動作の完了
を示す。
シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２組有している。
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２組有している。
交換されるクロック信号は、位相ロック・クロック信号
ＣＬＫＣＨとＣＬＣＫ’ Ｈ（遅延した）。である。
ＣＬＫＣＨとＣＬＣＫ’ Ｈ（遅延した）。である。
第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００′の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである。
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００′の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである。
第２０Ａ図は、共有のメモリ制御装置１０５０（１０５
０’）からのレジスタ拳データのＣＰＵのＩ１０レジス
タによる読み出し動作のようなＩ１０モジュール１００
からのデータの一般的なＣＰＵ Ｉｌｏによるデータ
読み出し動作のためのデータ経路を示す。このような動
作はローカル・データの読み出しと呼び、これをローカ
ル・メモリ１０６０からのＤＭＡによるデータの読み出
しと区別し、このローカル・メモリ１０６０は通常内部
装置の制御装置からのデータを有しているローカル・デ
ータは共有のメモリ制御装置１０５０（１０５０’）を
介して転送されるようにローカルＲＡＭ１０６０ （
１０６０’）に記憶されているものと仮定する。経路が
１つの場合、データはファイアウオール１０００、モジ
ュール相互接続部１３０を介してクロスリンク９ｏに流
れる。第１２図から分かるように、クロスリンク９ｏは
ファイアウオール １０００からメモリ制御装置９０に
流れるデータを遅延させ、その結果、クロスリンク９０
′に対するデータは、データがメモリ制御装置７０に加
えられるのと同時に、このメモリ制御装置７０に加えら
れ、従って、処理システム２０と２０′が同期状態のま
まであることが可能になる。このデータは、次に内部バ
ス４６と４０′によってメモリ制御装置７０および７０
′からＣＰＵ４０および４０′に進む。
０’）からのレジスタ拳データのＣＰＵのＩ１０レジス
タによる読み出し動作のようなＩ１０モジュール１００
からのデータの一般的なＣＰＵ Ｉｌｏによるデータ
読み出し動作のためのデータ経路を示す。このような動
作はローカル・データの読み出しと呼び、これをローカ
ル・メモリ１０６０からのＤＭＡによるデータの読み出
しと区別し、このローカル・メモリ１０６０は通常内部
装置の制御装置からのデータを有しているローカル・デ
ータは共有のメモリ制御装置１０５０（１０５０’）を
介して転送されるようにローカルＲＡＭ１０６０ （
１０６０’）に記憶されているものと仮定する。経路が
１つの場合、データはファイアウオール１０００、モジ
ュール相互接続部１３０を介してクロスリンク９ｏに流
れる。第１２図から分かるように、クロスリンク９ｏは
ファイアウオール １０００からメモリ制御装置９０に
流れるデータを遅延させ、その結果、クロスリンク９０
′に対するデータは、データがメモリ制御装置７０に加
えられるのと同時に、このメモリ制御装置７０に加えら
れ、従って、処理システム２０と２０′が同期状態のま
まであることが可能になる。このデータは、次に内部バ
ス４６と４０′によってメモリ制御装置７０および７０
′からＣＰＵ４０および４０′に進む。
同じ経路を使用してＣＰＵ５０と５０′にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１ｏｉｏを介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１ｏｉｏを介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。
ＣＰＵｌ０読み出し動作は、また共有のメモリ制御装置
１０５０’とＩ１０装置１００′のローカルＲＡＭを介
して処理システム２０′のＩ１０処置から受け取られた
データに対してもまた実行されることができる。
１０５０’とＩ１０装置１００′のローカルＲＡＭを介
して処理システム２０′のＩ１０処置から受け取られた
データに対してもまた実行されることができる。
Ｉ１０モジュール１００．１１０、および１２０は同じ
ものであり、それぞれＩ１０モジュール１００’、１１
０’ １２０’に対応するが、対応するＩ１０モジ
ュールはロックステップ同期状態にはない。ＣＰＵ
Ｉ１０読み出しのためメモリ制御装置１０５０’とロー
カルＲＡＭＩ ０６０’行う使用して、データは先ずク
ロスリンク９０’と９５′に進む。残りのデータ経路は
メモリ制御装置１０５０からの経路と同じである。デー
タはクロスリンク９０’と９５′からメモリ制御装置７
０′と７５′を経由して最終的にそれぞれＣＰＵ４０′
と５０’に進む。同時に、データはそれぞれクロスリン
ク９０と９５を横切って進み、次に遅延エレメントを経
由しないでそれぞれＣＰＵ４０と５０に進み続ける。
ものであり、それぞれＩ１０モジュール１００’、１１
０’ １２０’に対応するが、対応するＩ１０モジ
ュールはロックステップ同期状態にはない。ＣＰＵ
Ｉ１０読み出しのためメモリ制御装置１０５０’とロー
カルＲＡＭＩ ０６０’行う使用して、データは先ずク
ロスリンク９０’と９５′に進む。残りのデータ経路は
メモリ制御装置１０５０からの経路と同じである。デー
タはクロスリンク９０’と９５′からメモリ制御装置７
０′と７５′を経由して最終的にそれぞれＣＰＵ４０′
と５０’に進む。同時に、データはそれぞれクロスリン
ク９０と９５を横切って進み、次に遅延エレメントを経
由しないでそれぞれＣＰＵ４０と５０に進み続ける。
第２０Ｂ図は、ローカル・データのＣＰＵ Ｉｌｏ書
き込み動作を示す。このようなローカル・データはＣＰ
Ｕ４０．５０．４０′および５０′からＩ１０モジュー
ル１００のようなＩ１０モジュールに転送される。この
ような動作の１つの例は、共有のメモリ制御装置１０５
０におけるレジスタＡに対する書き込みである。ＣＰＵ
４０によって転送されるデータは同じ経路に沿って進む
が、その方向はＣＰＵ Ｉｌｏの読み出し期間中のデ
ータの方向と逆の方向である。特に、このようなデータ
はバス４６、メモリ制御装置７０、種々のラッチ（同期
を行うため）、ファイヤウオール１０００、およびメモ
リ制御装置１０５０を通過する。ＣＰＵ５０’からのデ
ータは、またＣＰＵｌ１０の読み出しの経路を逆の方向
に流れる。特に、このようなデータは、バス５６′、メ
モリ制御装置７５′クロスリンク９５′クロスリンク９
５を経由しくファイヤウオール１ｏ１ｏに行く。
き込み動作を示す。このようなローカル・データはＣＰ
Ｕ４０．５０．４０′および５０′からＩ１０モジュー
ル１００のようなＩ１０モジュールに転送される。この
ような動作の１つの例は、共有のメモリ制御装置１０５
０におけるレジスタＡに対する書き込みである。ＣＰＵ
４０によって転送されるデータは同じ経路に沿って進む
が、その方向はＣＰＵ Ｉｌｏの読み出し期間中のデ
ータの方向と逆の方向である。特に、このようなデータ
はバス４６、メモリ制御装置７０、種々のラッチ（同期
を行うため）、ファイヤウオール１０００、およびメモ
リ制御装置１０５０を通過する。ＣＰＵ５０’からのデ
ータは、またＣＰＵｌ１０の読み出しの経路を逆の方向
に流れる。特に、このようなデータは、バス５６′、メ
モリ制御装置７５′クロスリンク９５′クロスリンク９
５を経由しくファイヤウオール１ｏ１ｏに行く。
上で述べたように、ファイヤウオール１ｏｏｏと１０１
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。
書き込みが他方のゾーンのＩ１０モジュールに対して行
われる場合、同じ動作か行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０′と４０からのデー
タの代わりに使用される。
われる場合、同じ動作か行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０′と４０からのデー
タの代わりに使用される。
ＣＰＵ５０と４０′からのデータは対称の経路を介して
共有のメモリ制御装置１０５０’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１０００
’と１０１０’によって比較される。Ｉｌｏ書き込みデ
ータに対してサービスを行うために異なったＣＰＵの対
が使用される理由は、完全デュプレックス・システムで
正常に使用している期間中に全てのデータ経路をチエツ
クするためである。各ゾーンに対するインターレール・
チエツクはメモリ制御装置７０．７５．７０′および７
５′で前に実行された。
共有のメモリ制御装置１０５０’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１０００
’と１０１０’によって比較される。Ｉｌｏ書き込みデ
ータに対してサービスを行うために異なったＣＰＵの対
が使用される理由は、完全デュプレックス・システムで
正常に使用している期間中に全てのデータ経路をチエツ
クするためである。各ゾーンに対するインターレール・
チエツクはメモリ制御装置７０．７５．７０′および７
５′で前に実行された。
第２０Ｃ図は、ＤＭＡ読取り動作に対するデータ経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同じ時
間にファイヤウオール１０００と１０１０に到着する。
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同じ時
間にファイヤウオール１０００と１０１０に到着する。
ＣＰＵ Ｉ１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受け取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータが使用される。ＤＭＡの書き込み
動作に対するデータ経路は第２０Ｄ図に示され、これら
はＣＰＵｌ１０の読み出しに対するデータと同じである
。
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受け取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータが使用される。ＤＭＡの書き込み
動作に対するデータ経路は第２０Ｄ図に示され、これら
はＣＰＵｌ１０の読み出しに対するデータと同じである
。
特に、共有のメモリ制御装置１０５０’からのデータは
、ファイアウオール１０００’、クロスリンク９０′
（遅延を伴う）、メモリ制御装置７０′を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオール１０１０’クロスリンク９５′ （遅延
を伴う）およびメモリ制御装置７５′を通過し、この時
これはインターレール・エラー・チエツクの期間中にメ
モリ制御装置７０′からのデータと比較される。ＣＰＵ
１１０の読み出しの場合のように、ＤＭＡ書き込み動作
中のデータは、共有のメモリ制御装置１０５０を介して
交互に同じ動作に入ってもよい。
、ファイアウオール１０００’、クロスリンク９０′
（遅延を伴う）、メモリ制御装置７０′を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオール１０１０’クロスリンク９５′ （遅延
を伴う）およびメモリ制御装置７５′を通過し、この時
これはインターレール・エラー・チエツクの期間中にメ
モリ制御装置７０′からのデータと比較される。ＣＰＵ
１１０の読み出しの場合のように、ＤＭＡ書き込み動作
中のデータは、共有のメモリ制御装置１０５０を介して
交互に同じ動作に入ってもよい。
クロスリンク９０′からのデータは、またクロスリンク
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く。クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われるインターレール・チエツクの期間中
にメモリ制御装置７０′からのデータと比較される。
９０とメモリ制御装置７０を通過してメモリ・アレイ６
００に行く。クロスリンク９５′からのデータは、クロ
スリンク９５とメモリ制御装置７５を通過し、この時こ
れは同時に行われるインターレール・チエツクの期間中
にメモリ制御装置７０′からのデータと比較される。
第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０′と９５′を通過する。このデータは
、次にメモリ６００アレイに記憶される前に、それぞれ
メモリ制御装置７０と７５に入る。
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０′と９５′を通過する。このデータは
、次にメモリ６００アレイに記憶される前に、それぞれ
メモリ制御装置７０と７５に入る。
２゜ リセット
システム１０に関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テム１０に印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステム１０のリセットは、もし絶対的に必要でなければ
、ＣＰＵ４０．４０’、５０および５０′による命令の
実行の流れに影響を及ぼさない。更に、システムＩＯの
リセットは、正常な動作を回復するためにリセットされ
る必要のある部分のみに影響を及ぼす。
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テム１０に印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステム１０のリセットは、もし絶対的に必要でなければ
、ＣＰＵ４０．４０’、５０および５０′による命令の
実行の流れに影響を及ぼさない。更に、システムＩＯの
リセットは、正常な動作を回復するためにリセットされ
る必要のある部分のみに影響を及ぼす。
システムｌＯのリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。
この理由のため、システムのいかなる１つのリセットも
、ゾーン１１と１１’が直接に協力しないなら、ゾーン
１１と１１’の両方の構成要素を制御することはできな
い。従って、完全デュプレックス・モードで動作してい
るの場合、ゾーン１１内の全てのリセットはゾーン１１
’内のリセットとは独立している。
、ゾーン１１と１１’が直接に協力しないなら、ゾーン
１１と１１’の両方の構成要素を制御することはできな
い。従って、完全デュプレックス・モードで動作してい
るの場合、ゾーン１１内の全てのリセットはゾーン１１
’内のリセットとは独立している。
しかし、システムＩＯがマスター／スレーブ・モードに
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システムｌｏ内のいかなるリセット
もメモリ・チップの内容に影響を及ぼさない。従って、
キャッシュ・メモリ４２及び５２、スクラッチ・パッド
・メモリ４５および５５またはメモリ・モジュール６ｏ
のいずれもリセットによっていかなるデータも失うこと
はない。
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システムｌｏ内のいかなるリセット
もメモリ・チップの内容に影響を及ぼさない。従って、
キャッシュ・メモリ４２及び５２、スクラッチ・パッド
・メモリ４５および５５またはメモリ・モジュール６ｏ
のいずれもリセットによっていかなるデータも失うこと
はない。
システム１２は３つのクラスのリセット、すなわち、
「クロック争リセット」 「ハード・リセットＪ、およ
び「ソフト・リセット」があることが望ましい。クロッ
ク−リセットはゾーン内の全てのクロック位相発生器を
再編成する。ゾーンｌｌ内のクロック・リッセトはまた
ＣＰＵ４０と５０、およびメモリ・モジュール６０をイ
ニシアライズする。クロック・リセットは、これらのモ
ジュールのクロック位相発生器を再編成する以外にモジ
ュール相互接続部１３０と１３２に影響を及ぼさない。
「クロック争リセット」 「ハード・リセットＪ、およ
び「ソフト・リセット」があることが望ましい。クロッ
ク−リセットはゾーン内の全てのクロック位相発生器を
再編成する。ゾーンｌｌ内のクロック・リッセトはまた
ＣＰＵ４０と５０、およびメモリ・モジュール６０をイ
ニシアライズする。クロック・リセットは、これらのモ
ジュールのクロック位相発生器を再編成する以外にモジ
ュール相互接続部１３０と１３２に影響を及ぼさない。
システムｌＯがマスター／スレーブモードにある場合で
さえ、スレーブ・ゾーンでクロック・リセットを行って
も、これはマスターゾーンのモジュール相互接続部から
スレーブ・ゾーンのモジュール相互接続部に対するデー
タの転送を妨げない。しかし、ゾーン１１’でクロック
・リセットを行うと、ゾーン１１′内の対応する構成要
素がイニシアライズされる。
さえ、スレーブ・ゾーンでクロック・リセットを行って
も、これはマスターゾーンのモジュール相互接続部から
スレーブ・ゾーンのモジュール相互接続部に対するデー
タの転送を妨げない。しかし、ゾーン１１’でクロック
・リセットを行うと、ゾーン１１′内の対応する構成要
素がイニシアライズされる。
一般的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
１０は、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う、。
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
１０は、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う、。
ハード・リセットはシステム１０をクリアし、従来のシ
ステムと同様に、システム１０を既知の構成に戻す。ハ
ード・リセットは、ゾーンが同期されるべき場合または
ｆ１０モジュールをイニシァライズまたは不能にするべ
き場合に、電源を印加した後、使用される。システム１
０の場合、４つのハード匈リセット、すなわち、「パワ
ーアップ・リセット」、 ｒＣＰＵハード・リセット」
、「モジュール・リセット」、及び「デバイス・リセッ
ト」があることが望ましい。ハード・リセットは更にロ
ーカル・ハード・リセットとシステム・ハード・リセッ
トに分けることができる。ローカル・ハード・リセット
は、ＣＰＵがスレーブ・モードにある場合に応答するロ
ジックのみにに影響を及ぼす。システム・ハード・リセ
ットは、クロスリンク・ケーブル２５とモジュール相互
接続部１３０及び１３２に接続されているロジックのみ
に限定される。
ステムと同様に、システム１０を既知の構成に戻す。ハ
ード・リセットは、ゾーンが同期されるべき場合または
ｆ１０モジュールをイニシァライズまたは不能にするべ
き場合に、電源を印加した後、使用される。システム１
０の場合、４つのハード匈リセット、すなわち、「パワ
ーアップ・リセット」、 ｒＣＰＵハード・リセット」
、「モジュール・リセット」、及び「デバイス・リセッ
ト」があることが望ましい。ハード・リセットは更にロ
ーカル・ハード・リセットとシステム・ハード・リセッ
トに分けることができる。ローカル・ハード・リセット
は、ＣＰＵがスレーブ・モードにある場合に応答するロ
ジックのみにに影響を及ぼす。システム・ハード・リセ
ットは、クロスリンク・ケーブル２５とモジュール相互
接続部１３０及び１３２に接続されているロジックのみ
に限定される。
パワーアップ・リセットは、電源が印加された直後に、
ゾーン１１と１１’をイニシアライズするために使用さ
れる。パワーアップ・リセットによって、ゾーンの全て
の部分に対して強制的にリセットが行われる。パワーア
ップ・リセットはシステム１１のゾーンの間では決して
接続されないが、その理由は、各ゾーンがそれ自身の電
源を有し、従って異なった長さの「電源投入」イベント
を経験するからである。パワーアップ・リセットは全て
のハード・リセットとクロック・リセットをゾーン１１
または■■′に行うことによって実行されるっ ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。
ゾーン１１と１１’をイニシアライズするために使用さ
れる。パワーアップ・リセットによって、ゾーンの全て
の部分に対して強制的にリセットが行われる。パワーア
ップ・リセットはシステム１１のゾーンの間では決して
接続されないが、その理由は、各ゾーンがそれ自身の電
源を有し、従って異なった長さの「電源投入」イベント
を経験するからである。パワーアップ・リセットは全て
のハード・リセットとクロック・リセットをゾーン１１
または■■′に行うことによって実行されるっ ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。
ＣＰＵハード・リセットは影響の与えられたゾーン内に
あるＣＰＵ、メモリ制御装置、およびメモリ・モジュー
ル、状態レジスタの全ての情報をクリアするっキャッシ
ュ・メモリとメモリ・モジュールは不能にされるが、ス
クラッチ・パッドＲＡＭ４５および５５の内容とメモリ
・モジュール６０の内容は変化されない。更に、パワー
アップ・リセットと違って、ＣＰＵハード・リセットは
クロスリンクのゾーン識別またはクロック・マスターシ
ップを変更しない。ＣＰ Ｕハード・リセットは、ＣＰ
Ｕモジュールとクロック・リセットに加えることのでき
る全てのローカル・ハード・リセットの合計である。
あるＣＰＵ、メモリ制御装置、およびメモリ・モジュー
ル、状態レジスタの全ての情報をクリアするっキャッシ
ュ・メモリとメモリ・モジュールは不能にされるが、ス
クラッチ・パッドＲＡＭ４５および５５の内容とメモリ
・モジュール６０の内容は変化されない。更に、パワー
アップ・リセットと違って、ＣＰＵハード・リセットは
クロスリンクのゾーン識別またはクロック・マスターシ
ップを変更しない。ＣＰ Ｕハード・リセットは、ＣＰ
Ｕモジュールとクロック・リセットに加えることのでき
る全てのローカル・ハード・リセットの合計である。
・モジュール・ハード・リセットは、ルートストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・バイト・リセットはモジュール上の全て
のものをクリアし、診断モードでファイヤウオールを離
れ、ドライバを不能にする。
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・バイト・リセットはモジュール上の全て
のものをクリアし、診断モードでファイヤウオールを離
れ、ドライバを不能にする。
デバイス・リセットは、Ｉ１０モジュールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
／′０モジュールによって与えられる。
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
／′０モジュールによって与えられる。
他のクラスのリセットはソフト・リセットである。上で
説明したように、ソフト・リセットは、システムＩＯ内
の状態エンジンと一時的（／ジスタをクリアするが、こ
れらはクロスリンク内のモード・ビットのような構成情
報を変化させない。更に、ソフト・リセットは、またモ
ジュール内のエラー処理機構をクリアするが、これらは
システム・エラー・レジスタ８９８およびシステム故障
アドレス拳レジスタ８６５のようなエラー・レジスタを
変化させない。
説明したように、ソフト・リセットは、システムＩＯ内
の状態エンジンと一時的（／ジスタをクリアするが、こ
れらはクロスリンク内のモード・ビットのような構成情
報を変化させない。更に、ソフト・リセットは、またモ
ジュール内のエラー処理機構をクリアするが、これらは
システム・エラー・レジスタ８９８およびシステム故障
アドレス拳レジスタ８６５のようなエラー・レジスタを
変化させない。
ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジュール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、またＩ１０モ
ジュール１１０に接続されている装置もリセットされな
い。
果、システムの必要な部分のみがリセットされる。例え
ば、モジュール相互接続部１３０がリセットされる必要
があれば、ＣＰＵ４０はリセットされず、またＩ１０モ
ジュール１１０に接続されている装置もリセットされな
い。
ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジックは、従って故障の発生してい
ないゾーンでリセットを行うことを防止される。
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジックは、従って故障の発生してい
ないゾーンでリセットを行うことを防止される。
第２の特徴は、ソフト・リセットが命令実行のシーケン
スを乱さないことである。ＣＰＵ４０．４０′ ５０、
および５０′はクロックとハード・リセットの組み合わ
せのみによってリセットされる。更に、メモリ制卸装置
７０．７５．７０′および７５′はハード拳リセットに
取り付けたＣＰＵ命令にサービスを行うのに必要なそれ
らの状態エンジンとレジスタを有している。従って、ソ
フト・リセットはソフトウェアの実行にとって透明であ
る。
スを乱さないことである。ＣＰＵ４０．４０′ ５０、
および５０′はクロックとハード・リセットの組み合わ
せのみによってリセットされる。更に、メモリ制卸装置
７０．７５．７０′および７５′はハード拳リセットに
取り付けたＣＰＵ命令にサービスを行うのに必要なそれ
らの状態エンジンとレジスタを有している。従って、ソ
フト・リセットはソフトウェアの実行にとって透明であ
る。
第３の特徴は、ソフト・リセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステムｌＯ内
の構成要素の数がシステムＩＯのモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
て開始されるソフト・リセットに対する要求によって、
ソフト・リセットがＣＰＵモジュールの全ての構成要素
およびモジュール相互接続部１３０と１３２に取り付け
られた全てのファイヤウオール１（目）（１と１０１０
に対して行われる。従って、セシューノン相互接続部１
３０と１３２によってサーヒスを受ける全てのモジュー
ルはそれらの状態エンジンと一時的レジスタのリセット
を有しているユこれによって、過渡的なエラーによって
発生される全ての問題のシステム・パイプラインがクリ
アされる。
ト・リセットによって影響を与えられるシステムｌＯ内
の構成要素の数がシステムＩＯのモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
て開始されるソフト・リセットに対する要求によって、
ソフト・リセットがＣＰＵモジュールの全ての構成要素
およびモジュール相互接続部１３０と１３２に取り付け
られた全てのファイヤウオール１（目）（１と１０１０
に対して行われる。従って、セシューノン相互接続部１
３０と１３２によってサーヒスを受ける全てのモジュー
ルはそれらの状態エンジンと一時的レジスタのリセット
を有しているユこれによって、過渡的なエラーによって
発生される全ての問題のシステム・パイプラインがクリ
アされる。
システム１０は、デュプレックス。モードにあるので、
ゾーン１１′はゾーン１１の行っている全ての事柄を行
う。従って、ＣＰＵモジュール３０′は、ＣＰＵモジュ
ール３０と同時に、ソフト・リセットに対する要求を出
す。ゾーン１１’内のソフト・リセットは、ゾーンｌｌ
内のソフト・リセットと同じ効果を有している。
ゾーン１１′はゾーン１１の行っている全ての事柄を行
う。従って、ＣＰＵモジュール３０′は、ＣＰＵモジュ
ール３０と同時に、ソフト・リセットに対する要求を出
す。ゾーン１１’内のソフト・リセットは、ゾーンｌｌ
内のソフト・リセットと同じ効果を有している。
しかし、システム１０がマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０′がスレーブ拳モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオール１０００
と１０１０（こ対してソフト・リセットを出す。更に、
ソフト・リセットに対する要求は、クロスリンク９０と
、’ｌ Ｏ′、クロスリンク・ケーブル２５およびクロ
スリン・り９０′と９５′を介してＣＰＵモジュール３
０′に出される。一部のモジュール相互接続部１３０と
１３２はソフト・リセットを受け取る。
りＣＰＵモジュール３０′がスレーブ拳モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオール１０００
と１０１０（こ対してソフト・リセットを出す。更に、
ソフト・リセットに対する要求は、クロスリンク９０と
、’ｌ Ｏ′、クロスリンク・ケーブル２５およびクロ
スリン・り９０′と９５′を介してＣＰＵモジュール３
０′に出される。一部のモジュール相互接続部１３０と
１３２はソフト・リセットを受け取る。
この同じ構成の場合、ＣＰＵモジュール３０′から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０′と７５′およびクロスリンク９０′と９５′に
一部のみリセットする。
されるソフト・リセットに対する要求は、メモリ制御装
置７０′と７５′およびクロスリンク９０′と９５′に
一部のみリセットする。
ソフト・リセットは、 ｒＣＰＵソフト・リセット」と
「システム・ソフト・リセット」を有する。
「システム・ソフト・リセット」を有する。
Ｃ’ＰＵソフト・リセットは、要求を最初に出したＣＰ
Ｕモジュールの状態エンジンに影響を及ぼすソフト−リ
セットである。システム・ソフト・リセットは、モジュ
ール相互接続部とこれに直接取付けられた構成要素に対
するソフト・リセットである。ＣＰＵモジュールは、常
にＣＰＵソフト・リセットを要求することができる。シ
ステム・ソフト・リセットは、ＣＰＵを要求するクロス
リンクがデュプレックス・モード・マスター／スレーブ
・モード、またはオフ・モードにある場合にのみ、要求
することができる。スレーブ・モードにあるクロスリン
クは、他方のゾーンからシステム・ソフト・リセットを
与えられ、それ自身のモジュール相互接続部に対してシ
ステム・ソフト・リセットを発生する。
Ｕモジュールの状態エンジンに影響を及ぼすソフト−リ
セットである。システム・ソフト・リセットは、モジュ
ール相互接続部とこれに直接取付けられた構成要素に対
するソフト・リセットである。ＣＰＵモジュールは、常
にＣＰＵソフト・リセットを要求することができる。シ
ステム・ソフト・リセットは、ＣＰＵを要求するクロス
リンクがデュプレックス・モード・マスター／スレーブ
・モード、またはオフ・モードにある場合にのみ、要求
することができる。スレーブ・モードにあるクロスリン
クは、他方のゾーンからシステム・ソフト・リセットを
与えられ、それ自身のモジュール相互接続部に対してシ
ステム・ソフト・リセットを発生する。
ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。
ＣＰＵのパイプラインをクリアする。
ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御装置７５および７５内のラッチ（図示せず’
） 、ＤＭＡエンジン８００およびクロスリンク９０と
９５を有する。ＣＰＵソフト・リセットは、またＤＭＡ
またはＩｌｏのタイムアウトに続いて発生することもで
きる。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デ
バイスが特定の時間間隔内にＤＭＡまたはＩｌｏの要求
に対して応答しない場合に発生する。
メモリ制御装置７５および７５内のラッチ（図示せず’
） 、ＤＭＡエンジン８００およびクロスリンク９０と
９５を有する。ＣＰＵソフト・リセットは、またＤＭＡ
またはＩｌｏのタイムアウトに続いて発生することもで
きる。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デ
バイスが特定の時間間隔内にＤＭＡまたはＩｌｏの要求
に対して応答しない場合に発生する。
第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００．１１０．１００′および１１
０’とメモリ・モジュール６０および６０′に対するリ
セット線を示す。ＣＰＵモジュール３０は、何時電源が
印加されたかを示すＤＣＯＫ信号を受け取る。リセット
をイニシアライズするのはこの信号である。ＣＰＵモジ
ュール３０’は、その電源から同じ信号を受取る。
Ｉ１０モジュール１００．１１０．１００′および１１
０’とメモリ・モジュール６０および６０′に対するリ
セット線を示す。ＣＰＵモジュール３０は、何時電源が
印加されたかを示すＤＣＯＫ信号を受け取る。リセット
をイニシアライズするのはこの信号である。ＣＰＵモジ
ュール３０’は、その電源から同じ信号を受取る。
１つのシステム・ハード・リセット線は、１１０モジユ
ールに送られ、１つのシステム・ソフト・リセットは３
つのＩ１０モジュールの全てに送られる。１つのハード
・リセットが各モジュールに対して必要である理由は、
システム・ハード・リセット線がシステム１０から個々
のＩ１０モジュールを取除くのに使用されるからである
。各システム・ソフト・リセットに対してＩ１０モジュ
ールを３つに制限しているのは、単にローデングを考慮
しているからにに過ぎない。更に、１つのクロック・リ
セット線が全てのＩ１０モジュールとメモリ・モジュー
ルに送られる。１つのモジュールについて１つの線を使
用する理由は、負荷を制御することによってスキューを
制限するためである。
ールに送られ、１つのシステム・ソフト・リセットは３
つのＩ１０モジュールの全てに送られる。１つのハード
・リセットが各モジュールに対して必要である理由は、
システム・ハード・リセット線がシステム１０から個々
のＩ１０モジュールを取除くのに使用されるからである
。各システム・ソフト・リセットに対してＩ１０モジュ
ールを３つに制限しているのは、単にローデングを考慮
しているからにに過ぎない。更に、１つのクロック・リ
セット線が全てのＩ１０モジュールとメモリ・モジュー
ルに送られる。１つのモジュールについて１つの線を使
用する理由は、負荷を制御することによってスキューを
制限するためである。
第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１０と２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生装置２２６０と２２６１を有する。
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１０と２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生装置２２６０と２２６１を有する。
クロック発生装置は、システム・クロック信号を個々の
モジュールによって使用するために分割する。
モジュールによって使用するために分割する。
メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
リセット要求レジスタ２２３６を有する。
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
リセット要求レジスタ２２３６を有する。
クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム−リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクがスレーブ・モードにある場合に、ＣＰ
Ｕモジュールと共に残っているこのクロスリンクの部分
であり、従って、シ、リアル・レジスタ、および幾つか
のパラレル・レジスタを有している。クロスリンクの「
システム」部分は、モジュール相互接続部１３０と１３
２（または１３０′と１３２’）とクロスリンク・ケー
ブル２５にアクセスするために必要であるクロスリンク
のその部分である。
４０とシステム−リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクがスレーブ・モードにある場合に、ＣＰ
Ｕモジュールと共に残っているこのクロスリンクの部分
であり、従って、シ、リアル・レジスタ、および幾つか
のパラレル・レジスタを有している。クロスリンクの「
システム」部分は、モジュール相互接続部１３０と１３
２（または１３０′と１３２’）とクロスリンク・ケー
ブル２５にアクセスするために必要であるクロスリンク
のその部分である。
ローカル−リセット発生装置３３４０と２２４１は、そ
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれメモリ制御装置’７０
と７５のリセッ）・・制御回路２２３０と２２３１にハ
ードおよびソフト０リセット信号を送ることによって、
ＣＰＵモジュール３０に対してリセットを発生ずる。ロ
ーカル・クロスリンク・リセット制御回路２２４５と２
２４６は、それらの状態エンジン、転送するべきデータ
を記憶しているラッチおよびそれらのエラー・レジスタ
をリセットすることによって、ソフト・リセット信号に
応答する。これらの回路は、ソフト・リセットに対しで
行うのと同じ動作を行い、またエラー・レジスタと構成
レジスタをリセットすることによって、ハード・リセッ
ト信号に応答する。
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれメモリ制御装置’７０
と７５のリセッ）・・制御回路２２３０と２２３１にハ
ードおよびソフト０リセット信号を送ることによって、
ＣＰＵモジュール３０に対してリセットを発生ずる。ロ
ーカル・クロスリンク・リセット制御回路２２４５と２
２４６は、それらの状態エンジン、転送するべきデータ
を記憶しているラッチおよびそれらのエラー・レジスタ
をリセットすることによって、ソフト・リセット信号に
応答する。これらの回路は、ソフト・リセットに対しで
行うのと同じ動作を行い、またエラー・レジスタと構成
レジスタをリセットすることによって、ハード・リセッ
ト信号に応答する。
リセット制御回路２２３０と２２３１は、同じ方法でハ
ードおよびソフト・リセット信号に応答する。
ードおよびソフト・リセット信号に応答する。
更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００．１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
トするため、クロック・リセット信号を使用する。ソフ
ト・リセット要求レジスタ２２３５と２２３６は、それ
ぞれローカル・リセット発生装置２２４０と２２４１に
ソフト要求信号を送る。
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００．１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
トするため、クロック・リセット信号を使用する。ソフ
ト・リセット要求レジスタ２２３５と２２３６は、それ
ぞれローカル・リセット発生装置２２４０と２２４１に
ソフト要求信号を送る。
クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１、 Ｏ０１１１０、および１２０は、Ｃ
ＰＵデータまたは命令に依存する全てのレジスタをリセ
ットすることによってソフト・リセット信号に応答する
。これらのモジュールは、ソフト・リセットが行なうの
と同じレジスタをリセットし、また全ての構成レジスタ
をリセットすることによって、ハード・リセット信号に
応答する。
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１、 Ｏ０１１１０、および１２０は、Ｃ
ＰＵデータまたは命令に依存する全てのレジスタをリセ
ットすることによってソフト・リセット信号に応答する
。これらのモジュールは、ソフト・リセットが行なうの
と同じレジスタをリセットし、また全ての構成レジスタ
をリセットすることによって、ハード・リセット信号に
応答する。
更に、システム・リセット発生装置２２５０と２２５１
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセット制御
回路２２５５と２２５６に送る。システム・リセット制
御回路２２５５と２２５６は、ローカル・ソフトおよび
ローカル・ハード・リセット信号に対するローカル・リ
セット制御回路の応答と同じ方法でシステム拳ソフト・
リセット信号とシステム・ハード・リセット信号に応答
する。
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセット制御
回路２２５５と２２５６に送る。システム・リセット制
御回路２２５５と２２５６は、ローカル・ソフトおよび
ローカル・ハード・リセット信号に対するローカル・リ
セット制御回路の応答と同じ方法でシステム拳ソフト・
リセット信号とシステム・ハード・リセット信号に応答
する。
メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。
ソフト・リセット要求レジスタ２２３５と２２３６は、
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。
システム・ソフト・リセットは、データと制御信号が送
られるのと同じデータ経路に沿ってゾーンの間に送られ
る。従って、データとアドレスに対するのと同じ遅延を
等しくする原理が使用され、リセットはほぼ同時に２つ
のゾーンの全ての構成要素に到達する。
られるのと同じデータ経路に沿ってゾーンの間に送られ
る。従って、データとアドレスに対するのと同じ遅延を
等しくする原理が使用され、リセットはほぼ同時に２つ
のゾーンの全ての構成要素に到達する。
ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ倍信号よって発生されるパワーアップ
・リセットに対する要求によって発生される。
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ倍信号よって発生されるパワーアップ
・リセットに対する要求によって発生される。
クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置２２４０．２
２５０，２２４１および２２５の全てに行き渡ることを
保証するため、適当なガ延要素を有している。
が同時にローカルおよびリセット発生装置２２４０．２
２５０，２２４１および２２５の全てに行き渡ることを
保証するため、適当なガ延要素を有している。
事実、リセットの同期は、システム１０では■常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこゎらのモジュール内の異なった
要素に到達するように送゛られることかできる。
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこゎらのモジュール内の異なった
要素に到達するように送゛られることかできる。
第２１図と第２２図の構造を理解することによって、異
なったハード・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
ク・リセットの両方を発生する。−船釣に、クロスリン
ク９ｏ、９５．９゜および９５′は最初はクロスリンク
・オフモードと再同期オフ・モードの両方の状態にあり
、両方のゾーンはクロック・マスターシップを表明する
。
なったハード・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
ク・リセットの両方を発生する。−船釣に、クロスリン
ク９ｏ、９５．９゜および９５′は最初はクロスリンク
・オフモードと再同期オフ・モードの両方の状態にあり
、両方のゾーンはクロック・マスターシップを表明する
。
ＣＰＵ／ＭＥＭ故障リセットは、メモリ制御装置７０．
７５．７０’および７５′がＣＰＭ／ＭＥＭの故障を検
出する時は何時でも自動的に動作される。符号化エラー
・ロジックはエラー・ロジック２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
１０から取り除かれる。しかし、故障が発生していない
ＣＰＵモジュールは、リセットを経験しない。その代わ
り、これはシリアル・クロスリンク・エラー・レジスタ
（図示せず）内のコードを介して、他方のモジュールの
故障を知らされる。ＣＰＵ／ＭＥＭ故障リセットは、故
障したＣＰＵモジュールを有するゾーンに対するクロッ
ク信号とそのモジュールに対するローカル・ソフト・リ
セットによって構成される。
７５．７０’および７５′がＣＰＭ／ＭＥＭの故障を検
出する時は何時でも自動的に動作される。符号化エラー
・ロジックはエラー・ロジック２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
１０から取り除かれる。しかし、故障が発生していない
ＣＰＵモジュールは、リセットを経験しない。その代わ
り、これはシリアル・クロスリンク・エラー・レジスタ
（図示せず）内のコードを介して、他方のモジュールの
故障を知らされる。ＣＰＵ／ＭＥＭ故障リセットは、故
障したＣＰＵモジュールを有するゾーンに対するクロッ
ク信号とそのモジュールに対するローカル・ソフト・リ
セットによって構成される。
再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。
ゾーン１１と１１′が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０’の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０’の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。
再同期リセットは、基本的にはＣＰＵハード・リセット
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスター・モードでなければならず、他方のゾーンは、
クロスリンク・スレーブ／再同期スレーブ。モードでな
ければならい。そこでリセットが両方のゾーンで同時に
行われ、これは、とりわけ４つのクロスリンク全てをデ
ュプレックス・モードにセットする。
とクロック・リセットである。再同期リセットは、再同
期・リセット・アドレスを並列クロスリンク・レジスタ
の１つに書込むソフトウェアによって動作される。この
時、一方のゾーンは、クロスリンク・マスター／再同期
マスター・モードでなければならず、他方のゾーンは、
クロスリンク・スレーブ／再同期スレーブ。モードでな
ければならい。そこでリセットが両方のゾーンで同時に
行われ、これは、とりわけ４つのクロスリンク全てをデ
ュプレックス・モードにセットする。
再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはリセットを受取らない。
いため、Ｉ１０モジュールはリセットを受取らない。
システム１０の好適な実施例は、またクロック、リセッ
ト信号かコンフォーミング（ｃｏｎｆｏｒｍｉｎｇ）ク
ロックをリセットせず、非コンフォーミング・タロツク
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、このタイミングはこんどはこの
ようなりロックでモジュールの動作に影響を及ぼすから
である。もしモジュールが正しく実行され、このクロッ
クが正しい位相であれば、その動作を変更することは不
必要であるばかりでな（無駄なことである。
ト信号かコンフォーミング（ｃｏｎｆｏｒｍｉｎｇ）ク
ロックをリセットせず、非コンフォーミング・タロツク
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、このタイミングはこんどはこの
ようなりロックでモジュールの動作に影響を及ぼすから
である。もしモジュールが正しく実行され、このクロッ
クが正しい位相であれば、その動作を変更することは不
必要であるばかりでな（無駄なことである。
第２３図は、ノンコンフォーミング・クロックのみがリ
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２図に示す対応するモジ
ュールのクロック発生装置２２１０．２２１１．２２２
０．２２２１．２２６０、および２２６１内に位置する
こ七が望ましい。
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２図に示す対応するモジ
ュールのクロック発生装置２２１０．２２１１．２２２
０．２２２１．２２６０、および２２６１内に位置する
こ七が望ましい。
好適な実施例の場合、異なったクロック発生装置２２１
Ｏ１２２１１，２２２０，２２２１，２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
置２３１０を有している。
Ｏ１２２１１，２２２０，２２２１，２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
置２３１０を有している。
立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロック信号と同様に位相発生装置２３
１Ｏに対する入力である。そのモジュールに対する内部
クロック信号は、発振器システム２００と２００′から
分配されたシステム・クロック信号から取出されたクロ
ック信号である。位相発生装置２３１Ｏは、クロック信
号に対する異なった位相を形成する下方分割回路である
ことが望ましい。再循環シフト・レジスタのような位相
発生装置２３１Ｏに対する別の設計をまた使用すること
もできる。
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロック信号と同様に位相発生装置２３
１Ｏに対する入力である。そのモジュールに対する内部
クロック信号は、発振器システム２００と２００′から
分配されたシステム・クロック信号から取出されたクロ
ック信号である。位相発生装置２３１Ｏは、クロック信
号に対する異なった位相を形成する下方分割回路である
ことが望ましい。再循環シフト・レジスタのような位相
発生装置２３１Ｏに対する別の設計をまた使用すること
もできる。
立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１０は予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１０が幾っがのステージを有する下方分割回
路であれば、クロック・リセットの立上がり区間パルス
は、そのステージに対して設定された入力であり、この
ステージは全ての他のステージに対して予め選択された
位相とりセット入力を発生する。もし位相発生装置２３
１０が既にこの位相を発生していれば、同期化クロック
・リセット信号の存在は基本的に透明である。
によって、位相発生装置２３１０は予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１０が幾っがのステージを有する下方分割回
路であれば、クロック・リセットの立上がり区間パルス
は、そのステージに対して設定された入力であり、この
ステージは全ての他のステージに対して予め選択された
位相とりセット入力を発生する。もし位相発生装置２３
１０が既にこの位相を発生していれば、同期化クロック
・リセット信号の存在は基本的に透明である。
このようにして組織されたリセットは、システムＩＯの
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のリセットが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システムｌＯで行っているようにハード−リセット
の数を最小にすることが望ましい。
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のリセットが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システムｌＯで行っているようにハード−リセット
の数を最小にすることが望ましい。
３、 データ転送のためのプロトコル
ＣＰＵモジュール３０．３０’とｌ１Ｏ−Ｅ−ジュール
１００．１００’ １１０．１１０′１２０．１２０
′の間でデータ転送を行うためのプロトコルを次に説明
する。データは、ｌ１Ｏ読み出し、書き込みサイクルを
用いるがあるいはＤＭＡを用いて、ディスク１０７５ま
たは１０７５’のようなシステム・リソースへ、あるい
は、そこから転送され得る。代表的には、Ｉ１０装置で
のたいていのデータ転送はＤＭＡで実施される。しかし
なから、いずれにしても、データ転送は、メモリ・コン
トローラ７ｏ、７０’７５．７５′とＩ１０モジュール
１００．１００’１１０．１１０’ １２０．１２
０’（７）間で生じる。その結果、情報は、デュアル・
レール・モジュール相互接続部１３０，１３０’
１３２．１３２′上で伝送される。このデュアル・レー
ル・モジュール相互接続部というのは、本説明の目的と
してはシステム・リソース・バスを言っているが、クロ
スリンク経路２５にっ′いても言うことがある。
１００．１００’ １１０．１１０′１２０．１２０
′の間でデータ転送を行うためのプロトコルを次に説明
する。データは、ｌ１Ｏ読み出し、書き込みサイクルを
用いるがあるいはＤＭＡを用いて、ディスク１０７５ま
たは１０７５’のようなシステム・リソースへ、あるい
は、そこから転送され得る。代表的には、Ｉ１０装置で
のたいていのデータ転送はＤＭＡで実施される。しかし
なから、いずれにしても、データ転送は、メモリ・コン
トローラ７ｏ、７０’７５．７５′とＩ１０モジュール
１００．１００’１１０．１１０’ １２０．１２
０’（７）間で生じる。その結果、情報は、デュアル・
レール・モジュール相互接続部１３０，１３０’
１３２．１３２′上で伝送される。このデュアル・レー
ル・モジュール相互接続部というのは、本説明の目的と
してはシステム・リソース・バスを言っているが、クロ
スリンク経路２５にっ′いても言うことがある。
これらのデータ転送では、ゾーン１１をゾーンｌｌ′に
つなぐクロスリンク９０．９０’ ９５．９５′の
存在により、各ＣＰＵモジュール３０．３０’がコンピ
ュータ・システムＩＯ内のＩ１０モジュールのいずれか
（たとえばこれが別のゾーンにあるとしても）と連絡す
るのが可能となる。
つなぐクロスリンク９０．９０’ ９５．９５′の
存在により、各ＣＰＵモジュール３０．３０’がコンピ
ュータ・システムＩＯ内のＩ１０モジュールのいずれか
（たとえばこれが別のゾーンにあるとしても）と連絡す
るのが可能となる。
その結果、データ転送中に利用できる相互接続部の使用
を行うために特殊な回路とプロトコルが用いられる。
を行うために特殊な回路とプロトコルが用いられる。
たとえば、ゾーン１１がマスク・モードにあり、ゾーン
１１’がスレーブ・モードにある場合、ゾーン１１（マ
スクである）にあるＣＰＵモジュール３０は、ゾーン１
１および他のゾーン１１′にあるＩ１０モジュールへ、
そして、そこからデータの転送を行うことができる。マ
スタ／スレーブ・モードにおいては、いずれかのゾーン
にあるＩ１０モジュールのうちの任意のものから情報が
伝送されてきたときには、マスク・ゾーン１１にあるメ
モリ・コントローラ７０．７５の両方が同じ情報を受け
取る。情報がマスク・ゾーンにあるメモリ・コントロー
ラ７０．７５からいずれかのゾーンにあるＩ１０モジュ
ールの１つに送られた時には、同じ情報がそのＩ１０モ
ジュールにあるファイヤウオール１０００．１０１０の
両方のところで受け取られる。
１１’がスレーブ・モードにある場合、ゾーン１１（マ
スクである）にあるＣＰＵモジュール３０は、ゾーン１
１および他のゾーン１１′にあるＩ１０モジュールへ、
そして、そこからデータの転送を行うことができる。マ
スタ／スレーブ・モードにおいては、いずれかのゾーン
にあるＩ１０モジュールのうちの任意のものから情報が
伝送されてきたときには、マスク・ゾーン１１にあるメ
モリ・コントローラ７０．７５の両方が同じ情報を受け
取る。情報がマスク・ゾーンにあるメモリ・コントロー
ラ７０．７５からいずれかのゾーンにあるＩ１０モジュ
ールの１つに送られた時には、同じ情報がそのＩ１０モ
ジュールにあるファイヤウオール１０００．１０１０の
両方のところで受け取られる。
全二重モードでは、両方のゾーンがロックステップ同期
状態で一緒に作動し、故障許容コンピュータ・システム
を達成する。全二重モードでは、いずれかのゾーンにあ
る任意のＩ１０モジュールから情報が伝送されてきたと
きには、両方のＣＰＵモジュール３０．３０’が同じ情
報を受け取る。さらに、全二重モードにおいて、情報が
いずれかのゾーンの１つのＩ１０モジュールに送られる
とき、ＣＰＵモジュール３ｏ、３０’からのファイヤウ
オール１０００．１０１０のところで同じ情報がこのＩ
１０モジュールによって受け取られる。
状態で一緒に作動し、故障許容コンピュータ・システム
を達成する。全二重モードでは、いずれかのゾーンにあ
る任意のＩ１０モジュールから情報が伝送されてきたと
きには、両方のＣＰＵモジュール３０．３０’が同じ情
報を受け取る。さらに、全二重モードにおいて、情報が
いずれかのゾーンの１つのＩ１０モジュールに送られる
とき、ＣＰＵモジュール３ｏ、３０’からのファイヤウ
オール１０００．１０１０のところで同じ情報がこのＩ
１０モジュールによって受け取られる。
データ転送中、クロスリンク９０．９０′９５．９５′
はデータ・ルータとして用いられる第１１図、第１２図
に示すクロスリンクにおける切り換えロジックは、一対
のモジュール相互接続部１３０．１３２または１３０’
１３２’を特定のメモリ・コントローラに結合す
る機能を果たす。この切り換えロジックを用いて創り出
される経路は、データ転送の方向、その情報についての
転送元あるいは転送先がＩ１０モジュールであるかどう
が、このデータ転送にはどのモジュール相互接続バスが
関係することになるが、そして、クロスリンクの作動モ
ードに応じて異なる。
はデータ・ルータとして用いられる第１１図、第１２図
に示すクロスリンクにおける切り換えロジックは、一対
のモジュール相互接続部１３０．１３２または１３０’
１３２’を特定のメモリ・コントローラに結合す
る機能を果たす。この切り換えロジックを用いて創り出
される経路は、データ転送の方向、その情報についての
転送元あるいは転送先がＩ１０モジュールであるかどう
が、このデータ転送にはどのモジュール相互接続バスが
関係することになるが、そして、クロスリンクの作動モ
ードに応じて異なる。
第３図に示すように、一対の並列バス８８．８９がメモ
リ・コントローラ７０．７５をそれぞれクロスリンク９
０．９５に接続している。クロスリンク／メモリ・コン
トローラ・バス８８．８９は１６本の双方向データ・ラ
インを通して読み出し、書き込み、あるいは、ＤＭＡデ
ータおよび読み出しまたは書き込みアドレスを搬送し、
また、制御コード搬送のためのアップ（メモリ・コント
ローラへのＣ３ＵＰ）、ダウン（メモリ・コントローラ
からのＣ３ＤＮ）の両方の付加的な単方向制御ラインを
含んでいる。同様に、システム・リソース・バス（すな
わち、モジュール相互接続部１３０．１３２）も、読み
出しあるいは書き込みアドレスならびに読み出し、書き
込みまたはＤＭＡデータを搬送するための１６本の双方
向データ・ラインと、制御コードを搬送するための付加
的な単方向制御ラインを含む。
リ・コントローラ７０．７５をそれぞれクロスリンク９
０．９５に接続している。クロスリンク／メモリ・コン
トローラ・バス８８．８９は１６本の双方向データ・ラ
インを通して読み出し、書き込み、あるいは、ＤＭＡデ
ータおよび読み出しまたは書き込みアドレスを搬送し、
また、制御コード搬送のためのアップ（メモリ・コント
ローラへのＣ３ＵＰ）、ダウン（メモリ・コントローラ
からのＣ３ＤＮ）の両方の付加的な単方向制御ラインを
含んでいる。同様に、システム・リソース・バス（すな
わち、モジュール相互接続部１３０．１３２）も、読み
出しあるいは書き込みアドレスならびに読み出し、書き
込みまたはＤＭＡデータを搬送するための１６本の双方
向データ・ラインと、制御コードを搬送するための付加
的な単方向制御ラインを含む。
ＤＭＡ経由のデータの転送をまず説明する。
システム・リソース（たとえば、ディスクエ０７６に接
続したＩ１０モジュール１００）とＣＰＵモジュール（
たとえば、ＣＰＵモジュール３０）の間でＤＭＡデータ
の伝送を行うに先立って、クロスリンク９０．９０’
９５．９５′における切り換えロジックを正しく構築
し、制御コードとＤＭＡデータがコンピュータ・システ
ムの適切な構成要素に送られるようにしなければならな
い。したがって、ＤＭＡセットアツプ情報はメモリ・コ
ントローラ７ｏ、７５からＣＰＵモジュール３０によっ
て伝送される。
続したＩ１０モジュール１００）とＣＰＵモジュール（
たとえば、ＣＰＵモジュール３０）の間でＤＭＡデータ
の伝送を行うに先立って、クロスリンク９０．９０’
９５．９５′における切り換えロジックを正しく構築
し、制御コードとＤＭＡデータがコンピュータ・システ
ムの適切な構成要素に送られるようにしなければならな
い。したがって、ＤＭＡセットアツプ情報はメモリ・コ
ントローラ７ｏ、７５からＣＰＵモジュール３０によっ
て伝送される。
ＤＭＡセットアツプ情報は、対になったクロスリンク／
メモリ・コントローラ・バス８８．８９を経てメモリ・
コントローラ７０．７５からクロスリンク９０．９５に
伝送される。このＤＭＡセットアツプ情報は制御コード
、書き込みアドレス、書き込みデータのいずれかあるい
はこれらすべてのビットを含み、これらのビットはクロ
スリンクを含むコンピュータ・システム内の構成要素に
よって使用されてセットアツプ書き込みトランザクショ
ン（サイクル）を独特のやり方で示す。本発明の好まし
い実施例では、このセットアツプ書き込みトランザクシ
ョンはＣＰＵモジュール３０からのクロスリンク９０．
９５にダウン方向でクロスリンク／メモリ・コントロー
ラ・バス８８．８９の単方向制御ライン上を伝送される
制御コードによって識別される。これらＣラインはＣ３
ＤＮ （制御・状況ダウン）ラインと呼ぶ。
メモリ・コントローラ・バス８８．８９を経てメモリ・
コントローラ７０．７５からクロスリンク９０．９５に
伝送される。このＤＭＡセットアツプ情報は制御コード
、書き込みアドレス、書き込みデータのいずれかあるい
はこれらすべてのビットを含み、これらのビットはクロ
スリンクを含むコンピュータ・システム内の構成要素に
よって使用されてセットアツプ書き込みトランザクショ
ン（サイクル）を独特のやり方で示す。本発明の好まし
い実施例では、このセットアツプ書き込みトランザクシ
ョンはＣＰＵモジュール３０からのクロスリンク９０．
９５にダウン方向でクロスリンク／メモリ・コントロー
ラ・バス８８．８９の単方向制御ライン上を伝送される
制御コードによって識別される。これらＣラインはＣ３
ＤＮ （制御・状況ダウン）ラインと呼ぶ。
セットアツプ書き込みトランザクションは、次のＤＭＡ
転送のためにセットアツプされなければならない経路（
メモリ・コントローラとシステム・リソースの間）を事
前定義するのに用いられる。
転送のためにセットアツプされなければならない経路（
メモリ・コントローラとシステム・リソースの間）を事
前定義するのに用いられる。
書き込みトランザクション中、ＣＰＵモジュール３０に
よってクロスリンク／メモリ・コントローラ・バス８８
．８９の１６本の双方向データーラインを通して与えら
れるデータは書き込みアドレスとそれに続く書き込みデ
ータとからなる。実施例では、セットアツプ書き込みト
ランザクションは他のタイプの書き込みトランザクショ
ンと同じフォーマットを持つが、ただし、セットアツプ
書き込みトランザクション中にＣ３ＤＮライン上にある
制御コードは他の書き込みトランザクションについて使
用される制御コードとは異なる。
よってクロスリンク／メモリ・コントローラ・バス８８
．８９の１６本の双方向データーラインを通して与えら
れるデータは書き込みアドレスとそれに続く書き込みデ
ータとからなる。実施例では、セットアツプ書き込みト
ランザクションは他のタイプの書き込みトランザクショ
ンと同じフォーマットを持つが、ただし、セットアツプ
書き込みトランザクション中にＣ３ＤＮライン上にある
制御コードは他の書き込みトランザクションについて使
用される制御コードとは異なる。
メモリ・コントローラからのＤＭＡセットアツプ情報は
制御コード、書き込みアドレス、書き込みデータのいず
れかあるいはすべてに含まれ得る。
制御コード、書き込みアドレス、書き込みデータのいず
れかあるいはすべてに含まれ得る。
本発明の好ましい実施例では、書き込みアドレス内の１
ビツトは、そのゾーンがＤＭＡ転送と関係することにな
るかを示す。書き込みアドレス内のこのビットをするこ
とによって、クロスリンク９０．９５は、その対のシス
テム優リソース・バスがこのＤＭＡ転送に関係すること
になるかを決定する。書き込みアドレスはクロスリンク
によってもモニタされており、コンピュータ・システム
ｌＯのＩ１０スペースにある記憶場所と比較されてこの
ＤＭＡ転送がＩ１０モジュールと関係することになるか
どうかを決定する。さらに、セットアツプ書き込みトラ
ンザクション中に伝送される書き込みデータはＤＭＡ転
送の方向を示す１つまたはそれ以上のビットを含む。
ビツトは、そのゾーンがＤＭＡ転送と関係することにな
るかを示す。書き込みアドレス内のこのビットをするこ
とによって、クロスリンク９０．９５は、その対のシス
テム優リソース・バスがこのＤＭＡ転送に関係すること
になるかを決定する。書き込みアドレスはクロスリンク
によってもモニタされており、コンピュータ・システム
ｌＯのＩ１０スペースにある記憶場所と比較されてこの
ＤＭＡ転送がＩ１０モジュールと関係することになるか
どうかを決定する。さらに、セットアツプ書き込みトラ
ンザクション中に伝送される書き込みデータはＤＭＡ転
送の方向を示す１つまたはそれ以上のビットを含む。
したがって、本発明の好ましい実施例では、クロスリン
ク９０．９５は制御コード、書き込みアドレスおよび書
き込みデータをモニタして、ＤＭＡセットアツプ情報が
伝送されつつあるかどうかを決定し、ＤＭＡ転送方向を
決定し、関係させられることになる対のシステム・リソ
ース・バス（モジュール相互接続部）を識別し、このＤ
ＭＡ転送がシステム・リソース・バスのいずれかに結合
したシステム・リソース（Ｉ１０モジュール）に関係す
ることになるかどうかを確認する。
ク９０．９５は制御コード、書き込みアドレスおよび書
き込みデータをモニタして、ＤＭＡセットアツプ情報が
伝送されつつあるかどうかを決定し、ＤＭＡ転送方向を
決定し、関係させられることになる対のシステム・リソ
ース・バス（モジュール相互接続部）を識別し、このＤ
ＭＡ転送がシステム・リソース・バスのいずれかに結合
したシステム・リソース（Ｉ１０モジュール）に関係す
ることになるかどうかを確認する。
さらに、第１θ図に示すように、クロスリンク９０は制
御・状況レジスタ９１２内のクロスリンク・モード・ビ
ット９１６を含み、この制御・状況レジスタはクロスリ
ンクの状況、すなわち、それがオフであるが、マスクで
あるが、スレーブであるが、二重モードで作動している
かのいずれかを識別する。この情報はＤＭＡ転送中に制
御コードおよびＤＭＡデータを送る際に使用される。
御・状況レジスタ９１２内のクロスリンク・モード・ビ
ット９１６を含み、この制御・状況レジスタはクロスリ
ンクの状況、すなわち、それがオフであるが、マスクで
あるが、スレーブであるが、二重モードで作動している
かのいずれかを識別する。この情報はＤＭＡ転送中に制
御コードおよびＤＭＡデータを送る際に使用される。
本発明によれば、クロスリンクの各々がセ・ソトアップ
書き込みトランザクション中にＤＭＡセ・ソトアップ情
報を復号する手段を包含する。クロスリンク内の切り換
えロジックは多数のデコーダの制御の下にデータ経路指
定の機能を果たす。成るセットアツプ書き込みトランザ
クションが成るメモリ・コントローラによって開始され
たとき、これらのデコーダはやって来るＤＭＡ転送の方
向を決定し、どの対のシステム・リソースがＤＭＡ転送
と関係することになるかを決定し、ＤＭＡ転送が一対の
システム・リソース・ノくスに結合したシステム・リソ
ースと関係することになるかどう力Ａを決定する。
書き込みトランザクション中にＤＭＡセ・ソトアップ情
報を復号する手段を包含する。クロスリンク内の切り換
えロジックは多数のデコーダの制御の下にデータ経路指
定の機能を果たす。成るセットアツプ書き込みトランザ
クションが成るメモリ・コントローラによって開始され
たとき、これらのデコーダはやって来るＤＭＡ転送の方
向を決定し、どの対のシステム・リソースがＤＭＡ転送
と関係することになるかを決定し、ＤＭＡ転送が一対の
システム・リソース・ノくスに結合したシステム・リソ
ースと関係することになるかどう力Ａを決定する。
デコーダ９７１．９９６．９９８ （第１１．１２図に
示す）は、セットアツプ書き込みトランザクション中に
伝送されるＤＭＡセットアツプ情報を復号してメモリ・
コントローラと一対のシステム・リソース・バスの間に
経路をセットアツプするのに必要な内部制御信号を発生
する。第１１図はクロスリンク／メモリ・コントローラ
・バス８８．８９とモジュール相互接続部１３０．１３
２の単方向制御ライン（Ｃ８ＵＰ、Ｃ３ＤＮ）間の制御
コードの転送に関係させられる切り換えロジックを示し
ている。第１２図はクロスリンク／メモリ・コントロー
ラ・バス８８．８９とモジュール相互接続部１３０．１
３２の双方向制御ライン間の制御コードの転送に関係さ
せられる切り換えロジックを示している。
示す）は、セットアツプ書き込みトランザクション中に
伝送されるＤＭＡセットアツプ情報を復号してメモリ・
コントローラと一対のシステム・リソース・バスの間に
経路をセットアツプするのに必要な内部制御信号を発生
する。第１１図はクロスリンク／メモリ・コントローラ
・バス８８．８９とモジュール相互接続部１３０．１３
２の単方向制御ライン（Ｃ８ＵＰ、Ｃ３ＤＮ）間の制御
コードの転送に関係させられる切り換えロジックを示し
ている。第１２図はクロスリンク／メモリ・コントロー
ラ・バス８８．８９とモジュール相互接続部１３０．１
３２の双方向制御ライン間の制御コードの転送に関係さ
せられる切り換えロジックを示している。
好ましくは、ＣＰＵモジュールおよびシステム・リソー
スは、ＣＰＵモジュールによってアクセスされるべきＤ
ＭＡデータ・アドレスとシステム・リソースによってア
クセスされるべきＤＭＡデータ・アドレスとを示すポイ
ンタ・レジスタ手段を含む。第８図に示すように、メモ
リ・コントロ−ラフ０には、ＤＭＡエンジン８３６にお
けるＤＭＡレジスタ８３０がある。ＤＭＡレジスタ８３
０はＤＭＡエンジン８００によって初期値に設定される
ＤＭＡアドレス・レジスタ８３６を含む。Ｉ１０モジュ
ールでは、ＤＭＡ動作中にアクセスされることになるロ
ーカルＲＡＭ１０６０内のアドレスが第１７図に示す共
用メモリ・コントローラ１０５０内のＤＭＡアドレス・
レジスタによって与えられる。
スは、ＣＰＵモジュールによってアクセスされるべきＤ
ＭＡデータ・アドレスとシステム・リソースによってア
クセスされるべきＤＭＡデータ・アドレスとを示すポイ
ンタ・レジスタ手段を含む。第８図に示すように、メモ
リ・コントロ−ラフ０には、ＤＭＡエンジン８３６にお
けるＤＭＡレジスタ８３０がある。ＤＭＡレジスタ８３
０はＤＭＡエンジン８００によって初期値に設定される
ＤＭＡアドレス・レジスタ８３６を含む。Ｉ１０モジュ
ールでは、ＤＭＡ動作中にアクセスされることになるロ
ーカルＲＡＭ１０６０内のアドレスが第１７図に示す共
用メモリ・コントローラ１０５０内のＤＭＡアドレス・
レジスタによって与えられる。
好ましい実施例では、書き込みトランザクションはＣＰ
Ｕモジュール３０によって開始され、この書き込みトラ
ンザクション中にメモリ・コントローラ７０がＤＭＡ始
動アドレス情報を伝送する。
Ｕモジュール３０によって開始され、この書き込みトラ
ンザクション中にメモリ・コントローラ７０がＤＭＡ始
動アドレス情報を伝送する。
ＤＭＡ始動アドレス情報はやって来るＤＭＡ転送中にシ
ステム・リソースによってアクセスされるべきＤＭＡデ
ータ・アドレスを特定し、この情報は、メモリ・コント
ローラ７０からシステム・リソースへ、クロスリンク／
メモリ・コントローラ・バス８８を経て、クロスリンク
９０を経て、（もしシステム・リソースがゾーン１１に
あるならば）モジュール相互接続部１３０を経て、ある
いは、（もしシステム・リソースがゾーン１１’にある
ならば）クロスリンク経路２５、クロスリンク９０′お
よびモジュール相互接続部１３０′を経て伝送される。
ステム・リソースによってアクセスされるべきＤＭＡデ
ータ・アドレスを特定し、この情報は、メモリ・コント
ローラ７０からシステム・リソースへ、クロスリンク／
メモリ・コントローラ・バス８８を経て、クロスリンク
９０を経て、（もしシステム・リソースがゾーン１１に
あるならば）モジュール相互接続部１３０を経て、ある
いは、（もしシステム・リソースがゾーン１１’にある
ならば）クロスリンク経路２５、クロスリンク９０′お
よびモジュール相互接続部１３０′を経て伝送される。
次いで、ＤＭＡデータ・アドレスはシステム・リソース
、たとえば、Ｉ１０モジュール１００内の共用メモリ・
コントローラｔｏｓｏにあるポインタ・レジスタ内に格
納される。
、たとえば、Ｉ１０モジュール１００内の共用メモリ・
コントローラｔｏｓｏにあるポインタ・レジスタ内に格
納される。
同様にして、ＤＭＡエンジン８００はやって来るＤＭＡ
転送中にメモリ・コントローラ７０によってアクセスさ
れるべきメモリ６０内のＤＭＡデーターアドレスを特定
する。このＤＭＡ始動アドレス情報はメモリ・コントロ
ーラ内のポインタ・レジスタ、すなわち、ＤＭＡアドレ
ス・レジスタ８３６に書き込まれる。
転送中にメモリ・コントローラ７０によってアクセスさ
れるべきメモリ６０内のＤＭＡデーターアドレスを特定
する。このＤＭＡ始動アドレス情報はメモリ・コントロ
ーラ内のポインタ・レジスタ、すなわち、ＤＭＡアドレ
ス・レジスタ８３６に書き込まれる。
ここで具体化したように、ＣＰＵモジュールとシステム
・リソースは、やって来るＤＭＡ転送中にＣＰＵモジュ
ールおよびシステム・リソースによってアクセスされる
べきＤＭＡデータのバイト数を示すカウント・レジスタ
手段を包含する。第８図に示すように、ＤＭＡエンジン
８００内のＤＭＡレジスタ８３０はＤＭＡバイト・カウ
ンターレジスタ８３２を包含し、これはセットアツプ中
にＤＭＡエンジン８００によって初期値に設定される。
・リソースは、やって来るＤＭＡ転送中にＣＰＵモジュ
ールおよびシステム・リソースによってアクセスされる
べきＤＭＡデータのバイト数を示すカウント・レジスタ
手段を包含する。第８図に示すように、ＤＭＡエンジン
８００内のＤＭＡレジスタ８３０はＤＭＡバイト・カウ
ンターレジスタ８３２を包含し、これはセットアツプ中
にＤＭＡエンジン８００によって初期値に設定される。
Ｉ１０モジュールでは、第１８図に示すファイヤウオー
ル１０００にあるＤＭＡ制御器１８９０はどのくらいの
ワードあるいはバイトが残されているかについての証拠
をＤＭＡを経由して伝送させ続ける。
ル１０００にあるＤＭＡ制御器１８９０はどのくらいの
ワードあるいはバイトが残されているかについての証拠
をＤＭＡを経由して伝送させ続ける。
好ましくは、書き込みトランザクションはＣＰＵモジュ
ール３０によって開始され、この書き込みトランザクシ
ョン中にメモリ・コントローラ７０がＤＭＡカウント情
報を伝送する。このＤＭＡカウント情報はやって来るＤ
ＭＡ転送中にアクセスされるべきＤＭＡデータのバイト
（ワード）数のＤＭＡカウント値を特定し、この情報は
、メモリ・コントローラ７０からシステム・リソースへ
、クロスリンク／メモリ・コントローラーバス８８を経
て、クロスリンク９０を経て、（もしシステム・リソー
スがゾーン１１にある場合には）モジュール相互接続部
１３０を経て、あるいは、（もしシステム・リソースが
ゾーン１１’にある場合には）クロスリンク経路２５、
クロスリンク９０′およびモジュール相互接続部１３０
′を経て伝送される。ＤＭＡカウントは、次いで、シス
テム・リソースのカウント・レジスタ、たとえば、Ｉ１
０モジュール１００のファイヤウオール１０００のＤＭ
Ａ制御器１８９０に格納される。
ール３０によって開始され、この書き込みトランザクシ
ョン中にメモリ・コントローラ７０がＤＭＡカウント情
報を伝送する。このＤＭＡカウント情報はやって来るＤ
ＭＡ転送中にアクセスされるべきＤＭＡデータのバイト
（ワード）数のＤＭＡカウント値を特定し、この情報は
、メモリ・コントローラ７０からシステム・リソースへ
、クロスリンク／メモリ・コントローラーバス８８を経
て、クロスリンク９０を経て、（もしシステム・リソー
スがゾーン１１にある場合には）モジュール相互接続部
１３０を経て、あるいは、（もしシステム・リソースが
ゾーン１１’にある場合には）クロスリンク経路２５、
クロスリンク９０′およびモジュール相互接続部１３０
′を経て伝送される。ＤＭＡカウントは、次いで、シス
テム・リソースのカウント・レジスタ、たとえば、Ｉ１
０モジュール１００のファイヤウオール１０００のＤＭ
Ａ制御器１８９０に格納される。
同時に、このＤＭＡカウントはメモリ・コントローラの
ポインタ・レジスタ、すなわち、ＤＭＡバイト・カウン
タ・レジスタ８３２内にも書き込まれる。
ポインタ・レジスタ、すなわち、ＤＭＡバイト・カウン
タ・レジスタ８３２内にも書き込まれる。
本発明の好ましい実施例では、ＤＭＡカウント値はセッ
トアツプ書き込みトランザクション中にメモリ・コント
ローラ７０から伝送される。セットアツプ書き込みトラ
ンザクション中にシステム・リソースに伝送された書き
込みデータはＤＭＡカウント情報を含む。ここに具体化
したように、セットアツプ書き込みトランザクション中
に伝送される書き込みアドレス内の１ビツトはＤＭＡ転
送に関係させられることになるゾーン（したがって、対
のモジュール相互接続部）を識別する。もし書き込みア
ドレスがシステムＩＯのＩ１０スペース内のアドレスに
対応する場合には、モジュール相互接続部のうちの一対
に結合したシステム・リソースがＤＭＡ転送に関係させ
られることになる。最後に、セットアツプ書き込みトラ
ンザクション中に伝送される書き込みデータは、好まし
くは、ＤＭＡ転送の方向を特定するビットを含む。
トアツプ書き込みトランザクション中にメモリ・コント
ローラ７０から伝送される。セットアツプ書き込みトラ
ンザクション中にシステム・リソースに伝送された書き
込みデータはＤＭＡカウント情報を含む。ここに具体化
したように、セットアツプ書き込みトランザクション中
に伝送される書き込みアドレス内の１ビツトはＤＭＡ転
送に関係させられることになるゾーン（したがって、対
のモジュール相互接続部）を識別する。もし書き込みア
ドレスがシステムＩＯのＩ１０スペース内のアドレスに
対応する場合には、モジュール相互接続部のうちの一対
に結合したシステム・リソースがＤＭＡ転送に関係させ
られることになる。最後に、セットアツプ書き込みトラ
ンザクション中に伝送される書き込みデータは、好まし
くは、ＤＭＡ転送の方向を特定するビットを含む。
次に、第２４Ａ〜２４Ｅ図に触れなければならない。こ
れらの図はＤＭＡ転送中にモジュール相互接続部］、３
０１３２（第２４Ａ、２４Ｂ、２４Ｃ１２４Ｅ図）ある
いはクロスリンク／メモリ・コントローラ・バス８８．
８９ （第２４Ｄ図）を通しての制御コード、ＤＭＡデ
ータの転送を説明するタイミング図である。
れらの図はＤＭＡ転送中にモジュール相互接続部］、３
０１３２（第２４Ａ、２４Ｂ、２４Ｃ１２４Ｅ図）ある
いはクロスリンク／メモリ・コントローラ・バス８８．
８９ （第２４Ｄ図）を通しての制御コード、ＤＭＡデ
ータの転送を説明するタイミング図である。
本発明によれば、始動ＤＭＡコードはメモリ・コントロ
ーラ７０．７５からクロスリンク９０．９５ヘバス８８
．８９の単方向制御ラインＣ３ＤＮを通して伝送される
。第２４Ａ〜第２４Ｅ図に示すように、ＤＭＡ転送が試
みられる毎に、伝送される最初の制御コードはＣ３ＤＮ
ライン上の５ＴＡＲＴコードである。始動ＤＭＡコード
はクロスリンクを経て、また、システム・リソースに結
合した対のシステム・リソース・バスを経てシステム・
リソースの１つに伝送される。
ーラ７０．７５からクロスリンク９０．９５ヘバス８８
．８９の単方向制御ラインＣ３ＤＮを通して伝送される
。第２４Ａ〜第２４Ｅ図に示すように、ＤＭＡ転送が試
みられる毎に、伝送される最初の制御コードはＣ３ＤＮ
ライン上の５ＴＡＲＴコードである。始動ＤＭＡコード
はクロスリンクを経て、また、システム・リソースに結
合した対のシステム・リソース・バスを経てシステム・
リソースの１つに伝送される。
クロスリンク９０．９０’、９５．９５′の切り換えロ
ジックは、ＤＭＡ始動コードの伝送に応答して復号され
たＤＭＡセットアツプ情報に従って構築される。この切
り換えロジックはＤＭＡ始動コードが受け取られるまで
はトリガされない。
ジックは、ＤＭＡ始動コードの伝送に応答して復号され
たＤＭＡセットアツプ情報に従って構築される。この切
り換えロジックはＤＭＡ始動コードが受け取られるまで
はトリガされない。
以下の例におけるクロスリンク９０では、ドライバ９４
０．９４６．９５１．９９２がデコーダ９９８からの内
部制御信号によって付勢、消勢される。デコーダ９９８
も内部制御信号を発生するが、これらの信号は２つの入
力のうちの１つがどのマルチプレクサＣ８ＭＵＸＤ９４
５、ＭＵＸＣ９７６、ＭＵＸＤ９８２を通して送られる
かを選ぶ。ドライバ９７１．９８４はデコーダ９７１１
９９６によって付勢、消勢され、したがって、メモリー
コントローラ７０からの制御コードおよびＤＭＡデータ
がゾーン１１’のクロスリンク９０′に伝送され得る。
０．９４６．９５１．９９２がデコーダ９９８からの内
部制御信号によって付勢、消勢される。デコーダ９９８
も内部制御信号を発生するが、これらの信号は２つの入
力のうちの１つがどのマルチプレクサＣ８ＭＵＸＤ９４
５、ＭＵＸＣ９７６、ＭＵＸＤ９８２を通して送られる
かを選ぶ。ドライバ９７１．９８４はデコーダ９７１１
９９６によって付勢、消勢され、したがって、メモリー
コントローラ７０からの制御コードおよびＤＭＡデータ
がゾーン１１’のクロスリンク９０′に伝送され得る。
１つの例では、切り換えロジックは、対になってＳＲ・
バス１３０．１３２から対になったクロスリンク９０．
９５の切り換えロジックを経て対になったメモリ・コン
トローラ７０．７５へ、そして、対になったクロスリン
ク９０．９５の切り換えロジックと対になったクロスリ
ンク９０′９５′の切り換えロジックを経て対になった
メモリ・コントローラ７０’ ７５’にＤＭＡデータ
を送るように構築される。この経路は、デコーダ９７１
．９９６．９９８によって復号されたＤＭＡセットアツ
プ情報が、そのＤＭＡ転送がアップ方向であり、ゾーン
１１ （したがって、対になったモジュール相互接続部
１３０．１３２）に関係することになり、一対のモジュ
ール相互接続部に結合したシステム・リソース（たとえ
ば、Ｉ１０モジュール１００）に関係することになると
きにセットアツプされる。
バス１３０．１３２から対になったクロスリンク９０．
９５の切り換えロジックを経て対になったメモリ・コン
トローラ７０．７５へ、そして、対になったクロスリン
ク９０．９５の切り換えロジックと対になったクロスリ
ンク９０′９５′の切り換えロジックを経て対になった
メモリ・コントローラ７０’ ７５’にＤＭＡデータ
を送るように構築される。この経路は、デコーダ９７１
．９９６．９９８によって復号されたＤＭＡセットアツ
プ情報が、そのＤＭＡ転送がアップ方向であり、ゾーン
１１ （したがって、対になったモジュール相互接続部
１３０．１３２）に関係することになり、一対のモジュ
ール相互接続部に結合したシステム・リソース（たとえ
ば、Ｉ１０モジュール１００）に関係することになると
きにセットアツプされる。
この例では、クロスリンク・モード・ビット９１６がク
ロスリンク９０がマスクであることを示す場合あるいは
二重モードで作動している場合には、ドライバ９６９は
消勢され、ドライバ９９２が付勢される。これはＤＭＡ
転送がアップ方向であることをＤＭＡセットアツプ情報
が示すためである。転送がアップ方向であることをＤＭ
Ａセットアツプ情報が示しているために、ＭＵＸＣ９７
６はモジュール相互接続部１３０から入力を選ぶ。転送
がゾーン１１に関係していることをＤＭＡセットアツプ
情報が示すため、ＭＵＸＤ９８２はモジュール相互接続
部１３０から入力を選ぶ。その結果、ＤＭＡデータはモ
ジュール相互接続部１３０からメモリ・コントローラ７
０へ伝送される。
ロスリンク９０がマスクであることを示す場合あるいは
二重モードで作動している場合には、ドライバ９６９は
消勢され、ドライバ９９２が付勢される。これはＤＭＡ
転送がアップ方向であることをＤＭＡセットアツプ情報
が示すためである。転送がアップ方向であることをＤＭ
Ａセットアツプ情報が示しているために、ＭＵＸＣ９７
６はモジュール相互接続部１３０から入力を選ぶ。転送
がゾーン１１に関係していることをＤＭＡセットアツプ
情報が示すため、ＭＵＸＤ９８２はモジュール相互接続
部１３０から入力を選ぶ。その結果、ＤＭＡデータはモ
ジュール相互接続部１３０からメモリ・コントローラ７
０へ伝送される。
この例では、クロスリンク９０がマスクであるが、ある
いは、二重モードで作動していることをクロスリンク・
モード・ビット９１６が示す場合には、ドライバ９５１
が付勢される。転送がゾ−ン■１に関係することになる
ことをＤＭＡセットアツプ情報が示すため、Ｃ８ＭＵＸ
Ｄ９４５はモジュール相互接続部１３０から入力を選ぶ
。その結果、制御コードはモジュール相互接続部１３０
からメモリ・コントローラ７０へ伝送される。
いは、二重モードで作動していることをクロスリンク・
モード・ビット９１６が示す場合には、ドライバ９５１
が付勢される。転送がゾ−ン■１に関係することになる
ことをＤＭＡセットアツプ情報が示すため、Ｃ８ＭＵＸ
Ｄ９４５はモジュール相互接続部１３０から入力を選ぶ
。その結果、制御コードはモジュール相互接続部１３０
からメモリ・コントローラ７０へ伝送される。
この例では、クロスリンク９０がマスクであるが、ある
いは、二重モードで作動している場合には、ドライバ９
４６．９８４が付勢される。転送がゾーン１１のＩ１０
モジュールに関係していることをＤＭＡセットアツプ情
報が示しているからである。その結果、モジュール相互
接続部１３０からの制御コードおよびＤＭＡデータはク
ロスリンク９０からクロスリンク９０′を経由してメモ
リ・コントローラ７０′に伝送されることになる。
いは、二重モードで作動している場合には、ドライバ９
４６．９８４が付勢される。転送がゾーン１１のＩ１０
モジュールに関係していることをＤＭＡセットアツプ情
報が示しているからである。その結果、モジュール相互
接続部１３０からの制御コードおよびＤＭＡデータはク
ロスリンク９０からクロスリンク９０′を経由してメモ
リ・コントローラ７０′に伝送されることになる。
この最初の例では、転送がゾーンのＩ１０モジュールに
関係していることをＤＭＡセットアツプ情報が示してい
るため、ドライバ９４０は付勢され、ドライバ９３７は
消勢される。制御コードはメモリ・コントローラ７０あ
るいは７０′のうちのいずれかからクロスリンク９０′
およびクロスリンク経路２５を経てモジュール相互接続
部１３０へ伝送される。クロスリンク９０がマスクであ
ることをクロスリンク・モード・ビット９１６が示すと
き、Ｃ８ＭＵＸＡ９３５はメモリ・コントローラ７０か
ら入力を選ぶ。クロスリンク・モード・ビット９１６が
クロスリンク９０がスレーブであることを示す場合には
、Ｃ８ＭＵＸＡ９３５はクロスリンク経路２５から入力
を選ぶ。
関係していることをＤＭＡセットアツプ情報が示してい
るため、ドライバ９４０は付勢され、ドライバ９３７は
消勢される。制御コードはメモリ・コントローラ７０あ
るいは７０′のうちのいずれかからクロスリンク９０′
およびクロスリンク経路２５を経てモジュール相互接続
部１３０へ伝送される。クロスリンク９０がマスクであ
ることをクロスリンク・モード・ビット９１６が示すと
き、Ｃ８ＭＵＸＡ９３５はメモリ・コントローラ７０か
ら入力を選ぶ。クロスリンク・モード・ビット９１６が
クロスリンク９０がスレーブであることを示す場合には
、Ｃ８ＭＵＸＡ９３５はクロスリンク経路２５から入力
を選ぶ。
クロスリンクが二重モードで作動している時には、Ｃ８
ＭＵＸＡ９３５がメモリ・コントローラ７０から入力を
選ぶと同時にＣ８ＭＵＸＡ９３５ｍがクロスリンク経路
２５から入力を選ぶが、あるいは、Ｃ８ＭＵＸＡ９３５
がクロスリンク経路２５から入力を選ぶと同時にＣＳＭ
ＵＸＡ ９３５ ｍがメモリ・コントローラ７５から入
力を選ぶ。その結果、二重モードでは、モジュール相互
接続部１３０．１３２へ伝送され、Ｉ１０モジュール１
００のファイヤウオール１０００．１０１０で受け取ら
れる制御コードは２つの異なったゾーンからのものとな
る。
ＭＵＸＡ９３５がメモリ・コントローラ７０から入力を
選ぶと同時にＣ８ＭＵＸＡ９３５ｍがクロスリンク経路
２５から入力を選ぶが、あるいは、Ｃ８ＭＵＸＡ９３５
がクロスリンク経路２５から入力を選ぶと同時にＣＳＭ
ＵＸＡ ９３５ ｍがメモリ・コントローラ７５から入
力を選ぶ。その結果、二重モードでは、モジュール相互
接続部１３０．１３２へ伝送され、Ｉ１０モジュール１
００のファイヤウオール１０００．１０１０で受け取ら
れる制御コードは２つの異なったゾーンからのものとな
る。
第２の例において、切り換えロジックは、対になったシ
ステム・リソース・バス１３０′１３２′から対になっ
たクロスリンク９０′９５′の切り換えロジックを経て
対になったメモリ・コントローラ７０’ ７５’へ
、そして、対になったクロスリンク９０’ ９５’
の切り換えロジックを経て対になったクロスリンク９０
．９２の切り換えロジックおよび対になったメモリ・コ
ントローラ７０．７５へＤＭＡデータを送るように構築
されている。この経路は、デコーダ９７１．９９６．９
９８によって復号されたＤＭＡセットアツプ情報が、Ｄ
ＭＡ転送がアップ方向であり、ゾーンｌｌ’ｌたがって
、対になったモジュール相互接続部１３０’ １３
２’）に関係することになり、また、一対のモジュール
相互接続部に結合したシステム・リソース（たとえば、
Ｉ１０モジュール１００’）に関係することになってい
るときに、セットアツプされる。
ステム・リソース・バス１３０′１３２′から対になっ
たクロスリンク９０′９５′の切り換えロジックを経て
対になったメモリ・コントローラ７０’ ７５’へ
、そして、対になったクロスリンク９０’ ９５’
の切り換えロジックを経て対になったクロスリンク９０
．９２の切り換えロジックおよび対になったメモリ・コ
ントローラ７０．７５へＤＭＡデータを送るように構築
されている。この経路は、デコーダ９７１．９９６．９
９８によって復号されたＤＭＡセットアツプ情報が、Ｄ
ＭＡ転送がアップ方向であり、ゾーンｌｌ’ｌたがって
、対になったモジュール相互接続部１３０’ １３
２’）に関係することになり、また、一対のモジュール
相互接続部に結合したシステム・リソース（たとえば、
Ｉ１０モジュール１００’）に関係することになってい
るときに、セットアツプされる。
この第２の例では、クロスリンク９０がマスクであるが
、あるいは、二重モードで作動していることをクロスリ
ンク・モード・ビット９１６が示す場合には、ドライバ
９６９が消勢され、ドライバ９９２が付勢される。これ
はＤＭＡ転送がアップ方向であることをＤＭＡセットア
ツプ情報が示しているためである。転送がゾーン１１’
に関係していることをＤＭＡセットアツプ情報が示して
いるため、ＭＵＸＤ９８２はクロスリンク経路２５から
入力を選ぶ。その結果、ＤＭＡデータは、クロスリンク
９０′およびクロスリンク経路２５を経てモジュール相
互接続部１３０′からメモリ・コントローラ７０へ伝送
される。
、あるいは、二重モードで作動していることをクロスリ
ンク・モード・ビット９１６が示す場合には、ドライバ
９６９が消勢され、ドライバ９９２が付勢される。これ
はＤＭＡ転送がアップ方向であることをＤＭＡセットア
ツプ情報が示しているためである。転送がゾーン１１’
に関係していることをＤＭＡセットアツプ情報が示して
いるため、ＭＵＸＤ９８２はクロスリンク経路２５から
入力を選ぶ。その結果、ＤＭＡデータは、クロスリンク
９０′およびクロスリンク経路２５を経てモジュール相
互接続部１３０′からメモリ・コントローラ７０へ伝送
される。
この例では、クロスリンク９０がマスクであるが、ある
いは、二重モードで作動していることをクロスリンク・
モード・ビット９１６が示す場合には、ドライバ９５１
が付勢される。転送がゾーンｌｌ′に関係していること
をＤＭＡセットアツプ情報が示しているため、Ｃ８ＭＵ
ＸＤ９４５はクロスリンク経路２５から入力を選ぶ。そ
の結果、制御コードは、クロスリンク９０′およびクロ
スリンク経路２５を経てモジュール相互接続部１３０’
からメモリ・コントローラ７０へ伝送される。
いは、二重モードで作動していることをクロスリンク・
モード・ビット９１６が示す場合には、ドライバ９５１
が付勢される。転送がゾーンｌｌ′に関係していること
をＤＭＡセットアツプ情報が示しているため、Ｃ８ＭＵ
ＸＤ９４５はクロスリンク経路２５から入力を選ぶ。そ
の結果、制御コードは、クロスリンク９０′およびクロ
スリンク経路２５を経てモジュール相互接続部１３０’
からメモリ・コントローラ７０へ伝送される。
この例では、転送がゾーン１１′に関係していることを
ＤＭＡセットアツプ情報が示しているため、ドライバ９
４６は消勢される。転送がアップ方向であり、ゾーン１
１’に関係していることをＤＭＡセットアツプ情報が指
名しでいるため、ドライバ９８４は消勢される。しかし
なから、モジュール相互接続部１３０′からの制御コー
ドおよびＤＭＡデータはクロスリンク９０のレシーバ９
４７．９８６を経てメモリ・コントローラ７０ヘクロス
リンク９０′から伝送されることになる。。
ＤＭＡセットアツプ情報が示しているため、ドライバ９
４６は消勢される。転送がアップ方向であり、ゾーン１
１’に関係していることをＤＭＡセットアツプ情報が指
名しでいるため、ドライバ９８４は消勢される。しかし
なから、モジュール相互接続部１３０′からの制御コー
ドおよびＤＭＡデータはクロスリンク９０のレシーバ９
４７．９８６を経てメモリ・コントローラ７０ヘクロス
リンク９０′から伝送されることになる。。
この第２の例では、転送がゾーン１１″に関係している
ことをＤＭＡセットアツプ情報が示しているため、ドラ
イバ９４０は消勢され、ドライバ９３７は付勢される。
ことをＤＭＡセットアツプ情報が示しているため、ドラ
イバ９４０は消勢され、ドライバ９３７は付勢される。
クロスリンク９０′の切り換えロジックは、メモリ・コ
ントローラ７０′あるいはメモリ・コントローラ７０の
いずれかからクロスリンク９０およびクロスリ、・り経
路２５を経てモジュール相互接続部１３０′へ制御コー
ドを伝送するように構築される。クロスリンク９０がマ
スクであることをクロスリンク・モード・ビット９１６
が示すときには、制御コードがメモリ・コントローラ７
０からモジュール相互接続部１３０′へ伝送される。ク
ロスリンク９０がスレーブであることをクロスリンク・
モード・ビット９１６が示すときには、制御コードがメ
モリ・コントローラ７０′からモジュール相互接続部１
３０′へ伝送される。クロスリンクが二重モードで作動
しているときには、クロスリンク９０′の切り換えロジ
ックがメモリ・コントローラ７０から入力を選ぶと共に
、クロスリンク９５′の切り換えロジックがメモリ・コ
ントローラ７５′から入力を選ぶが、あるいは、クロス
リンク９０′の切り換えロジックがメモリ・コントロー
ラ７０′から入力を選ぶと共に、クロスリンク９５′の
切り換えロジックがメモリ・コントローラ７５から入力
を選ぶ。その結果、二重モードでは、モジュール相互接
続部１３０’ １３２’へ伝送され、Ｉ１０モジュ
ール１００′のファイヤウオール１０００．１０１０で
受け取られる制御コードは２つの異なったゾーンからの
ものとなる。
ントローラ７０′あるいはメモリ・コントローラ７０の
いずれかからクロスリンク９０およびクロスリ、・り経
路２５を経てモジュール相互接続部１３０′へ制御コー
ドを伝送するように構築される。クロスリンク９０がマ
スクであることをクロスリンク・モード・ビット９１６
が示すときには、制御コードがメモリ・コントローラ７
０からモジュール相互接続部１３０′へ伝送される。ク
ロスリンク９０がスレーブであることをクロスリンク・
モード・ビット９１６が示すときには、制御コードがメ
モリ・コントローラ７０′からモジュール相互接続部１
３０′へ伝送される。クロスリンクが二重モードで作動
しているときには、クロスリンク９０′の切り換えロジ
ックがメモリ・コントローラ７０から入力を選ぶと共に
、クロスリンク９５′の切り換えロジックがメモリ・コ
ントローラ７５′から入力を選ぶが、あるいは、クロス
リンク９０′の切り換えロジックがメモリ・コントロー
ラ７０′から入力を選ぶと共に、クロスリンク９５′の
切り換えロジックがメモリ・コントローラ７５から入力
を選ぶ。その結果、二重モードでは、モジュール相互接
続部１３０’ １３２’へ伝送され、Ｉ１０モジュ
ール１００′のファイヤウオール１０００．１０１０で
受け取られる制御コードは２つの異なったゾーンからの
ものとなる。
第３の例では、切り換えロジックは、メモリ・コントロ
ーラ７０または７５のいずれかからクロスリンク９０ま
たは９５の切り換えロジックを経て、そして、メモリ・
コントローラ７０′または７５′のいずれかからクロス
リンク９０’、９０あるいはクロスリンク９５’
９５の切り換えロジックを経て対になったシステム・リ
ソース・バス１３０．１３２へＤＭＡデータを送るよう
に構築される。この経路は、ＤＭＡ転送がダウン方向で
あり、ゾーン１１ （したがって、対になったモジュー
ル相互接続部１３０．１３２）と関係することになり、
一対のモジュール相互接続部に結合したシステム・リソ
ース（たとえば、Ｉ１０モジュール１００）と関係する
ことになることをデコーダ９７１．９９６．９９８によ
って復号されたＤＭＡセットアツプ情報が示すときに、
セットアツプされる。
ーラ７０または７５のいずれかからクロスリンク９０ま
たは９５の切り換えロジックを経て、そして、メモリ・
コントローラ７０′または７５′のいずれかからクロス
リンク９０’、９０あるいはクロスリンク９５’
９５の切り換えロジックを経て対になったシステム・リ
ソース・バス１３０．１３２へＤＭＡデータを送るよう
に構築される。この経路は、ＤＭＡ転送がダウン方向で
あり、ゾーン１１ （したがって、対になったモジュー
ル相互接続部１３０．１３２）と関係することになり、
一対のモジュール相互接続部に結合したシステム・リソ
ース（たとえば、Ｉ１０モジュール１００）と関係する
ことになることをデコーダ９７１．９９６．９９８によ
って復号されたＤＭＡセットアツプ情報が示すときに、
セットアツプされる。
この第３の例では、ＤＭＡ転送がダウン方向であり、ゾ
ーン１１のＩ１０モジュールと関係することになってい
るため、ドライバ９６９は付勢され、ドライバ９８４．
９９２は消勢される。
ーン１１のＩ１０モジュールと関係することになってい
るため、ドライバ９６９は付勢され、ドライバ９８４．
９９２は消勢される。
ＤＭＡデータは、メモリ・コントローラ７０あるいは７
０′からクロスリンク９０′およびクロスリンク経路２
５を経てモジュール相互接続部１３０に伝送される。ク
ロスリンク・モード・ビット９１６が、クロスリンク９
０がマスクであることを示すとき、ＭＵＸＡ９６６はメ
モリ・コントローラ７０から入力を選ぶ。クロスリンク
９０がスレーブであることをクロスリンク・モード・ビ
ット９１６が示している場合には、ＭＵＸＡ９９６はク
ロスリンク経路２５から入力を選ぶ。
０′からクロスリンク９０′およびクロスリンク経路２
５を経てモジュール相互接続部１３０に伝送される。ク
ロスリンク・モード・ビット９１６が、クロスリンク９
０がマスクであることを示すとき、ＭＵＸＡ９６６はメ
モリ・コントローラ７０から入力を選ぶ。クロスリンク
９０がスレーブであることをクロスリンク・モード・ビ
ット９１６が示している場合には、ＭＵＸＡ９９６はク
ロスリンク経路２５から入力を選ぶ。
クロスリンクが二重モードで作動しているとき、ＭＵＸ
Ａ９６６がメモリ・コントローラ７０から入力を選ぶと
共にクロスリンク９５のＭＵＸＡ（図示せず）がクロス
リンク経路２５から入力を選ぶが、あるいは、ＭＵＸＡ
９６６がクロスリンク経路２５から入力を選ぶと共にク
ロスリンク９５のＭＵＸＡがメモリ・コントローラ７５
から人力を選ぶ。その結果、二重モードでは、モジュー
ル相互接続部１３０．１３２へ伝送され、Ｉ１０モジュ
ール】００のファイヤウオール１０００．１０１０で受
け取られるＤＭＡデータは２つの異なったゾーンからの
ものである。
Ａ９６６がメモリ・コントローラ７０から入力を選ぶと
共にクロスリンク９５のＭＵＸＡ（図示せず）がクロス
リンク経路２５から入力を選ぶが、あるいは、ＭＵＸＡ
９６６がクロスリンク経路２５から入力を選ぶと共にク
ロスリンク９５のＭＵＸＡがメモリ・コントローラ７５
から人力を選ぶ。その結果、二重モードでは、モジュー
ル相互接続部１３０．１３２へ伝送され、Ｉ１０モジュ
ール】００のファイヤウオール１０００．１０１０で受
け取られるＤＭＡデータは２つの異なったゾーンからの
ものである。
この例では、クロスリンク９０がマスクであるかあるい
は二重モードで作動していることをクロスリンク・モー
ド・ビット９１６が示す場合には、トライバ９５１が付
勢される。転送がゾーン１１に関係することになること
をＤＭＡセットアツプ情報が示すため、Ｃ８ＭＵＸＤ９
４５はモジュール相互接続部１３０から入力を選ぶ。そ
の結果、制御コードはモジュール相互接続部＋３０から
メモリ・コントローラ７０へ伝送される。
は二重モードで作動していることをクロスリンク・モー
ド・ビット９１６が示す場合には、トライバ９５１が付
勢される。転送がゾーン１１に関係することになること
をＤＭＡセットアツプ情報が示すため、Ｃ８ＭＵＸＤ９
４５はモジュール相互接続部１３０から入力を選ぶ。そ
の結果、制御コードはモジュール相互接続部＋３０から
メモリ・コントローラ７０へ伝送される。
この例では、転送がゾーン１１の■１０モジュールに関
係していることをＤＭＡセットアツプ情報が示している
ため、クロスリンク９０がスレースであるかあるいは二
重モードで作動している場合には、ドライバ９４６が付
勢される。その結果、モジュール相互接続部１３０から
の制纒コードはクロスリンク９０からクロスリンク９０
′を経由してメモリ・コントローラ７０′へ送られるこ
とになる。
係していることをＤＭＡセットアツプ情報が示している
ため、クロスリンク９０がスレースであるかあるいは二
重モードで作動している場合には、ドライバ９４６が付
勢される。その結果、モジュール相互接続部１３０から
の制纒コードはクロスリンク９０からクロスリンク９０
′を経由してメモリ・コントローラ７０′へ送られるこ
とになる。
この第３の例では、転送がゾーン１１のＩ１０モジュー
ルに関係していることをＤＭＡセットアツプ情報が示し
ているので、ドライバ９４０が付勢され、ドライバ９３
７が消勢される。制御コードは、メモリ・コントローラ
７０または７０′からクロスリンク９０′およびクロス
リンク経路２５を経てモジュール相互接続部１３０へ伝
送される。クロスリンク・モード・ビット９１６がクロ
スリンク９０がマスクであることを示すとき、Ｃ８ＭＵ
ＸＡ９３５はメモリ・コントローラ７０から入力を選ぶ
。クロスリンク・モード・ビット９１６がクロスリンク
９０がスレーブであることを示すとき、Ｃ８ＭＵＸＡ９
３５はクロスリンク経路２５から入力を選ぶ。クロスリ
ンクが二重モードで作動しているとき、Ｃ８ＭＵＸＡ９
３５がメモリ・コントローラ７０から入力を選ぶと共に
ＣＳＭＵＸＡ ９３５ ｍがクロスリンク経路２５から
入力を選ぶが、あるいは、ＣＳＭＵＸＡ ９３５かクロ
スリンク経路２５から入力を選ぶと共にＣ８ＭＵＸＡ９
３５ｍがメモリーコ＞トｏ−−ｙ７５から入力を選ぶ。
ルに関係していることをＤＭＡセットアツプ情報が示し
ているので、ドライバ９４０が付勢され、ドライバ９３
７が消勢される。制御コードは、メモリ・コントローラ
７０または７０′からクロスリンク９０′およびクロス
リンク経路２５を経てモジュール相互接続部１３０へ伝
送される。クロスリンク・モード・ビット９１６がクロ
スリンク９０がマスクであることを示すとき、Ｃ８ＭＵ
ＸＡ９３５はメモリ・コントローラ７０から入力を選ぶ
。クロスリンク・モード・ビット９１６がクロスリンク
９０がスレーブであることを示すとき、Ｃ８ＭＵＸＡ９
３５はクロスリンク経路２５から入力を選ぶ。クロスリ
ンクが二重モードで作動しているとき、Ｃ８ＭＵＸＡ９
３５がメモリ・コントローラ７０から入力を選ぶと共に
ＣＳＭＵＸＡ ９３５ ｍがクロスリンク経路２５から
入力を選ぶが、あるいは、ＣＳＭＵＸＡ ９３５かクロ
スリンク経路２５から入力を選ぶと共にＣ８ＭＵＸＡ９
３５ｍがメモリーコ＞トｏ−−ｙ７５から入力を選ぶ。
その結果、二重モードでは、モジュール相互接続部１３
０．１３２へ送られ、Ｉ１０モジュール１００のファイ
ヤウオール■０００．１０１０で受け取られる制御コー
ドは２つの異なったゾーンからのものとなる。
０．１３２へ送られ、Ｉ１０モジュール１００のファイ
ヤウオール■０００．１０１０で受け取られる制御コー
ドは２つの異なったゾーンからのものとなる。
第４の例では、切り換えロジックは、メモリ・コントロ
ーラ７０または７５のいずれがからクロスリンク９０．
９０′または９５．９５′の切り換えロジックを経て、
そして、メモリ・コントローラ７０′または７５′のい
ずれがからクロスリンク９０′または９−５′の切り換
えロジックを経て対になったシステム・リソース・バス
１３ｏ、１３２へＤＭＡデータを送るように構築される
。
ーラ７０または７５のいずれがからクロスリンク９０．
９０′または９５．９５′の切り換えロジックを経て、
そして、メモリ・コントローラ７０′または７５′のい
ずれがからクロスリンク９０′または９−５′の切り換
えロジックを経て対になったシステム・リソース・バス
１３ｏ、１３２へＤＭＡデータを送るように構築される
。
この経路は、ＤＭＡ転送がダウン方向であり、ゾーン１
ビ （したがって、対になったモジュール相互接続部１
３０’ １３２’）と関係することになり、一対の
モジュール相互接続部に結合したシステム・リソース（
たとえば、Ｉ１０モジュール１００’）と関係すること
になることをデコーダ９７１．９９６．９９８によって
復号されたＤＭＡセットアツプ情報が示すときに、セッ
トアツプされる。
ビ （したがって、対になったモジュール相互接続部１
３０’ １３２’）と関係することになり、一対の
モジュール相互接続部に結合したシステム・リソース（
たとえば、Ｉ１０モジュール１００’）と関係すること
になることをデコーダ９７１．９９６．９９８によって
復号されたＤＭＡセットアツプ情報が示すときに、セッ
トアツプされる。
この第４の例では、ＤＭＡ転送がダウン方向であり、ゾ
ーン１１’と関係することになることをＤＭＡセットア
ツプ情報が示すため、ドライバ９８４は付勢され、ドラ
イバ９６９．９９２は消勢され、Ｍ、ＵＸＣ９７６はメ
モリ・コントローラ７０から入力を選ぶ。ＤＭＡデータ
は、メモリ・コントローラ７０′または７０のいずれか
からクロスリンク９０およびクロスリンク経路２５を経
由し、クロスリンク９０を経てモジュール相互接続部１
３０’に伝送される。クロスリンク９０がマスクである
ことをクロスリンク・モード・ビット９１６が示すとき
には、クロスリンク９０’の切り換えロジックはメモリ
ーコントローラ７０’から入力を選ぶ。クロスリンク９
ｏがスレーブであることをクロスリンク・モード・ビッ
ト９１６か示すときには、クロスリンク９０′の切り換
えロジックはクロスリンク経路２５から入力を選ぶ。
ーン１１’と関係することになることをＤＭＡセットア
ツプ情報が示すため、ドライバ９８４は付勢され、ドラ
イバ９６９．９９２は消勢され、Ｍ、ＵＸＣ９７６はメ
モリ・コントローラ７０から入力を選ぶ。ＤＭＡデータ
は、メモリ・コントローラ７０′または７０のいずれか
からクロスリンク９０およびクロスリンク経路２５を経
由し、クロスリンク９０を経てモジュール相互接続部１
３０’に伝送される。クロスリンク９０がマスクである
ことをクロスリンク・モード・ビット９１６が示すとき
には、クロスリンク９０’の切り換えロジックはメモリ
ーコントローラ７０’から入力を選ぶ。クロスリンク９
ｏがスレーブであることをクロスリンク・モード・ビッ
ト９１６か示すときには、クロスリンク９０′の切り換
えロジックはクロスリンク経路２５から入力を選ぶ。
クロスリンクが二重モードで作動しているときには、ク
ロスリンク９０′の切り換えロジックがメモリ・コント
ローラ７０′から入力を選ぶと共にクロスリン／）′９
５′の切り換えロジックがクロスリンク経路２５から入
力を選ぶが、あるいは、クロスリンク９０′の切り換え
ロジックがクロスリンク経路２５から入力を選ぶと共に
クロスリンク９５′の切り換えロジックがメモリ・コン
トローラ７５′から入力を選ぶ。その結果、二重モード
では、モジュール相互接続部１３０′ １３２’へ送
られ、Ｉ１０モジュール１００′のファイヤウオール１
０００．１０１Ｏのところで受け取られたＤＭＡデータ
は２つの異なったゾーンからのものとなる。
ロスリンク９０′の切り換えロジックがメモリ・コント
ローラ７０′から入力を選ぶと共にクロスリン／）′９
５′の切り換えロジックがクロスリンク経路２５から入
力を選ぶが、あるいは、クロスリンク９０′の切り換え
ロジックがクロスリンク経路２５から入力を選ぶと共に
クロスリンク９５′の切り換えロジックがメモリ・コン
トローラ７５′から入力を選ぶ。その結果、二重モード
では、モジュール相互接続部１３０′ １３２’へ送
られ、Ｉ１０モジュール１００′のファイヤウオール１
０００．１０１Ｏのところで受け取られたＤＭＡデータ
は２つの異なったゾーンからのものとなる。
この例では、クロスリンク９０かマスクであるが、ある
いは、二重モードで作動していることをクロスリンク・
モード・ビット９１６が示す場合には、ドライバ９５１
は付勢される。転送がゾーン１１’に関係することにな
ることをＤＭＡセットアツプ情報が示すため、Ｃ８ＭＵ
ＸＤ９４５はクロスリンク経路２５から入力を選ぶつそ
の結果、制御コードはモジュール相互接続部１３０′か
らメモリ・コントローラ７０へ伝送される。
いは、二重モードで作動していることをクロスリンク・
モード・ビット９１６が示す場合には、ドライバ９５１
は付勢される。転送がゾーン１１’に関係することにな
ることをＤＭＡセットアツプ情報が示すため、Ｃ８ＭＵ
ＸＤ９４５はクロスリンク経路２５から入力を選ぶつそ
の結果、制御コードはモジュール相互接続部１３０′か
らメモリ・コントローラ７０へ伝送される。
この例では、転送がゾーン１１′に関係していることを
ＤＭＡセットアツプ情報が示しているため、ドライバ９
４６は消勢される。しかしなから、モジュール相互接続
部１３０′からの制御コードはクロスリンク９０′から
クロスリンク９０のれしいば９４７を経てメモリ・コン
トローラ７０に送られることになる。
ＤＭＡセットアツプ情報が示しているため、ドライバ９
４６は消勢される。しかしなから、モジュール相互接続
部１３０′からの制御コードはクロスリンク９０′から
クロスリンク９０のれしいば９４７を経てメモリ・コン
トローラ７０に送られることになる。
この第４の例では、転送がゾーン１１′に関係している
ことをＤＭＡセットアツプ情報が示しているので、ドラ
イバ９３７が付勢され、ドライバ９４０が消勢される。
ことをＤＭＡセットアツプ情報が示しているので、ドラ
イバ９３７が付勢され、ドライバ９４０が消勢される。
制御コードは、メモリ・コントローラ７０′あるいはメ
モリ・コントローラ７０のいずれかからクロスリンク９
０およびクロスリンク経路２５を経由してクロスリンク
９０′を経てモジュール相互接続部１３０′へ送られる
。
モリ・コントローラ７０のいずれかからクロスリンク９
０およびクロスリンク経路２５を経由してクロスリンク
９０′を経てモジュール相互接続部１３０′へ送られる
。
クロスリンク９０がスレーブであることをクロスリンク
・モード・ビット９１６が示すときには、クロスリンク
９０′の切り換えロジックはメモリ・コントローラ７０
′から入力を選ぶ。クロスリンク９０がマスクであるこ
とをクロスリンク・モード・ビット９１６が示すときに
は、クロスリンク９０′の切り換えロジックはクロスリ
ンク経路２５から入力を選ぶ。クロスリンクが二重モー
ドで作動しているときには、クロスリンク９０′の切り
換えロジックがメモリ・コントローラ７０′から入力を
選ぶと共にクロスリンク９５′の切り換えロジックがク
ロスリンク経路２５から入力を選ぶが、あるいは、クロ
スリンク９０′の切り換えロジックがクロスリンク経路
２５から入力を選ぶと共にクロスリンク９５′の切り換
えロジックかメモリ・コントローラ７５′から入力を選
ぶ。
・モード・ビット９１６が示すときには、クロスリンク
９０′の切り換えロジックはメモリ・コントローラ７０
′から入力を選ぶ。クロスリンク９０がマスクであるこ
とをクロスリンク・モード・ビット９１６が示すときに
は、クロスリンク９０′の切り換えロジックはクロスリ
ンク経路２５から入力を選ぶ。クロスリンクが二重モー
ドで作動しているときには、クロスリンク９０′の切り
換えロジックがメモリ・コントローラ７０′から入力を
選ぶと共にクロスリンク９５′の切り換えロジックがク
ロスリンク経路２５から入力を選ぶが、あるいは、クロ
スリンク９０′の切り換えロジックがクロスリンク経路
２５から入力を選ぶと共にクロスリンク９５′の切り換
えロジックかメモリ・コントローラ７５′から入力を選
ぶ。
その結果、二重モードでは、モジュール相互接続部１３
０’、１３２’へ送られ、Ｉ１０モジュール１００′の
ファイヤウオール１０００．１０１０で受け取られた制
御コードは２つの異なったゾーンからのものとなる。
０’、１３２’へ送られ、Ｉ１０モジュール１００′の
ファイヤウオール１０００．１０１０で受け取られた制
御コードは２つの異なったゾーンからのものとなる。
本発明によれば、システム・リソース（たとえば、Ｉ１
０モジュール１００）の１つへの始動ＤＭＡコードの伝
送に応答して、肯定応答コードがメモリ・コントローラ
に送られる。第２４Ａ〜２４Ｅ図に示すように、ＤＭＡ
転送が試みられる毎に、Ｃ３ＵＰライン上を送られてく
る最初の制卸コードはＡＣＫコードである。好ましくは
、システム・リソースは、始動ＤＭＡコードに応答して
メモリ・コントローラへ肯定応答コードを送って、この
システム・リソースがそれに結合した対のシステム・リ
ソース・バスの制御を行うことを示す。
０モジュール１００）の１つへの始動ＤＭＡコードの伝
送に応答して、肯定応答コードがメモリ・コントローラ
に送られる。第２４Ａ〜２４Ｅ図に示すように、ＤＭＡ
転送が試みられる毎に、Ｃ３ＵＰライン上を送られてく
る最初の制卸コードはＡＣＫコードである。好ましくは
、システム・リソースは、始動ＤＭＡコードに応答して
メモリ・コントローラへ肯定応答コードを送って、この
システム・リソースがそれに結合した対のシステム・リ
ソース・バスの制御を行うことを示す。
この例では、ＡＣＫコードは、Ｉ１０モジュール１００
の７アイヤウオール１ｏｏｏ、１０１０によって対のモ
ジュール相互接続部１３０．１３２を経由してクロスリ
ンク９０．９５へ送られ、ファイヤウオール１０００．
１０１０がｌｌ３２Ｔバス１３０を制御していることを
示す。メモリ・コントローラ７０．７５はパス８８．８
９の単方向制御ラインＣ３ＵＰを通してクロスリンク９
ｃ９５からＡＣＫコードを受け取る。ＡＣＫコートは、
クロスリンク９０′、９５′およびバス８８′８９′を
経由してクロスリンク９ｏ、９５からメモリ・コントロ
ーラ７０’ ７５’へも送られる本発明では、ＤＭ
Ａ転送かアップ方向であるとき、システム・リソースか
らの肯定応答コードの伝送後、システム・リソースはＤ
ＭＡデータを、システム・リソースに結合した対になっ
たシステム・リソース・バスならびにクロスリンクの切
り換えロジックを経てメモリ・コントローラへ送る好ま
しくは、第２４Ｃ〜・２４Ｅ図に示すように、システム
・リソース（たとえば、Ｉ１０モジュール１００）から
メモリ・コントローラへのＤ Ｍ Ａ転送中、ＤＭＡコ
ードがモジュール相互接続部１３０．１３２のＣ３ＵＰ
ラインを通してクロスリンク９０．９５に送られる。次
いて、ＤＭＡコードはクロスリンク９０．９５からクロ
スリンク／メモリ・コントローラ・バス８８．８９のＣ
３ＵＰラインへ、そして（クロスリンク９０’９５′を
経て）クロスリンク／メモリ・コントローラーバス８８
′ ８９′へ送られる。Ｃ３ＵＰを通してのＤＭＡコ
ードの伝送は、データがモジュール相互接続部１３０，
１３２２の双方向データ・ラインおよびクロスリンク／
メモリ・コントローラ・バス８８．８９．８８’
８９’を通してメモリ・コントローラへ送られつつある
ことを示している。
の７アイヤウオール１ｏｏｏ、１０１０によって対のモ
ジュール相互接続部１３０．１３２を経由してクロスリ
ンク９０．９５へ送られ、ファイヤウオール１０００．
１０１０がｌｌ３２Ｔバス１３０を制御していることを
示す。メモリ・コントローラ７０．７５はパス８８．８
９の単方向制御ラインＣ３ＵＰを通してクロスリンク９
ｃ９５からＡＣＫコードを受け取る。ＡＣＫコートは、
クロスリンク９０′、９５′およびバス８８′８９′を
経由してクロスリンク９ｏ、９５からメモリ・コントロ
ーラ７０’ ７５’へも送られる本発明では、ＤＭ
Ａ転送かアップ方向であるとき、システム・リソースか
らの肯定応答コードの伝送後、システム・リソースはＤ
ＭＡデータを、システム・リソースに結合した対になっ
たシステム・リソース・バスならびにクロスリンクの切
り換えロジックを経てメモリ・コントローラへ送る好ま
しくは、第２４Ｃ〜・２４Ｅ図に示すように、システム
・リソース（たとえば、Ｉ１０モジュール１００）から
メモリ・コントローラへのＤ Ｍ Ａ転送中、ＤＭＡコ
ードがモジュール相互接続部１３０．１３２のＣ３ＵＰ
ラインを通してクロスリンク９０．９５に送られる。次
いて、ＤＭＡコードはクロスリンク９０．９５からクロ
スリンク／メモリ・コントローラ・バス８８．８９のＣ
３ＵＰラインへ、そして（クロスリンク９０’９５′を
経て）クロスリンク／メモリ・コントローラーバス８８
′ ８９′へ送られる。Ｃ３ＵＰを通してのＤＭＡコ
ードの伝送は、データがモジュール相互接続部１３０，
１３２２の双方向データ・ラインおよびクロスリンク／
メモリ・コントローラ・バス８８．８９．８８’
８９’を通してメモリ・コントローラへ送られつつある
ことを示している。
システム・リソースのポインタ・レジスタ、たとえば、
Ｉ１０モジュール１００の共用メモリ・コントローラ１
０５０によって示されるＤＭＡデータ・アドレスからシ
ステム・リソースによってアクセスされる。Ｉ１０モジ
ュール１００はこのＤＭＡデータでモジュール相互接続
部１３０゜１３２の双方向データ・ラインを駆動し、ク
ロスリンク９０．９５．９０’、９５’はバス８８．８
９．８８’ ８９’を駆動し、Ｊ、のＤＭＡデータを
メモリ・コントローラへ送る。これは第２４Ｃ〜２４Ｅ
図に示しである。
Ｉ１０モジュール１００の共用メモリ・コントローラ１
０５０によって示されるＤＭＡデータ・アドレスからシ
ステム・リソースによってアクセスされる。Ｉ１０モジ
ュール１００はこのＤＭＡデータでモジュール相互接続
部１３０゜１３２の双方向データ・ラインを駆動し、ク
ロスリンク９０．９５．９０’、９５’はバス８８．８
９．８８’ ８９’を駆動し、Ｊ、のＤＭＡデータを
メモリ・コントローラへ送る。これは第２４Ｃ〜２４Ｅ
図に示しである。
本発明によれば、ＤＭＡ転送がダウン方向であるとき、
システム・リソースからの肯定応答コードの伝送後、メ
モリ・コントローラは、クロスリンクの切り換えロジッ
クおよびシステム・リソースに結合した対のシステム・
リソース・バスを経てＤＭＡデータをシステム・リソー
スの１つに送る。第２４Ａ〜２４Ｂ図に示す好ましい実
施例では、システム・リソース（たとえば、Ｉ１０モジ
ュール１．００）へのＤＭＡ転送中、ＤＭＡ、コードが
クロスリンク／メモリ曇コントローラーバス８８．８９
．８８’ ８９’のＣ３ＤＮラインを通してクロス
リンク９０．９５．９０’ ９５’へ送られる。次
いで、ＤＭＡコードは、クロスリンク９０．９５からモ
ジュール相互接続部１３０．１３２のＣ３ＤＮラインに
送られる。Ｃ３ＤＮラインを通してのＤＭＡコードの伝
送は、クロスリンク／メモリーコントローラーバス８８
．８９．８８’ ８９’の双方向データ・ラインおよ
びモジュール相互接続部１３０．１３２を通してデータ
がシステム・リソースに送られつつあることを示してい
る。
システム・リソースからの肯定応答コードの伝送後、メ
モリ・コントローラは、クロスリンクの切り換えロジッ
クおよびシステム・リソースに結合した対のシステム・
リソース・バスを経てＤＭＡデータをシステム・リソー
スの１つに送る。第２４Ａ〜２４Ｂ図に示す好ましい実
施例では、システム・リソース（たとえば、Ｉ１０モジ
ュール１．００）へのＤＭＡ転送中、ＤＭＡ、コードが
クロスリンク／メモリ曇コントローラーバス８８．８９
．８８’ ８９’のＣ３ＤＮラインを通してクロス
リンク９０．９５．９０’ ９５’へ送られる。次
いで、ＤＭＡコードは、クロスリンク９０．９５からモ
ジュール相互接続部１３０．１３２のＣ３ＤＮラインに
送られる。Ｃ３ＤＮラインを通してのＤＭＡコードの伝
送は、クロスリンク／メモリーコントローラーバス８８
．８９．８８’ ８９’の双方向データ・ラインおよ
びモジュール相互接続部１３０．１３２を通してデータ
がシステム・リソースに送られつつあることを示してい
る。
ＤＭＡデータは、メモリ今コントローラのポインタ・レ
ジスタ、たとえば、メモリ喀コントローラ７０のＤＭＡ
アドレス会レジスタ８３６によって示されるメモリ６０
または６０’のＤＭＡアドレスから各メモリ・コントロ
ーラによってアクセスされる。メモリーコントローラ７
０．７５．７０’ ７５’はこのＤＭＡデータでバ
ス８８．８９．８ｇ’ ８９’の双方向データ・ライ
ンを駆動し、クロスリンク９０．９５はモジュール相互
接続部１３０．１３２の双方向データ・ラインを駆動し
、このＤＭＡデータを第２４Ａ〜２４Ｂ図に示すように
Ｉ１０モジュール１００のファイヤウオール１０００．
１０１０へ送る。
ジスタ、たとえば、メモリ喀コントローラ７０のＤＭＡ
アドレス会レジスタ８３６によって示されるメモリ６０
または６０’のＤＭＡアドレスから各メモリ・コントロ
ーラによってアクセスされる。メモリーコントローラ７
０．７５．７０’ ７５’はこのＤＭＡデータでバ
ス８８．８９．８ｇ’ ８９’の双方向データ・ライ
ンを駆動し、クロスリンク９０．９５はモジュール相互
接続部１３０．１３２の双方向データ・ラインを駆動し
、このＤＭＡデータを第２４Ａ〜２４Ｂ図に示すように
Ｉ１０モジュール１００のファイヤウオール１０００．
１０１０へ送る。
本発明の好ましい実施例では、システム・リソース（た
とえば、Ｉ１０モジュール１００）からの肯定応答コー
ドの伝送後、メモリ・コントローラへストール・コード
が送られることがある。第２４Ａ〜２４Ｅ図に示すよう
に、ＤＭＡ転送中、ストール・コードはＣ３ＵＰライン
を通して伝送され得る。好ましくは、システム・リソー
スは、ＤＭＡ転送がダウン方向であるときにメモリ・コ
ントローラへストール・コードを送って、このシステム
・リソースがメモリ・コントローラからのＤＭＡデータ
を受け取る準備ができていないことを示す。同様に、シ
ステム・リソースは、ＤＭＡ転送がアップ方向であると
きにメモリ・コントローラへストール・コードを送り、
そのシステム・リソースがＤＭＡデータをメモリーコン
トローラへ送る準備ができていないことを示す。
とえば、Ｉ１０モジュール１００）からの肯定応答コー
ドの伝送後、メモリ・コントローラへストール・コード
が送られることがある。第２４Ａ〜２４Ｅ図に示すよう
に、ＤＭＡ転送中、ストール・コードはＣ３ＵＰライン
を通して伝送され得る。好ましくは、システム・リソー
スは、ＤＭＡ転送がダウン方向であるときにメモリ・コ
ントローラへストール・コードを送って、このシステム
・リソースがメモリ・コントローラからのＤＭＡデータ
を受け取る準備ができていないことを示す。同様に、シ
ステム・リソースは、ＤＭＡ転送がアップ方向であると
きにメモリ・コントローラへストール・コードを送り、
そのシステム・リソースがＤＭＡデータをメモリーコン
トローラへ送る準備ができていないことを示す。
この例では、ストール・コードはＩ１０モジュール１０
０のファイヤウオール■０００．１０１０によって対の
モジュール相互接続部１３０．１３２を経てクロスリン
ク９０．９５へ送られる。メモリ・コントローラ７０．
７５はバス８８．８９の単方向制御ラインＣ３ＵＰを通
してクロスリンク９０．９５からストール・コードを受
け取る。このストール・コードは、クロスリンク９０’
９５’およびバス８８′ ８９′を経てクロス
リンク９０．９５からメモリ・コントローラ７０’
７５’へも伝送される。
０のファイヤウオール■０００．１０１０によって対の
モジュール相互接続部１３０．１３２を経てクロスリン
ク９０．９５へ送られる。メモリ・コントローラ７０．
７５はバス８８．８９の単方向制御ラインＣ３ＵＰを通
してクロスリンク９０．９５からストール・コードを受
け取る。このストール・コードは、クロスリンク９０’
９５’およびバス８８′ ８９′を経てクロス
リンク９０．９５からメモリ・コントローラ７０’
７５’へも伝送される。
第２４Ａ、２４Ｂ図において、ここには、モジュール相
互接続部を通しての制御コードおよびＤＭＡデータの伝
送が示しである。同じ制御コード、ＤＭＡデータがクロ
スリンク／メモリ・コントローラ・バスを通しても伝送
されるが、Ｃ３ＵＰラインを通してのシステム・リソー
スによる制御コードの伝送からＣ３ＤＮラインおよびデ
ータ・ラインを通してのメモリ・コントローラによる応
答の伝送までの時間はクロスリンク／メモリ・コントロ
ーラ・バスでは短い。
互接続部を通しての制御コードおよびＤＭＡデータの伝
送が示しである。同じ制御コード、ＤＭＡデータがクロ
スリンク／メモリ・コントローラ・バスを通しても伝送
されるが、Ｃ３ＵＰラインを通してのシステム・リソー
スによる制御コードの伝送からＣ３ＤＮラインおよびデ
ータ・ラインを通してのメモリ・コントローラによる応
答の伝送までの時間はクロスリンク／メモリ・コントロ
ーラ・バスでは短い。
第２４Ａ、２４Ｂ図に示すように、ＡＣＫコードの伝送
に応答してモジュール相互接続部１３０．１３２を通し
てＤＭＡデータが送られる前に遅延があり、また、シス
テム・リソースによるストール・コードの伝送に応答し
てメモリ・コントローラがモジュール相互接続部１３０
．１３２を通してのＤＭＡデータの伝送を停止する前に
遅延がある。応答時間はシステム・リソース・バスを通
しての制御コードおよびＤＭＡデータの転送については
長くなっている。これは、クロスリンク経路２５および
クロスリンク９ｏ、９５．９０’９５′の切り換えロジ
ックを経由して制御コードおよびＤＭＡデータを送るた
めに付加的な遅延時間が導入されるからである。その結
果、もし成るシステム・リソースがストール・コードを
送り、メモリ・コントローラからＤＭＡデータを受け取
る準備ができていないことを示す場合には、このシステ
ム・リソースは、なお、メモリ・コントローラカスドー
ル・コードを受け取る前にシステム・リソースに送られ
ることになる付加的なりＭＡデータを受け入れるように
充分に利用できる記憶容量を持たなければならない。
に応答してモジュール相互接続部１３０．１３２を通し
てＤＭＡデータが送られる前に遅延があり、また、シス
テム・リソースによるストール・コードの伝送に応答し
てメモリ・コントローラがモジュール相互接続部１３０
．１３２を通してのＤＭＡデータの伝送を停止する前に
遅延がある。応答時間はシステム・リソース・バスを通
しての制御コードおよびＤＭＡデータの転送については
長くなっている。これは、クロスリンク経路２５および
クロスリンク９ｏ、９５．９０’９５′の切り換えロジ
ックを経由して制御コードおよびＤＭＡデータを送るた
めに付加的な遅延時間が導入されるからである。その結
果、もし成るシステム・リソースがストール・コードを
送り、メモリ・コントローラからＤＭＡデータを受け取
る準備ができていないことを示す場合には、このシステ
ム・リソースは、なお、メモリ・コントローラカスドー
ル・コードを受け取る前にシステム・リソースに送られ
ることになる付加的なりＭＡデータを受け入れるように
充分に利用できる記憶容量を持たなければならない。
本発明によれば、メモリ・コントローラとシステム・リ
ソース（たとえば、Ｉ１０モジュール１００）の１つの
間でのＤＭＡデータの伝送後、完了コードがメモリ・コ
ントローラへ送られる。
ソース（たとえば、Ｉ１０モジュール１００）の１つの
間でのＤＭＡデータの伝送後、完了コードがメモリ・コ
ントローラへ送られる。
好ましくは、システム・リソースが完了コードをメモリ
・コントローラへ送り、ＤＭＡデータの伝送が成功した
ことを示す。第２４Ａ〜２４Ｃ図に示すように、ＤＭＡ
データの伝送が成功した後、完了コードがＣ３ＵＰライ
ンを通して送られる。
・コントローラへ送り、ＤＭＡデータの伝送が成功した
ことを示す。第２４Ａ〜２４Ｃ図に示すように、ＤＭＡ
データの伝送が成功した後、完了コードがＣ３ＵＰライ
ンを通して送られる。
ここに具体化したように、セットアツプ書き込みトラン
ザクション中にＩ１０モジュール１００のファイヤウオ
ールに送られるＤＭＡカウントはＤＭＡ転送を通じてア
クセスされるべきＤＭＡデータのバイト数を示す。好ま
しくは、多数のＤＭＡデータの下位転送が行われてＤＭ
Ａカウントによって特定されるバイト数を伝送する。始
動コードが送られて各下位転送を開始させ、完了コード
が送られて下位転送の完了を示す。
ザクション中にＩ１０モジュール１００のファイヤウオ
ールに送られるＤＭＡカウントはＤＭＡ転送を通じてア
クセスされるべきＤＭＡデータのバイト数を示す。好ま
しくは、多数のＤＭＡデータの下位転送が行われてＤＭ
Ａカウントによって特定されるバイト数を伝送する。始
動コードが送られて各下位転送を開始させ、完了コード
が送られて下位転送の完了を示す。
この例では、完了コードはＩ１０モジュール１００のフ
ァイヤウオール１０００．１０１Ｏによって対になった
モジュール相互接続部１３０．１３２を経てクロスリン
ク９０．９５へ送られ、ファイヤウオール１０００．１
０１０が先のＤＭＡ下位転送中に無比較エラーを検出し
なかったことを示す。ＤＭＡ転送がアップ方向であると
き、最後の下位転送後、すなわち、ＤＭＡカウントによ
って特定されるバイト数が伝送された後の完了コードの
伝送は、ＤＭＡデータの転送を通じてＥＤＣ／ＣＲＣエ
ラーを検出しなかったことも示す。メモリ・コントロー
ラ７０．７５はバス８８．８９のＣ３ＵＰラインを通し
てクロスリンク９０．９５から完了コードを受け取る。
ァイヤウオール１０００．１０１Ｏによって対になった
モジュール相互接続部１３０．１３２を経てクロスリン
ク９０．９５へ送られ、ファイヤウオール１０００．１
０１０が先のＤＭＡ下位転送中に無比較エラーを検出し
なかったことを示す。ＤＭＡ転送がアップ方向であると
き、最後の下位転送後、すなわち、ＤＭＡカウントによ
って特定されるバイト数が伝送された後の完了コードの
伝送は、ＤＭＡデータの転送を通じてＥＤＣ／ＣＲＣエ
ラーを検出しなかったことも示す。メモリ・コントロー
ラ７０．７５はバス８８．８９のＣ３ＵＰラインを通し
てクロスリンク９０．９５から完了コードを受け取る。
完了コードはクロスリンク９０’ ９５’およびバ
ス８８′ ８９′を経てクロスリンク９０．９５から
メモリ・コントローラ７０’ ７５’へも送られる
。
ス８８′ ８９′を経てクロスリンク９０．９５から
メモリ・コントローラ７０’ ７５’へも送られる
。
本発明の好ましい実施例では、システム・リソース（た
とえば、Ｉ１０モジュール１００）の１つからの肯定応
答コートの伝送後、エラー・コードがメモリ・コントロ
ーラに送られることがある。
とえば、Ｉ１０モジュール１００）の１つからの肯定応
答コートの伝送後、エラー・コードがメモリ・コントロ
ーラに送られることがある。
好ましくは、システム・リソースはメモリ・コントロー
ラへエラー・コートを送ってＤＭＡデータ転送の不成功
を表示する。第２４Ｂ、２４■）、２４Ｅ図に示すよう
に、試みられたＤ ＭＡデータ伝送が不成功のとき、Ｅ
ＲＲＯＲコー［・またはＣＲＣＥＲＲＯＲコードがＣ３
ＵＰラインを通して送られる。
ラへエラー・コートを送ってＤＭＡデータ転送の不成功
を表示する。第２４Ｂ、２４■）、２４Ｅ図に示すよう
に、試みられたＤ ＭＡデータ伝送が不成功のとき、Ｅ
ＲＲＯＲコー［・またはＣＲＣＥＲＲＯＲコードがＣ３
ＵＰラインを通して送られる。
第２４Ｂ図に示す例では、ＤＭＡ転送がダウン方向であ
るとき、ファイヤウオール比較回路１８４０ （第１８
図）がＩ１０モジュール１００のファイヤウオール１０
００．１０１Ｏによって用いられて、モジュール相互接
続部１３０．１３２を通してＩ１０モジュール１００に
送られる２組のＤＭＡデータ、制御コードの間の無比較
エラーがあるかどうかを検出する。ファイヤウオール１
０００．１０１０が制御コード、ＤＭＡデータの下位転
送中に無比較エラーを検出したならば、ＥＲＲＯＲコー
ドはＩ１０モジュール１００のファイヤウオールｌ００
０、ｌ０１０によって対のモジュール相互接続部１３０
．１３２を経てクロスリンク９０．９５へ送られる。メ
モリ・コントローラ７０．７５はハ゛ス８８．８９のＣ
３ＵＰラインを通してクロスリンク９０．９５からＥＲ
ＲＯＲコードを受け取る。ＥＲＲＯＲコードは、クロス
リンク９０’、９５’およびバス８８′８９′を経てク
ロスリンク９０．９５からメモリ・コン）・ローラ７０
′ ７５’へも送られる。
るとき、ファイヤウオール比較回路１８４０ （第１８
図）がＩ１０モジュール１００のファイヤウオール１０
００．１０１Ｏによって用いられて、モジュール相互接
続部１３０．１３２を通してＩ１０モジュール１００に
送られる２組のＤＭＡデータ、制御コードの間の無比較
エラーがあるかどうかを検出する。ファイヤウオール１
０００．１０１０が制御コード、ＤＭＡデータの下位転
送中に無比較エラーを検出したならば、ＥＲＲＯＲコー
ドはＩ１０モジュール１００のファイヤウオールｌ００
０、ｌ０１０によって対のモジュール相互接続部１３０
．１３２を経てクロスリンク９０．９５へ送られる。メ
モリ・コントローラ７０．７５はハ゛ス８８．８９のＣ
３ＵＰラインを通してクロスリンク９０．９５からＥＲ
ＲＯＲコードを受け取る。ＥＲＲＯＲコードは、クロス
リンク９０’、９５’およびバス８８′８９′を経てク
ロスリンク９０．９５からメモリ・コン）・ローラ７０
′ ７５’へも送られる。
第２４１〕図に示す例において、ＤＭＡ転送がアップ方
向であるとき、ロジック・ゲート９６０゜９６０ｍがク
ロスリンク９０．９５によって使用され、モジュール相
互接続部１３０，１３２を通して■／′０モジュール１
００から送られてくる２組の制御コード間に無比較エラ
ーがあるかどうかを検出する。もしロジック・ゲート９
６０．９６０ｍが先の制御コードの下位転送中に無比較
ユ、ラーを検出したならば、Ｅ ＲＲ，ＯＲコードがク
ロスリンク９０．９５によってバス８８．８９のＣ３Ｕ
Ｐラインを通してメモリ・コントローラ７０．７５に送
られる。クロスリンク９０’−９５’ もロジック・ゲ
ートを包含し、これらのロジック・ゲートは、Ｉ１０モ
ジュール１００からクロスリンク経路を経てクロスリン
ク９０’ ９５’に送られてきた２組の制御コード
間に無比較エラーがあるかどうかを検出し、メモリ・コ
ントローラ７０′７５′にＥＲＲＯＲコードを送る。
向であるとき、ロジック・ゲート９６０゜９６０ｍがク
ロスリンク９０．９５によって使用され、モジュール相
互接続部１３０，１３２を通して■／′０モジュール１
００から送られてくる２組の制御コード間に無比較エラ
ーがあるかどうかを検出する。もしロジック・ゲート９
６０．９６０ｍが先の制御コードの下位転送中に無比較
ユ、ラーを検出したならば、Ｅ ＲＲ，ＯＲコードがク
ロスリンク９０．９５によってバス８８．８９のＣ３Ｕ
Ｐラインを通してメモリ・コントローラ７０．７５に送
られる。クロスリンク９０’−９５’ もロジック・ゲ
ートを包含し、これらのロジック・ゲートは、Ｉ１０モ
ジュール１００からクロスリンク経路を経てクロスリン
ク９０’ ９５’に送られてきた２組の制御コード
間に無比較エラーがあるかどうかを検出し、メモリ・コ
ントローラ７０′７５′にＥＲＲＯＲコードを送る。
最後に、第２４Ｅ図に示す例では、ＤＭＡ転送がアップ
方向であるとき、Ｉ１０モジュール１００のファイヤウ
オール１０００．１ｏｔｏのＤＭＡ制御器１８９０はＥ
Ｄ Ｃ／ ＣＲＣ発生器で発生したＥＤＣ／ＣＲＣを
読み出し、Ｉ１０モジュール１００によってメモリ・コ
ントローラへ送られたＤＭＡデータになんらかのＥＤＣ
／ＣＲＣエラーがあるかどうかを検出する。これは、最
後の下位転送後、すなわち、ＤＭＡカウントで特定され
たバイト数が伝送されてしまった後にのみ生じる。
方向であるとき、Ｉ１０モジュール１００のファイヤウ
オール１０００．１ｏｔｏのＤＭＡ制御器１８９０はＥ
Ｄ Ｃ／ ＣＲＣ発生器で発生したＥＤＣ／ＣＲＣを
読み出し、Ｉ１０モジュール１００によってメモリ・コ
ントローラへ送られたＤＭＡデータになんらかのＥＤＣ
／ＣＲＣエラーがあるかどうかを検出する。これは、最
後の下位転送後、すなわち、ＤＭＡカウントで特定され
たバイト数が伝送されてしまった後にのみ生じる。
ファイヤウオール１０００．１０１０が先のＤＭＡデー
タ転送についてＣＲＣエラーを検出した場合、ＣＲＣＥ
ＲＲＯＲコードがＩ１０モジュール１００のファイヤウ
オール１０００．１０１０によって対のモジュール相互
接続部１３０．１３２を経てクロスリンク９０．９５へ
送られる。メモリ・コントローラ７０．７５はノくス８
８．８９のＣ３ＵＰラインを通してクロスリンク９０．
９５からＣＲＣＥＲＲＯＲコードを受け取る。ＣＲＣＥ
ＲＲＯＲコードはクロスリンク９０’ ９５′およ
びバス８８’ ８９’を経てクロスリンク９０．９
５からメモリ・コントローラ７０’ ７５’にも送
られる。
タ転送についてＣＲＣエラーを検出した場合、ＣＲＣＥ
ＲＲＯＲコードがＩ１０モジュール１００のファイヤウ
オール１０００．１０１０によって対のモジュール相互
接続部１３０．１３２を経てクロスリンク９０．９５へ
送られる。メモリ・コントローラ７０．７５はノくス８
８．８９のＣ３ＵＰラインを通してクロスリンク９０．
９５からＣＲＣＥＲＲＯＲコードを受け取る。ＣＲＣＥ
ＲＲＯＲコードはクロスリンク９０’ ９５′およ
びバス８８’ ８９’を経てクロスリンク９０．９
５からメモリ・コントローラ７０’ ７５’にも送
られる。
読み出し、書き込みさいくる（トランザクション）軽油
のデータの転送を次に説明する。第２５Ａ〜２５Ｄ図を
参照して、ここには、書き込み情報（第２５Ａ、２５Ｂ
図）および読み出し情報（第２５Ｃ１２５Ｄ図）をクロ
スリンク／メモリ・コントローラ・バス８８．８９を通
して転送する状態を示すタイミング図が示しである。
のデータの転送を次に説明する。第２５Ａ〜２５Ｄ図を
参照して、ここには、書き込み情報（第２５Ａ、２５Ｂ
図）および読み出し情報（第２５Ｃ１２５Ｄ図）をクロ
スリンク／メモリ・コントローラ・バス８８．８９を通
して転送する状態を示すタイミング図が示しである。
本発明によれば、プロセッサが書き込みあるいは読み出
し情報をデータ・ルータに送る。たとえば、ＣＰＵモジ
ュール３０はクロスリンク／メモリ・コントローラ・バ
ス８８．８９のクロスリンク９０．９５へ書き込み情報
を送る。
し情報をデータ・ルータに送る。たとえば、ＣＰＵモジ
ュール３０はクロスリンク／メモリ・コントローラ・バ
ス８８．８９のクロスリンク９０．９５へ書き込み情報
を送る。
書き込み情報、読み出し情報は、それぞれ、書き込みト
ランザクション、読み出しトランザクションを示す。好
ましい実施例では、書き込み、読み出しトランザクショ
ンはクロスリンク／メモリ・コントローラ１バス８８．
８９のＣ３ＤＮラインを通してのメモリ・コントローラ
７０．７５からの制御コードの伝送によって識別される
。第２５Ａ〜２５Ｄ図に示すように、ＷＲ，ＩＴＥコー
ドがＣＰＵモジュール３０によってＣ３ＤＮラインを通
して送られて書き込みトランザクションを特に示し、Ｒ
ＥＡＤコードはＣ３ＤＮラインを通して送られて読み出
しトランザクションを特に示す。先に説明したセットア
ツプ書き込みトランザクションは、第２５Ａ、２５Ｂ図
に示す書き込みトランザクションと同じように見えるが
、５ＥＴＵＰ ＷＲＩＴＥコードがＣ３ＤＮラインを
通して送られてそれを書き込みトランザクションから区
別する。
ランザクション、読み出しトランザクションを示す。好
ましい実施例では、書き込み、読み出しトランザクショ
ンはクロスリンク／メモリ・コントローラ１バス８８．
８９のＣ３ＤＮラインを通してのメモリ・コントローラ
７０．７５からの制御コードの伝送によって識別される
。第２５Ａ〜２５Ｄ図に示すように、ＷＲ，ＩＴＥコー
ドがＣＰＵモジュール３０によってＣ３ＤＮラインを通
して送られて書き込みトランザクションを特に示し、Ｒ
ＥＡＤコードはＣ３ＤＮラインを通して送られて読み出
しトランザクションを特に示す。先に説明したセットア
ツプ書き込みトランザクションは、第２５Ａ、２５Ｂ図
に示す書き込みトランザクションと同じように見えるが
、５ＥＴＵＰ ＷＲＩＴＥコードがＣ３ＤＮラインを
通して送られてそれを書き込みトランザクションから区
別する。
本発明では、プロセッサからの書き込み情報は書き込み
アドレスを含み、プロセッサから送られてくる読み出し
情報は読み出しアドレスを含む。
アドレスを含み、プロセッサから送られてくる読み出し
情報は読み出しアドレスを含む。
書き込みアドレスは書き込みデータに対する転送先を示
し、読み出しアドレスは読み出しデータのための転送元
を示す。ここで具体化し、第２５Ａ〜２５Ｄ図に示すよ
うに、書き込みあるいは読み出しアドレスの最上位ビッ
トは書き込みトランザクションあるいは読み出しトラン
ザクションのスタートでクロスリンク／メモリ・コント
ローラ１バス８８．８９のデータ・ラインを通して送ら
れるデータに含まれる。
し、読み出しアドレスは読み出しデータのための転送元
を示す。ここで具体化し、第２５Ａ〜２５Ｄ図に示すよ
うに、書き込みあるいは読み出しアドレスの最上位ビッ
トは書き込みトランザクションあるいは読み出しトラン
ザクションのスタートでクロスリンク／メモリ・コント
ローラ１バス８８．８９のデータ・ラインを通して送ら
れるデータに含まれる。
システム・リソース（たとえば、Ｉ１０モジュール１０
０）内に書き込みデータを格納したり、あるいは、シス
テム・リソースからの読み出しデータにアクセスするた
めに、書き込みあるいは読み出しトランザクションを開
始するプロセッサはシステム・リソースへ情報を送らな
ければならない。しかしなから、システム１０のＩ１０
モジュールはＣＰＵモジュール３０．３０′に直結して
いない。代わりに、Ｉ１０モジュールはシステム・リソ
ース・バス、すなわち、モジュール相互接続部１３０．
１３２．１３０’ １３２’を経てアクセスされな
ければならない。
０）内に書き込みデータを格納したり、あるいは、シス
テム・リソースからの読み出しデータにアクセスするた
めに、書き込みあるいは読み出しトランザクションを開
始するプロセッサはシステム・リソースへ情報を送らな
ければならない。しかしなから、システム１０のＩ１０
モジュールはＣＰＵモジュール３０．３０′に直結して
いない。代わりに、Ｉ１０モジュールはシステム・リソ
ース・バス、すなわち、モジュール相互接続部１３０．
１３２．１３０’ １３２’を経てアクセスされな
ければならない。
クロスリンク９０．９５．９０′ ９５’は、成る特
定のシステム・リソースに特定のプロセッサを接続する
経路をセットアツプするデータ・ルータとして作用する
。しかしなから、このステージの読み出しデータの転送
元あるいは書き込みデータの転送先であるシステム・リ
ソースがモジュール相互接続部１３０．１３２あるいは
モジュール相互接続部１３０’ １３２’につなが
れることがるので、クロスリンクでは切り換えロジック
が必要である。
定のシステム・リソースに特定のプロセッサを接続する
経路をセットアツプするデータ・ルータとして作用する
。しかしなから、このステージの読み出しデータの転送
元あるいは書き込みデータの転送先であるシステム・リ
ソースがモジュール相互接続部１３０．１３２あるいは
モジュール相互接続部１３０’ １３２’につなが
れることがるので、クロスリンクでは切り換えロジック
が必要である。
転送先を特定する書き込みアドレスを含む書き込み情報
が、たとえば、メモリ・コントローラ７０からクロスリ
ンク９０へ伝送された後、この情報は転送先に対応する
システム・リソースに送られなければならない。たとえ
ば、転送先が■１０モジュール１００に対応している場
合、クロスリンク９０の切り換えロジックはメモリ・コ
ントローラ７０からモジュール相互接続部１３０へ書き
込み情報を送るように構築しなければならない。
が、たとえば、メモリ・コントローラ７０からクロスリ
ンク９０へ伝送された後、この情報は転送先に対応する
システム・リソースに送られなければならない。たとえ
ば、転送先が■１０モジュール１００に対応している場
合、クロスリンク９０の切り換えロジックはメモリ・コ
ントローラ７０からモジュール相互接続部１３０へ書き
込み情報を送るように構築しなければならない。
一方、転送先がＩ１０モジュー刀刈００′に相当する場
合には、クロスリンク９０の切り換えロジックは、クロ
スリンク経路２５およびクロスリンク９０′を経てメモ
リ・コントローラ７０からモジュール相互接続部１３０
′へ書き込み情報を送るように構築しなければならない
。
合には、クロスリンク９０の切り換えロジックは、クロ
スリンク経路２５およびクロスリンク９０′を経てメモ
リ・コントローラ７０からモジュール相互接続部１３０
′へ書き込み情報を送るように構築しなければならない
。
同様に、転送元を特定する読み出しアドレスを含む読み
出し情報が、たとえば、メモリ・コントローラ７０から
クロスリンク９０へ送られたならば、この読み出し情報
は転送元に対応するシステム・リソースへ送られてメモ
リ・コントローラ７０によって読み出しデータのアクセ
スを可能としなければならない。
出し情報が、たとえば、メモリ・コントローラ７０から
クロスリンク９０へ送られたならば、この読み出し情報
は転送元に対応するシステム・リソースへ送られてメモ
リ・コントローラ７０によって読み出しデータのアクセ
スを可能としなければならない。
したがって、本発明によれば、データ・ルータはトラン
ザクション中に読み出しあるいは書き込みアドレスを復
号する手段を包含する。データ・ルータは、どの対のシ
ステム會すソースＱバス、モジュール相互接続部１３０
．１３２あるいはモジュール相互接続部１３０’
１３２’かトランザクションに関係するかを決定する。
ザクション中に読み出しあるいは書き込みアドレスを復
号する手段を包含する。データ・ルータは、どの対のシ
ステム會すソースＱバス、モジュール相互接続部１３０
．１３２あるいはモジュール相互接続部１３０’
１３２’かトランザクションに関係するかを決定する。
データ・ルータは、転送先（書き込みトランザクション
の場合）あるいは転送元（読み出しトランザクションの
場合）がシステム・リソース・バスに結合したシステム
・リソースに対応するかどうかも決定する。
の場合）あるいは転送元（読み出しトランザクションの
場合）がシステム・リソース・バスに結合したシステム
・リソースに対応するかどうかも決定する。
第１１．１２図に示す本発明の好ましい実施例では、デ
コーダ９７１．９９６．９９８が設けてあり、書き込み
あるいは読み出しトランザクション中に伝送される書き
込みあるいは読み出しアドレスを復号してメモリ・コン
トローラと一対のシステム・リソース・バスの間の経路
をセットアツプするのに必要な内部制御信号を発生する
ようになっている。第１１図は、クロスリンク／メモリ
・コントローラ会バス８８．８９およびモジュール相互
接続部１３０．１３２のＣ３ＵＰ、Ｃ３ＤＮライン間で
の制御コードの際に関係するクロスリンク９０．９５の
切り換えロジックを示す。第１２図は、クロスリンク／
メモリ・コントローラ・バス８８．８９およびモジュー
ル相互接続部１３０．１３２の双方向データ・ライン間
でのデータ（たとえば、書き込み、読み出しアドレス、
書き込み、読み出しデータ）の転送に関係するクロスリ
ンク９０の切り換えロジックを示す。
コーダ９７１．９９６．９９８が設けてあり、書き込み
あるいは読み出しトランザクション中に伝送される書き
込みあるいは読み出しアドレスを復号してメモリ・コン
トローラと一対のシステム・リソース・バスの間の経路
をセットアツプするのに必要な内部制御信号を発生する
ようになっている。第１１図は、クロスリンク／メモリ
・コントローラ会バス８８．８９およびモジュール相互
接続部１３０．１３２のＣ３ＵＰ、Ｃ３ＤＮライン間で
の制御コードの際に関係するクロスリンク９０．９５の
切り換えロジックを示す。第１２図は、クロスリンク／
メモリ・コントローラ・バス８８．８９およびモジュー
ル相互接続部１３０．１３２の双方向データ・ライン間
でのデータ（たとえば、書き込み、読み出しアドレス、
書き込み、読み出しデータ）の転送に関係するクロスリ
ンク９０の切り換えロジックを示す。
ここに具体化したように、読み出しまたは書き込みトラ
ンザクション中に送られる読み出しまたは書き込みアド
レスにおける１ビツトは、転送元あるいは転送先が置か
れているゾーンを識別する。
ンザクション中に送られる読み出しまたは書き込みアド
レスにおける１ビツトは、転送元あるいは転送先が置か
れているゾーンを識別する。
その結果、クロスリンクのデコーダは、このトランザク
ションでどの対のモジュール相互接続部が関係すること
になるかを決定できる。さらに、読み出しまたは書き込
みアドレスがシステム】０の１１０スペース内のアドレ
スに対応する場合、クロスリンクのデコーダは、このト
ランザクションが一対のモジュール相互接続部に結合し
たシステム・リソース、すなわち、Ｉ１０モジュールに
関係するかどうかを決定することができる。
ションでどの対のモジュール相互接続部が関係すること
になるかを決定できる。さらに、読み出しまたは書き込
みアドレスがシステム】０の１１０スペース内のアドレ
スに対応する場合、クロスリンクのデコーダは、このト
ランザクションが一対のモジュール相互接続部に結合し
たシステム・リソース、すなわち、Ｉ１０モジュールに
関係するかどうかを決定することができる。
読み出しあるいは書き込みトランザクションの開始に応
答して、クロスリンク９０．９０′９５．９５′の切り
換えロジックは復号された読み出しまたは書き込みアド
レスに従って構築される。
答して、クロスリンク９０．９０′９５．９５′の切り
換えロジックは復号された読み出しまたは書き込みアド
レスに従って構築される。
システム１０が二重モードで作動しているとき、クロス
リンクのデータ切り換えロジックは、トランザクション
がゾーン１１の対のシステム・リソース・バス１３０．
１３２に関係する場合でかつ転送元または転送先がシス
テム・リソース・バスに結合したシステム・リソースに
対応している場合に、データ、すなわち、読み出しアド
レス、書き込みアドレスあるいは書き込みデータをシス
テム・リソース・バス１３０．１３２へ送るように構築
される。この例では、ＣＰＵ４０からクロスリンク９０
を経て、あるいは、ＣＰＵ４０’からクロスリンク９０
’ ９０を経てモジュール相互接続部１３０ヘデー
タを送り、また、ＣＰＵ５０からクロスリンク９０を経
て、あるいは、ＣＰＵ５０′からクロスリンク９５’
９５を経てモジュール相互接続部１３２へデータを
送るようにも経路が構築される。
リンクのデータ切り換えロジックは、トランザクション
がゾーン１１の対のシステム・リソース・バス１３０．
１３２に関係する場合でかつ転送元または転送先がシス
テム・リソース・バスに結合したシステム・リソースに
対応している場合に、データ、すなわち、読み出しアド
レス、書き込みアドレスあるいは書き込みデータをシス
テム・リソース・バス１３０．１３２へ送るように構築
される。この例では、ＣＰＵ４０からクロスリンク９０
を経て、あるいは、ＣＰＵ４０’からクロスリンク９０
’ ９０を経てモジュール相互接続部１３０ヘデー
タを送り、また、ＣＰＵ５０からクロスリンク９０を経
て、あるいは、ＣＰＵ５０′からクロスリンク９５’
９５を経てモジュール相互接続部１３２へデータを
送るようにも経路が構築される。
モジュール相互接続部１３０．１３２に通じるこの経路
をセットアツプするための、第１１．１２図に示す切り
換えロジックの正確な構造を、ＤＭＡデータをシステム
噛リソース・バス１３０．１３２に送るＤＭＡ転送の第
３例に関連して先に説明した。
をセットアツプするための、第１１．１２図に示す切り
換えロジックの正確な構造を、ＤＭＡデータをシステム
噛リソース・バス１３０．１３２に送るＤＭＡ転送の第
３例に関連して先に説明した。
トランザクションがゾーンエビの対になったシステム・
リソース・バス、１３０．１３２′に関係し、転送元あ
るいは転送先がシステム・リソース・バスに結合したシ
ステム働リソースに対応する場合には、クロスリンクの
データ切り換えロジックはシステム・リソース・バス１
３０’１３２′にデータを送るように構築される。この
第２の例では、経路は、ＣＰＵ４０′からクロスリンク
９０′を経て、あるいは、ＣＰＵ４０からクロスリンク
９０．９０′を経てモジュール相互接続部１３０′へデ
ータを送り、かつ、ＣＰ Ｕ５０′からクロスリンク９
５′を経て、あるいは、ＣＰＵ５０からクロスリンク９
５．９５′を経てモジュール相互接続部１３２′へデー
タを送るように構築される。
リソース・バス、１３０．１３２′に関係し、転送元あ
るいは転送先がシステム・リソース・バスに結合したシ
ステム働リソースに対応する場合には、クロスリンクの
データ切り換えロジックはシステム・リソース・バス１
３０’１３２′にデータを送るように構築される。この
第２の例では、経路は、ＣＰＵ４０′からクロスリンク
９０′を経て、あるいは、ＣＰＵ４０からクロスリンク
９０．９０′を経てモジュール相互接続部１３０′へデ
ータを送り、かつ、ＣＰ Ｕ５０′からクロスリンク９
５′を経て、あるいは、ＣＰＵ５０からクロスリンク９
５．９５′を経てモジュール相互接続部１３２′へデー
タを送るように構築される。
モジュール相互接続部１３０．１３２′に通じるこの経
路をセットアツプするための、第１１．１２図に示す切
り換えロジックの正確な構成は、ＤＭＡデータをシステ
ム参すソースψバス１３０′１３２′に送るＤＭＡ転送
の第４例に関連して先に説明した。
路をセットアツプするための、第１１．１２図に示す切
り換えロジックの正確な構成は、ＤＭＡデータをシステ
ム参すソースψバス１３０′１３２′に送るＤＭＡ転送
の第４例に関連して先に説明した。
本発明の好ましい実施例では、トランザクションの始め
でクロスリンクに送られる読み出しまたは書き込みアド
レスは、切り換えロジックを構築するために要求される
。その結果、アドレスを復号し、切り換えロジックを構
築し、次いで、同じア［・レスを切り換えロジックを経
て転送元あるいは転送先へ送る時間が充分にない。
でクロスリンクに送られる読み出しまたは書き込みアド
レスは、切り換えロジックを構築するために要求される
。その結果、アドレスを復号し、切り換えロジックを構
築し、次いで、同じア［・レスを切り換えロジックを経
て転送元あるいは転送先へ送る時間が充分にない。
しかしなから、成るトランザクションの始めでプロセッ
サによって与えられる読み出しまたは書き込みアドレス
は転送元あるいは転送先に対応するシステム・リソース
に送られなければならない。
サによって与えられる読み出しまたは書き込みアドレス
は転送元あるいは転送先に対応するシステム・リソース
に送られなければならない。
読み出しアドレスは、システム番リソースがこの読み出
しアドレスによって特定される転送元からの読み出しデ
ータにアクセスことを可能とするために必要であり、書
き込みアドレスは、それによって指定される転送先に書
き込みデータをシステム・リソースが格納できるように
するために必要である。
しアドレスによって特定される転送元からの読み出しデ
ータにアクセスことを可能とするために必要であり、書
き込みアドレスは、それによって指定される転送先に書
き込みデータをシステム・リソースが格納できるように
するために必要である。
切り換えロジックを構築した後に読み出しまたは書き込
みアドレスを伝送のために利用できるようにシステムを
構成する１つの方法は、切り換えロジックを構築するに
充分な長い時間にわたってクロスリンクに入るすべての
データをラッチすることであろう。しかしなから、これ
には、プロセッサからシステム・リソースに送られるす
べてのデータを保持する回路をシステムに追加しなけれ
ばならない。さらに、他のロジックも追加して読み出し
または書き込みトランザクションの始めに送られるアド
レスのみを識別し、遅延させない限り、システム内の構
成要素間のパイプライン遅延が増大することになる。
みアドレスを伝送のために利用できるようにシステムを
構成する１つの方法は、切り換えロジックを構築するに
充分な長い時間にわたってクロスリンクに入るすべての
データをラッチすることであろう。しかしなから、これ
には、プロセッサからシステム・リソースに送られるす
べてのデータを保持する回路をシステムに追加しなけれ
ばならない。さらに、他のロジックも追加して読み出し
または書き込みトランザクションの始めに送られるアド
レスのみを識別し、遅延させない限り、システム内の構
成要素間のパイプライン遅延が増大することになる。
コンピュータ・システム１０では、読み出し、書き込み
アドレスは、いかなる特別な回路もクロスリンクに追加
せず、また、プロセッサから送られてくるデータをＩ／
′０モジュールで受け取る前に必要な遅延を増大させる
ことなしに、プロセッサからシステム・リソースへ送ら
れる。
アドレスは、いかなる特別な回路もクロスリンクに追加
せず、また、プロセッサから送られてくるデータをＩ／
′０モジュールで受け取る前に必要な遅延を増大させる
ことなしに、プロセッサからシステム・リソースへ送ら
れる。
本発明によれば、読み出しまたは書き込みアドレスは、
読み出しまたは書き込みトランザクション中にプロセッ
サからデータ・ルータへ再伝送される。第２５Ａ〜２５
Ｄ図に示すように、読み出しまたは書き込みアドレスの
最上位ビット（トランザクションの始めでバス８８．８
９のＣ３ＤＮラインを通して送られる）は、次いで、Ｃ
３ＤＮラインを通して再伝送される。
読み出しまたは書き込みトランザクション中にプロセッ
サからデータ・ルータへ再伝送される。第２５Ａ〜２５
Ｄ図に示すように、読み出しまたは書き込みアドレスの
最上位ビット（トランザクションの始めでバス８８．８
９のＣ３ＤＮラインを通して送られる）は、次いで、Ｃ
３ＤＮラインを通して再伝送される。
本発明においては、プロセッサによって再伝送された読
み出しまたは書き込みアドレスは、次に、転送元あるい
は転送先が対になったシステム・リソース・バスに結合
したシステム・リソース（たとえば、Ｉ１０モジュール
）に相当する場合には、このトランザクションに関係す
る適切な対のシステム・リソース・バスに送られる。ア
ドレスは、クロスリンク９０．９５．９０’ ９５
’を経てモジュール相互接続部１３０．１３２またはモ
ジュール相互接続部１３０’ １３２’に送られる
。
み出しまたは書き込みアドレスは、次に、転送元あるい
は転送先が対になったシステム・リソース・バスに結合
したシステム・リソース（たとえば、Ｉ１０モジュール
）に相当する場合には、このトランザクションに関係す
る適切な対のシステム・リソース・バスに送られる。ア
ドレスは、クロスリンク９０．９５．９０’ ９５
’を経てモジュール相互接続部１３０．１３２またはモ
ジュール相互接続部１３０’ １３２’に送られる
。
アドレスの再伝送は、クロスリンクに、特定のプロセッ
サから転送元あるいは転送先に相当するシステム・リソ
ースへの経路をセットアツプするに充分な時間を与える
。その結果、アドレスが再伝送されるとき、システム・
リソースに結合した対のモジュール相互接続部ヘアドレ
スを送るように切り換えロジックか構築される。
サから転送元あるいは転送先に相当するシステム・リソ
ースへの経路をセットアツプするに充分な時間を与える
。その結果、アドレスが再伝送されるとき、システム・
リソースに結合した対のモジュール相互接続部ヘアドレ
スを送るように切り換えロジックか構築される。
本発明によれば、書き込みアドレスの伝送後、プロセッ
サは各プロセッサに結合したデータ・ルータに書き込み
データを送る。クロスリンクの切り換えロジックが正し
く構築され、したがって、この書き込みデータは切り換
えロジックを経てこのトランザクションに関係する適切
な対のシステム・リソース・バスへ送られる。書き込み
データを切り換えロジックによって送るこの方法は再伝
送された書き込みアドレスを送る方法と同しである。
サは各プロセッサに結合したデータ・ルータに書き込み
データを送る。クロスリンクの切り換えロジックが正し
く構築され、したがって、この書き込みデータは切り換
えロジックを経てこのトランザクションに関係する適切
な対のシステム・リソース・バスへ送られる。書き込み
データを切り換えロジックによって送るこの方法は再伝
送された書き込みアドレスを送る方法と同しである。
第２５Ａ、２５Ｂ図に示すように、書き込みデータは、
バス８８．８９の双方向データ・ラインを通してのメモ
リ・コントローラ７０．７５による書き込みトランザク
ション中に与えられる。書き込みアドレスおよび書き込
みデータを受け取るシステム・リソースは書き込みアド
レスによりて指定される転送先に書き込みデータを格納
しようと試みることによって応答する。
バス８８．８９の双方向データ・ラインを通してのメモ
リ・コントローラ７０．７５による書き込みトランザク
ション中に与えられる。書き込みアドレスおよび書き込
みデータを受け取るシステム・リソースは書き込みアド
レスによりて指定される転送先に書き込みデータを格納
しようと試みることによって応答する。
本発明によれば、読み出しトランザクション中に切り換
えロジックによって読み出しアドレスを送った後、デー
タ・ルータのデータ切り換えロジックは、データ・ルー
タによって復号された読み出しアドレスに従って再構築
される。第１２図に示すように、読み出しアドレスがダ
ウン方向へ送られた後にデータ切り換えロジックが再構
築され、読み出しデータをアップ方向でＣＰＵモジュー
ル３０．３０′へ送るのを可能とする。
えロジックによって読み出しアドレスを送った後、デー
タ・ルータのデータ切り換えロジックは、データ・ルー
タによって復号された読み出しアドレスに従って再構築
される。第１２図に示すように、読み出しアドレスがダ
ウン方向へ送られた後にデータ切り換えロジックが再構
築され、読み出しデータをアップ方向でＣＰＵモジュー
ル３０．３０′へ送るのを可能とする。
システム１０が二重モードで作動しているとき、クロス
リンクのデータ切り換えロジックは、そのトランザクシ
ョンがゾーン１１の対のシステム・リソース・バス■３
０．１３２に関係し、転送元がシステム・リソース・バ
スに結合したシステム・リソースに相当する場合に、シ
ステム・リソース・バス１３０．１３２から読み出しデ
ータを送るように構築される。この例では、経路は、モ
ジュール相互接続部１３０からクロスリンク９０を経て
ＣＰＵ４０へ、クロスリンク９０を経てＣＰＵ４０’へ
読み出しデータを送り、かつまた、モジュール相互接続
部１３２からクロスリンク９５を経て、ＣＰＵ５０’へ
クロスリンク９５．９５′を経て読み出しデータを送る
ように構築される。
リンクのデータ切り換えロジックは、そのトランザクシ
ョンがゾーン１１の対のシステム・リソース・バス■３
０．１３２に関係し、転送元がシステム・リソース・バ
スに結合したシステム・リソースに相当する場合に、シ
ステム・リソース・バス１３０．１３２から読み出しデ
ータを送るように構築される。この例では、経路は、モ
ジュール相互接続部１３０からクロスリンク９０を経て
ＣＰＵ４０へ、クロスリンク９０を経てＣＰＵ４０’へ
読み出しデータを送り、かつまた、モジュール相互接続
部１３２からクロスリンク９５を経て、ＣＰＵ５０’へ
クロスリンク９５．９５′を経て読み出しデータを送る
ように構築される。
モジュール相互接続部１３０．１３２からのこの経路を
セットアツプするための、第１２図に示すデータ切り換
えロジックの正確な構成は、ＤＭＡデータをシステム・
リソース・バス１３０．１３２から送るＤＭＡ転送の第
１例に関連して先に説明した。
セットアツプするための、第１２図に示すデータ切り換
えロジックの正確な構成は、ＤＭＡデータをシステム・
リソース・バス１３０．１３２から送るＤＭＡ転送の第
１例に関連して先に説明した。
もしトランザクションがゾーン１１’の対になったシス
テム・リソース・バス１３０’ １３２’に関係し
ており、転送元がシステム・リソース・バスに結合した
システム・リソースに相当する場合には、クロスリンク
のデータ切り換えロジックは、システム・リソース・バ
ス１３０’ １３２’から読み出しデータを送るよ
うに構築される。この第２の例では、経路は、モジュー
ル相互接続部１３０′からクロスリンク９０’を経てＣ
ＰＵ４０′へ、そして、クロスリンク９０’ ９０を
経てＣＰＵ４０へ読み出しデータを送り、また、モジュ
ール相互接続部１３２′からクロスリンク９５′を経て
ＣＰＵ５０’へ、そして、クロスリンク９５’ ９
５を経てＣＰＵ５０へ読み出しデータを送るように構築
される。
テム・リソース・バス１３０’ １３２’に関係し
ており、転送元がシステム・リソース・バスに結合した
システム・リソースに相当する場合には、クロスリンク
のデータ切り換えロジックは、システム・リソース・バ
ス１３０’ １３２’から読み出しデータを送るよ
うに構築される。この第２の例では、経路は、モジュー
ル相互接続部１３０′からクロスリンク９０’を経てＣ
ＰＵ４０′へ、そして、クロスリンク９０’ ９０を
経てＣＰＵ４０へ読み出しデータを送り、また、モジュ
ール相互接続部１３２′からクロスリンク９５′を経て
ＣＰＵ５０’へ、そして、クロスリンク９５’ ９
５を経てＣＰＵ５０へ読み出しデータを送るように構築
される。
モジュール相互接続部１３０’ １３２’からのこ
の経路をセットアツプするための、第１２図に示すデー
タ切り換えロジックの正確な構成は、ＤＭＡ７”−夕を
システム・リソース・バス１３０′１３２′から送るＤ
ＭＡ転送の第２例に関連して先に説明した。
の経路をセットアツプするための、第１２図に示すデー
タ切り換えロジックの正確な構成は、ＤＭＡ７”−夕を
システム・リソース・バス１３０′１３２′から送るＤ
ＭＡ転送の第２例に関連して先に説明した。
読み出しアドレスの受領に応答して、システム・リソー
スは読み出しアドレスで指定された転送元から読み出し
データにアクセスし、この読み出しデータをシステム・
リソースに結合した対のシステム・リソース・バスへ送
る。読み出しアドレスの伝送後にクロスリンクのデータ
切り換えロジックが再構築される。したがって、二重モ
ードでは、読み出しデータはクロスリンクの各々で受け
取られ、切り換えロジックを経て各プロセッサへ送られ
る。
スは読み出しアドレスで指定された転送元から読み出し
データにアクセスし、この読み出しデータをシステム・
リソースに結合した対のシステム・リソース・バスへ送
る。読み出しアドレスの伝送後にクロスリンクのデータ
切り換えロジックが再構築される。したがって、二重モ
ードでは、読み出しデータはクロスリンクの各々で受け
取られ、切り換えロジックを経て各プロセッサへ送られ
る。
第２５Ｃ図に示すように、読み出しトランザクジョンの
開始に応答して、読み出しデータは、バス８８．８９．
８８’ ８９’の双方向データ・ラインを通してクロ
スリンク９０．９５．９０′９５′によってメモリ・コ
ントローラ７０．７５．７０’ ７５’へ送られる
。その結果、ＣＰＵモジュール３０．３０′のＣＰＵ４
０．５０．４０’５０′が読み出しアドレスで指定され
る転送元に位置する読み出しデータにアクセスすること
ができる。
開始に応答して、読み出しデータは、バス８８．８９．
８８’ ８９’の双方向データ・ラインを通してクロ
スリンク９０．９５．９０′９５′によってメモリ・コ
ントローラ７０．７５．７０’ ７５’へ送られる
。その結果、ＣＰＵモジュール３０．３０′のＣＰＵ４
０．５０．４０’５０′が読み出しアドレスで指定され
る転送元に位置する読み出しデータにアクセスすること
ができる。
好ましくは、第２５Ａ、２５Ｃ図に示すように、システ
ム・リソースのうちの１つ（たとえば、Ｉ１０モジュー
ル１００）への書き込みアドレス、書き込みデータある
いは読み出しアドレスの伝送に応答して、肯定応答コー
ドが、モジュール相互接続部１３０．１３２．１３０’
１３２’のＣ３ＵＰラインおよびバス８８．８９
．８８′、８９′のＣ３ＵＰラインを通してプロセッサ
の各々に送られる。プロセッサから読み出しまたは書き
込み情報を受け取ったシステム・リソースはＡＣＫ制御
コードを各プロセッサに送って書き込みアドレス、書き
込みデータあるいは読み出しアドレスの伝送が成功した
ことを示す。
ム・リソースのうちの１つ（たとえば、Ｉ１０モジュー
ル１００）への書き込みアドレス、書き込みデータある
いは読み出しアドレスの伝送に応答して、肯定応答コー
ドが、モジュール相互接続部１３０．１３２．１３０’
１３２’のＣ３ＵＰラインおよびバス８８．８９
．８８′、８９′のＣ３ＵＰラインを通してプロセッサ
の各々に送られる。プロセッサから読み出しまたは書き
込み情報を受け取ったシステム・リソースはＡＣＫ制御
コードを各プロセッサに送って書き込みアドレス、書き
込みデータあるいは読み出しアドレスの伝送が成功した
ことを示す。
たとえば、Ｉ１０モジュール１００が書き込みアドレス
、書き込みデータまたは読み出しアドレスを受けた場合
、Ｉ１０モジュール１００のファイヤウオール１０００
．１０］０は対のモジュール相互接続部１３０．１３２
を経てクロスリンク９０．９５へＡＣＫ制御コードを送
り、ファイヤウオール１０００．１０１０がダウン方向
でのプロセッサからのデータ伝送にエラーを検出しなか
ったことを示す。Ｉ１０モジュール３０ではメモリ・コ
ントローラ７０．７５かバス８８．８９の単方向制御ラ
インＣ３ＵＰを通してクロスリンク９０．９５からＡＣ
Ｋコードを受け取る。このＡＣＫコートは、クロスリン
ク９０’ ９５’およびハス８８′ ８９’を経
由してクロスリンク９０．９５からＣＰＵモジュール３
０′のメモリ・コントローラ７０’ ７５’にも送
られる。
、書き込みデータまたは読み出しアドレスを受けた場合
、Ｉ１０モジュール１００のファイヤウオール１０００
．１０］０は対のモジュール相互接続部１３０．１３２
を経てクロスリンク９０．９５へＡＣＫ制御コードを送
り、ファイヤウオール１０００．１０１０がダウン方向
でのプロセッサからのデータ伝送にエラーを検出しなか
ったことを示す。Ｉ１０モジュール３０ではメモリ・コ
ントローラ７０．７５かバス８８．８９の単方向制御ラ
インＣ３ＵＰを通してクロスリンク９０．９５からＡＣ
Ｋコードを受け取る。このＡＣＫコートは、クロスリン
ク９０’ ９５’およびハス８８′ ８９’を経
由してクロスリンク９０．９５からＣＰＵモジュール３
０′のメモリ・コントローラ７０’ ７５’にも送
られる。
好ましくは、第２５Ｂ、２５Ｄ図に示すように、システ
ム・リソースのうちの１つ（たとえば、■１０モジュー
ル１００）への書き込みアドレス、書き込みデータまた
は読み出しアドレスの伝送に応答して、エラー・コード
がモジュール相互接続部１３０．１３２．１３０’、１
３２’のＣ３ＵＰラインおよびバス８８．８９．８８’
８９’のＣ３ＵＰラインを通してプロセッサの各
々へ送られる。プロセッサから読み出しまたは書き込み
情報を受け取ったシステム・リソースはプロセッサの各
々へＥＲＲＯＲ制御コードを送って書き込みアドレス、
書き込みデータまたは読み出しアドレスの伝送が不成功
であることを示す。
ム・リソースのうちの１つ（たとえば、■１０モジュー
ル１００）への書き込みアドレス、書き込みデータまた
は読み出しアドレスの伝送に応答して、エラー・コード
がモジュール相互接続部１３０．１３２．１３０’、１
３２’のＣ３ＵＰラインおよびバス８８．８９．８８’
８９’のＣ３ＵＰラインを通してプロセッサの各
々へ送られる。プロセッサから読み出しまたは書き込み
情報を受け取ったシステム・リソースはプロセッサの各
々へＥＲＲＯＲ制御コードを送って書き込みアドレス、
書き込みデータまたは読み出しアドレスの伝送が不成功
であることを示す。
別の例として、Ｉ１０モジュール１００が書き込みアド
レス、書き込みデータまたは読み出しアドレスを受け取
った場合、Ｉ１０モジュール１００のファイヤウオール
１０００．１０１０は対のモジュール相互接続部１３０
．１３２を経てクロスリンク９０．９５へＥＲＲＯＲ制
御コードを送り、ファイヤウオール１０００．１ｏｉｏ
がダウン方向でプロセッサからのデータ伝送においてエ
ラーを検出したことを示す。システム１０の好ましい実
施例では、ＥＲＲＯＲ制御コードは、モジュール相互接
続部１３０を通してＣＰＵモジュールの１つから送られ
てきたデータをモジュール相互接続部１３２を通して他
のＣＰＵモジュールから送られてきたデータと比較した
結果として無比較エラーを検出したことを示す。ＣＰＵ
モジュール３０では、メモリ・コントローラ７０．７５
はバス８８．８９の単方向制御ラインＣ３ＵＰを通して
クロスリンク９０．９５からＥＲＲＯＲ制御コードを受
け取る。このＥＲＲＯＲ制御コードは、クロスリンク９
０．９５からクロスリンク９０’ ９５’およびバ
ス８８’ ８９’を経由してＣＰＵモジュール３０
′のメモリ・コントローラ７０’ ７５’にも送ら
れる。
レス、書き込みデータまたは読み出しアドレスを受け取
った場合、Ｉ１０モジュール１００のファイヤウオール
１０００．１０１０は対のモジュール相互接続部１３０
．１３２を経てクロスリンク９０．９５へＥＲＲＯＲ制
御コードを送り、ファイヤウオール１０００．１ｏｉｏ
がダウン方向でプロセッサからのデータ伝送においてエ
ラーを検出したことを示す。システム１０の好ましい実
施例では、ＥＲＲＯＲ制御コードは、モジュール相互接
続部１３０を通してＣＰＵモジュールの１つから送られ
てきたデータをモジュール相互接続部１３２を通して他
のＣＰＵモジュールから送られてきたデータと比較した
結果として無比較エラーを検出したことを示す。ＣＰＵ
モジュール３０では、メモリ・コントローラ７０．７５
はバス８８．８９の単方向制御ラインＣ３ＵＰを通して
クロスリンク９０．９５からＥＲＲＯＲ制御コードを受
け取る。このＥＲＲＯＲ制御コードは、クロスリンク９
０．９５からクロスリンク９０’ ９５’およびバ
ス８８’ ８９’を経由してＣＰＵモジュール３０
′のメモリ・コントローラ７０’ ７５’にも送ら
れる。
好ましくは、ＤＭＡ始動アドレス情報を送るのに用いら
れる書き込みトランザクションを含む読み出し、書き込
みトランザクション中、そして、ＤＭＡカウントを送る
のに用いられるセットアツプ書き込みトランザクション
中、読み出しまたは書き込みアドレス情報は、クロスリ
ンク／メモリ・コントローラ・バス８８．８９の双方向
データ・ラインを通してバイト・マスク情報でインター
リーブされる。第２５Ａ、２５Ｃ図に示すようにバイト
・マスク−データのうち４つのビットがデータの各ロン
グワード（すなわち、４つのバイトのために設けである
。その結果、成るアドレス指定されたロングワード内の
特定のバイトがバイト・マスク・データを用いて選ばれ
得る。
れる書き込みトランザクションを含む読み出し、書き込
みトランザクション中、そして、ＤＭＡカウントを送る
のに用いられるセットアツプ書き込みトランザクション
中、読み出しまたは書き込みアドレス情報は、クロスリ
ンク／メモリ・コントローラ・バス８８．８９の双方向
データ・ラインを通してバイト・マスク情報でインター
リーブされる。第２５Ａ、２５Ｃ図に示すようにバイト
・マスク−データのうち４つのビットがデータの各ロン
グワード（すなわち、４つのバイトのために設けである
。その結果、成るアドレス指定されたロングワード内の
特定のバイトがバイト・マスク・データを用いて選ばれ
得る。
本発明の好ましい実施例では、ＤＭＡを経内した成る種
の情報転送は成る特定のクロック位相と同期して生じる
。第２４Ａ〜２４Ｅ図に示すように、ＤＭＡデータかい
ずれかの方向に転送されるときにはいっても、各ロング
ワードの伝送の始めがクロック位相Ｐ６と同期させられ
る。このクロック位相は位相発生器２３１０（第２３図
）で発生する。さらに、完了コード、エラー・コードは
クロック位相Ｐ６と同位相てＣ３ＵＰラインを通してメ
モリ・コントローラへ常に送られている。
の情報転送は成る特定のクロック位相と同期して生じる
。第２４Ａ〜２４Ｅ図に示すように、ＤＭＡデータかい
ずれかの方向に転送されるときにはいっても、各ロング
ワードの伝送の始めがクロック位相Ｐ６と同期させられ
る。このクロック位相は位相発生器２３１０（第２３図
）で発生する。さらに、完了コード、エラー・コードは
クロック位相Ｐ６と同位相てＣ３ＵＰラインを通してメ
モリ・コントローラへ常に送られている。
第２４Ａ〜２４Ｅ図に示す本発明の実施例ではクロック
位相Ｐ６と同期してＣ３ＵＰラインを通してファイヤウ
オールによってメモリーコントローラへＡＣＫコードが
送られる。このとき、ＡＣＫコードの伝送に続いて、ス
トール・コードが伝送される。これは、クロスリンク／
メモリ・コントローラ・バス８８．８９の双方向データ
・ラインが１６個のデータ・ビットしか搬送しないから
である。一方、メモリ・コントローラは３２ビツトの単
位でデータを処理することができる。あるいは、ＡＣＫ
コードがクロック位相Ｐ６と同相で伝送されない場合に
は、引き続くストール・コードは不要であるが、先行の
クロック位相Ｐ６の間はＣ３ＵＰラインはアイドルとな
っていなければならない。
位相Ｐ６と同期してＣ３ＵＰラインを通してファイヤウ
オールによってメモリーコントローラへＡＣＫコードが
送られる。このとき、ＡＣＫコードの伝送に続いて、ス
トール・コードが伝送される。これは、クロスリンク／
メモリ・コントローラ・バス８８．８９の双方向データ
・ラインが１６個のデータ・ビットしか搬送しないから
である。一方、メモリ・コントローラは３２ビツトの単
位でデータを処理することができる。あるいは、ＡＣＫ
コードがクロック位相Ｐ６と同相で伝送されない場合に
は、引き続くストール・コードは不要であるが、先行の
クロック位相Ｐ６の間はＣ３ＵＰラインはアイドルとな
っていなければならない。
当業者にとって明らかなように、発明の精神、範囲から
逸脱することな（種々の修正、変更を本発明のデータ転
送プロトコルで行うことができる。
逸脱することな（種々の修正、変更を本発明のデータ転
送プロトコルで行うことができる。
したがって、本発明は、特許請求の範囲内に入るものな
らびにその均等物である限り、上記の修正、変更をカバ
ーすることを意図している。
らびにその均等物である限り、上記の修正、変更をカバ
ーすることを意図している。
第１図は、本発明の実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリーモジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 第８図は、第３図のＣＰＵモジュールのプライマリ−メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１θ図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システムによって
発生されるタロツク信号のタイミング図である。 第１６図は、第１４図に示すタイミング、システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのＩ１０
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。 第２４Ａ図ないし第２４Ｅ図は、ＤＭＡを経由するデー
タ転送のタイミング図である。 第２５Ａ図ないし第２５Ｄ図は、読み取りサイクルおよ
び書き込みサイクルを介したデータ転送のタイミング図
である。
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリーモジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 第８図は、第３図のＣＰＵモジュールのプライマリ−メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１θ図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システムによって
発生されるタロツク信号のタイミング図である。 第１６図は、第１４図に示すタイミング、システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのＩ１０
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。 第２４Ａ図ないし第２４Ｅ図は、ＤＭＡを経由するデー
タ転送のタイミング図である。 第２５Ａ図ないし第２５Ｄ図は、読み取りサイクルおよ
び書き込みサイクルを介したデータ転送のタイミング図
である。
Claims (31)
- （１）コンピュータ・システムの構成要素間でＤＭＡを
経てデータを転送する方法であって、コンピュータ・シ
ステムがメモリ・コントローラと、システム・リソース
に結合した第１システム・リソース・バスと、システム
・リソースに結合した第２のシステム・リソース・バス
と、データ・ルータとを包含し、このデータ・ルータが
メモリ・コントローラを第１または第２のシステム・リ
ソース・バスに結合する切り換えロジックを包含する方
法において、 セットアップ書き込みトランザクションを指定するＤＭ
Ａセットアップ情報をメモリ・コントローラからシステ
ム・リソースの１つにデータ・ルータおよび前記システ
ム、リソースに結合したシステム・リソース・バスを経
由して伝送し、このＤＭＡセットアップ情報がＤＭＡ転
送に対応しており、このＤＭＡ転送の方向を前記システ
ム・リソースから前記メモリ・コントローラへのアップ
方向あるいは前記メモリ・コントローラから前記システ
ム・リソースへのダウン方向のいずれかとして指示し、
ＤＭＡ転送がどのシステム・リソースと関係することに
なるかを指示し、前記ＤＭＡ転送がシステム・リソース
・バスの１つに結合した１つのシステム・リソースと関
係することになるかどうかを指示する段階と、 前記セットアップ書き込みトランザクション中にデータ
・ルータにおいて前記ＤＭＡセットアップ情報を復号し
、どのシステム・リソース・バスと前記ＤＭＡ転送が関
係することになるかを決定し、前記ＤＭＡ転送がシステ
ム・リソース・バスのうちの１つに結合した１つのシス
テム・リソースと関係することになるかどうかを決定す
る段階と、 前記メモリ・コントローラから前記システム・リソース
へデータ・ルータならびに前記システム・リソースに結
合したシステム・リソース・バスを経由して始動ＤＭＡ
コードを伝送する段階と、 前記始動ＤＭＡコードの伝送に応答して、かつ、前記デ
ータ・ルータによって復号された前記ＤＭＡセットアッ
プ情報に従って前記データ・ルータにおいて切り換えロ
ジックを構築する段階であり、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、第１システム・リソース・バスと関係すること
になり、また、システム・リソース・バスのうちの１つ
に結合したシステム・リソースと関係することになると
きに、前記第１システム・リソースから前記メモリ・コ
ントローラへＤＭＡデータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、第２のシステム・リソース・バスと関係するこ
とになり、また、システム・リソース・バスのうちの１
つに結合した１つのシステム・リソースと関係すること
になるときに、第２システム・リソース・バスから前記
メモリ・コントローラへＤＭＡデータを伝送するように
構築され、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、第１システム・リソース・バスと関係すること
になり、また、システム・リソース・バスのうちの１つ
に結合したシステム・リソースと関係することになると
きに、前記メモリ・コントローラから前記第１システム
・リソース・バスへＤＭＡデータを送るように構築され
、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、第２のシステム・リソース・バスと関係するこ
とになり、また、システム・リソース・バスのうちの１
つに結合した１つのシステム・リソースと関係すること
になるときに、前記メモリ・コントローラから第２シス
テム・リソース・バスへＤＭＡデータを伝送するように
構築されるようにした段階と、 前記ＤＭＡ始動コードの伝送に応答して、前記システム
・リソースからそれに結合したシステム・リソース・バ
スおよび前記データ・ルータの切り換えロジックを経由
して前記メモリ・コントローラへ肯定応答コードを伝送
する段階と、 前記ＤＭＡ転送がアップ方向であるときに前記肯定応答
コードの伝送後に、前記システム・リソースからそれに
結合したシステム・リソース・バスおよび前記データ・
ルータの切り換えロジックを経由して前記メモリ・コン
トローラへＤＭＡデータを伝送する段階と、前記ＤＭＡ
転送がアップ方向であるときに前記肯定応答コードの伝
送後に、前記メモリ・コントローラから前記システム・
リソースへ前記データ・ルータの切り換えロジックおよ
び前記システム・リソースへ結合したシステム・リソー
ス・バスを経由してＤＭＡデータを伝送する段階と、 ＤＭＡデータの伝送後に、前記システム・リソースから
前記メモリ・コントローラへ前記システム・リソースに
結合したシステム・リソース・バスおよび前記データ・
ルータの切り換えロジックを経由して完了コードを伝送
し、 ＤＭＡデータ伝送が成功したことを示す段階とを包含す
ることを特徴とする方法。 - （２）請求項１記載の方法において、さらに、前記肯定
応答コードの伝送後に、前記データ・ルータの切り換え
ロジックから前記メモリ・コントローラへエラー・コー
ドを伝送してＤＭＡデータ伝送の不成功を示す段階と包
含することを特徴とする方法。 - （３）請求項２記載の方法において、さらに、前記肯定
応答コードの伝送後に、前記システム・リソースから前
記メモリ・コントローラへこのシステム・リソースに結
合したシステム・リソース・バスおよび前記データ・ル
ータの切り換えロジックを経由してストール・コードを
伝送して、前記システム・リソースが前記メモリ・コン
トローラからダウン方向に送られてくる ＤＭＡデータを受け入れる準備ができていないことを示
すと共に、前記システム・リソースがアップ方向でＤＭ
Ａデータを送る準備にできていないことを示す段階を包
含することを特徴とする方法。 - （４）請求項１記載の方法において、さらに、アップ方
向におけるＤＭＡデータの伝送後に、前記システム・リ
ソースから前記メモリ・コントローラへ前記システム・
リソースに結合したシステム・リソース・バスおよび前
記データ・ルータの切り換えロジックを経由してエラー
・コードを伝送して、ＤＭＡデータ伝送でのエラーを示
す段階を包含することを特徴とする方法。 - （５）請求項４記載の方法において、エラー・コードが
ＤＭＡデータ伝送におけるＣＲＣエラーを示すＣＲＣエ
ラー・コードであることを特徴とする方法。 - （６）請求項５記載の方法において、さらに、前記肯定
応答コードの伝送後に、前記システム・リソースから前
記メモリ・コントローラへこのシステム・リソースに結
合したシステム・リソース・バスおよび前記データ・ル
ータの切り換えロジックを経由してストール・コードを
伝送して、前記システム・リソースがアップ方向でＤＭ
Ａデータを送る準備ができていないことを示す段階を包
含することを特徴とする方法。 - （７）請求項４記載の方法において、さらに、前記肯定
応答コードの伝送後に、前記システム・リソースから前
記メモリ・コントローラへこのシステム・リソースに結
合したシステム・リソース・バスおよび前記データ・ル
ータの切り換えロジックを経由してストール・コードを
伝送して、前記システム・リソースがアップ方向でＤＭ
Ａデータを送る準備ができていないことを示す段階を包
含することを特徴とする方法。 - （８）請求項１記載の方法において、さらに、前記肯定
応答コードの伝送後に、前記システム・リソースから前
記メモリ、コントローラへこのシステム・リソースに結
合したシステム・リソース・バスおよび前記データ・ル
ータの切り換えロジックを経由してストール・コードを
伝送して、前記システム・リソースが前記メモリ・コン
トローラからダウン方向に送られてくる ＤＭＡデータを受け入れる準備ができていないことを示
すと共に、前記システム・リソースがアップ方向でＤＭ
Ａデータを送る準備ができていないことを示す段階を包
含することを特徴とする方法。 - （９）請求項１、２、３、４、７、８のうちいずれか１
つに記載の方法において、前記システム・リソースがそ
れによってアクセスされるべきＤＭＡデータ・アドレス
を示すポインタ・レジスタを有し、さらに、 書き込みトランザクション中にメモリ・コントローラか
ら前記システム・リソースへデータ・ルータならびに前
記システム・リソースに結合したシステム、リソース・
バスを経由してＤＭＡ始動アドレス情報を伝送し、次い
で、前記始動ＤＭＡデータを前記メモリ・コントローラ
から前記システム・リソースへ伝送し、前記ＤＭＡ始動
アドレス情報が前記ＤＭＡ転送中に前記システム・リソ
ースによってアクセスされるべきＤＭＡデータ・アドレ
スを特定する段階と、 前記メモリ・コントローラから前記システム・リソース
への前記ＤＭＡ始動アドレス情報の伝送後に、前記シス
テム・リソースのポインタ・レジスタにＤＭＡデータ・
アドレスを格納する段階と を包含することを特徴とする方法。 - （１０）請求項９記載の方法において、前記システム・
リソースが前記ＤＭＡ転送中に前記システム・リソース
によってアクセスされるべきＤＭＡデータのバイト数を
示すカウント・レジスタを有し、さらに、 書き込みトランザクション中にメモリ・コントローラか
ら前記システム・リソースへデータ・ルータならびに前
記システム・リソースに結合されたシステム・リソース
・バスを経由してＤＭＡカウント情報を伝送し、次いで
、前記メモリ・コントローラから前記システム・リソー
スへ前記始動ＤＭＡコードを伝送し、前記 ＤＭＡカウント情報が前記ＤＭＡ転送中に前記システム
・リソースによってアクセスされるべきＤＭＡデータの
バイト数のＤＭＡカウントを特定するようにした段階と
、 前記メモリ・コントローラから前記システム・リソース
への前記ＤＭＡカウント情報の伝送後に、前記システム
・リソースのカウント・レジスタにＤＭＡカウントを格
納する段階と を包含することを特徴とする方法。 - （１１）請求項１、２、３、４、７、８のうちいずれか
１つに記載の方法において、前記システム・リソースが
前記ＤＭＡ転送中に前記システム・リソースによってア
クセスされるべきＤＭＡデータのバイト数を示すカウン
ト・レジスタを有し、さらに、 書き込みトランザクション中にメモリ・コントローラか
ら前記システム・リソースへデータ・ルータならびに前
記システム・リソースに結合されたシステム・リソース
・バスを経由してＤＭＡカウント情報を伝送し、次いで
、前記メモリ・コントローラから前記システム、リソー
スへ前記始動ＤＭＡコードを伝送し、前記 ＤＭＡカウント情報が前記ＤＭＡ転送中に前記システム
・リソースによってアクセスされるべきＤＭＡデータの
バイト数のＤＭＡカウントを特定するようにした段階と
、 前記メモリ・コントローラから前記システム・リソース
への前記ＤＭＡカウント情報の伝送後に、前記システム
・リソースのカウント・レジスタにＤＭＡカウントを格
納する段階と を包含することを特徴とする方法。 - （１２）請求項１１記載の方法において、前記切り換え
ロジックが下手側と上手側の切り換えロジックを包含し
、 前記ＤＭＡ始動コードの伝送に応答し、かつ、前記デー
タ・ルータによって復号される前記ＤＭＡセットアップ
情報に従って、前記データ・ルータ内に下手側、上手側
の切り換えロジックを構築する段階を包含し、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第１
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第１システ
ム・リソース・バスから前記メモリ・コントローラへコ
ードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第２
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第２システ
ム・リソース・バスから前記メモリ・コントローラへコ
ードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記第１システム・リソース・バスから前
記メモリ、コントローラへＤＭＡデータを送るように構
築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、第２システム・リソース・バスか
ら前記メモリ・コントローラへＤＭＡデータを伝送する
ように構築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記メモリ・コントローラから前記第１シ
ステム・リソース・バスへＤＭＡデータを送るように構
築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、前記メモリ・コントローラから第
２システム・リソース・バスへＤＭＡデータを伝送する
ように構築される ことを特徴とする方法。 - （１３）請求項９記載の方法において、前記切り換えロ
ジックが下手側と上手側の切り換えロジックを包含し、 前記ＤＭＡ始動コードの伝送に応答し、かつ、前記デー
タ・ルータによって復号される前記ＤＭＡセットアップ
情報に従って、前記データ・ルータ内に下手側、上手側
の切り換えロジックを構築する段階を包含し、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第１
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第１システ
ム・リソース・バスから前記メモリ・コントローラへコ
ードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第２
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第２システ
ム・リソース・バスから前記メモリ・コントローラへコ
ードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記第１システム・リソースから前記メモ
リ・コントローラへＤＭＡデータを送るように構築され
、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、第２システム・リソース・バスか
ら前記メモリ・コントローラへＤＭＡデータを伝送する
ように構築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記メモリ・コントローラから前記第１シ
ステム・リソース・バスへＤＭＡデータを送るように構
築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、前記メモリ・コントローラから第
２システム・リソース・バスへＤＭＡデータを伝送する
ように構築される ことを特徴とする方法。 - （１４）請求項１、２、３、４、７、８のうちいずれら
か１つに記載の方法において、前記切り換えロジックが
下手側と上手側の切り換えロジックを包含し、 前記ＤＭＡ始動コードの伝送に応答し、かつ、前記デー
タ・ルータによって復号される前記ＤＭＡセットアップ
情報に従って、前記データ・ルータ内に下手側、上手側
の切り換えロジックを構築する段階を包含し、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第１
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第１システ
ム・リソース・バスから前記メモリ・コントローラへコ
ードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第２
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第２システ
ム・リソース・バスから前記メモリ・コントローラへコ
ードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記第１システム・リソースから前記メモ
リ・コントローラへＤＭＡデータを送るように構築され
、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、第２システム・リソース・バスか
ら前記メモリ・コントローラへＤＭＡデータを伝送する
ように構築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記メモリ・コントローラから前記第１シ
ステム・リソース・バスへＤＭＡデータを送るように構
築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、前記メモリ・コントローラから第
２システム・リソース・バスへＤＭＡデータを伝送する
ように構築される ことを特徴とする方法。 - （１５）コンピュータ・システムの構成要素間でＤＭＡ
を経てデータを転送する方法であって、コンピュータ・
システムが第１のメモリ・コントローラと、第２のメモ
リ・コントローラと、１つのシステム・リソースに結合
した第１システム・リソース・バスと、別のシステム・
リソースに結合した第２のシステム・リソース・バスと
、第１メモリ・コントローラ、第１システム・リソース
・バスおよび第２システム・リソース・バスに結合した
第１データ・ルータと、第１メモリ・コントローラ、第
１システム・リソース・バスおよび第２システム・リソ
ース・バスに結合した第２データ・ルータとを包含し、
各データ・ルータが切り換えロジックを包含する方法に
おいて、 セットアップ書き込みトランザクションを指定するＤＭ
Ａセットアップ情報をメモリ・コントローラからシステ
ム・リソースの１つにこのメモリ・コントローラに結合
したデータ・ルータおよび前記システム・リソースに結
合したシステム・リソース・バスを経由して伝送し、こ
のＤＭＡセットアップ情報が１つのＤＭＡ転送に対応し
ており、このＤＭＡ転送の方向を前記システム・リソー
スから前記メモリ・コントローラへのアップ方向あるい
は前記メモリ・コントローラから前記システム・リソー
スへのダウン方向のいずれかとして指示し、ＤＭＡ転送
がどのシステム・リソースと関係することになるかを指
示し、前記ＤＭＡ転送がシステム・リソース・バスの１
つに結合した１つのシステム・リソースと関係すること
になるかどうかを指示する段階と、 前記セットアップ書き込みトランザクション中に前記メ
モリ・コントローラに結合したデータ・ルータにおいて
前記ＤＭＡセットアップ情報を復号し、どのシステム・
リソース・バスと前記ＤＭＡ転送が関係することになる
かを決定し、前記ＤＭＡ転送がシステム、リソース・バ
スのうちの１つに結合した１つのシステム・リソースと
関係することになるかどうかを決定する段階と、 前記メモリ・コントローラから前記システム・リソース
へ前記メモリーコントローラに結合したデータ・ルータ
ならびに前記システム、リソースに結合したシステム・
リソース・バスを経由して始動ＤＭＡコードを伝送する
段階と、前記始動ＤＭＡコードの伝送に応答して、かつ
、前記データ・ルータによって復号された前記ＤＭＡセ
ットアップ情報に従って前記データ・ルータにおいて切
り換えロジックを構築する段階であり、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、第１システム・リソース・バスと関係すること
になり、また、システム・リソース・バスのうちの１つ
に結合したシステム・リソースと関係することになると
きに、前記第１システム・リソースから前記メモリ・コ
ントローラへＤＭＡデータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、第２のシステム・リソース・バスと関係するこ
とになり、また、システム・リソース・バスのうちの１
つに結合した１つのシステム・リソースと関係すること
になるときに、第２システム・リソース・バスから前記
メモリ・コントローラへＤＭＡデータを伝送するように
構築され、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、第１システム・リソース・バスと関係すること
になり、また、システム・リソース・バスのうちの１つ
に結合したシステム・リソースと関係することになると
きに、前記メモリ・コントローラから前記第１システム
・リソース・バスへＤＭＡデータを送るように構築され
、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、第２のシステム・リソース・バスと関係するこ
とになり、また、システム・リソース・バスのうちの１
つに結合した１つのシステム・リソースと関係すること
になるときに、前記メモリ・コントローラから第２シス
テム・リソース・バスへＤＭＡデータを伝送するように
構築されるようにした段階と、 前記ＤＭＡ始動コードの伝送に応答して、前記システム
・リソースからそれに結合したシステム・リソース・バ
スおよび前記データ・ルータの切り換えロジックを経由
して前記メモリ・コントローラへ肯定応答コードを伝送
する段階と、 前記ＤＭＡ転送がアップ方向であるときに前記肯定応答
コードの伝送後に、前記システム・リソースからそれに
結合したシステム・リソース・バスおよび前記データ・
ルータの切り換えロジックを経由して前記メモリ・コン
トローラへＤＭＡデータを伝送する段階と、前記ＤＭＡ
転送がアップ方向であるときに前記肯定応答コードの伝
送後に、前記メモリ・コントローラから前記システム・
リソースへ前記データ・ルータの切り換えロジックおよ
び前記システム・リソースへ結合したシステム・リソー
ス・バスを経由してＤＭＡデータを伝送する段階と、 ＤＭＡデータの伝送後に、前記システム・リソースから
前記メモリ・コントローラへ前記システム・リソースに
結合したシステム・リソース・バスおよび前記データ・
ルータの切り換えロジックを経由して完了コードを伝送
し、 ＤＭＡデータ伝送が成功したことを示す段階とを包含す
ることを特徴とする方法。 - （１６）請求項１５記載の方法において、第１データ・
ルータが第２データ・ルータの切り換えロジックを経て
第２システム・リソース・バスに結合しており、第２デ
ータ・ルータが第１データ・ルータの切り換えロジック
を経て第１システム・リソース・バスに結合しており、 メモリ・コントローラの各々からシステム・リソースの
１つに第１、第２のデータ・ルータならびにこのシステ
ム・リソースに結合したシステム・リソース・バスを経
由して同じＤＭＡセットアップ情報を伝送する段階と、 第１、第２のデータ・ルータにおいて前記 ＤＭＡセットアップ情報を復号する段階と、前記メモリ
・コントローラの各々から前記システム・リソースへ第
１、第２のデータ・ルータおよび前記システム・リソー
スに結合したシステム・リソース・バスを経由して始動
ＤＭＡコードを伝送する段階と、 第１、第２のデータ・ルータ内にそれらによって復号さ
れた前記ＤＭＡセットアップ情報に従って切り換えロジ
ックを構築する段階であり、前記切り換えロジックが、
前記ＤＭＡ転送がアップ方向であり、第１システム・リ
ソース・バスに関係することになり、システム・リソー
ス・バスのうちの１つに結合したシステム・リソースと
関係することになるとき、第１システム・リソース・バ
スから第１データ・ルータの切り換えロジックを経由し
て第１メモリ・コントローラへ、そして、第１、第２の
データ・ルータの切り換えロジックを経由して第２メモ
リ・コントローラへＤＭＡデータを送るように構築され
、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、第２システム・リソース・バスに関係すること
になり、システム・リソース・バスのうちの１つに結合
したシステム・リソースと関係することになるとき、第
２システム・リソース・バスから第２データ・ルータの
切り換えロジックを経由して第２メモリ・コントローラ
へ、そして、第２、第１のデータ・ルータの切り換えロ
ジックを経由して第１メモリ・コントローラへＤＭＡデ
ータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、第１システム・リソース・バスに関係すること
になり、システム・リソース・バスのうちの１つに結合
したシステム・リソースと関係することになるとき、第
１メモリ・コントローラから第１データ・ルータの切り
換えロジックを経由して、そして、第２メモリ・コント
ローラから第２、第１のデータ・ルータの切り換えロジ
ックを経由して第１メモリ・コントローラＢへＤＭＡデ
ータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、第２システム・リソース・バスに関係すること
になり、システム・リソース・バスのうちの１つに結合
したシステム・リソースと関係することになるとき、第
１メモリ・コントローラから第１データ・ルータの切り
換えロジックを経由して、そして、第２メモリ・コント
ローラから第２データ・ルータの切り換えロジックを経
由して第２メモリ・コントローラＢへＤＭＡデータを送
るように構築され、前記システム・リソースから前記メ
モリ・コントローラの各々へ前記システム・リソースに
結合したシステム・リソース・バスおよび第１、第２の
データ・ルータの切り換えロジックを経由して肯定応答
コードを伝送する段階と、 前記ＤＭＡ転送がアップ方向であるときに、前記システ
ム・リソースから前記メモリ・コントローラの各々へ前
記システム・リソースに結合したシステム・リソース・
バスおよび第１、第２のデータ・ルータの切り換えロジ
ックを経由してＤＭＡデータを伝送する段階と、 前記ＤＭＡ転送がダウン方向であるときに、前記メモリ
・コントローラの各々から前記システム・リソースへ第
１、第２のデータ・ルータの切り換えロジックおよび前
記システム・リソースに結合したシステム・リソース・
バスを経由して同じＤＭＡデータを伝送する段階と、前
記システム・リソースから前記メモリ・コントローラの
各々へ前記システム・リソースに結合したシステム・リ
ソース・バスおよび第１、第２のデータ・ルータの切り
換えロジックを経由して完了コードを伝送する段階と を包含することを特徴とする方法。 - （１７）請求項１６記載の方法において、さらに、前記
肯定応答コードの伝送後に、前記第１、第２のデータ・
ルータの切り換えロジックから前記メモリ・コントロー
ラの各々へエラー・コードを伝送してＤＭＡデータ伝送
の不成功を示す段階と包含することを特徴とする方法。 - （１８）請求項１７記載の方法において、さらに、前記
肯定応答コードの伝送後に、前記システム・リソースか
ら前記メモリ・コントローラの各々へこのシステム・リ
ソースに結合したシステム・リソース・バスおよび前記
第１、第２のデータ・ルータの切り換えロジックを経由
してストール・コードを伝送して、前記システム・リソ
ースが前記メモリ・コントローラの各々からダウン方向
に送られてくるＤＭＡデータを受け入れる準備ができて
いないことを示すと共に、前記システム・リソースがア
ップ方向でＤＭＡデータを送る準備ができていないこと
を示す段階を包含することを特徴とする方法。 - （１９）請求項１６項記載の方法において、さらに、ア
ップ方向におけるＤＭＡデータの伝送後に、前記システ
ム・リソースから前記メモリ・コントローラの各々へ前
記システム・リソースに結合したシステム・リソース・
バスおよび前記第１、第２のデータ・ルータの切り換え
ロジックを経由してエラー・コードを伝送して、ＤＭＡ
データ伝送でのエラーを示す段階を包含することを特徴
とする方法。 - （２０）請求項１９記載の方法において、エラー・コー
ドがＤＭＡデータ伝送におけるＣＲＣエラーを示すＣＲ
Ｃエラー・コードであることを特徴とする方法。 - （２１）請求項２０記載の方法において、さらに、前記
肯定応答コードの伝送後に、前記システム・リソースか
ら前記メモリ・コントローラの各々へこのシステム・リ
ソースに結合したシステム・リソース・バスおよび前記
第１、第２のデータ・ルータの切り換えロジックを経由
してストール・コードを伝送して、前記システム・リソ
ースがアップ方向でＤＭＡデータを送る準備ができてい
ないことを示す段階を包含することを特徴とする方法。 - （２２）請求項１９記載の方法において、さらに、前記
肯定応答コードの伝送後に、前記システム・リソースか
ら前記メモリ・コントローラの各々へこのシステム・リ
ソースに結合したシステム・リソース・バスおよび前記
第１、第２のデータ・ルータの切り換えロジックを経由
してストール・コードを伝送して、前記システム・リソ
ースがアップ方向でＤＭＡデータを送る準備ができてい
ないことを示す段階を包含することを特徴とする方法。 - （２３）請求項１６記載の方法において、さらに、前記
肯定応答コードの伝送後に、前記システム・リソースか
ら前記メモリ・コントローラの各々へこのシステム・リ
ソースに結合したシステム・リソース・バスおよび前記
第１、第２のデータ・ルータの切り換えロジックを経由
してストール・コードを伝送して、前記システム・リソ
ースが前記メモリ・コントローラの各々からダウン方向
に送られてくるＤＭＡデータを受け入れる準備ができて
いないことを示すと共に、前記システム・リソースがア
ップ方向でＤＭＡデータを送る準備ができていないこと
を示す段階を包含することを特徴とする方法。 - （２４）請求項１６、１７、１８、１９、２２、２３の
うちいずれか１つに記載の方法において、前記システム
・リソースがそれによってアクセスされるべきＤＭＡデ
ータ・アドレスを示すポインタ・レジスタを有し、さら
に、 書き込みトランザクション中にメモリ・コントローラの
各々から前記システム・リソースへ第１、第２のデータ
・ルータならびに前記システム・リソースに結合したシ
ステム・リソース・バスを経由してＤＭＡ始動アドレス
情報を伝送し、次いで、前記始動ＤＭＡデータを前記メ
モリーコントローラの各々から前記システム・リソース
へ伝送し、前記ＤＭＡ始動アドレス情報が前記ＤＭＡ転
送中に前記システム・リソースによってアクセスされる
べきＤＭＡデータ・アドレスを特定する段階と、 前記メモリ・コントローラの各々から前記システム・リ
ソースへの前記ＤＭＡ始動アドレス情報の伝送後に、前
記システム・リソースのポインタ・レジスタにＤＭＡデ
ータ・アドレスを格納する段階とを包含することを特徴
とする方法。 - （２５）請求項２４記載の方法において、前記システム
・リソースが前記ＤＭＡ転送中に前記システム・リソー
スによってアクセスされるべきＤＭＡデータのバイト数
を示すカウント・レジスタを有し、さらに、 書き込みトランザクション中にメモリ・コントローラの
各々から前記システム・リソースへ第１、第２のデータ
・ルータならびに前記システム・リソースに結合された
システム・リソース・バスを経由してＤＭＡカウント情
報を伝送し、次いで、前記メモリ・コントローラの各々
から前記システム・リソースへ前記始動ＤＭＡコードを
伝送し、前記ＤＭＡカウント情報が前記ＤＭＡ転送中に
前記システム・リソースによってアクセスされるべきＤ
ＭＡデータのバイト数のＤＭＡカウントを特定するよう
にした段階と、 前記メモリ・コントローラの各々から前記システム・リ
ソースへの前記ＤＭＡカウント情報の伝送後に、前記シ
ステム・リソースのカウント・レジスタにＤＭＡカウン
トを格納する段階と を包含することを特徴とする方法。 - （２６）請求項１６、１７、１８、１９、２２、２３の
うちいずれか１つに記載の方法において、前記システム
・リソースが前記ＤＭＡ転送中に前記システム・リソー
スによってアクセスされるべきＤＭＡデータのバイト数
を示すカウント・レジスタを有し、さらに、書き込みト
ランザクション中にメモリ・コントローラの各々から前
記システム・リソースへ第１、第２のデータ・ルータな
らびに前記システム・リソースに結合されたシステム・
リソース・バスを経由してＤＭＡカウント情報を伝送し
、次いで、前記メモリ・コントローラの各々から前記シ
ステム・リソースへ前記始動ＤＭＡコードを伝送し、前
記ＤＭＡカウント情報が前記ＤＭＡ転送中に前記システ
ム・リソースによってアクセスされるべきＤＭＡデータ
のバイト数のＤＭＡカウントを特定するようにした段階
と、 前記メモリ・コントローラの各々から前記システム・リ
ソースへの前記ＤＭＡカウント情報の伝送後に、前記シ
ステム・リソースのカウント・レジスタにＤＭＡカウン
トを格納する段階と を包含することを特徴とする方法。 - （２７）請求項２６記載の方法において、前記切り換え
ロジックが下手側と上手側の切り換えロジックを包含し
、 前記ＤＭＡ始動コードの伝送に応答し、かつ、前記第１
、第２のデータ・ルータによって復号される前記ＤＭＡ
セットアップ情報に従って、前記第１、第２のデータ・
ルータ内に下手側、上手側の切り換えロジックを構築す
る段階を包含し、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第１
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第１システ
ム・リソース・バスから前記第１データ・ルータを経由
して前記第２のメモリ・コントローラへコードを送るよ
うに構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第２
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第２システ
ム・リソース・バスから第２データ・ルータを経由して
前記第２メモリ・コントローラへコードを送るように構
築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第１システム・リソースと関係すること
になり、また、システム・リソース・バスのうちの１つ
に結合したシステム・リソースと関係することになると
きに、第１システム・リソース・バスから第１データ・
ルータを経由して前記第１メモリ・コントローラへ、そ
して、第１、第２のデータ・ルータを経由して前記２メ
モリ・コントローラへＤＭＡデータを送るように構築さ
れ、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、第２システム・リソース・バスか
ら第２のデータ・ルータを経由して前記第２メモリ・コ
ントローラへ、そして、第２、第１のデータ・ルータを
経由して前記第１メモリ・コントローラへＤＭＡデータ
を伝送するように構築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記第１メモリ・コントローラから第１デ
ータ・ルータを経由して、そして、前記第２メモリ・コ
ントローラから第２、第１のデータ・ルータを経由して
前記第１システム・リソース・バスへＤＭＡデータを送
るように構築され、前記下手側切り換えロジックが、前
記ＤＭＡ転送がダウン方向であり、第２のシステム・リ
ソース・バスと関係することになり、また、システム・
リソース・バスのうちの１つに結合した１つのシステム
・リソースと関係することになるときに、前記第２メモ
リ・コントローラから第２データ・ルータを経由して、
そして、前記第１メモリ・コントローラから第１、第２
のデータ・ルータを経由して第２システム・リソース・
バスへＤＭＡデータを伝送するように構築されることを
特徴とする方法。 - （２８）請求項２４記載の方法において、前記切り換え
ロジックが下手側と上手側の切り換えロジックを包含し
、 前記ＤＭＡ始動コードの伝送に応答し、かつ、前記第１
、第２のデータ・ルータによって復号される前記ＤＭＡ
セットアップ情報に従って、前記第１、第２のデータ・
ルータ内に下手側、上手側の切り換えロジックを構築す
る段階を包含し、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第１
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第１システ
ム・リソース・バスから第１データ・ルータを経由して
前記第１メモリ・コントローラへ、そして、第１、第２
のデータ・ルータを経由して前記第２メモリ・コントロ
ーラへコードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第２
システム・リソース・バスに関係することになりかつシ
ステム・リソース、バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第２システ
ム・リソース・バスから第２データ・ルータを経由して
前記第２メモリ・コントローラへ、そして、第２、第１
のデータ・ルータを経由して前記第１メモリ・コントロ
ーラへコードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記第１システム・リソースから前記第１
データ・ルータを経由して第１メモリ・コントローラへ
、そして、第１、第２のデータ・ルータを経由して前記
第２メモリ・コントローラへＤＭＡデータを送るように
構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、第２システム・リソース・バスか
ら第２データ・ルータを経由して前記第２メモリ・コン
トローラへ、そして、第２、第１データ・ルータを経由
して前記第１メモリ・コントローラへＤＭＡデータを伝
送するように構築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第１のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合したシステム・リソースと関係すること
になるときに、前記第１メモリ・コントローラから第１
データ・ルータを経由して、そして、第２、第１のデー
タ・ルータを経由して前記第１システム・リソース・バ
スへＤＭＡデータを送るように構築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、前記第２メモリ・コントローラか
ら第２データ・ルータを経由して、そして、第１メモリ
・コントローラから第１、第２データ・ルータを経由し
て前記第２のシステム・リソース・バスへＤＭＡデータ
を伝送するように構築される ことを特徴とする方法。 - （２９）請求項１６、１７、１８、１９、２２、２３の
うちいずれか１つに記載の方法において、前記切り換え
ロジックが下手側と上手側の切り換えロジックを包含し
、 前記ＤＭＡ始動コードの伝送に応答し、かつ、前記第１
、第２のデータ・ルータによって復号される前記ＤＭＡ
セットアップ情報に従って、前記第１、第２のデータ・
ルータ内に下手側、上手側の切り換えロジックを構築す
る段階を包含し、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第１
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第１システ
ム・リソース・バスから第１データ・ルータを経由して
前記第１メモリ・コントローラへ、そして、第１、第２
のデータ・ルータを経由して前記第２メモリ・コントロ
ーラへコードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送が第２
システム・リソース・バスに関係することになりかつシ
ステム・リソース・バスのうちの１つに結合したシステ
ム・リソースと関係することになる場合に、第２システ
ム・リソース・バスから第２データ・ルータを経由して
前記第２メモリ・コントローラへ、そして、第２、第１
のデータ・ルータを経由して前記第１メモリ・コントロ
ーラへコードを送るように構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第１システム・リソース・バスと関係す
ることになり、また、システム・リソース・バスのうち
の１つに結合したシステム・リソースと関係することに
なるときに、前記第１システム・リソースから第１デー
タ・ルータを経由して前記第１メモリ・コントローラへ
、そして、第１、第２のデータ・ルータを経由して前記
第２メモリ・コントローラへＤＭＡデータを送るように
構築され、 前記上手側切り換えロジックが、前記ＤＭＡ転送がアッ
プ方向であり、第２のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合した１つのシステム・リソースと関係す
ることになるときに、第２システム・リソース・バスか
ら第２データ・ルータを経由して前記第２メモリ・コン
トローラへ、そして、第２、第１データ・ルータを経由
して前記第１メモリ・コントローラへＤＭＡデータを伝
送するように構築され、 前記下手側切り換えロジックが、前記ＤＭＡ転送がダウ
ン方向であり、第１のシステム・リソース・バスと関係
することになり、また、システム・リソース・バスのう
ちの１つに結合したシステム・リソースと関係すること
になるときに、前記第１メモリ・コントローラから第１
データ・ルータを経由して、そして、前記第２メモリ・
コントローラから第２、第１データ・ルータを経由して
前記第１システム・リソース・バスへＤＭＡデータを送
るように構築され、前記下手側切り換えロジックが、前
記ＤＭＡ転送がダウン方向であり、第２のシステム・リ
ソース・バスと関係することになり、また、システム・
リソース・バスのうちの１つに結合した１つのシステム
・リソースと関係することになるときに、前記第２メモ
リ・コントローラから第２データ・ルータを経由して、
そして、前記第１メモリ・コントローラから第１、第２
のデータ・ルータを経由して第２システム・リソース・
バスへＤＭＡデータを伝送するように構築される ことを特徴とする方法。 - （３０）コンピュータ・システムの構成要素間でＤＭＡ
を経てデータを転送する方法であって、コンピュータ・
システムがメモリ・コントローラと、システム・リソー
スに結合した第１システム・リソース・バスと、データ
・ルータとを包含し、このデータ・ルータがメモリ・コ
ントローラを第１システム・リソース・バスに結合する
切り換えロジックを包含する方法において、セットアッ
プ書き込みトランザクションを指定するＤＭＡセットア
ップ情報をメモリ・コントローラからシステム・リソー
スの１つにデータ・ルータおよび前記システム・リソー
スに結合した第１システム・リソース・バスを経由して
伝送し、このＤＭＡセットアップ情報が ＤＭＡ転送に対応しており、このＤＭＡ転送の方向を前
記システム・リソースから前記メモリ・コントローラへ
のアップ方向あるいは前記メモリ・コントローラから前
記システム・リソースへのダウン方向のいずれかとして
指示し、前記ＤＭＡ転送が前記第１システム・リソース
と関係することになるかどうかを指示し、前記ＤＭＡ転
送が前記第１システム・リソース・バスの１つに結合し
た１つのシステム・リソースと関係することになるかど
うかを指示する段階と、 前記セットアップ書き込みトランザクション中にデータ
・ルータにおいて前記ＤＭＡセットアップ情報を復号し
、前記ＤＭＡ転送が前記第１システム・リソース・バス
と関係することになるかどうかを決定し、前記ＤＭＡ転
送が前記第１システム・リソース・バスに結合した１つ
のシステム・リソースと関係することになるかどうかを
決定する段階と、 前記メモリ・コントローラから前記システム・リソース
へデータ・ルータならびに前記システム・リソースに結
合した前記第１システム・リソース・バスを経由して始
動ＤＭＡコードを伝送する段階と、 前記始動ＤＭＡコードの伝送に応答して、かつ、前記デ
ータ・ルータによって復号された前記ＤＭＡセットアッ
プ情報に従って前記データ・ルータにおいて切り換えロ
ジックを構築する段階であり、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、前記第１システム・リソース・バスと関係する
ことになり、また、前記第１システム・リソース・バス
に結合したシステム・リソースと関係することになると
きに、前記第１システム・リソースから前記メモリ・コ
ントローラへＤＭＡデータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、第１システム・リソース・バスと関係すること
になり、また、前記第１システム・リソース・バスに結
合したシステム・リソースと関係することになるときに
、前記メモリ・コントローラから前記第１システム・リ
ソース・バスへＤＭＡデータを送るように構築されるよ
うにした段階と、 前記ＤＭＡ始動コードの伝送に応答して、前記システム
・リソースからそれに結合した前記第１システム・リソ
ース・バスおよび前記データ・ルータの切り換えロジッ
クを経由して前記メモリ・コントローラへ肯定応答コー
ドを伝送する段階と、 前記ＤＭＡ転送がアップ方向であるときに前記肯定応答
コードの伝送後に、前記システム・リソースからそれに
結合した前記第１システム・リソース・バスおよび前記
データ・ルータの切り換えロジックを経由して前記メモ
リ・コントローラへＤＭＡデータを伝送する段階と、前
記ＤＭＡ転送がアップ方向であるときに前記肯定応答コ
ードの伝送後に、前記メモリ・コントローラから前記シ
ステム・リソースへ前記データ・ルータの切り換えロジ
ックおよび前記システム・リソースへ結合した前記第１
システム・リソース・バスを経由してＤＭＡデータを伝
送する段階と、 ＤＭＡデータの伝送後に、前記システム・リソースから
前記メモリ・コントローラへ前記システム・リソースに
結合した前記第１システム・リソース・バスおよび前記
データ・ルータの切り換えロジックを経由して完了コー
ドを伝送し、ＤＭＡデータ伝送が成功したことを示す段
階と を包含することを特徴とする方法。 - （３１）コンピュータ・システムの構成要素間でＤＭＡ
を経由してデータを転送する方法であって、コンピュー
タ・システムが、第１の主メモリ・コントローラと、第
１のミラー・メモリ・コントローラと、第２の主メモリ
・コントローラと、第２のミラー・メモリ・コントロー
ラと、第１システム・リソースに結合した第１主システ
ム・リソース・バスおよび第１ミラー・システム・リソ
ース・バスと、第２システム・リソースに結合した第２
主システム・リソース・バスおよび第２ミラー・システ
ム・リソース・バスと、第１主メモリ・コントローラお
よび第１主システム・リソース・バスに結合した第１主
データ・ルータと、第１ミラー・メモリ・コントローラ
および第１ミラー・システム・リソース・バスに結合し
た第１ミラー・データ・ルータと、第２主メモリ・コン
トローラおよび第２主システム・リソース・バスに結合
した第２主データ・ルータと、第２ミラー・メモリ・コ
ントローラおよび第２ミラー・システム・リソース・バ
スに結合した第２ミラー・データ・ルータとを包含し、
各データ・ルータがシステム・リソース・バスにメモリ
・コントローラを結合するために切り換えロジックを包
含し、第１データ・ルータが第２データ・ルータの切り
換えロジックを経て第２システム・リソース・バスに結
合してあり、第２データ・ルータが第１データ・ルータ
の切り換えロジックを経て第１システム・リソース・バ
スに結合している方法において、 セットアップ書き込みトランザクションを示す同じＤＭ
Ａセットアップ情報を、各メモリ・コントローラからシ
ステム・リソースの１つへ、第１、第２のデータ・ルー
タならびに前記システム・リソースに結合した対のシス
テム・リソース・バスを経由して伝送し、前記ＤＭＡセ
ットアップ情報が１つのＤＭＡ転送に対応し、ＤＭＡ転
送の方向を前記システム・リソースから前記メモリ・コ
ントローラへアップ方向か、あるいは、前記メモリ・コ
ントローラから前記システム・リソースへダウン方向の
いずれかとして指示し、ＤＭＡ転送がどの対のシステム
・リソース・バスに関係することになるかを指示すると
共に、前記ＤＭＡ転送がシステム・リソース・バスのう
ちの一対のシステム・リソース・バスに結合したシステ
ム・リソースと関係することになるかどうかを指示する
段階と、 前記セットアップ書き込みトランザクション中に第１、
第２のデータ・ルータにおいて前記ＤＭＡセットアップ
情報を復号し、前記ＤＭＡ転送の方向を決定し、どの対
のシステム・リソース・バスが前記ＤＭＡ転送と関係す
ることになるかを決定し、また、前記ＤＭＡ転送がシス
テム・リソース・バスのうちの一対のシステム・リソー
ス・バスに結合したシステム・リソースと関係すること
になるかどうかを決定する段階と、 前記メモリ・コントローラの各々から前記システム・リ
ソースへ、第１、第２のデータ・ルータおよび前記シス
テム・リソースに結合した対のシステム・リソース・バ
スを経由して始動ＤＭＡコードを伝送する段階と、 この始動ＤＭＡコードの伝送に応答して、かつ、第１、
第２のデータ・ルータによって復号された前記ＤＭＡセ
ットアップ情報に従って、第１、第２のデータ・ルータ
において切り換えロジックを構築する段階であり、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、対になった第１システム・リソース・バスに関
係することになり、また、システム・リソース・バスの
うちの一対のシステム・リソース・バスに結合したシス
テム・リソースと関係することになるときに、対の第１
システム・リソース・バスから対の第１データ・ルータ
の切り換えロジックを経由して対の第１メモリ・コント
ローラへ、そして、対の第１、第２のデータ・ルータの
切り換えロジックを経由して対の第２メモリ・コントロ
ーラへＤＭＡデータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がアップ方向
であり、対の第２システム・リソース・バスに関係する
ことになると共に、システム・リソース・バスのうちの
一対のシステム・リソース・バスに結合したシステム・
リソースと関係することになるときに、対の第２システ
ム・リソース・バスから対の第２データ・ルータの切り
換えロジックを経由して対の第２メモリ・コントローラ
へ、そして、対の第１、第２のデータ・ルータの切り換
えロジックを経由して対の第１メモリ・コントローラへ
ＤＭＡデータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、対の第１システム・リソース・バスと関係する
ことになると共に、システム・リソース・バスのうちの
一対のシステム・リソース・バスに結合したシステム・
リソースと関係することになるとき、第１メモリ・コン
トローラのうちの１つから第１データ・ルータのうちの
１つにおける切り換えロジックを経由して、そして、第
２メモリ・コントローラのうちの１つから第２データ・
ルータのうちの１つおよび他の第１データ・ルータにお
ける切り換えロジックを経由して対の第１システム・リ
ソース・バスへＤＭＡデータを送るように構築され、 前記切り換えロジックが、前記ＤＭＡ転送がダウン方向
であり、対の第２システム・リソース・バスと関係する
と共に、システム・リソース・バスのうちの一対のシス
テム・リソース・バスに結合したシステム・リソースと
関係することになるとき、第１メモリ・コントローラの
１つから第１データ・ルータの１つおよび第２データ・
ルータの１つにおける切り換えロジックを経由し、そし
て、第２メモリ・コントローラの１つから他方の第２デ
ータ・ルータにおける切り換えロジックを経由して対の
第２システム・リソース・バスへＤＭＡデータを送るよ
うに構築される段階と、 前記ＤＭＡ始動コードの伝送に応答して、前記システム
・リソースから前記メモリ・コントローラの各々へ、前
記システム・リソースに結合した対のシステム・リソー
ス・バスならびに第１、第２のデータ・ルータにおける
切り換えロジックを経由して肯定応答コードを伝送する
段階と、 この肯定応答コードの伝送後、前記ＤＭＡ転送がアップ
方向であるとき、前記システム・リソースから前記メモ
リ・コントローラの各々へ、前記システム・リソースに
結合した対のシステム・リソース・バスならびに第１、
第２のデータ・ルータにおける切り換えロジックを経由
してＤＭＡデータを伝送する段階と、 前記肯定応答コードの伝送後、前記ＤＭＡ転送がダウン
方向であるとき、第１メモリ・コントローラの１つから
そして第２メモリ・コントローラの１つから前記システ
ム・リソースへ、第１、第２のデータ・ルータにおける
切り換えロジックならびに前記システム・リソースに結
合した対のシステム・リソース・バスを経由してＤＭＡ
データを伝送する段階と、 ＤＭＡデータの伝送後、前記システム・リソースから前
記メモリ・コントローラの各々へ、前記システム・リソ
ースに結合した対のシステム・リソース・バスならびに
第１、第２のデータ・ルータにおける切り換えロジック
を経由して完了コードを伝送し、ＤＭＡデータ伝送が成
功したことを示す段階と を包含することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US388327 | 1989-08-01 | ||
| US07/388,327 US5185877A (en) | 1987-09-04 | 1989-08-01 | Protocol for transfer of DMA data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232045A true JPH03232045A (ja) | 1991-10-16 |
Family
ID=23533670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203799A Pending JPH03232045A (ja) | 1989-08-01 | 1990-07-31 | Ｄｍａデータ転送のためのプロトコル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5185877A (ja) |
| EP (1) | EP0415551A3 (ja) |
| JP (1) | JPH03232045A (ja) |
| CA (1) | CA2022250A1 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991010204A1 (en) * | 1989-12-26 | 1991-07-11 | Eastman Kodak Company | Image processing apparatus having disk storage resembling ram memory |
| JP2561398B2 (ja) * | 1991-06-14 | 1996-12-04 | 日本電気株式会社 | 二重化ディスク制御装置 |
| US5572692A (en) * | 1991-12-24 | 1996-11-05 | Intel Corporation | Memory configuration decoding system having automatic row base address generation mechanism for variable memory devices with row access interleaving |
| US5412788A (en) * | 1992-04-16 | 1995-05-02 | Digital Equipment Corporation | Memory bank management and arbitration in multiprocessor computer system |
| CA2097564C (en) * | 1992-06-16 | 2004-05-25 | David L. Phillips | Method of coupling open systems to a proprietary network |
| US5517624A (en) * | 1992-10-02 | 1996-05-14 | Compaq Computer Corporation | Multiplexed communication protocol between central and distributed peripherals in multiprocessor computer systems |
| US5826063A (en) * | 1993-11-08 | 1998-10-20 | Cirrus Logic, Inc. | Apparatus and method for programming the setup, command and recovery time periods within a transaction cycle |
| US5619729A (en) * | 1993-12-02 | 1997-04-08 | Intel Corporation | Power management of DMA slaves with DMA traps |
| US5805927A (en) * | 1994-01-28 | 1998-09-08 | Apple Computer, Inc. | Direct memory access channel architecture and method for reception of network information |
| US5655151A (en) * | 1994-01-28 | 1997-08-05 | Apple Computer, Inc. | DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer |
| US5828856A (en) * | 1994-01-28 | 1998-10-27 | Apple Computer, Inc. | Dual bus concurrent multi-channel direct memory access controller and method |
| US5568614A (en) * | 1994-07-29 | 1996-10-22 | International Business Machines Corporation | Data streaming between peer subsystems of a computer system |
| US5619642A (en) * | 1994-12-23 | 1997-04-08 | Emc Corporation | Fault tolerant memory system which utilizes data from a shadow memory device upon the detection of erroneous data in a main memory device |
| US5796944A (en) * | 1995-07-12 | 1998-08-18 | 3Com Corporation | Apparatus and method for processing data frames in an internetworking device |
| US5651002A (en) * | 1995-07-12 | 1997-07-22 | 3Com Corporation | Internetworking device with enhanced packet header translation and memory |
| US5825774A (en) * | 1995-07-12 | 1998-10-20 | 3Com Corporation | Packet characterization using code vectors |
| US5748633A (en) * | 1995-07-12 | 1998-05-05 | 3Com Corporation | Method and apparatus for the concurrent reception and transmission of packets in a communications internetworking device |
| US5812775A (en) * | 1995-07-12 | 1998-09-22 | 3Com Corporation | Method and apparatus for internetworking buffer management |
| US5815571A (en) * | 1996-10-28 | 1998-09-29 | Finley; Phillip Scott | Computer system with secured data paths and method of protection |
| US6055583A (en) * | 1997-03-27 | 2000-04-25 | Mitsubishi Semiconductor America, Inc. | DMA controller with semaphore communication protocol |
| US6816934B2 (en) * | 2000-12-22 | 2004-11-09 | Hewlett-Packard Development Company, L.P. | Computer system with registered peripheral component interconnect device for processing extended commands and attributes according to a registered peripheral component interconnect protocol |
| US6266731B1 (en) | 1998-09-03 | 2001-07-24 | Compaq Computer Corporation | High speed peripheral interconnect apparatus, method and system |
| DE19917576A1 (de) | 1999-04-19 | 2000-10-26 | Moeller Gmbh | Datenübertragungseinrichtung |
| US6543047B1 (en) | 1999-06-15 | 2003-04-01 | Dell Usa, L.P. | Method and apparatus for testing custom-configured software/hardware integration in a computer build-to-order manufacturing process |
| US6816924B2 (en) * | 2000-08-10 | 2004-11-09 | Infineon Technologies North America Corp. | System and method for tracing ATM cells and deriving trigger signals |
| US6925512B2 (en) * | 2001-10-15 | 2005-08-02 | Intel Corporation | Communication between two embedded processors |
| US20050038946A1 (en) * | 2003-08-12 | 2005-02-17 | Tadpole Computer, Inc. | System and method using a high speed interface in a system having co-processors |
| JP2006178550A (ja) * | 2004-12-21 | 2006-07-06 | Nec Corp | 二重化同期システム、及び二重化同期システムの動作方法 |
| US9762536B2 (en) * | 2006-06-27 | 2017-09-12 | Waterfall Security Solutions Ltd. | One way secure link |
| IL180020A (en) * | 2006-12-12 | 2013-03-24 | Waterfall Security Solutions Ltd | Encryption -and decryption-enabled interfaces |
| IL180748A (en) * | 2007-01-16 | 2013-03-24 | Waterfall Security Solutions Ltd | Secure archive |
| JP4378395B2 (ja) * | 2007-06-06 | 2009-12-02 | シャープ株式会社 | 画像処理装置、印刷装置、制御プログラム、記録媒体 |
| US8026740B2 (en) | 2008-03-21 | 2011-09-27 | Micron Technology, Inc. | Multi-level signaling for low power, short channel applications |
| US8296553B2 (en) * | 2008-11-19 | 2012-10-23 | Intel Corporation | Method and system to enable fast platform restart |
| US9635037B2 (en) | 2012-09-06 | 2017-04-25 | Waterfall Security Solutions Ltd. | Remote control of secure installations |
| US9419975B2 (en) | 2013-04-22 | 2016-08-16 | Waterfall Security Solutions Ltd. | Bi-directional communication over a one-way link |
| IL235175A (en) | 2014-10-19 | 2017-08-31 | Frenkel Lior | Secure desktop remote control |
| IL250010B (en) | 2016-02-14 | 2020-04-30 | Waterfall Security Solutions Ltd | Secure connection with protected facilities |
| CN109347474B (zh) * | 2018-09-28 | 2022-09-23 | 深圳忆联信息系统有限公司 | 信号时序配置方法、装置、计算机设备及存储介质 |
| US11010282B2 (en) | 2019-01-24 | 2021-05-18 | International Business Machines Corporation | Fault detection and localization using combinatorial test design techniques while adhering to architectural restrictions |
| US11099975B2 (en) | 2019-01-24 | 2021-08-24 | International Business Machines Corporation | Test space analysis across multiple combinatoric models |
| US11263116B2 (en) | 2019-01-24 | 2022-03-01 | International Business Machines Corporation | Champion test case generation |
| US11106567B2 (en) | 2019-01-24 | 2021-08-31 | International Business Machines Corporation | Combinatoric set completion through unique test case generation |
| US11010285B2 (en) | 2019-01-24 | 2021-05-18 | International Business Machines Corporation | Fault detection and localization to generate failing test cases using combinatorial test design techniques |
| US10970197B2 (en) | 2019-06-13 | 2021-04-06 | International Business Machines Corporation | Breakpoint value-based version control |
| US11422924B2 (en) | 2019-06-13 | 2022-08-23 | International Business Machines Corporation | Customizable test set selection using code flow trees |
| US10963366B2 (en) | 2019-06-13 | 2021-03-30 | International Business Machines Corporation | Regression test fingerprints based on breakpoint values |
| US10970195B2 (en) | 2019-06-13 | 2021-04-06 | International Business Machines Corporation | Reduction of test infrastructure |
| US10990510B2 (en) | 2019-06-13 | 2021-04-27 | International Business Machines Corporation | Associating attribute seeds of regression test cases with breakpoint value-based fingerprints |
| US11036624B2 (en) | 2019-06-13 | 2021-06-15 | International Business Machines Corporation | Self healing software utilizing regression test fingerprints |
| US11232020B2 (en) | 2019-06-13 | 2022-01-25 | International Business Machines Corporation | Fault detection using breakpoint value-based fingerprints of failing regression test cases |
Family Cites Families (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT285689B (de) * | 1968-03-29 | 1970-11-10 | Siemens Ag | Zentralgesteuerte Vermittlungsanlage der Fernmelde-, insbesondere Fernsprechtechnik |
| US3665173A (en) * | 1968-09-03 | 1972-05-23 | Ibm | Triple modular redundancy/sparing |
| US3864670A (en) * | 1970-09-30 | 1975-02-04 | Yokogawa Electric Works Ltd | Dual computer system with signal exchange system |
| SE347826B (ja) * | 1970-11-20 | 1972-08-14 | Ericsson Telefon Ab L M | |
| FR2182259A5 (ja) * | 1972-04-24 | 1973-12-07 | Cii | |
| US3898621A (en) * | 1973-04-06 | 1975-08-05 | Gte Automatic Electric Lab Inc | Data processor system diagnostic arrangement |
| US4099241A (en) * | 1973-10-30 | 1978-07-04 | Telefonaktiebolaget L M Ericsson | Apparatus for facilitating a cooperation between an executive computer and a reserve computer |
| US4031372A (en) * | 1973-11-06 | 1977-06-21 | Westinghouse Electric Corporation | System for manually or automatically transferring control between computers without power generation disturbance in an electric power plant or steam turbine operated by a multiple computer control system |
| CH623669A5 (ja) * | 1973-11-14 | 1981-06-15 | Agie Ag Ind Elektronik | |
| US3873819A (en) * | 1973-12-10 | 1975-03-25 | Honeywell Inf Systems | Apparatus and method for fault-condition signal processing |
| IT1014277B (it) * | 1974-06-03 | 1977-04-20 | Cselt Centro Studi Lab Telecom | Sistema di controllo di elaboratori di processo operanti in parallelo |
| US4271466A (en) * | 1975-02-20 | 1981-06-02 | Panafacom Limited | Direct memory access control system with byte/word control of data bus |
| US4075691A (en) * | 1975-11-06 | 1978-02-21 | Bunker Ramo Corporation | Communication control unit |
| US4313160A (en) * | 1976-08-17 | 1982-01-26 | Computer Automation, Inc. | Distributed input/output controller system |
| US4228496A (en) * | 1976-09-07 | 1980-10-14 | Tandem Computers Incorporated | Multiprocessor system |
| US4099234A (en) * | 1976-11-15 | 1978-07-04 | Honeywell Information Systems Inc. | Input/output processing system utilizing locked processors |
| SE397013B (sv) * | 1976-12-17 | 1977-10-10 | Ellemtel Utvecklings Ab | Sett och anordning for att overfora datainformationer till tva parallellt arbetande datamaskindelar |
| US4358823A (en) * | 1977-03-25 | 1982-11-09 | Trw, Inc. | Double redundant processor |
| US4141066A (en) * | 1977-09-13 | 1979-02-20 | Honeywell Inc. | Process control system with backup process controller |
| US4153318A (en) * | 1977-10-17 | 1979-05-08 | Square D Company | Bus stab for panelboard assembly |
| JPS6016664B2 (ja) * | 1977-10-28 | 1985-04-26 | 豊田工機株式会社 | デ−タ転送装置 |
| US4403282A (en) * | 1978-01-23 | 1983-09-06 | Data General Corporation | Data processing system using a high speed data channel for providing direct memory access for block data transfers |
| DE2813383A1 (de) * | 1978-03-28 | 1979-10-11 | Siemens Ag | Datensende/-empfangs-einrichtung mit parallel/seriell- und seriell/parallel- zeichen-umsetzung, insbesondere zum datenaustausch zwischen kommunizierenden datenverarbeitungsanlagen |
| GB2019622B (en) * | 1978-04-14 | 1982-04-07 | Lucas Industries Ltd | Digital computing apparatus |
| US4200226A (en) * | 1978-07-12 | 1980-04-29 | Euteco S.P.A. | Parallel multiprocessing system for an industrial plant |
| US4270168A (en) * | 1978-08-31 | 1981-05-26 | United Technologies Corporation | Selective disablement in fail-operational, fail-safe multi-computer control system |
| US4268902A (en) * | 1978-10-23 | 1981-05-19 | International Business Machines Corporation | Maintenance interface for a service processor-central processing unit computer system |
| US4495571A (en) * | 1979-01-31 | 1985-01-22 | Honeywell Information Systems Inc. | Data processing system having synchronous bus wait/retry cycle |
| US4245344A (en) * | 1979-04-02 | 1981-01-13 | Rockwell International Corporation | Processing system with dual buses |
| US4253147A (en) * | 1979-04-09 | 1981-02-24 | Rockwell International Corporation | Memory unit with pipelined cycle of operations |
| US4377843A (en) * | 1979-04-19 | 1983-03-22 | Wescom Switching, Inc. | Data distribution interface |
| DE2920994A1 (de) * | 1979-05-23 | 1980-11-27 | Siemens Ag | Datensende/-empfangseinrichtung mit parallel/seriell- und seriell/parallel- zeichenumsetzung, insbesondere zum datenaustausch zwischen kommunizierenden datenverarbeitungsanlagen |
| DE2926292A1 (de) * | 1979-06-29 | 1981-01-08 | Harnischfeger Gmbh | Insbesondere mobiler teleskopauslegerkran |
| US4428044A (en) * | 1979-09-20 | 1984-01-24 | Bell Telephone Laboratories, Incorporated | Peripheral unit controller |
| DE3003291C2 (de) * | 1980-01-30 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Zweikanalige Datenverarbeitungsanordnung für Eisenbahnsicherungszwecke |
| US4356546A (en) * | 1980-02-05 | 1982-10-26 | The Bendix Corporation | Fault-tolerant multi-computer system |
| FR2477809B1 (fr) * | 1980-03-10 | 1987-08-21 | Jeumont Schneider | Systeme de transmission rapide de messages entre calculateurs |
| US4365293A (en) * | 1980-03-28 | 1982-12-21 | Pitney Bowes Inc. | Serial communications bus for remote terminals |
| US4527236A (en) * | 1980-04-04 | 1985-07-02 | Digital Equipment Corporation | Communications device for data processing system |
| JPS5779551A (en) * | 1980-11-06 | 1982-05-18 | Nec Corp | Information transfer device |
| US4371754A (en) * | 1980-11-19 | 1983-02-01 | Rockwell International Corporation | Automatic fault recovery system for a multiple processor telecommunications switching control |
| JPS5793422A (en) * | 1980-11-29 | 1982-06-10 | Omron Tateisi Electronics Co | Dma controller |
| US4418343A (en) * | 1981-02-19 | 1983-11-29 | Honeywell Information Systems Inc. | CRT Refresh memory system |
| US4424565A (en) * | 1981-06-22 | 1984-01-03 | Bell Telephone Laboratories, Incorporated | Channel interface circuit with high speed data message header field translation and direct memory access |
| US4597084A (en) * | 1981-10-01 | 1986-06-24 | Stratus Computer, Inc. | Computer memory apparatus |
| US4453215A (en) * | 1981-10-01 | 1984-06-05 | Stratus Computer, Inc. | Central processing apparatus for fault-tolerant computing |
| US4481572A (en) * | 1981-10-13 | 1984-11-06 | Teledyne Industries, Inc. | Multiconfigural computers utilizing a time-shared bus |
| JPS5892025A (ja) * | 1981-11-26 | 1983-06-01 | Hitachi Ltd | デ−タ処理方式 |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| JPS6052468B2 (ja) * | 1982-03-04 | 1985-11-19 | 株式会社東芝 | Ｄｍａバス負荷可変装置 |
| US4541094A (en) * | 1983-03-21 | 1985-09-10 | Sequoia Systems, Inc. | Self-checking computer circuitry |
| US4602327A (en) * | 1983-07-28 | 1986-07-22 | Motorola, Inc. | Bus master capable of relinquishing bus on request and retrying bus cycle |
| DE3328405A1 (de) * | 1983-08-05 | 1985-02-21 | Siemens AG, 1000 Berlin und 8000 München | Steuerorgane eines fehlertoleranten mehrrechnersystems |
| US4610013A (en) * | 1983-11-08 | 1986-09-02 | Avco Corporation | Remote multiplexer terminal with redundant central processor units |
| US4569017A (en) * | 1983-12-22 | 1986-02-04 | Gte Automatic Electric Incorporated | Duplex central processing unit synchronization circuit |
| DE3486257T2 (de) * | 1984-01-09 | 1994-04-21 | Hitachi Ltd | Synchrones dezentralisiertes Verarbeitungssystem. |
| US4589066A (en) * | 1984-05-31 | 1986-05-13 | General Electric Company | Fault tolerant, frame synchronization for multiple processor systems |
| US4688166A (en) * | 1984-08-03 | 1987-08-18 | Motorola Computer Systems, Inc. | Direct memory access controller supporting multiple input/output controllers and memory units |
| US4837677A (en) * | 1985-06-14 | 1989-06-06 | International Business Machines Corporation | Multiple port service expansion adapter for a communications controller |
| US4751702A (en) * | 1986-02-10 | 1988-06-14 | International Business Machines Corporation | Improving availability of a restartable staged storage data base system that uses logging facilities |
| US4847750A (en) * | 1986-02-13 | 1989-07-11 | Intelligent Instrumentation, Inc. | Peripheral DMA controller for data acquisition system |
| US4780809A (en) * | 1986-08-08 | 1988-10-25 | Amdahl Corporation | Apparatus for storing data with deferred uncorrectable error reporting |
| US5001624A (en) * | 1987-02-13 | 1991-03-19 | Harrell Hoffman | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor |
| JPH0690682B2 (ja) * | 1987-02-28 | 1994-11-14 | 日本電気株式会社 | マルチプロセツサシステムの障害処理方式 |
| US4821170A (en) * | 1987-04-17 | 1989-04-11 | Tandem Computers Incorporated | Input/output system for multiprocessors |
| DE3854026D1 (de) * | 1987-09-04 | 1995-07-27 | Digital Equipment Corp | Fehlertolerantes Rechnersystem mit Fehler-Eingrenzung. |
| US4907228A (en) * | 1987-09-04 | 1990-03-06 | Digital Equipment Corporation | Dual-rail processor with error checking at single rail interfaces |
| US4916704A (en) * | 1987-09-04 | 1990-04-10 | Digital Equipment Corporation | Interface of non-fault tolerant components to fault tolerant system |
| CA1320276C (en) * | 1987-09-04 | 1993-07-13 | William F. Bruckert | Dual rail processors with error checking on i/o reads |
| EP0306211A3 (en) * | 1987-09-04 | 1990-09-26 | Digital Equipment Corporation | Synchronized twin computer system |
-
1989
- 1989-08-01 US US07/388,327 patent/US5185877A/en not_active Expired - Lifetime
-
1990
- 1990-07-20 EP EP19900308009 patent/EP0415551A3/en not_active Ceased
- 1990-07-30 CA CA002022250A patent/CA2022250A1/en not_active Abandoned
- 1990-07-31 JP JP2203799A patent/JPH03232045A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CA2022250A1 (en) | 1991-02-02 |
| US5185877A (en) | 1993-02-09 |
| EP0415551A3 (en) | 1993-07-14 |
| EP0415551A2 (en) | 1991-03-06 |
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