JPH028933A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ ［従来の技術］ 従来、この種の半導体メモリ装置は、２種類以上の任意
の遅延量をもってデータ列の出力を必要とする場合、例
えは２種類の遅延量ａ、　　ｂを必要とする場合は第６
図に示すように、フィールドメモリ６１．６２を複数個
カスケード接続し、フィールドメモリ６１．６２の通過
段数を変更することにより複数の遅延量ａ、　　ｂを得
ていた。

［発明が解決しようとする問題点］ 上述した従来の半導体メモリ装置ではフィールドメモリ
を直列に接続して使用されており、２種類以上の遅延量
のうち任意の遅延量をもってデータ列の出力させる必要
がある場合には、多数個のフィールドメモリが必要にな
り、集積化するとチップ上の占有面積が大きくなり、ま
た制御が複雑になるという欠点がある。

［発明の従来技術に対する相違点コ 上述した従来の半導体メモリ装置に対し・、本発明は書
き込みのアドレスを指定する書き込みアドレス発生回路
と、２種１以上の遅延量を設定するレジスタ群と書き込
みアドレスと前記遅延レジスタの内容とを加算して、読
み出しアドレスを発生させる読み出しアドレス発生回路
を備えることにより、２種類以上の任意の遅延量のいず
れかをもって、データ列の出力ができるという相違点を
有する。

［問題点を解決するための手段］ 本発明の要旨は入力した順序で出力が出てくる先入れ先
出し型メモリであって、入力されたデータ列が演算によ
り求められる複数の読み出しアドレスに対応した複数の
遅延量のいずれかをもって出力されることである。

［実施例］ 策よｚ上刃 次に本発明について実施例を通して説明する。

第１図は本発明によるフィールドメモリの第１実施例を
示すブロック図である。２種類の遅延量を設定するため
２つのリートデータレジスタ６゜７と、ライトデータレ
ジスタ５と、書き込みのアドレスを指定する書き込みア
ドレス発生回路８と、書き込みアドレスとレジスタの内
容とを加算して読み出しアドレスを発生させる読み出し
アドレス発生回路９と、データ入力バッファ１０と、デ
ータ出力バッファ１１と、ロウデコーダ１２と、カウン
タ１３と、セルアレイ１４とそれらを制御する制御回路
１５とを有している。

第２図は本発明の第１実施例において２種類の遅延ｆｆ
１ａ、　　ｂ　（ａ＞ｂ）をもってデータ列のシリアル
出力を行う場合の概念図である。データ列はシリアル入
力データ線２０を介して供給される。

データ線２１は遅延量ａをもったデータ列のシリアル出
力する出力バスであり、データ線２２は遅延ｆｆ１ｂを
もったデータ列のシリアル出力をする出力バスである。

フィールドメモリ２３の最大遅延量をＣとすると、各々
の遅延量を比較すればＣ≧ａ＞ｂの間係が成り立つ。

第３図は本発明の第１実施例の概略構成を示すブロック
図である。２種類の遅延量を設定するため、２つのり一
トデータレジスタ６，７とライトデータレジスタ５と書
き込みのアドレスを指定する書き込みアドレス発生口￥
＠８と、書き込みアドレスとレジスタの内容とを加算し
て読み出しアドレスを発生させる読み出しアドレス発生
回路９とを有している。リートデータレジスタ６は遅延
量ａをもったデータをシリアル出力するリードデータレ
ジスタであり、リートデータレジスタ７は遅延ｆｆ１ｂ
をもったデータをシリアル出力するリートデータレジス
タである。ライトデータレジスタ５と２つのリートデー
タレジスタ６．７はクロック信号に同期している。制御
回路１５はライトデータ転送と遅延ｉａをもったリート
データ転送と遅延量すをもったリートデータ転送と、リ
フレッシュとの４種類の動作を同時に２つ以上行わない
ように制御している。

次にシリアル人出力動作説明をする。シリアル入力を行
う場合、外部からのシリアル入力データはクロック信号
に同期し、シリアル入力データ線２０を介して順次ライ
トデータレジスタ５にラッチされる。ライトデータレジ
スタ５にラッチされたデータは、書き込みアドレス発生
回路８が指定する書き込みアドレスに従って、メモリセ
ルへデータ転送される。シリアル出力を行う場合、読み
出しアドレス発生回路９が指定する読み出しアドレスに
従ってメモリセルのデータはリートデータレジスタへデ
ータ転送される。リートデータレジスタ６どリートデー
タレジスタ７はクロック信号同期して、リードデータレ
ジスタ間のデータをそれぞれデータ線２１、データ線２
２を介して外部にシフトアウトする。第４図は第１実施
例における遅延ｆｆ１ａ、ｂをもったデータの転送を示
したブロック図である。セル上のデータをリードレジス
タ７ヘリートデータ転送するためにアクセスするワード
線４１はライトデータレジスタ５からライトデータ転送
するためにアクセスするワード線４２よりもｂライン後
ろてあり、リードデータレジスタ６に転送されるワード
線４３はライトデータレジスタ５から転送されるワード
線４２よりもａライン後方である。

第ｆｆｉ虹伍 第５図は本発明の第２実施例を示すブロック図である。

構成は第１実施例のレジスタ部分をスプリット構成であ
るライトデータレジスタ６１とリートデータレジスタ６
２とリードデータレジスタ６３とに置き換えたものであ
る。次にシリアル人出力の動作について説明する。シリ
アル入力を行う場合、ライトデータレジスタ６１のＸ部
分にデータをクロック信号に同期させてラッチしていく
。

Ｘ部分がラッチしたデータで満杯になると続いてＹ部分
にデータをラッチしていき、Ｘ部分のラッチしたデータ
をメモリセルへデータ転送する。Ｙ部分がラッチしたデ
ータで満杯になると、続いてＸ部分にデータをラッチし
ていき、Ｙ部分のラッチしたデータをメモリセルへデー
タ転送する。これを交互に行う。シリアル出力を行う場
合、リートデータレジスタ６２）リートデータレジスタ
６３のＹ部分にラッチしているデータをクロック信号に
同期させてデータ線２１、データ線２２を介して外部に
シフトアウトする。同時にリートデータレジスタ６２）
リードデータレジスタ６３のＸ部分には、次に転送ライ
ンのＸの部分に相当するデータをメモリセル１４からリ
ートデータレジスタ６２．６３へ転送する。これを交互
に行う。本実施例ではレジスタ部分をスプリット構成と
したため、データ入出力を連続性をもって行えるという
利点がある。

［発明の効果］ 以上説明したようζこ本発明は演算により求められる複
数の読み出しアドレスに対応する２種類以上の任意の遅
延量のいずれかをもってデータ列の出力を行うことによ
りフィールドメモリ１個て複数の遅延量が得られ、集積
化時に基板上の面積が小さくなり、゛制御も容易になる
という効果を得られろ。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第１実施例において２種類の遅延ｆｆ１ａ、
　　ｂ　（ａ＞ｂ）をもってデータ列のシリアル出力を
行う場合の概念を示すブロック図、第３図は本発明の第
１実施例をフィールドメモリとして使用する場合のブロ
ック図、第４図は本発明の第１実施例のフィールドメモ
リ２における遅延量ａ、　　ｂをもったデータの転送を
示したブロック図、第５図は第２実施例のブロック図、
第６図は従来カリの２種類の遅延ｆ１．ａ、　　ｂを必
要とする場合の概念を示すブロック図である。 ル出力をするデータ線、 ２２・・・・遅延ｆｆ１ｂをもってデータ列のシリアル
出力をするデータ線、 ５・・・・・ライトデータレジスタ、 ６．７・・・リードデータレジスタ、 ８・・・・・みき込みアドレス発生回路、９・・・・・
読み出しアドレス発生回路、１５・・・・制御回路、 １４・・・・セルアレイ、 ４１、　４２．４３・　・　・ワード線、６１・・・・
スプリット構成であるライトデータレジスタ、 ６２．６３・・・スプリット構成であるリートデータレ
ジスタ。 ２０・・・・シリアル入力データ線、 ２３・・・・フィールドメモリ２．

Claims (2)

【特許請求の範囲】
1. （１）入力した順序で出力が出てくる先入れ先出し型メ
   モリであって、入力されたデータ列が演算により求めら
   れる複数の読み出しアドレスに対応した複数の遅延量の
   いずれかをもって出力されることを特徴とする半導体メ
   モリ装置。
2. （２）特許請求の範囲第１項の半導体メモリ装置であっ
   て、書き込みアドレスを指定する書き込みアドレス発生
   回路と、複数の遅延量をそれぞれ設定するレジスタ群と
   、書き込みアドレスと前記遅延レジスタに設定された遅
   延量とを加算して読み出しアドレスを発生させる読み出
   しアドレス発生回路とを備えた半導体メモリ装置。