JPH01232452A - ワンチッププロセッサ - Google Patents
ワンチッププロセッサInfo
- Publication number
- JPH01232452A JPH01232452A JP63058444A JP5844488A JPH01232452A JP H01232452 A JPH01232452 A JP H01232452A JP 63058444 A JP63058444 A JP 63058444A JP 5844488 A JP5844488 A JP 5844488A JP H01232452 A JPH01232452 A JP H01232452A
- Authority
- JP
- Japan
- Prior art keywords
- read
- eprom
- program
- processor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラムの読み出し保護を図ったワンチッ
ププロセッサに関する。
ププロセッサに関する。
プロセッサ関連の゛技術として高性能なプロセッサが次
々に開発されていく一方で、汎用になったプロセッサは
その周辺回路を含め°ζワンチップ化される傾向にある
。ワンチップ化に当っては、主要な周辺回路としてラン
ダムアクセスメモリ (RAM)やプログラム格納の為
の読み出し専用メモリ (ROM>等がワンチップ化さ
れる。特にこの様な汎用をねらったワンチッププロセッ
サとしては、種々のシステムに対応できる様にROMは
消去可能なEPROMを用いることが多い。例えば信号
処理プロセッサとして、μP077P20(日本電気株
式会社製)等が良い例である。
々に開発されていく一方で、汎用になったプロセッサは
その周辺回路を含め°ζワンチップ化される傾向にある
。ワンチップ化に当っては、主要な周辺回路としてラン
ダムアクセスメモリ (RAM)やプログラム格納の為
の読み出し専用メモリ (ROM>等がワンチップ化さ
れる。特にこの様な汎用をねらったワンチッププロセッ
サとしては、種々のシステムに対応できる様にROMは
消去可能なEPROMを用いることが多い。例えば信号
処理プロセッサとして、μP077P20(日本電気株
式会社製)等が良い例である。
従来のワンチッププロセッサでは、書き込まれているプ
ログラムを読み出しパルスにより読み出すことができる
ので、プログラムの保護が不可能であった。
ログラムを読み出しパルスにより読み出すことができる
ので、プログラムの保護が不可能であった。
本発明の目的は、プログラムの保護(他人に読まれない
)を図ったワンチッププロセッサを提供することにある
。
)を図ったワンチッププロセッサを提供することにある
。
本発明は、1つのチップの中に、プロセッサと消去可能
なプログラマブル読み出し専用メモリとヲ少すくとも有
するワンチッププロセッサにおいて、 前記読み出し専用メモリと外部データバスとの間に接続
された双方向ゲートと、 外部から前記読み出し専用メモリに対して読み出しパル
スが人力された時に前記読み出し専用メモリの或るビッ
トの状態により前記双方向ゲートを制御する制御回路と
を有することを特徴とする。
なプログラマブル読み出し専用メモリとヲ少すくとも有
するワンチッププロセッサにおいて、 前記読み出し専用メモリと外部データバスとの間に接続
された双方向ゲートと、 外部から前記読み出し専用メモリに対して読み出しパル
スが人力された時に前記読み出し専用メモリの或るビッ
トの状態により前記双方向ゲートを制御する制御回路と
を有することを特徴とする。
第1図は、本発明の一実施例であるワンチッププロセッ
サの基本的構成を示す。このワンチッププロセッサは、
プロセッサlと、このプロセッサにより自由に読み出す
ことができる消去可能なプログラマブル読み出し専用メ
モリ (EPROM)2と、EPROM2と外部データ
バス12との間に接続される双方向ゲート3と、外部か
らEPROM2に対して読み出し専用パルスが入力され
た時にEPROM2の或るビットの状態により双方向ゲ
ート3を制御する制御回路4とから構成されている。
サの基本的構成を示す。このワンチッププロセッサは、
プロセッサlと、このプロセッサにより自由に読み出す
ことができる消去可能なプログラマブル読み出し専用メ
モリ (EPROM)2と、EPROM2と外部データ
バス12との間に接続される双方向ゲート3と、外部か
らEPROM2に対して読み出し専用パルスが入力され
た時にEPROM2の或るビットの状態により双方向ゲ
ート3を制御する制御回路4とから構成されている。
プロセッサ1とEPROM2との間は、内部バス13で
接続され、内部バス13は双方向ゲート3を経て外部バ
ス12と接続されている。
接続され、内部バス13は双方向ゲート3を経て外部バ
ス12と接続されている。
以上のような構成のワンチソププロセ・ノサの動作を、
第2図のフローチャートを参照しながら説明する。
第2図のフローチャートを参照しながら説明する。
端子11よりEPROM2の内容を外部に読み出す命令
が発生した時(ステ・ノブ24)、制御回路4はEPR
OM2の或るアドレスのビットの情報により、EPRO
Mの内容が保護されているのかを判定しくステップ26
)、その結果、保護されている場合は双方向ゲート3を
閉じ(ステップ27)、保護されていない場合はゲート
3を開く (ステップ29)。したがって、EPROM
2の内容が保護されている場合には、プログラムの読み
出しが不可能となる。
が発生した時(ステ・ノブ24)、制御回路4はEPR
OM2の或るアドレスのビットの情報により、EPRO
Mの内容が保護されているのかを判定しくステップ26
)、その結果、保護されている場合は双方向ゲート3を
閉じ(ステップ27)、保護されていない場合はゲート
3を開く (ステップ29)。したがって、EPROM
2の内容が保護されている場合には、プログラムの読み
出しが不可能となる。
EPROM2への前記ビットの書き込みは、通常のデー
タを書き込むのと同様の操作で行え、−度書き込むとデ
ータ共々消去しない限り (ステップ25.28) 、
保護を解除することはできない。
タを書き込むのと同様の操作で行え、−度書き込むとデ
ータ共々消去しない限り (ステップ25.28) 、
保護を解除することはできない。
なお、プログラムの書き込み、ベリファイ用の外部への
読み出し、消去等は通常と何ら変わりなく行える。例え
ば、プログラムの書き込みは、外部から吉き込み命令を
入力しくステップ23)、プログラムを書き込む(ステ
ップ30)ことにより行う。
読み出し、消去等は通常と何ら変わりなく行える。例え
ば、プログラムの書き込みは、外部から吉き込み命令を
入力しくステップ23)、プログラムを書き込む(ステ
ップ30)ことにより行う。
以上説明したように本実施例によれば、プログラムの書
き込みと同様に或るビットを変化させ保護モードにする
と、外部より読み出しがかかった時、ゲートが閉じられ
て外部に読み出すことが不可能となる。この保護を解除
するには、プログラムデータと同様に紫外線等により消
去しなくてはならないが、同時にプログラムも消去され
るので、−度保護してしまとプログラムを読むことはで
きない。
き込みと同様に或るビットを変化させ保護モードにする
と、外部より読み出しがかかった時、ゲートが閉じられ
て外部に読み出すことが不可能となる。この保護を解除
するには、プログラムデータと同様に紫外線等により消
去しなくてはならないが、同時にプログラムも消去され
るので、−度保護してしまとプログラムを読むことはで
きない。
第1図の実施例の具体的構成例を、第3図に示す。
プログラム専用のEPROM2は、内部でプログラムE
P ROM21と保護EPROM22とに分かれる。
P ROM21と保護EPROM22とに分かれる。
両EPROMともに内部バス13には読み出し可能であ
る。さらに保護EFROM22の出力は、直接制御回路
4のANDゲート41に入っている。
る。さらに保護EFROM22の出力は、直接制御回路
4のANDゲート41に入っている。
制御回路4は、論理レベルで読み出し命令端子11が“
1”、保護EPROM22力<1′のときのみ出力“1
”で、双方向ゲート3を開くことができる。よって、保
護EPROM22が“1”のときは読み出し可能であり
、0”のときは保護され読み出し不可能となる。
1”、保護EPROM22力<1′のときのみ出力“1
”で、双方向ゲート3を開くことができる。よって、保
護EPROM22が“1”のときは読み出し可能であり
、0”のときは保護され読み出し不可能となる。
〔発明の効果〕、
以上説明したように本発明によれば、汎用7ワンチツプ
プロセツサに組み込んだプログラムを保護することが可
能となる。
プロセツサに組み込んだプログラムを保護することが可
能となる。
【図面の簡単な説明】
第1図は、本発明の一実施例のブロック図、第2図は、
第1図の実施例の動作を説明するためのフローチャート
、 第3図は、第1図の実施例の具体的構成例を示すブロッ
ク図である。 1・・・プロセッサ 2・・・消去可能な読み出し専用メモリ3・・・双方向
ゲート 4・・・制御回路 代理人 弁理士 岩 佐 義 幸 第1図 第3図
第1図の実施例の動作を説明するためのフローチャート
、 第3図は、第1図の実施例の具体的構成例を示すブロッ
ク図である。 1・・・プロセッサ 2・・・消去可能な読み出し専用メモリ3・・・双方向
ゲート 4・・・制御回路 代理人 弁理士 岩 佐 義 幸 第1図 第3図
Claims (1)
- (1)1つのチップの中に、プロセッサと消去可能なプ
ログラマブル読み出し専用メモリとを少なくとも有する
ワンチッププロセッサにおいて、前記読み出し専用メモ
リと外部データバスとの間に接続された双方向ゲートと
、 外部から前記読み出し専用メモリに対して読み出しパル
スが入力された時に前記読み出し専用メモリの或るビッ
トの状態により前記双方向ゲートを制御する制御回路と
を有することを特徴とするワンチッププロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63058444A JPH01232452A (ja) | 1988-03-14 | 1988-03-14 | ワンチッププロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63058444A JPH01232452A (ja) | 1988-03-14 | 1988-03-14 | ワンチッププロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01232452A true JPH01232452A (ja) | 1989-09-18 |
Family
ID=13084572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63058444A Pending JPH01232452A (ja) | 1988-03-14 | 1988-03-14 | ワンチッププロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01232452A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5860123A (en) * | 1995-05-01 | 1999-01-12 | Nec Corporation | One-chip CPU |
JP2003044457A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | データプロセッサ |
US6885607B2 (en) | 2003-03-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having security technology |
GB2427720A (en) * | 2005-06-24 | 2007-01-03 | Sigmatel Inc | Read access protection of a non-volatile memory |
-
1988
- 1988-03-14 JP JP63058444A patent/JPH01232452A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5860123A (en) * | 1995-05-01 | 1999-01-12 | Nec Corporation | One-chip CPU |
JP2003044457A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | データプロセッサ |
US6885607B2 (en) | 2003-03-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having security technology |
GB2427720A (en) * | 2005-06-24 | 2007-01-03 | Sigmatel Inc | Read access protection of a non-volatile memory |
GB2427720B (en) * | 2005-06-24 | 2010-11-17 | Sigmatel Inc | System and method of using a protected non-volatile memory |
US8639946B2 (en) | 2005-06-24 | 2014-01-28 | Sigmatel, Inc. | System and method of using a protected non-volatile memory |
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