JPH01161801A - Terminal resistor array for high speed pulse - Google Patents
Terminal resistor array for high speed pulseInfo
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Abstract
Description
【発明の詳細な説明】
（技術分野）
この発明は、ハイブリッド型の高速パルス用終端抵抗ア
レイに関するものである。さらに詳しくは、この発明は
、高速パルスに対して反射を少なくするための終端処理
を施すことにより、高い実装密度で、かつ、高速ディジ
タル信号の終端抵抗として利用することのできる垂直取
付は型の高速パルス用終端抵抗アレイに関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a hybrid type high-speed pulse termination resistor array. More specifically, this invention provides a vertically mounted type that can be used as a termination resistor for high-speed digital signals with high packaging density by applying termination treatment to reduce reflections for high-speed pulses. This invention relates to a terminating resistor array for high-speed pulses.
（背景技術）
近年、ＡＶａ器や産業機器等において、ディジタル信号
処理による高性能化、高品質化が増々重要となってきて
いる。ずなわち、ディジタル処理や大容量のデータを高
速で処理することが必要となってきており、この事情に
応じて高速ディジタル処理技術の開発が各方面で進めら
れてきている。(Background Art) In recent years, higher performance and higher quality through digital signal processing have become increasingly important in AVa equipment, industrial equipment, and the like. In other words, it has become necessary to perform digital processing and process large amounts of data at high speed, and in response to this situation, development of high-speed digital processing technology has been progressing in various fields.
しかしながら、ＬＳＩ技術の進展によってＬＳＩ等の機
能部品の高速化、高集積化は目ざましく進展しているも
のの、これらとは対照的に、抵抗体などの受動部品につ
いてはその高速化、高集積化が遅れているのが現状であ
る。このなめ、高速ディジタル処理回路に使用すること
のできる、インピーダンス整合性能が優れ、実装密度の
高い終端抵抗部品の実現が強く望まれていた。However, with the progress of LSI technology, functional components such as LSIs are becoming faster and more highly integrated, but in contrast, passive components such as resistors are becoming faster and more highly integrated. The current situation is that there are delays. For this reason, there has been a strong desire to realize a termination resistor component with excellent impedance matching performance and high packaging density that can be used in high-speed digital processing circuits.
たとえば、従来のロジック回路において用いられている
抵抗アレイには、信号線のバイアス等に使用されるハイ
ブリッド型抵抗アレイがあるが、これは、実装密度が高
く、抵抗値の種類も豊富である反面、高速ロジック回路
に必要な周波数帯域の広い信号に対してはクロストーク
やインピーダンスの周波数特性が悪く、高速ディジタル
回路には使用できないという問題があった。For example, among the resistor arrays used in conventional logic circuits, there is a hybrid resistor array used for biasing signal lines, etc., but while this has a high packaging density and a wide variety of resistance values, However, there was a problem that the frequency characteristics of crosstalk and impedance were poor for signals with a wide frequency band required for high-speed logic circuits, and that they could not be used for high-speed digital circuits.
その具体例としては、現在数も多く使用されているシン
グルインライン垂直取付は型ハイブリッド抵抗アレイ（
抵抗ネットワーク）があるが、基板の同一表面上に導電
パターンと抵抗ノ、＜ターンが形成された後に、各抵抗
素子の一端が共通の導電パターンに接続され、この導電
パターンが一つの回路取付は用ピン端子に接続されてい
るのが一般的である。また、抵抗体を分割しているもの
らあるが、一般には一つのスＩ・ライブ状の抵抗体を用
いて、端子部だけを分割した抵抗アレイとなっている。A concrete example of this is the currently widely used single inline vertical mounting type hybrid resistor array (
After a conductive pattern and a resistive turn are formed on the same surface of the board, one end of each resistive element is connected to a common conductive pattern, and this conductive pattern is used for one circuit mounting. It is generally connected to a pin terminal. Although some resistors have divided resistors, generally a single sliver-shaped resistor is used to create a resistor array in which only the terminal portions are divided.
これらの−殻内な構造を持つ抵抗アレイは、各抵抗素子
に接続される信号のクロストークを増加させ、素子間の
インピーダンスのばらつきを増加させるという問題を有
していた。These resistor arrays having an in-shell structure have the problem of increasing crosstalk of signals connected to each resistive element and increasing variations in impedance between elements.
また、デュアルインライン水平取付は型抵抗アレイは、
実装密度が低く、かつ基板上の回路パターンから抵抗体
までの距離が長くなりインダクティブとなり易いという
問題を有してもいた。Additionally, dual in-line horizontal mounting type resistor arrays are available.
There are also problems in that the packaging density is low and the distance from the circuit pattern on the board to the resistor is long, making it easy to become inductive.
（発明の目的）
この発明は、以上の通りの事情に鑑みてなされたもので
あり、従来の抵抗アレイの欠点を改善し、実装密度の高
い垂直取付は型抵抗アレイを基本とし、かつ高速パルス
に対して反射の少ない終端処理を施すことにより、クロ
ストークを除去し、インピーダンス整合性能を良好とし
た高速パルス用終端抵抗アレイを提供することを目的と
している。(Objective of the Invention) The present invention was made in view of the above circumstances, and it improves the drawbacks of conventional resistor arrays, and improves the high-density vertical mounting based on type resistor arrays and high-speed pulse The object of the present invention is to provide a termination resistor array for high-speed pulses that eliminates crosstalk and has good impedance matching performance by performing termination treatment to reduce reflections.
（発明の開示）
この発明の高速パルス用終端抵抗アレイは、上記の目的
を実現するために、垂直取付は型ハイブリッド抵抗アレ
イを装着した基板の裏面全体を導体パターンで被覆し、
該導体パターンを抵抗アレイの共通電極としたことを特
徴としている。(Disclosure of the Invention) In order to achieve the above object, the termination resistor array for high-speed pulses of the present invention covers the entire back surface of the board on which the vertically mounted type hybrid resistor array is mounted with a conductor pattern.
It is characterized in that the conductor pattern is used as a common electrode of a resistor array.
添付した図面により、この発明について詳しく説明する
。The present invention will be explained in detail with reference to the attached drawings.
第１図（ａ）（ｂ）は、この発明の高速パルス用終端抵
抗アレイの一例を示している。第１図（ａ）はその正断
面図、第１図（ｂ）は側断面図を示している。FIGS. 1(a) and 1(b) show an example of a termination resistor array for high-speed pulses according to the present invention. FIG. 1(a) shows a front sectional view thereof, and FIG. 1(b) shows a side sectional view thereof.
この例に示したように、抵抗体（１）を装着した基板（
２）の裏面全体を導体パターン（３）でコーティングし
、この導体パターン（３）を抵抗体（１）の共通Ｔｈｆ
ｌｉとし、かつグランドパターン（４）としている、こ
れにより、並列に入力した高速パルスの反射を少なくし
、かつ各抵抗体間のクロストークを除くことを可能とし
ている。As shown in this example, the board (
2) is coated with a conductive pattern (3), and this conductive pattern (3) is applied to the common Thf of the resistor (1).
li and a ground pattern (4), thereby making it possible to reduce the reflection of high-speed pulses input in parallel and to eliminate crosstalk between the respective resistors.
ここで、基板（２）としては、絶縁性、熱伝導性、抵抗
体、導電体などとの密着性が優れたものが好ましく、た
とえば、アルミナ成分９６％以上のアルミナ等のセラミ
ック基板を使用することができる。Here, the substrate (2) is preferably one with excellent insulation, thermal conductivity, and adhesion to resistors, conductors, etc. For example, a ceramic substrate such as alumina with an alumina content of 96% or more is used. be able to.
抵抗体（１）としては、酸化ルテニウムおよびガラスを
主成分とする厚膜や、Ｎｉ 、Ｃｒを用いた薄膜を用い
、基板（２）上にスクリーン印刷やホトリソグラフィ・
マスク蒸着等の手段によりパターン化することができる
。As the resistor (1), a thick film mainly composed of ruthenium oxide and glass or a thin film using Ni and Cr is used, and screen printing or photolithography is performed on the substrate (2).
Patterning can be performed by means such as mask deposition.
導体パターン（３）あるいはグランドパターン（４）と
しては、耐熱性、密着性を考慮して、適宜に選択するこ
とができる。現在、半田付けでの電極割れを防止するた
めに使用されている八〇・ｐｄ導電ペースト、Ｎｉメツ
’ｒ、５ｎ−Ｐｂメツ”ｆ Ｏ’）三層構造の電極材料
は、生産ラインの効率性を考えると好適なものの一つで
ある。The conductor pattern (3) or the ground pattern (4) can be appropriately selected in consideration of heat resistance and adhesion. Currently, the three-layer structure electrode material (80-PD conductive paste, Ni metal, 5n-Pb metal) used to prevent electrode cracking during soldering improves the efficiency of the production line. This is one of the best options considering its gender.
導体パターン（３）は基板（２）の裏面全体をコーティ
ングし、一方、グランドパターン（４）は各抵抗体（１
）の共通の電極として形成し、両者を接続することがで
きる。電気的接続は、セラミック等からなる基板（２）
の側面まで、両者をコーティングすることによって実現
される。また、−殻内なスルーホールの技術によって両
面の導体パターン（３）とグランドパターン（４）とを
接続することも可能である。The conductor pattern (3) coats the entire back side of the substrate (2), while the ground pattern (4) covers each resistor (1).
) can be formed as a common electrode to connect both. For electrical connection, use a substrate (2) made of ceramic, etc.
This is achieved by coating both sides up to the sides. It is also possible to connect the conductor pattern (3) on both sides and the ground pattern (4) by the in-shell through hole technique.
回路基板取付は用ビン端子（５）は、各々の抵抗体（１
）の一端と導体パターン（３）に、超音波ボンダや半田
付は等の手段により取付ける。ピン端子（５）の形状は
、変形ＺＩＰや、たとえば２．５４ｎｍ間隔ＤＩＰ、さ
らにはＳＩＰなどを用いることができる。For mounting the circuit board, the pin terminal (5) is connected to each resistor (1).
) and the conductor pattern (3) using an ultrasonic bonder, soldering, etc. The shape of the pin terminal (5) may be modified ZIP, DIP with a spacing of 2.54 nm, or SIP, for example.
また、実際の表面実装に対応するために、第２図に一例
として示した回路基板（６）への表面実装が容易に可能
な形状とすることもできる。Further, in order to correspond to actual surface mounting, the shape may be such that it can be easily surface mounted on the circuit board (6) shown as an example in FIG. 2.
第１図および第２図には防護膜を示していないが、実際
の製品化のためには、絶縁性の確保や化学メツキ処理か
ら保護する目的で、保護膜をコーティングすることが行
われている０、硼＆ｉＨ鉛ガラスなどをこのコーティン
グのために用いる。また、抵抗アレイをモールドで封止
することも可能な変形の一つである。A protective film is not shown in Figures 1 and 2, but for actual commercialization, a protective film is coated to ensure insulation and protect against chemical plating. For this coating, materials such as 0, boron & iH lead glass are used. Another possible variation is to encapsulate the resistor array with a mold.
もちろん、以上の例においてはデュアルインラインバラ
ゲージ（ＤＩＰ）を中心に述べたが、使用目的によって
変形ＺＩＰやシングルインラインパラゲージ（Ｓ Ｉ
Ｐ）とすることも可能である。Of course, in the above examples, we mainly talked about dual in-line barrier gauges (DIP), but depending on the purpose of use, you can use modified ZIP or single in-line barrier gauges (SI
P) is also possible.
第１図（ａ）（ｂ）は、この発明の一実施例を示した■
断面図および側断面図である。
第２図は、他の例について示した抵抗アレイの１１’！
ｌｆｔＩｒ面図テアル。
１・・・抵抗体、 ２・・・基板、３・・・導体
パターン、 ４・・・グランドパターン、５・・・端子
、 ６・・・回路基板。
代理人 弁理士 西 澤 利 大筒 １ 図
（ａ） （ｂ）第 ２
図FIGS. 1(a) and 1(b) show an embodiment of the present invention.
They are a sectional view and a side sectional view. FIG. 2 shows another example of a resistor array 11'!
lftIr surface diagram. DESCRIPTION OF SYMBOLS 1... Resistor, 2... Board, 3... Conductor pattern, 4... Ground pattern, 5... Terminal, 6... Circuit board. Agent Patent Attorney Toshi Nishizawa Otsutsu 1 Figures (a) (b) 2nd
figure
Claims (3)
基板の裏面全体を導体パターンで被覆し、該導体パター
ンを抵抗アレイの共通電極としたことを特徴としている
高速パルス用終端抵抗アレイ。(1) A terminating resistor array for high-speed pulses, characterized in that the entire back surface of a substrate on which a vertically mounted hybrid resistor array is mounted is covered with a conductor pattern, and the conductor pattern is used as a common electrode of the resistor array.
は回路基板取付け用ピン端子を設け、他端を共通の導電
パターンに接続し、該導電パターンは基板の裏面全体に
わたって被覆した導体パターンに接続し、かつ回路基板
取付け用ピン端子を有する構造とした特許請求の範囲第
（１）項記載の高速パルス用終端抵抗アレイ。(2) A pin terminal for mounting the circuit board is provided at one end of each independently patterned resistor, and the other end is connected to a common conductive pattern, which is a conductive pattern covering the entire back surface of the board. A high-speed pulse terminating resistor array according to claim 1, which is connected to the circuit board and has a pin terminal for attaching a circuit board.
ＤＩＰの形状からなる特許請求の範囲第（１）項記載の
高速パルス用終端抵抗アレイ。(3) The high-speed pulse termination resistor array according to claim (1), wherein the circuit board mounting pin terminals have a modified ZIP or DIP shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320968A JPH01161801A (en) | 1987-12-18 | 1987-12-18 | Terminal resistor array for high speed pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320968A JPH01161801A (en) | 1987-12-18 | 1987-12-18 | Terminal resistor array for high speed pulse |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161801A true JPH01161801A (en) | 1989-06-26 |
Family
ID=18127309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320968A Pending JPH01161801A (en) | 1987-12-18 | 1987-12-18 | Terminal resistor array for high speed pulse |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161801A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5224021A (en) * | 1989-10-20 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Surface-mount network device |
| EP0797254A2 (en) * | 1996-03-18 | 1997-09-24 | Nec Corporation | LSI package and manufacturing method thereof |
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| JPS5638402B2 (en) * | 1977-04-18 | 1981-09-07 | ||
| JPS6295002A (en) * | 1985-10-22 | 1987-05-01 | Nec Corp | Millimeter wave terminating equipment |
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1987
- 1987-12-18 JP JP62320968A patent/JPH01161801A/en active Pending
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