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JPH0964366A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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Publication number
JPH0964366A
JPH0964366A JP21435795A JP21435795A JPH0964366A JP H0964366 A JPH0964366 A JP H0964366A JP 21435795 A JP21435795 A JP 21435795A JP 21435795 A JP21435795 A JP 21435795A JP H0964366 A JPH0964366 A JP H0964366A
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JP
Japan
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conductive layer
thin film
gate wiring
gate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21435795A
Other languages
English (en)
Inventor
Masahiro Seiki
正寛 清木
Akira Kubo
明 久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP21435795A priority Critical patent/JPH0964366A/ja
Priority to TW085109907A priority patent/TW315526B/zh
Priority to KR1019960034546A priority patent/KR100238510B1/ko
Priority to US08/701,464 priority patent/US5811835A/en
Publication of JPH0964366A publication Critical patent/JPH0964366A/ja
Priority to US09/114,471 priority patent/US6235561B1/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 この発明は、素子不良を増大させることなく
ゲート配線の低抵抗化を達成することができ、しかも優
れた素子特性が得られる薄膜トランジスタを提供するこ
とを目的としている。 【解決手段】 この発明は、基板上に少なくとも第１導
電層(111) および第１導電層(111) を被覆する第２導電
層(115) とを含むゲート配線，ゲート配線を被覆するゲ
ート絶縁膜(121) ，ゲート配線上にゲート絶縁膜(121)
を介して配置されチャネル領域を含む非単結晶シリコン
薄膜(131) ，および非単結晶シリコン薄膜(131) に電気
的に接続されるソース電極(161a)およびドレイン電極(1
61b)を備えた薄膜トランジスタ(171) に係り、平面的に
第１導電層(111) の輪郭線はチャネル領域内を横切ると
共に、チャネル領域におけるゲート絶縁膜(121) 側の非
単結晶シリコン薄膜(131) が屈曲点を有することなく連
続する界面を備えて構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、絶縁基板上に非
単結晶シリコン薄膜が配置されて成る薄膜トランジスタ
（以下、ＴＦＴと略称する。）に関する。
【０００２】
【従来の技術】従来、非晶質シリコン（以下、ａ−Ｓ
ｉ：Ｈと略称する。）や多結晶シリコン（以下、ｐ−Ｓ
ｉと略称する。）等の非単結晶シリコン薄膜が用いられ
たＴＦＴは、絶縁基板上に比較的大面積にわたり均質に
形成できることから、アクティブマトリクス型表示装置
の画素スイッチあるいは駆動回路等に利用されている。
【０００３】特に、ＴＦＴをアクティブマトリクス型表
示装置の画素スイッチとして用いる場合、波形歪みを軽
減するため、そのゲート配線を低抵抗化する必要があ
る。このようなことから、ゲート配線として、アルミニ
ウム（Ａｌ）等の低抵抗金属と、アルミニウム（Ａｌ）
のヒロックや丸膨れ等の発生を効果的に防止するようア
ルミニウム（Ａｌ）を被覆するクロム（Ｃｒ）、タング
ステン（Ｗ）、チタン（Ｔｉ）あるいはタンタル（Ｔ
ａ）等のアルミニウム（Ａｌ）よりも高融点を有する金
属あるいはアルミニウム合金等とで構成することが、特
開平４−３５３８３０号公報、特開平５−１５２５７２
号公報あるいは特開平６−１２０５０３号公報等に開示
されている。
【０００４】また、出願人は、特開平４−３７２９３４
号公報で、ゲート配線をアルミニウム（Ａｌ）と、この
アルミニウム（Ａｌ）を被覆する他の金属材料、例えば
モリブデン・タンタル（Ｍｏ−Ｔａ）の積層構造とする
に際し、アルミニウム（Ａｌ）上にモリブデン（Ｍｏ）
を配し、混酸でエッチングした後、モリブデン（Ｍｏ）
を除去することで、エッチングレートの差を利用してテ
ーパー状にアルミニウム（Ａｌ）を成形することを提案
している。これにより、ゲート配線上に配置される絶縁
膜の絶縁不良を防止することができる。
【０００５】
【発明が解決しようとする課題】ところで、ＴＦＴは、
移動度が高く、しかもしきい値電圧（Ｖth）が低いこと
が動作効率上望ましい。しかしながら、上述したゲート
配線の低抵抗化を達成するべくゲート配線を多層配線で
構成したＴＦＴでは、移動度が小さく、またしきい値電
圧（Ｖth）も高くなる傾向にあることが解った。そし
て、本発明者等は、ＴＦＴの素子特性が、非単結晶シリ
コン薄膜のチャネル領域におけるゲート絶縁膜側の界面
形状に依存することから本発明に至った。
【０００６】即ち、この発明は、素子不良を増大させる
ことなくゲート配線の低抵抗化を達成することができ、
しかも優れた素子特性が得られる薄膜トランジスタを提
供することを目的としている。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
基板上に少なくとも第１導電層および前記第１導電層を
被覆する第２導電層とを含むゲート配線，前記ゲート配
線を被覆するゲート絶縁膜，前記ゲート配線上に前記ゲ
ート絶縁膜を介して配置されチャネル領域を含む非単結
晶シリコン薄膜，および前記非単結晶シリコン薄膜に電
気的に接続されるソース電極およびドレイン電極を備え
た薄膜トランジスタにおいて、平面的に前記第１導電層
の輪郭線は前記チャネル領域内を横切ると共に、前記チ
ャネル領域における前記ゲート絶縁膜側の前記非単結晶
シリコン薄膜が屈曲点を有することなく連続する界面を
備えたことを特徴としている。
【０００８】請求項２に記載される発明は、前記ゲート
配線の前記第１導電層はテーパー角が１０〜３０゜の範
囲内に設定されることを特徴とした請求項１記載の薄膜
トランジスタにある。
【０００９】また、請求項３に記載される発明は、前記
第１導電層がＡｌ，Ｃｕもしくはα−Ｔａから選ばれた
少なくとも１種を主体とした金属もしくは合金であるこ
とを特徴とした請求項２記載の薄膜トランジスタにあ
る。
【００１０】請求項４に記載される発明は、前記第２導
電層がＴａ，ＷもしくはＭｏから選ばれた少なくとも１
種を主体とした金属もしくは合金であることを特徴とし
た請求項２記載の薄膜トランジスタにある。
【００１１】更に、請求項５に記載される発明は、前記
チャネル領域が前記ゲート配線に自己整合されて成るこ
とを特徴とした請求項１記載の薄膜トランジスタにあ
る。本発明では、ＴＦＴのゲート配線の低抵抗化と、ヒ
ロックや丸膨れの防止、更に耐薬品性の向上を達成する
ため、ゲート配線は少なくとも第１導電層と、第１導電
層を被覆する第２導電層とを含む。
【００１２】そして、本発明者等は、チャネル領域内で
の配線主表面の形状の差異に基づく素子特性の変化に着
目して誠意研究を行った結果、チャネル領域におけるゲ
ート絶縁膜側の非単結晶シリコン薄膜が屈曲点を有する
ことなく連続する界面を備えて構成されるか否かで、Ｔ
ＦＴの素子特性、特に移動度及びしきい値電圧（ＶTH）
が影響を受けることを見い出した。
【００１３】即ち、この発明は、上述したＴＦＴにあっ
て、チャネル領域におけるゲート絶縁膜側の非単結晶シ
リコン薄膜が屈曲点を有することなく連続する界面を備
えて構成されるところに特徴がある。
【００１４】この理由は、恐らくチャネル領域内におけ
るゲート絶縁膜側の非単結晶シリコン薄膜の界面が実効
的な屈曲点を含む平滑ではない界面であると、この屈曲
点においてポテンシャル障壁が高くなり、ＴＦＴの移動
度を低下させ、また、しきい値電圧（ＶTH）を高くする
ものと考えられる。
【００１５】そこで、この発明のＴＦＴは、チャネル領
域内でのゲート絶縁膜側の非単結晶シリコン薄膜が実効
的な屈曲点を含まない連続する界面、即ち平滑な界面を
備えて構成されるので、ポテンシャル障壁が高くなるこ
とが防止され、これにより優れた移動度及び低いしきい
値電圧（ＶTH）が得られる。
【００１６】本発明の界面を得る手法としては、ゲート
絶縁膜を十分に厚膜とし、ゲート配線主表面の段差によ
る影響を軽減する、第２導電層を十分に厚膜とする、あ
るいはゲート配線を構成する第１導電層の側壁と基板主
表面との成す角度、即ちテーパー角（θ１）を絶縁不良
対策で設定されるよりも十分に小さく設定すること等が
考えられる。
【００１７】中でも、第１導電層のテーパー角（θ１）
を１０〜３０゜の範囲内に設定することにより、ゲート
絶縁膜の膜厚や材料を変更する必要なく、チャネル領域
内でゲート絶縁膜側の非単結晶シリコン薄膜の界面に実
効的な屈曲点が存在することを効果的に防止することが
できることが本発明者等によって確認された。
【００１８】ゲート配線と非単結晶シリコン薄膜との間
のゲート絶縁膜に生じる絶縁不良の解消だけであれば、
特開平４−３７２９３４号に開示されるように、ゲート
電極を構成する第１導電層を適度なテーパー形状とす
る、更に詳しくはテーパー角（θ１）を４０゜程度に設
定すれば、概ね解消することができる。しかしながら、
素子特性を改善するのであれば、第１導電層のテーパー
角（θ１）を４０゜よりも小さく、更に望ましくは１０
〜３０゜の範囲内に設定することが望ましい。第１導電
層のテーパー角（θ１）が１０゜よりも小さいと、ゲー
ト電極の配線幅制御が困難となり、素子間で特性ばらつ
きが生じ易くなるためである。
【００１９】本発明の第１導電層としては、アルミニウ
ム（Ａｌ），銅（Ｃｕ）もしくはアルファ・タンタル
（α−Ｔａ）から選ばれた少なくとも１種を主体とした
金属もしくは合金で構成することができる。特にアルミ
ニウム（Ａｌ）は、薄膜で配線の低抵抗化が達成される
ため特に望ましい。第１導電層をアルミニウム（Ａｌ）
で構成する場合、要求される配線抵抗にもよるが、１０
０〜３００ｎｍの範囲内で選定するとが望ましい。
【００２０】第２導電層は、タンタル（Ｔａ），タング
ステン（Ｗ）もしくはモリブデン（Ｍｏ）から選ばれた
少なくとも１種を主体とした金属もしくは合金で構成す
ることができる。特に、抵抗値の他に、第１導電層のヒ
ロックや丸膨れの防止、更には耐薬品性を考慮すると、
特にモリブデン・タングステン（Ｍｏ−Ｗ）合金もしく
はモリブデン・タンタル（Ｍｏ−Ｔａ）合金等が好適に
使用され、特にモリブデン・タングステン（Ｍｏ−Ｗ）
合金が適している。第２導電層は、第１導電層を被覆
し、第１導電層のヒロックや丸膨れが防止される膜厚で
あれば良い。
【００２１】また、第１導電層のヒロックや丸膨れを効
果的に防止するため、第１導電層と第２導電層との間
に、第３導電層を介挿しても良い。この第３導電層とし
ては、第２導電層をモリブデン・タングステン（Ｍｏ−
Ｗ）合金もしくはモリブデン・タンタル合金（Ｍｏ−Ｔ
ａ）で構成する場合は、第２導電層の構成元素、例えば
モリブデン（Ｍｏ）が好適に使用することができ、これ
により第１導電層のヒロックや丸膨れの防止と共に、第
１導電層と第２導電層との密着性改善の効果が得られる
ばかりでなく、エッチングレートの差により第１導電層
をテーパー状に成形することができる。この第３導電層
は、第１導電層を完全に被覆するものであっても、また
第１導電層の主表面のみに配置されるものであってもか
まわない。
【００２２】
【発明の実施の形態】以下、本発明の一実施例の半導体
装置が用いられたアクティブマトリクス型表示装置用ア
レイ基板を例にとり、図面を参照して説明する。このア
クティブマトリクス型表示装置用アレイ基板(1) は、図
１に示すように、透明なガラス基板(100) 上に６４０×
３本の信号線Ｘｉ（i=1,2,…,m, …,1920 ）と、この信
号線Ｘｉと略直交する４８０本のゲート配線Ｙｊ（j=1,
2,…,n,…,480）とを備えている。そして、各信号線Ｘ
ｉとゲート配線Ｙｊとによって囲まれる領域内にＩＴＯ
（Indium Tin Oxide）から成る透明な画素電極(181) が
配置されている。
【００２３】そして、各信号線Ｘｉと各ゲート配線Ｙｊ
との交差部分には、ゲート配線Ｙｊ自体をゲート電極と
した逆スタガ構造のＴＦＴ(171) が配置されている。ま
た、ゲート配線Ｙｊと略平行に４８０本の補助容量線Ｃ
ｊが配され、ゲート絶縁膜(121) （図３参照）を介して
配される画素電極(181) とこの補助容量線Ｃｊとによっ
て補助容量（Ｃｓ）が形成される。
【００２４】次に、このＴＦＴ(171) について、図２乃
至３を参照して詳細に説明する。このＴＦＴ(171) は、
第１導電層(111) 、第１導電層(111) 上に配置される第
２導電層(113) 、第１及び第２導電層(111),(113) を被
覆する第３導電層(115) を備えたゲート配線Ｙｊをゲー
ト電極としている。
【００２５】この第１導電層(111) は、配線幅（Ｌg1）
６ミクロンの純アルミニウム（Ａｌ）から成り、ゲート
配線Ｙｊの低抵抗化が達成できるよう２００ｎｍの膜厚
で構成されている。また、第１導電層(111) は、そのテ
ーパー角（θ１）が２０゜となるようパターニングされ
ている。
【００２６】第１導電層(111) 上に配置される第２導電
層(113) は、第３導電層(115) の一構成元素であるモリ
ブデン（Ｍｏ）で構成され、膜厚が３０ｎｍ以上であれ
ば第１導電層(111) と第３導電層(115) との間の密着性
を高め、且つ応力を緩和するように機能することから、
ここでは５０ｎｍの膜厚で構成されている。
【００２７】第３導電層(115) は、第１及び第２導電層
(111),(113) を十分に被覆するよう配線幅（Ｌg2）１０
ミクロンのモリブデン・タングステン（Ｍｏ−Ｗ）合金
で構成され、第１導電層(111) の配線端から２ミクロン
ずつ延在されるよう配置されている。これにより、第３
導電層(115) のパターニングに際してマスクずれが生じ
ても、第３導電層(115) は第１及び第２導電層(111),(1
13) を略完全に被覆することができる。そして、第３導
電層(115) は、第１導電層(111) のヒロックや丸膨れを
効果的に防止し、しかも十分な低抵抗化を達成するため
３００ｎｍの膜厚で構成され、更に端面の段差によるゲ
ート絶縁膜(121) の絶縁不良を軽減するためテーパー角
（θ２）が３０゜となるようパターニングされている。
尚、第３導電層(115) は、端面での段差による絶縁不
良、あるいは第１導電層(111) のヒロックや丸膨れの防
止、を考慮すると、２００〜４００ｎｍの膜厚に設定す
ることが望ましく、またテーパー角（θ２）は４５゜以
下に設定することで絶縁不良の発生が抑制される。
【００２８】このようにして構成されるゲート配線Ｙｊ
上には、酸化シリコン（ＳｉＯ2 ）膜及びシリコンナイ
トライド（ＳｉＮx ）膜との積層構造のゲート絶縁膜(1
21)が配置され、ゲート絶縁膜(121) 上にａ−Ｓｉ：Ｈ
薄膜から成る半導体薄膜(131) が配置されている。
【００２９】半導体薄膜(131) 上には、この半導体薄膜
(131) の保護のためシリコンナイトライド（ＳｉＮx ）
膜から成るチャネル保護膜(141) が配置されている。こ
のチャネル保護膜(141) は、チャネル形成時の半導体薄
膜(131) の保護と共に、ソース電極(161a)やドレイン電
極(161b)とゲート配線Ｙｊとの実効的な重複領域、即ち
不所望な寄生容量を低減するため、ゲート配線Ｙｊに自
己整合されてパターニングされて成る。更に詳しくは、
ゲート配線Ｙｊの輪郭とドレイン電極(161b)側のチャネ
ル保護膜(141) 端との間の距離（Ｌgd）はごくわずか
に、またゲート配線Ｙｊの輪郭とソース電極(161a)側の
チャネル保護膜(141) 端との間の距離（Ｌgs）もごくわ
ずかとなるよう、ゲート配線Ｙｊの輪郭よりも若干小さ
い外形寸法にパターニングされている。このゲート配線
Ｙｊに自己整合されたチャネル保護膜(141) により、ゲ
ート配線Ｙｊに自己整合されたチャネル領域が構成され
ることとなる。
【００３０】そして、半導体薄膜(131) に低抵抗半導体
膜(151a),(151b) を介して電気的に接続されるソース電
極(161a)および信号線Ｘｉと一体のドレイン電極(161b)
が配置されてＴＦＴ(171) は構成されている。従って、
このＴＦＴ(171) では、図２に示すように、ソース電極
(161a)と半導体薄膜(131) との電気的な接続線（図２中
点線Ｐ１）、ドレイン電極(161b)と半導体薄膜(131) と
の電気的な接続線（図２中点線Ｐ２）とによって囲まれ
る領域（図２中斜線部分）が実効的なチャネル領域とな
る。
【００３１】ところで、この実施例では、第１導電層(1
11) は、そのテーパー角が２０゜と極めて小さく構成さ
れ、これによりチャネル領域内でのゲート絶縁膜(121)
側の半導体薄膜(131) は実効的な屈曲点が存在しない界
面を備えて構成される。例えば、このＴＦＴ(171) の断
面をＳＥＭ（Scanning Electron Microscope）により確
認したところ、チャネル領域内のゲート絶縁膜(121) 側
の半導体薄膜(131) の界面は、図３に示すように実質的
な屈曲点を含まない連続する平滑な界面であった。ま
た、当然にゲート配線Ｙｊの段差に起因するゲート絶縁
膜(121) の絶縁破壊やクラックも見られなかった。
【００３２】比較例１として、第１導電層(111) のテー
パー角（θ１）を３５゜とした他は同様にして作成した
ＴＦＴ(971) では、ゲート配線Ｙｊの段差に起因するゲ
ート絶縁膜(121) の絶縁破壊こそ見られなかったもの
の、図４に示すように、チャネル領域内のゲート絶縁膜
(121) 側の半導体薄膜(131) は、実質的な屈曲点（図４
中Ｑ１，Ｑ２）を含む平滑でない界面であった。
【００３３】また、比較例２として、ゲート配線Ｙｊと
して第１導電層のテーパー角（θ１）を４０゜とした他
は同様にして作成したＴＦＴでも、比較例１と同様にゲ
ート配線Ｙｊの段差に起因するゲート絶縁膜の絶縁破壊
こそ見られなかったものの、チャネル領域内のゲート絶
縁膜側の半導体薄膜は、実質的な屈曲点を含む平滑では
ない界面であった。
【００３４】また、実施例のＴＦＴ(171) と比較例１の
ＴＦＴ(971) の移動度をそれぞれ測定したところ、この
実施例のＴＦＴ(171) では比較例１に比べて移動度を２
５％向上させることができた。
【００３５】また、図５は、縦軸に電流、横軸に電圧を
とり、ＴＦＴの電圧（Ｖ）−電流（Ｉ）特性を示すもの
で、図中曲線（ａ）はこの実施例のＴＦＴ(171) のＴＦ
Ｔ特性を、また同図中曲線（ｂ）は上述した比較例１の
ＴＦＴ(971) のＴＦＴ特性を示している。
【００３６】この図から解るように、この実施例のＴＦ
Ｔ(171) では、比較例のＴＦＴ(971) に比べてしきい値
電圧（Ｖth）が低いことが解る。以上のように、この実
施例のアクティブマトリクス型表示装置用アレイ基板
(1) によれば、ゲート配線Ｙｊの配線抵抗が十分に小さ
く、しかも高い移動度、低いしきい値電圧（Ｖth）とい
った優れた素子特性を備えたＴＦＴ(171) を配設するこ
とができた。
【００３７】更に、ゲート配線は、アルミニウム（Ａ
ｌ）から成る第１導電層(111) が第２導電層(113) を介
して第３導電層(115) で十分に被覆されているので、第
１導電層(111) にヒロックや丸膨れが生じることも十分
に防止される。
【００３８】次に、この実施例のアクティブマトリクス
型表示装置用アレイ基板(1) の製造プロセスについて、
図６を参照して簡単に説明する。まず、図６（ａ）に示
すように、ガラス基板(100) の一主面上にアルミニウム
（Ａｌ）とモリブデン（Ｍｏ）とを順次２００ｎｍ、５
０ｎｍの膜厚となるようにスパッターによって堆積して
Ａｌ膜(110) とＭｏ膜(112) とを形成する。この後、フ
ォトレジスト(117) を塗布し、所望の形状に露光し、現
像する。
【００３９】そして、フォトレジスト(117) をマスクと
して、Ａｌ膜(110) 及びＭｏ膜(112) を、エッチング液
として燐酸、硝酸、酢酸及び水の混酸を用い、混酸中に
ディップして、同図（ｂ）に示すようにテーパー角（θ
１）２０゜のアルミニウム（Ａｌ）から成る第１導電層
(111) 及び第１導電層(111) 上に配置されるモリブデン
（Ｍｏ）から成る第２導電層(113) を形成する。このよ
うなテーパー角（θ１）の制御は、エッチング液の濃度
管理が重要となる。即ち、エッチング液は揮発成分を含
むため、使用途中で濃度が変化する。特に、モリブデン
（Ｍｏ）の相対エッチング速度は、図７に示すように、
混酸中の水の含有量（％）に大きく影響され、これによ
りテーパー角（θ１）が決定されるため、その管理は重
要である。
【００４０】この後、フォトレジスト(117) を剥離し、
第１導電層(111) 及び第２導電層(113) を被覆するよう
モリブデン・タングステン（Ｍｏ−Ｗ）合金をスパッタ
ーによって３００ｎｍ厚に堆積し、フォトレジストを塗
布し、露光し、現像した後、フォトレジストをマスクと
してモリブデン・タングステン（Ｍｏ−Ｗ）合金を四沸
化炭素（ＣＦ4 ）を主成分としたエッチングガスを用い
たケミカル・ドライ・エッチング（ＣＤＥ）によりパタ
ーニングし、フォトレジストを剥離して、同図（ｃ）に
示す第３導電層(113) を形成した。
【００４１】以上のようにして、３層構造のゲート配線
Ｙｊを作成し、また図示しないが、同時に補助容量線を
作成した。このようにして形成されるゲート配線Ｙｊ、
図示しないが補助容量線Ｃｊ上に酸化シリコン（ＳｉＯ
2 ）膜を堆積する。しかる後に、図示しないが、ＣＶＤ
装置の反応炉内に基板(100) を配置し、反応ガスとして
２００sccmの流量のシラン（ＳｉＨ4 ）、１０００sccm
の流量のアンモニア（ＮＨ3 ）、７０００sccmの流量の
窒素（Ｎ2 ）を反応炉(113) 内に導入すると共に、反応
炉内を１Torrに維持し、更にガラス基板温度を３３０℃
まで上昇させる。そして、１３００Ｗの高周波電圧を供
給し、これによりシラン（ＳｉＨ4 ）およびアンモニア
（ＮＨ3 ）をプラズマ励起させてシリコンナイトライド
（ＳｉＮx ）を５０ｎｍの膜厚で堆積させ、同図（ｄ）
に示すように、酸化シリコン（ＳｉＯ2 ）膜とシリコン
ナイトライド（ＳｉＮx ）とから成るゲート絶縁膜(12
1) を作成する。
【００４２】更に、同一の反応炉内で、反応ガスを４０
０sccmの流量のシラン（ＳｉＨ4 ）、１４００sccmの流
量の水素（Ｈ2 ）にガスを切り換えて反応炉内に導入
し、更に１５０Ｗの高周波電力を供給して、同図（ｄ）
に示すように、ゲート絶縁膜(121) 上にａ−Ｓｉ：Ｈ薄
膜(125) を５０ｎｍの膜厚で堆積させる。尚、ａ−Ｓ
ｉ：Ｈ薄膜(125) の堆積に際しても反応炉内を１Torrに
維持する。
【００４３】再び、反応ガスとして２００sccmの流量の
シラン（ＳｉＨ4 ）、１０００sccmの流量のアンモニア
（ＮＨ3 ）、キャリアガスとして７０００sccmの流量の
窒素（Ｎ2 ）を反応炉内に導入すると共に、１３００Ｗ
の高周波電圧を供給して、シリコンナイトライド（Ｓｉ
Ｎx ）を３００ｎｍの膜厚で堆積させる。尚、シリコン
ナイトライド（ＳｉＮx ）の堆積に際しても反応炉内は
同様の１Torrに維持する。
【００４４】この後、基板(100) を反応炉内から搬出
し、シリコンナイトライド（ＳｉＮx）上にフォトレジ
ストを塗布し、ガラス基板(100) を裏面から光を照射す
ることで、ゲート配線Ｙｊに自己整合された露光が成さ
れ、現像、パターニングして同図（ｄ）に示すチャネル
保護膜(141) を得る。
【００４５】次に、ａ−Ｓｉ：Ｈ薄膜(125) 及びチャネ
ル保護膜(141) 上に、ＣＶＤ装置によりｎ+ ａ−Ｓｉ：
Ｈ薄膜を堆積し、図６（ｅ）に示すように、ａ−Ｓｉ：
Ｈ薄膜(125) 及びｎ+ ａ−Ｓｉ：Ｈ薄膜を島状にパター
ニングして半導体薄膜(131)、島状のｎ+ ａ−Ｓｉ：Ｈ
薄膜(145) を作成した。また、この後、ＩＴＯをスバッ
ターによって堆積し、所定形状にパターニングして略長
方形状の画素電極(181) を形成した。
【００４６】しかる後に、アルミニウム（Ａｌ）をスパ
ッターによって被着し、所望形状にパターニングして、
図６（ｆ）に示すように、ソース電極(161a)、ドレイン
電極(161b)を形成する。
【００４７】更に、このソース・ドレイン電極(161a),
(161b) をマスクとして、チャネル保護膜(141) 上の島
状ｎ+ ａ−Ｓｉ：Ｈ薄膜(145) をパターニングして、図
２に示す低抵抗半導体層(151a),(151b) を含むＴＦＴ(1
71) が配列されたアクティブマトリクス型表示装置用ア
レイ基板(1) を作成した。
【００４８】この実施例の構成によれば、第１導電層(1
11) がアルミニウム（Ａｌ）で構成されるにもかかわら
ず、ゲート配線Ｙｊが第１導電層(111) 上に配置される
第２導電層(113) 、第１及び第２導電層(111),(113) を
被覆する第３導電層(115) とを含む構成であるため、第
１導電層(111) のヒロックや丸膨れが効果的に防止さ
れ、製造歩留まりが低下することはなかった。
【００４９】上述した実施例のＴＦＴ(171) は、半導体
薄膜(131) 上にゲート配線Ｙｊに自己整合されたチャネ
ル保護膜(141) し、これによりゲート配線Ｙｊに対して
チャネル領域を自己整合して構成することにより、ゲー
ト・ソース間容量（Ｃgs）やゲート・ドレイン間容量
（Ｃgd）等の寄生容量を軽減したが、この他にも、例え
ば図８あるいは図９に示すように構成してもかまわな
い。
【００５０】図８に示すＴＦＴ(271) は、上述した実施
例とは、チャネル保護膜が配置されない他は同様の構成
であり、上述した実施例のＴＦＴ(171) に比べてゲート
・ソース間容量（Ｃgs）やゲート・ドレイン間容量（Ｃ
gd）等の寄生容量は増大するものの製造工数が少なく、
安価に形成できる利点を有している。
【００５１】図９に示すＴＦＴ(371) は、上述した実施
例とは、低抵抗半導体層が個別に堆積されるのではな
く、ゲート配線Ｙｊに自己整合されて成るチャネル保護
膜(141) をマスクとして、半導体薄膜(131) に不純物イ
オンがドーピングされ、これにより半導体薄膜(131) 内
にチャネル領域(131a)、ソース領域(131b)及びドレイン
領域(131c)が形成されている点において相違している。
このような構成のＴＦＴ(371) によれば、やはりゲート
配線Ｙｊに対してチャネル領域が間接的に自己整合され
て構成されるので、ゲート・ソース間容量（Ｃgs）やゲ
ート・ドレイン間容量（Ｃgd）等の寄生容量が軽減され
るばかりでなく、上述した実施例のＴＦＴ(171) に比べ
て低抵抗半導体薄膜の堆積工程を不要にできるといった
利点を有している。
【００５２】尚、この発明は、上述した実施例の構造に
限定されるものではなく、半導体薄膜としてａ−Ｓｉ：
Ｈの他にもｐ−Ｓｉであっても良く、また微結晶シリコ
ン等であっても良いことは言うまでもない。
【００５３】
【発明の効果】この発明のＴＦＴによれば、ゲート配線
を多層構造とすることにより、製造歩留まりの大幅な低
下を招くことなくゲート配線の低抵抗化を達成すること
ができる。しかも、この発明のＴＦＴによれば、ゲート
配線を多層構造とするにもかかわらず、良好な素子特性
を確保することができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施例のアクティブマトリ
クス型表示装置用アレイ基板の一部概略正面図である。
【図２】図２は、図１のＴＦＴ部分の概略正面図であ
る。
【図３】図３は、図１中Ａ−Ａ’線に沿って切断したア
クティブマトリクス型表示装置用アレイ基板の一部概略
断面図である。
【図４】図４は、比較例１のアクティブマトリクス型表
示装置用アレイ基板の一部概略断面図である。
【図５】図５は、縦軸に電流、横軸に電圧をとり、実施
例及び比較例１のＴＦＴのＶ−Ｉ特性を示す図である。
【図６】図６は、図１のアクティブマトリクス型表示装
置用アレイ基板の製造プロセスを説明するための図であ
る。
【図７】図７は、縦軸にモリブデン（Ｍｏ）の相対エッ
チング速度、横軸に混酸中の水の含有量（％）をとり、
水含有量依存性を示す図である。
【図８】図８は、他の実施例のアクティブマトリクス型
表示装置用アレイ基板の一部概略断面図である。
【図９】図９は、他の実施例のアクティブマトリクス型
表示装置用アレイ基板の一部概略断面図である。
【符号の説明】
(1) …アクティブマトリクス型表示装置用アレイ基板 (111) …第１導電層 (113) …第２導電層 (115) …第３導電層 (171) …ＴＦＴ (181) …画素電極 Ｘｉ…信号線 Ｙｊ…ゲート配線 Ｃｊ…補助容量線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基板上に少なくとも第１導電層および前
    記第１導電層を被覆する第２導電層とを含むゲート配
    線，前記ゲート配線を被覆するゲート絶縁膜，前記ゲー
    ト配線上に前記ゲート絶縁膜を介して配置されチャネル
    領域を含む非単結晶シリコン薄膜，および前記非単結晶
    シリコン薄膜に電気的に接続されるソース電極およびド
    レイン電極を備えた薄膜トランジスタにおいて、 平面的に前記第１導電層の輪郭線は前記チャネル領域内
    を横切ると共に、前記チャネル領域における前記ゲート
    絶縁膜側の前記非単結晶シリコン薄膜が屈曲点を有する
    ことなく連続する界面を備えたことを特徴とした薄膜ト
    ランジスタ。
  2. 【請求項２】 前記ゲート配線の前記第１導電層はテー
    パー角が１０〜３０゜の範囲内に設定されることを特徴
    とした請求項１記載の薄膜トランジスタ。
  3. 【請求項３】 前記第１導電層がＡｌ，Ｃｕもしくはα
    −Ｔａから選ばれた少なくとも１種を主体とした金属も
    しくは合金であることを特徴とした請求項２記載の薄膜
    トランジスタ。
  4. 【請求項４】 前記第２導電層がＴａ，ＷもしくはＭｏ
    から選ばれた少なくとも１種を主体とした金属もしくは
    合金であることを特徴とした請求項２記載の薄膜トラン
    ジスタ。
  5. 【請求項５】 前記チャネル領域が前記ゲート配線に自
    己整合されて成ることを特徴とした請求項１記載の薄膜
    トランジスタ。
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