JPH09311743A - バスドライバ回路およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】高速バスドライバにおいて出力遅延時間の短縮
と出力信号歪みの低減とを両立する。 【解決手段】オープンドレイン型出力回路のトランジス
タＱ１のゲートに入力される信号電圧Ｖａの値そのもの
を使用した電圧制御方式で電流ブースト回路が制御さ
れ、Ｖａの値に応じて電流ブースト回路の電流ブースト
能力が可変設定される。したがって、Ｖａの低下に合わ
せて電流ブースト回路の電流ブースト能力を徐々に低く
することができるので、Ｖａの立ち下がり直後は大きな
電流ブースト能力によってそのＶａの立ち下がり傾斜を
急峻にでき、Ｖａの値が低くなるにつれてその立ち下が
りの傾斜を滑らかにすることができる。よって、出力遅
延時間の短縮と出力信号歪みの低減とを両立することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はバスドライバ回路
およびその制御方法に関し、特に複数のデバイスが同一
伝送路に接続されるバスを高速ドライブするためのバス
ドライバ回路およびその制御方法に関する。

【０００２】

【従来の技術】近年、コンピュータの分野では、半導体
技術の進歩およびシステムアーキテクチャの進展が図ら
れており、これに伴い、バス転送の高速化が要求されて
いる。これにより、最近では、バスのクロック周波数も
高められ、例えば、マイクロプロセッサとメモリ、ある
いは複数のマイクロプロセッサ同士などを結ぶバスのク
ロック周波数は６６〜１００ＭＨｚにまでなろうとして
いる。

【０００３】従来では、バスに接続された各デバイスに
はＴＴＬ構成のバスインターフェースが採用されている
が、このようなＴＴＬ構成のバスインターフェースでは
高速バスに十分に対応することが困難となってきてい
る。そこで、最近では、バスの高速化に対応するための
新たな高速バスインターフェースの開発が活発に進めら
れている。

【０００４】高速バスインターフェースの１つに、ＧＴ
Ｌ（Ｇｕｎｎｉｎｇ Ｔｒａｎｃｅｉｖｅｒ Ｌｏｇｉ
ｃ）が知られている。ＧＴＬは、大規模ＡＳＩＣで使用
されるＣＭＯＳ素子によるオープンドレイン型バッファ
回路から構成される小振幅インターフェースである。

【０００５】オープンドレイン型バッファ回路は活線挿
抜可能なバスインターフェースとして従来より広く使用
されている回路であるが、ＧＴＬはそのオープンドレイ
ン型バッファ回路に、さらにその動作速度を高速化する
ための回路を付加した構成である。オープンドレイン型
バッファ回路の構成を図５、ＧＴＬ回路の構成を図７に
示す。

【０００６】図５に示されているように、オープンドレ
イン型バッファ回路は、ＮチャネルＭＯＳトランジスタ
Ｑ１のドレインをバス伝送線路に接続し、そのトランジ
スタＱ１を、ＰチャネルＭＯＳトランジスタＱ１１およ
びＮチャネルＭＯＳトランジスタＱ１２から構成される
ＣＭＯＳインバータによって動作制御する構成である。
このオープンドレイン型バッファ回路の出力信号Ｖｏｕ
ｔのｈｉｇｈ側電圧は外部終端抵抗Ｒｔによって保持さ
れる。

【０００７】なお、Ｖｔｔは終端抵抗Ｒｔに供給される
電源電圧であり、通常、内部の電源電圧Ｖｃｃ（５Ｖま
たは３．３Ｖ）よりも低い値、例えば１．２Ｖである。
このＶｔｔの電圧値は、出力信号Ｖｏｕｔのｈｉｇｈ側
の電圧値となる。

【０００８】オープンドレイン型バッファ回路の出力特
性を図６に示す。この出力特性は、トランジスタＱ１の
ターンオフにより出力信号ＶｏｕｔがＬｏｗからｈｉｇ
ｈに立ち上がる時のものである。図中、ＶｒｅｆはＮチ
ャネルＭＯＳトランジスタＱ１から構成される出力回路
の回路しきい値電圧であり、出力信号ＶｏｕｔのＬｏｗ
／Ｈｉｇｈの境界を示している。Ｖｒｅｆは、通常、
０．８Ｖである。

【０００９】図６から分かるように、入力信号ＩＮが０
ＶからＶｃｃに変化した時点から出力信号ＶｏｕｔがＶ
ｔｔに達するまでには、比較的大きな遅延時間Ｔが必要
となる。このような遅延発生の原因は、ＣＭＯＳインバ
ータの出力信号電圧Ｖａの立ち下がり速度の遅れであ
る。つまり、小振幅インターフェースではＶｒｅｆの値
が０．８Ｖと低いため、トランジスタＱ１のゲートに供
給される電圧ＶａがＶＣＣ（５Ｖ）からトランジスタＱ
１がターンオフするＶｒｅｆ（０．８Ｖ）程度の電圧に
まで低下するのに多くの時間が必要であり、これにより
出力信号Ｖｏｕｔの立ち上がりの遅れが引き起こされ
る。

【００１０】一方、ＧＴＬでは、図７に示されているよ
うに、図５のオープンドレイン型出力回路に加え、２つ
のトランジスタＱ２，Ｑ３から構成される電流ブースト
回路と、２つのインバータから構成されるディレイ回路
とがさらに付加されている。電流ブースト回路は、ＣＭ
ＯＳインバータの出力信号電圧Ｖａの電圧低下を早める
ためのものであり、その有効動作期間はディレイ回路に
よる遅延時間によって決定される。また、電流ブースト
回路は、オーバーシュート、アンダーシートなどの出力
信号Ｖｏｕｔの波形ひずみを緩和するためのフィードバ
ック回路としても機能する。

【００１１】このＧＴＬの出力特性を図８に示す。この
出力特性は、トランジスタＱ１のターンオフ時、つまり
出力信号ＶｏｕｔがＬｏｗからｈｉｇｈに立ち上がる時
のものである。

【００１２】図８から分かるように、入力信号ＩＮが０
ＶからＶｃｃに変化した時点からしばらくの間は、ディ
レイ回路の遅延時間によって規定される時間だけ、電流
ブースト回路のトランジスタＱ３のゲートに供給される
電圧ＶｂはＶｃｃに保持される。したがって、入力信号
ＩＮがＶｃｃに変化してからディレイ回路の遅延時間が
経過するまでの期間は、トランジスタＱ２、Ｑ３が共に
オン状態となる。これにより、これらトランジスタＱ
２、Ｑ３を介してＣＭＯＳインバータの出力信号電圧Ｖ
ａの電位が出力端子側に抜かれ、ＣＭＯＳインバータの
出力信号電圧Ｖａの電圧低下が早められる。

【００１３】Ｖａの立ち下がりの傾斜が急峻であればあ
る程、出力信号Ｖｏｕｔの立ち上がりを早めることがで
きる。また、Ｖｒｅｆ付近におけるＶａの立ち下がりの
傾斜は、そのまま出力信号Ｖｏｕｔの立ち上がりの急峻
度としてＶｏｕｔの波形に反映されるので、出力信号Ｖ
ｏｕｔの急激な変化によるノイズを防止するためには、
Ｖｒｅｆ付近においてはＶａの立ち下がりの傾斜はなる
べく滑らかにすることが好ましい。

【００１４】しかし、電流ブースト回路の有効動作期間
を規定しているのは２つのインバータから構成されるデ
ィレイ回路であるため、インバータのプロセスばらつき
などによってそのディレイ時間が設計値からずれると、
電流ブースト回路の有効動作期間に変動が生じてしま
う。このため、入力信号ＩＮの立ち上がり直後はＶａの
立ち下がりの傾斜を急峻にし、ＶａがＶｒｅｆ付近にな
ってからはその立ち下がりの傾斜を滑らかにするといっ
た制御を精度良く行うことは実際上困難である。

【００１５】また、もしディレイ回路のディレイ時間の
ずれが大きく、これによって電流ブースト回路の有効動
作期間が長過ぎてしまうと、Ｖａの電圧値が出力信号Ｖ
ｏｕｔよりも高くなった後もトランジスタＱ２、Ｑ３が
オン状態に維持されてしまい、これによって、図示のよ
うに、Ｖａの電圧低下の過程でそのＶａの電圧値が一旦
上昇するという電流の後戻り現象が生じる。このような
Ｖａの変動は、出力信号Ｖｏｕｔにノイズを発生させる
要因となる。

【００１６】

【発明が解決しようとする課題】上述したように、ディ
レイ回路の遅延時間を利用して電流ブースト回路の有効
動作期間を規定するという従来の時間制御方式のＧＴＬ
回路では、ディレイ回路の遅延時間がプロセスばらつき
などによって変動してしまうため、入力信号ＩＮの立ち
上がり直後はＶａの立ち下がりの傾斜を急峻にし、Ｖａ
がＶｒｅｆ付近になってからはその立ち下がりの傾斜を
滑らかにするといった制御を行うことは実際上困難であ
った。したがって、高速バスドライブのための出力遅延
時間の短縮と出力信号歪みの低減との両立を行うことが
できないという欠点があった。

【００１７】この発明はこのような点に鑑みてなされた
ものであり、入力信号ＩＮの立ち上がり直後はＶａの立
ち下がりの傾斜を急峻にし、ＶａがＶｒｅｆ付近になっ
てからはその立ち下がりの傾斜を滑らかにするといった
制御を容易に実現できるようにし、高速バスドライブの
ための出力遅延時間の短縮と出力信号歪みの低減とを両
立することが可能なバスドライブ回路およびその制御方
法を提供することを目的とする。

【００１８】

【課題を解決するための手段】この発明は、複数のデバ
イスが共通接続されるバスをドライブするためのバスド
ライブ回路において、オープンドレイン型の出力回路
と、この出力回路のスルーレートを制御する電流ブース
ト回路であって、制御入力端に供給されるブースト制御
電圧に応じて電流ブースト能力が可変設定される電流ブ
ースト回路とを具備し、前記出力回路の入力端と前記電
流ブースト回路の制御入力端とを接続することにより、
前記電流ブースト回路の電流ブースト能力が前記出力回
路の入力端に入力される入力信号電圧の値に応じて可変
設定されるように構成されていることを特徴とする。

【００１９】このバスドライブ回路においては、ディレ
イ回路の遅延時間を利用して電流ブースト回路の有効動
作期間を規定するという従来の時間制御方式ではなく、
オープンドレイン型出力回路の入力端に入力される入力
信号電圧の値そのものを使用した電圧制御方式が採用さ
れている。すなわち、オープンドレイン型の出力回路の
入力端と電流ブースト回路の制御入力端との間は互いに
接続されており、出力回路の入力端に入力される入力信
号電圧の値に応じて電流ブースト回路の電流ブースト能
力が可変設定される構成である。したがって、入力信号
電圧の低下に合わせて電流ブースト回路の電流ブースト
能力を徐々に低くすることができるので、入力信号の立
ち下がり直後は大きな電流ブースト能力によってその入
力信号の立ち下がり傾斜を急峻にでき、入力信号電圧の
値が低くなるにつれてその立ち下がりの傾斜を滑らかに
することができる。また、オープンドレイン型出力回路
と電流ブースト回路とが同一信号電圧で制御されるた
め、それら出力回路と電流ブースト回路の動作のバラン
スを取ることができる。よって、オープンドレイン型出
力回路のトランジスタがターンオフした後も電流ブース
ト回路が動作し続けるといった不具合を解消でき、電流
の後戻り現象による出力信号波形の乱れを防止すること
もできる。

【００２０】また、この発明は、複数のデバイスが共通
接続されるバスをドライブするためのバスドライブ回路
において、オープンドレイン型の出力回路と、互いに並
列接続され、前記出力回路のスルーレートをそれぞれ制
御する複数の電流ブースト回路であって、前記出力回路
の入力端に入力される入力信号電圧の値に応じて電流ブ
ースト能力が各々可変設定される複数の電流ブースト回
路と、これら複数の電流ブースト回路を選択的に動作さ
せる手段とを具備することを特徴とする。

【００２１】このバスドライブ回路においては、出力回
路の入力端に入力される入力信号電圧の値に応じて電流
ブースト能力が可変設定される電流ブースト回路が複数
個並列接続されて設けられており、それら複数の電流ブ
ースト回路が選択的に動作される。したがって、特性の
異なる複数の電流ブースト回路の中で動作させる電流ブ
ースト回路を選択したり、または並列動作する電流ブー
スト回路の数を制御することにより、電流ブースト能力
を変化させることができる。よって、例えば半導体製造
プロセスのばらつきによるブースト電流のばらつきを、
選択する電流ブースト回路や、並列度の増減によって調
整可能となり、最適な出力信号特性を実現することがで
きる。また、ドライブ対象のバス構成（スタブ長、ライ
ン長、パッケージ）に合わせて、出力信号の遅延の度合
いや、出力波形の滑らかさの度合いを最適に設定するこ
とができる。

【００２２】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の第１実施形
態に係わるバスドライブ回路を用いたコンピュータシス
テムの構成が示されている。このコンピュータシステム
においては、プロセッサや各種コントローラなどの複数
のシステムデバイス１１，１２，１３，…が同一のバス
１０上に接続されており、それシステムデバイス１１，
１２，１３，…を実現するＬＳＩ内部には、それぞれ高
速バスインターフェースとして利用される入出力バッフ
ァ群が設けられている。各入出力バッファはＧＴＬ構成
のバスドライバおよびレシーバから構成されている。

【００２３】各ＧＴＬバスドライバはバス１０上の１本
の伝送ラインをドライブするためのものであり、オープ
ンドレイン型バッファ回路と、このバッファ回路の出力
スルーレートを制御するための電流ブースト回路とから
構成されている。

【００２４】オープンドレイン型バッファ回路は、図示
のように、ドレインがバス伝送線路に接続されたＮチャ
ネルＭＯＳトランジスタＱ１から構成されるオープンド
レイン型出力回路を含んでおり、そのトランジスタＱ１
を、ＰチャネルＭＯＳトランジスタＱ１１およびＮチャ
ネルＭＯＳトランジスタＱ１２から構成されるＣＭＯＳ
インバータの出力信号Ｖａによって動作制御する構成で
ある。

【００２５】このオープンドレイン型バッファ回路の出
力信号Ｖｏｕｔのｈｉｇｈ側電圧は外部終端抵抗Ｒｔに
よって保持される。なお、Ｖｔｔは終端抵抗Ｒｔに供給
される電源電圧であり、通常、内部の電源電圧Ｖｃｃ
（５Ｖまたは３．３Ｖ）よりも低い値、例えば１．２Ｖ
である。このＶｔｔの電圧値は、出力信号Ｖｏｕｔのｈ
ｉｇｈ側の電圧値となる。

【００２６】電流ブースト回路は、ＣＭＯＳインバータ
の出力信号Ｖａの低下を加速すると共に、オープンドレ
イン型出力回路の出力信号立ち上がり時のスルーレート
を最適化してオーバーシュートやアンダーシュートの発
生を防止するために使用される。

【００２７】すなわち、バス１０の伝送ラインをドライ
ブする場合には、その伝送ラインの特性インピーダンス
による信号波形の歪みによって、図２に点線で示されて
いるようなオーバーシュートおよびアンダーシュートが
生じることがある。これは、バス１０に接続されている
他のデバイスの誤動作を引き起こす大きな要因となる。
このため、高速バスインターフェースにおいては、オー
プンドレイン型出力回路の応答速度を早めるだけでな
く、その出力信号の立ち上がりを図２の実線のように十
分に滑らかにすることが必要となる。これを実現するた
め、電流ブースト回路は、次のように構成されている。

【００２８】すなわち、電流ブースト回路は、オープン
ドレイン型出力回路の信号入力端となるトランジスタＱ
１のゲートとオープンドレイン型出力回路の信号出力端
となるトランジスタＱ１のドレインとの間に直列接続さ
れた２つのＮチャネルＭＯＳトランジスタＱ２，Ｑ３か
ら構成されており、その電流ブースト能力は、トランジ
スタＱ３のゲートに供給される電圧によって制御され
る。この実施形態においては、オープンドレイン型出力
回路の信号入力端に入力される信号電圧Ｖａの値そのも
のを使用した電圧制御方式で電流ブースト回路を動作制
御する構成を実現するために、トランジスタＱ３のゲー
トを、ＰチャネルＭＯＳトランジスタＱ１１およびＮチ
ャネルＭＯＳトランジスタＱ１２から構成されるＣＭＯ
Ｓインバータの出力に直接接続している。

【００２９】ＮチャネルＭＯＳトランジスタＱ２，Ｑ３
のサイズは図７に示した従来のブースト回路のトランジ
スタよりも大きく設定されている。これは、Ｖａの立ち
下がりを十分に加速して、ＶａとＶｏｕｔとの間の伝搬
遅延を短縮するためである。

【００３０】すなわち、この実施形態においては、図７
に示した従来の回路のようにトランジスタＱ３のゲート
がディレイ回路によって一定期間ｈｉｇｈレベルに保持
される構成ではなく、トランジスタＱ３のゲートはＣＭ
ＯＳインバータの出力に直結されているので、電流ブー
スト回路の電流ブースト能力はＶａの低下と共に減少す
る。よって、トランジスタＱ２，Ｑ３のサイズを大きく
してＶａの立ち下がり直後における電流ブースト能力を
高めておくことが重要である。

【００３１】トランジスタＱ２，Ｑ３のサイズはトラン
ジスタＱ１に比べて十分に小さいので、トランジスタＱ
２，Ｑ３を大きくすることによるＧＴＬバスドライバ全
体サイズへの影響はない。また、トランジスタＱ２，Ｑ
３のサイズをどの程度の値に設定するかについては、バ
ス伝送線路の特性（スタブ長、ライン長など）に応じて
決定すればよい。また、電流ブースト回路の電流ブース
ト能力の変化特性は、トランジスタＱ３のしきい値電圧
の値とトランジスタＱ１のしきい値電圧値との関係を調
整することによっても制御することができる。この場
合、トランジスタＱ３のしきい値電圧をトランジスタＱ
１のしきい値電圧の値よりも高く設定しておけば、電流
ブースト回路の電流ブースト動作をトランジスタＱ１が
ターンオフする前に終了させることができる。

【００３２】このＧＴＬバスドライバの出力特性を図３
に示す。この出力特性は、トランジスタＱ１のターンオ
フ時、つまり出力信号ＶｏｕｔがＬｏｗからｈｉｇｈに
立ち上がる時のものである。

【００３３】入力信号ＩＮがＬｏｗからＨｉｇｈに立ち
上がると、Ｖａが低下し始める。このＶａの低下直後に
おいては、電流ブースト回路の電流ブースト能力は大き
いので、トランジスタＱ２、Ｑ３を介してＣＭＯＳイン
バータの出力信号電圧Ｖａの電位が出力端子側に抜か
れ、ＣＭＯＳインバータの出力信号電圧Ｖａの電圧低下
が早められる。Ｖａの電圧が、トランジスタＱ１がター
ンオフを開始する電圧領域（ａ）に入ると、トランジス
タＱ３の導通抵抗が大きくなり、電流ブースト回路の電
流ブースト能力は低下され始める。よって、以降は、Ｖ
ａの値が低くなるにつれてその立ち下がりの傾斜を滑ら
かにすることができる。

【００３４】電圧領域（ａ）におけるＶａの立ち下がり
の傾斜は、そのまま出力信号Ｖｏｕｔの立ち上がりの急
峻度としてそのＶｏｕｔの波形に反映される。したがっ
て、入力信号ＩＮの立ち上がり直後はＶａの立ち下がり
傾斜を急峻にし、Ｖａが電圧領域（ａ）になってからは
その立ち下がりの傾斜を滑らかにするといった制御を実
現することができる。これにより、Ｖｏｕｔの伝搬遅延
を短縮できると共に、その立ち上がり波形を十分に滑ら
かにすることができる。

【００３５】以上のように、この実施形態のＧＴＬバス
ドライバにおいては、ディレイ回路の遅延時間を利用し
た時間制御方式ではなく、オープンドレイン型出力バッ
ファの入力端に入力される信号電圧Ｖａの値そのものを
使用した電圧制御方式が採用されており、Ｖａの値に応
じて電流ブースト回路の電流ブースト能力が可変設定さ
れる。したがって、Ｖａの低下に合わせて電流ブースト
回路の電流ブースト能力を徐々に低くすることができる
ので、Ｖａの立ち下がり直後は大きな電流ブースト能力
によってそのＶａの立ち下がり傾斜を急峻にでき、Ｖａ
の値が低くなるにつれてその立ち下がりの傾斜を滑らか
にすることができる。また、オープンドレイン型出力バ
ッファと電流ブースト回路とが同一信号電圧Ｖａで制御
されるため、それら出力バッファと電流ブースト回路の
動作のバランスを取ることができる。よって、トランジ
スタＱ１がターンオフした後も電流ブースト回路が動作
し続けるといった不具合を解消でき、電流の後戻り現象
による出力信号波形の乱れを防止することができる。

【００３６】図４には、ＧＴＬバスドライバの第２実施
形態が示されている。このＧＴＬバスドライバにおいて
は、電圧Ｖａの値に応じて電流ブースト能力が可変設定
される第１および第２の２つの電流ブースト回路（ブー
スト回路１、ブースト回路２）が並列接続されており、
それら電流ブースト回路の中で動作する電流ブースト回
路の数が外部制御信号ＣＯＮＴによって制御される構成
である。

【００３７】すなわち、第１の電流ブースト回路は、オ
ープンドレイン型出力回路の信号入力端となるトランジ
スタＱ１のゲートとオープンドレイン型出力回路の信号
出力端となるトランジスタＱ１のドレインとの間に直列
接続された２つのＮチャネルＭＯＳトランジスタＱ２，
Ｑ３から構成されており、トランジスタＱ３のゲートに
はＶａが供給される。また、第２の電流ブースト回路
は、オープンドレイン型出力回路の信号入力端となるト
ランジスタＱ１のゲートとオープンドレイン型出力回路
の信号出力端となるトランジスタＱ１のドレインとの間
に直列接続された２つのＮチャネルＭＯＳトランジスタ
Ｑ４，Ｑ５から構成されており、トランジスタＱ５のゲ
ートにはＡＮＤゲートＧ１を介してＶａが供給される。

【００３８】ＡＮＤゲートＧ１は、電流ブースト回路の
並列度を制御するためのものであり、外部制御信号ＣＯ
ＮＴがＬｏｗレベルの時は第２の電流ブースト回路に対
するＶａの供給を禁止して第１の電流ブースト回路の動
作だけを有効にする。一方、外部制御信号ＣＯＮＴがＨ
ｉｇｈレベルの時は、ＡＮＤゲートＧ１は、第２の電流
ブースト回路に対してＶａをそのまま供給することによ
り、第１および第２の２つの電流ブースト回路を同時動
作させる。

【００３９】このように、電流ブースト回路の並列度を
可変設定することにより、電流ブースト能力を変化させ
ることができる。よって、例えば半導体製造プロセスの
ばらつきによるブースト電流のばらつきを並列度の増減
によって調整可能となり、最適な出力信号特性を実現す
ることができる。また、ドライブ対象のバス構成（スタ
ブ長、ライン長、パッケージ）に合わせて、出力信号の
遅延の度合いや、出力波形の滑らかさの度合いを最適に
設定することもできる。

【００４０】制御信号ＣＯＮＴとしては、ＬＳＩパッケ
ージの外部ピンの電圧を利用することができる。これに
より、その外部ピンを接地するか電源端子に接続するか
などの実装形態によって電流ブースト回路の並列度を容
易に調整することができる。また、制御信号ＣＯＮＴの
電圧値は、ＬＳＩチップ内部の配線処理によって決定し
ても良い。

【００４１】なお、この第２実施形態では、２つの電流
ブースト回路を並列接続して電流ブースト能力を２段階
に切り替える構成を採用したが、さらに多くの電流ブー
スト回路を並列接続し、外部制御信号によって電流ブー
スト能力を多段階に切り替えられるようにしても良い。
これは、例えば、２段目以降の電流ブースト回路毎にＡ
ＮＤゲートを設け、それら各ＡＮＤゲートの第１入力に
Ｖａを供給し、第２入力にそれぞれ異なる外部制御信号
を供給することにより、２段目以降の電流ブースト回路
毎にＶａの供給を許可または禁止することによって実現
することができる。実現することができる。

【００４２】また、特性の異なる複数の電流ブースト回
路を並列接続しておき、それら電流ブースト回路を外部
制御信号によって択一的に選択し、その選択した電流ブ
ースト回路にのみＶａを供給して動作させるように構成
しても良い。これは、例えば、電流ブースト回路毎にＡ
ＮＤゲートを設け、それら各ＡＮＤゲートの第１入力に
Ｖａを供給し、第２入力にそれぞれ異なる外部制御信号
を供給することにより、電流ブースト回路毎にＶａの供
給を許可または禁止することによって実現することがで
きる。

【００４３】

【発明の効果】以上のように、この発明によれば、入力
信号ＩＮの立ち上がり直後はＶａの立ち下がりの傾斜を
急峻にし、Ｖａがオープンドレイン型出力回路のトラン
ジスタがターンオフを開始する電圧領域に入ってからは
その立ち下がりの傾斜を滑らかにするといった制御を実
現できるようになり、高速バスドライブのための出力遅
延時間の短縮と出力信号歪みの低減とを両立することが
可能となる。また、複数の電流ブースト回路を並列接続
し、それら電流ブースト回路を外部制御信号に応じて選
択的に動作させることにより、使用するバスの特性など
に応じて出力波形を調整することが可能となる。

【図面の簡単な説明】

【図１】この発明の第１実施形態に係るバスドライバ回
路を用いたコンピュータシステムの構成を示すブロック
図。

【図２】同第１実施形態のシステムで必要なバス伝送線
路の信号波形を説明するための図。

【図３】同第１実施形態のシステムで使用されるバスド
ライバ回路の動作特性を説明するための図。

【図４】この発明の第２実施形態に係るバスドライバ回
路の構成を示す回路図。

【図５】通常のオープンドレイン型出力バッファ回路の
構成を示す回路図。

【図６】図５のオープンドレイン型出力バッファ回路の
動作特性を説明するための図。

【図７】従来のＧＴＬ回路の構成を示す回路図。

【図８】図７のＧＴＬ回路の動作特性を説明するための
図。

【符号の説明】

１０…バス、１１〜１３…システムデバイス、Ｑ１…オ
ープンドレイン型出力回路の出力用トランジスタ、Ｑ
２，Ｑ３…電流ブースト回路用トランジスタ、Ｑ４，Ｑ
５…電流ブースト回路用トランジスタ、Ｇ１…ゲート回
路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のデバイスが共通接続されるバスを
   ドライブするためのバスドライブ回路において、 オープンドレイン型の出力回路と、 この出力回路のスルースレートを制御する電流ブースト
   回路であって、制御入力端に供給されるブースト制御電
   圧に応じて電流ブースト能力が可変設定される電流ブー
   スト回路とを具備し、 前記出力回路の入力端と前記電流ブースト回路の制御入
   力端とを接続することにより、前記電流ブースト回路の
   電流ブースト能力が前記出力回路の入力端に入力される
   入力信号電圧の値に応じて可変設定されるように構成さ
   れていることを特徴とするバスドライブ回路。
2. 【請求項２】 複数のデバイスが共通接続されるバスを
   ドライブするためのバスドライブ回路において、 オープンドレイン型の出力回路と、 この出力回路のトランジスタのゲートとドレインとの間
   に直列接続された第１および第２のトランジスタから構
   成され、前記第１トランジスタのゲートに供給されるブ
   ースト制御電圧に応じて電流ブースト能力が可変設定さ
   れる電流ブースト回路とを具備し、 前記出力回路のトランジスタのゲートと前記電流ブース
   ト回路の前記第１トランジスタのゲートとを接続するこ
   とにより、前記電流ブースト回路の電流ブースト能力が
   前記出力回路のトランジスタのゲートに入力される入力
   信号電圧の値に応じて可変設定されるように構成されて
   いることを特徴とするバスドライブ回路。
3. 【請求項３】 複数のデバイスが共通接続されるバスを
   ドライブするためのバスドライブ回路において、 オープンドレイン型の出力回路と、 互いに並列接続され、前記出力回路のスルーレートをそ
   れぞれ制御する複数の電流ブースト回路であって、前記
   出力回路の入力端に入力される入力信号電圧の値に応じ
   て電流ブースト能力が各々可変設定される複数の電流ブ
   ースト回路と、 これら複数の電流ブースト回路を選択的に動作させる手
   段とを具備することを特徴とするバスドライブ回路。
4. 【請求項４】 電流ブースト回路を選択的に動作させる
   手段は、 バスドライブ回路を内蔵したＬＳＩパッケージの外部ピ
   ンに供給される外部からの制御信号に応じて、前記複数
   の電流ブースト回路の中で動作させるべき電流ブースト
   回路、またはその個数を決定し、その電流ブースト回路
   に前記入力信号電圧を供給することを特徴とする請求項
   ３記載のバスドライブ回路。
5. 【請求項５】 複数のデバイスが共通接続されるバスを
   ドライブするためのバスドライブ回路において、 オープンドレイン型の出力回路と、 この出力回路のトランジスタのゲートとドレインとの間
   に直列接続された第１および第２のトランジスタから構
   成され、前記第１のトランジスタのゲートには前記出力
   回路のトランジスタのゲートに入力される入力信号電圧
   が供給され、その入力信号電圧に応じて電流ブースト能
   力が可変設定される第１の電流ブースト回路と、 前記出力回路のトランジスタのゲートとドレインとの間
   に直列接続された第３および第４のトランジスタから構
   成され、前記第３のトランジスタのゲートには前記出力
   回路のトランジスタのゲートに入力される入力信号電圧
   が供給され、その入力信号電圧に応じて電流ブースト能
   力が可変設定される第２の電流ブースト回路と、 外部からの制御信号に応じて、前記第２の電流ブースト
   回路に対する前記入力信号電圧の供給を許可または禁止
   する手段とを具備することを特徴とするバスドライブ回
   路。
6. 【請求項６】 オープンドレイン型の出力回路と、制御
   入力端に供給されるブースト制御電圧に応じて電流ブー
   スト能力が可変設定され、前記出力回路のスルースレー
   トを制御する電流ブースト回路とを含むバスドライブ回
   路を制御する制御方法であって、 前記出力回路の入力端に入力される入力信号電圧を、前
   記電流ブースト回路の制御入力端に直接的に供給し、 前記入力信号電圧の電圧遷移に応じて前記電流ブースト
   回路の電流ブースト能力を動的に変化させることによ
   り、前記バスドライブ回路の出力信号の立ち上がり時の
   スルーレートを制御することを特徴とする制御方法。
7. 【請求項７】 オープンドレイン型の出力回路と、この
   出力回路の入力端に入力される入力信号電圧の値に応じ
   て電流ブースト能力が各々可変設定され、前記出力回路
   のスルースレートを制御する複数の電流ブースト回路と
   を含むバスドライブ回路を制御する制御方法であって、 外部からの制御信号に応じて、前記複数の電流ブースト
   回路の中で動作させるべき電流ブースト回路、またはそ
   の個数を決定し、 動作許可される電流ブースト回路、またはその個数を可
   変設定することによって、前記バスドライブ回路の出力
   信号の立ち上がり時のスルーレートを制御することを特
   徴とする制御方法。