JPH08248444A - 表示パネル - Google Patents
表示パネルInfo
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- JPH08248444A JPH08248444A JP7247995A JP7247995A JPH08248444A JP H08248444 A JPH08248444 A JP H08248444A JP 7247995 A JP7247995 A JP 7247995A JP 7247995 A JP7247995 A JP 7247995A JP H08248444 A JPH08248444 A JP H08248444A
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Abstract
(57)【要約】
【目的】 アクティブマトリックス型液晶表示装置にお
いて、開口率を減らすことなく、信号ラインと画素電極
との間の寄生容量を低減する。 【構成】 画素電極５の一側縁に沿って配置された信号
ライン３の下であってゲート絶縁膜８の上面には半導体
薄膜３１と絶縁膜３２がこの順で設けられている。半導
体薄膜３１は、薄膜トランジスタ４のアモルファスシリ
コンからなる半導体薄膜９の形成と同時に形成され、絶
縁膜３２は、薄膜トランジスタ４の酸化シリコンや窒化
シリコンなどからなるチャネル保護膜１０の形成と同時
に形成されている。このようにすると、信号ライン３と
画素電極５との水平方向の間隔を大きくすることなく、
信号ライン３と画素電極５との実質的な間隔を大きくす
ることができる。したがって、開口率を減らすことな
く、信号ライン３と画素電極５との間の寄生容量を低減
することができる。
いて、開口率を減らすことなく、信号ラインと画素電極
との間の寄生容量を低減する。 【構成】 画素電極５の一側縁に沿って配置された信号
ライン３の下であってゲート絶縁膜８の上面には半導体
薄膜３１と絶縁膜３２がこの順で設けられている。半導
体薄膜３１は、薄膜トランジスタ４のアモルファスシリ
コンからなる半導体薄膜９の形成と同時に形成され、絶
縁膜３２は、薄膜トランジスタ４の酸化シリコンや窒化
シリコンなどからなるチャネル保護膜１０の形成と同時
に形成されている。このようにすると、信号ライン３と
画素電極５との水平方向の間隔を大きくすることなく、
信号ライン３と画素電極５との実質的な間隔を大きくす
ることができる。したがって、開口率を減らすことな
く、信号ライン３と画素電極５との間の寄生容量を低減
することができる。
Description
【０００１】
【産業上の利用分野】この発明はアクティブマトリック
ス型液晶表示装置などにおける表示パネルに関する。
ス型液晶表示装置などにおける表示パネルに関する。
【０００２】
【従来の技術】例えばアクティブマトリックス型液晶表
示装置には、画素容量部のほかに補助容量部を備えたも
のがある。図５および図６は従来のこのようなアクティ
ブマトリックス型液晶表示装置における表示パネルの一
部を示したものである。この表示パネルはガラス基板１
を備えている。ガラス基板１の上面側には走査ライン
（ゲートライン）２と信号ライン（ドレインライン）３
がマトリックス状に設けられ、その各交点近傍にはスイ
ッチング素子としての薄膜トランジスタ４および画素電
極５が設けられ、また画素電極５を挾んで走査ライン２
とは反対側において信号ライン３と交差して補助容量ラ
イン６が設けられている。
示装置には、画素容量部のほかに補助容量部を備えたも
のがある。図５および図６は従来のこのようなアクティ
ブマトリックス型液晶表示装置における表示パネルの一
部を示したものである。この表示パネルはガラス基板１
を備えている。ガラス基板１の上面側には走査ライン
（ゲートライン）２と信号ライン（ドレインライン）３
がマトリックス状に設けられ、その各交点近傍にはスイ
ッチング素子としての薄膜トランジスタ４および画素電
極５が設けられ、また画素電極５を挾んで走査ライン２
とは反対側において信号ライン３と交差して補助容量ラ
イン６が設けられている。
【０００３】すなわち、ガラス基板１の上面の所定の個
所にはゲート電極７を含む走査ライン２が形成され、他
の所定の個所には補助容量ライン６が形成され、その上
面全体にはゲート絶縁膜８が形成されている。ゲート絶
縁膜８の上面の所定の個所にはアモルファスシリコンか
らなる半導体薄膜９が形成され、半導体薄膜９の上面の
中央部にはチャネル保護膜１０が形成されている。半導
体薄膜９およびチャネル保護膜１０の上面の両側にはｎ
+シリコンからなるコンタクト層１１、１２が形成さ
れ、コンタクト層１１、１２の上面にはドレイン電極１
３およびソース電極１４が形成され、またこれら電極１
３、１４の形成と同時に信号ライン３が形成されてい
る。ゲート絶縁膜８の上面の所定の個所にはＩＴＯから
なる画素電極５がソース電極１４に接続されて形成され
ている。
所にはゲート電極７を含む走査ライン２が形成され、他
の所定の個所には補助容量ライン６が形成され、その上
面全体にはゲート絶縁膜８が形成されている。ゲート絶
縁膜８の上面の所定の個所にはアモルファスシリコンか
らなる半導体薄膜９が形成され、半導体薄膜９の上面の
中央部にはチャネル保護膜１０が形成されている。半導
体薄膜９およびチャネル保護膜１０の上面の両側にはｎ
+シリコンからなるコンタクト層１１、１２が形成さ
れ、コンタクト層１１、１２の上面にはドレイン電極１
３およびソース電極１４が形成され、またこれら電極１
３、１４の形成と同時に信号ライン３が形成されてい
る。ゲート絶縁膜８の上面の所定の個所にはＩＴＯから
なる画素電極５がソース電極１４に接続されて形成され
ている。
【０００４】補助容量ライン６は、画素電極５の上辺部
に対応する位置において走査ライン２と平行して設けら
れている。そして、補助容量ライン６の所定の部分は画
素電極５の上辺部と重ね合わされ、この重ね合わされた
部分によって補助容量部が形成されている。一方、図示
していないが、画素容量部は、画素電極５とこれに対向
配置された共通電極とその間に配置された液晶とによっ
て形成されている。
に対応する位置において走査ライン２と平行して設けら
れている。そして、補助容量ライン６の所定の部分は画
素電極５の上辺部と重ね合わされ、この重ね合わされた
部分によって補助容量部が形成されている。一方、図示
していないが、画素容量部は、画素電極５とこれに対向
配置された共通電極とその間に配置された液晶とによっ
て形成されている。
【０００５】次に、図７は以上のような表示パネルを備
えたアクティブマトリックス型液晶表示装置の等価回路
を示したものである。符号２１は画素容量部、２２は補
助容量部、２３は薄膜トランジスタ４のゲート電極７と
ソース電極１４との間の寄生容量部、２４は走査ライン
２と画素電極５との間の寄生容量部、２５は信号ライン
３と画素電極５との間の寄生容量部を示す。
えたアクティブマトリックス型液晶表示装置の等価回路
を示したものである。符号２１は画素容量部、２２は補
助容量部、２３は薄膜トランジスタ４のゲート電極７と
ソース電極１４との間の寄生容量部、２４は走査ライン
２と画素電極５との間の寄生容量部、２５は信号ライン
３と画素電極５との間の寄生容量部を示す。
【０００６】次に、図８（ａ）はフィールド反転駆動方
式の場合に液晶に印加される電圧の波形を示し、図８
（ｂ）は走査ライン２と信号ライン３にそれぞれ印加さ
れる信号を示したものである。図８において、ＶCは信
号ライン３の中心電位、ＶCOMは共通電極電位、ＶGHは
ゲートパルスのハイレベル、ＶGLはゲートパルスのロー
レベル、ＶDは信号電圧を示す。そして、画素容量部２
１の容量をＣLCとし、補助容量部２２の容量をＣSと
し、寄生容量部２３、２４の合計容量をＣGSとし、寄生
容量部２５の容量をＣPDとすると、ゲートパルスがオフ
するときに、次の（１）式で求められる飛び込み電圧Δ
Ｖが生じる。 ΔＶ＝（ＶGH−ＶGL）ＣGS／（ＣLC＋ＣS＋ＣGS＋ＣPD）……（１）
式の場合に液晶に印加される電圧の波形を示し、図８
（ｂ）は走査ライン２と信号ライン３にそれぞれ印加さ
れる信号を示したものである。図８において、ＶCは信
号ライン３の中心電位、ＶCOMは共通電極電位、ＶGHは
ゲートパルスのハイレベル、ＶGLはゲートパルスのロー
レベル、ＶDは信号電圧を示す。そして、画素容量部２
１の容量をＣLCとし、補助容量部２２の容量をＣSと
し、寄生容量部２３、２４の合計容量をＣGSとし、寄生
容量部２５の容量をＣPDとすると、ゲートパルスがオフ
するときに、次の（１）式で求められる飛び込み電圧Δ
Ｖが生じる。 ΔＶ＝（ＶGH−ＶGL）ＣGS／（ＣLC＋ＣS＋ＣGS＋ＣPD）……（１）
【０００７】この飛び込み電圧ΔＶは、薄膜トランジス
タ４がＮ−ＭＯＳである場合には、信号電圧の極性に関
係なく、常に画素電極電位をΔＶだけ下げることにな
る。そこで、共通電極電位ＶCOMを信号ライン３の中心
電位ＶCに対してこの飛び込み電圧ΔＶの分だけ低く設
定すると、液晶に印加される電圧を正負ほぼ対称な波形
とすることができる。
タ４がＮ−ＭＯＳである場合には、信号電圧の極性に関
係なく、常に画素電極電位をΔＶだけ下げることにな
る。そこで、共通電極電位ＶCOMを信号ライン３の中心
電位ＶCに対してこの飛び込み電圧ΔＶの分だけ低く設
定すると、液晶に印加される電圧を正負ほぼ対称な波形
とすることができる。
【０００８】ところで、各画素への書込みは、ある走査
ラインが走査され、その走査ラインに接続されたゲート
電極にＶGHが印加されてゲートが開放され、信号電圧Ｖ
Dが画素に書込まれた上、ゲート電圧がＶGLに下降して
ゲートが閉じ、次に隣の走査ラインに対して同様な動作
を行うという手順でなされる。したがって、いずれの走
査ラインに接続された画素に対しても、図８（ｂ）に示
す如く、薄膜トランジスタ４のゲートが閉じた後で、信
号電圧ＶDが変化するが、この信号変動電圧ΔＶDによっ
て、画素容量部２１の容量ＣLC、補助容量部２２の容量
ＣS、寄生容量部２３、２４の合計容量ＣGSおよび寄生
容量部２５の容量ＣPDによって保持された電荷が再配分
されることになり、図８（ａ）に示す如く、飛び込み電
圧ΔＶPだけ低減する。この飛び込み電圧ΔＶPの大きさ
は次の（２）式で与えられる。 ΔＶP＝ΔＶD・ＣPD／（ＣLC＋ＣS＋ＣGS＋ＣPD）……（２）
ラインが走査され、その走査ラインに接続されたゲート
電極にＶGHが印加されてゲートが開放され、信号電圧Ｖ
Dが画素に書込まれた上、ゲート電圧がＶGLに下降して
ゲートが閉じ、次に隣の走査ラインに対して同様な動作
を行うという手順でなされる。したがって、いずれの走
査ラインに接続された画素に対しても、図８（ｂ）に示
す如く、薄膜トランジスタ４のゲートが閉じた後で、信
号電圧ＶDが変化するが、この信号変動電圧ΔＶDによっ
て、画素容量部２１の容量ＣLC、補助容量部２２の容量
ＣS、寄生容量部２３、２４の合計容量ＣGSおよび寄生
容量部２５の容量ＣPDによって保持された電荷が再配分
されることになり、図８（ａ）に示す如く、飛び込み電
圧ΔＶPだけ低減する。この飛び込み電圧ΔＶPの大きさ
は次の（２）式で与えられる。 ΔＶP＝ΔＶD・ＣPD／（ＣLC＋ＣS＋ＣGS＋ＣPD）……（２）
【０００９】この飛び込み電圧ΔＶPについては、従
来、あまり注目されていなかったが、フリッカの原因と
なるので、その値をできるだけ小さくした方が望まし
い。このための１つの方法として、信号ライン３と画素
電極５との間隔を大きくして、その間の寄生容量部２５
の容量ＣPDを小さくする方法が考えられる。しかしなが
ら、図６に示すように、信号ライン３と画素電極５を共
にゲート絶縁膜８の上面に設けているので、信号ライン
３と画素電極５との間隔を大きくするには、両者の水平
方向の間隔を大きくすることとなり、開口率の低下を招
くことになる。
来、あまり注目されていなかったが、フリッカの原因と
なるので、その値をできるだけ小さくした方が望まし
い。このための１つの方法として、信号ライン３と画素
電極５との間隔を大きくして、その間の寄生容量部２５
の容量ＣPDを小さくする方法が考えられる。しかしなが
ら、図６に示すように、信号ライン３と画素電極５を共
にゲート絶縁膜８の上面に設けているので、信号ライン
３と画素電極５との間隔を大きくするには、両者の水平
方向の間隔を大きくすることとなり、開口率の低下を招
くことになる。
【００１０】
【発明が解決しようとする課題】したがって、従来のア
クティブマトリックス型液晶表示装置では、開口率を減
らさないとすれば、信号ライン３と画素電極５との間の
寄生容量部２５の容量を低減することはできない。この
結果、信号電圧ＶDの変化に伴って画素電極電位に生じ
る飛び込み電圧ΔＶPに起因するフリッカを抑えること
ができず、ひいてはより一層良好な画質を得ることがで
きないという問題があった。この発明の目的は、開口率
を減らすことなく、信号ラインと画素電極との間の寄生
容量部の容量を低減することができる表示パネルを提供
することにある。
クティブマトリックス型液晶表示装置では、開口率を減
らさないとすれば、信号ライン３と画素電極５との間の
寄生容量部２５の容量を低減することはできない。この
結果、信号電圧ＶDの変化に伴って画素電極電位に生じ
る飛び込み電圧ΔＶPに起因するフリッカを抑えること
ができず、ひいてはより一層良好な画質を得ることがで
きないという問題があった。この発明の目的は、開口率
を減らすことなく、信号ラインと画素電極との間の寄生
容量部の容量を低減することができる表示パネルを提供
することにある。
【００１１】
【課題を解決するための手段】この発明は、マトリック
ス状に設けられた走査ラインおよび信号ラインにスイッ
チング素子を介して画素電極が接続された表示パネルに
おいて、前記画素電極の一側縁に沿って配置された前記
信号ラインの下に絶縁膜を設け、これにより前記と前記
信号ライン画素電極との間に段差を設けたものである。
ス状に設けられた走査ラインおよび信号ラインにスイッ
チング素子を介して画素電極が接続された表示パネルに
おいて、前記画素電極の一側縁に沿って配置された前記
信号ラインの下に絶縁膜を設け、これにより前記と前記
信号ライン画素電極との間に段差を設けたものである。
【００１２】
【作用】この発明によれば、画素電極の一側縁に沿って
配置された信号ラインの下に絶縁膜を設け、これにより
信号ラインと画素電極との間に段差を設けているので、
信号ラインと画素電極との水平方向の間隔を大きくする
ことなく、信号ラインと画素電極との実質的な間隔を大
きくすることができ、したがって開口率を減らすことな
く、信号ラインと画素電極との間の寄生容量部の容量を
低減することができる。
配置された信号ラインの下に絶縁膜を設け、これにより
信号ラインと画素電極との間に段差を設けているので、
信号ラインと画素電極との水平方向の間隔を大きくする
ことなく、信号ラインと画素電極との実質的な間隔を大
きくすることができ、したがって開口率を減らすことな
く、信号ラインと画素電極との間の寄生容量部の容量を
低減することができる。
【００１３】
【実施例】図１および図２はこの発明の一実施例を適用
した表示パネルの要部を示したものである。なお、これ
らの図において、図５および図６と同一名称部分には同
一の符号を付し、その説明を適宜省略する。この表示パ
ネルでは、画素電極５の左辺（一側縁）に沿って配置さ
れた信号ライン３の下であってゲート絶縁膜８の上面に
半導体薄膜３１と絶縁膜３２がこの順でかつ画素電極５
の左辺の全長と同じかそれよりも長くなるように設けら
れている。
した表示パネルの要部を示したものである。なお、これ
らの図において、図５および図６と同一名称部分には同
一の符号を付し、その説明を適宜省略する。この表示パ
ネルでは、画素電極５の左辺（一側縁）に沿って配置さ
れた信号ライン３の下であってゲート絶縁膜８の上面に
半導体薄膜３１と絶縁膜３２がこの順でかつ画素電極５
の左辺の全長と同じかそれよりも長くなるように設けら
れている。
【００１４】この場合、半導体薄膜３１は、薄膜トラン
ジスタ４のアモルファスシリコンからなる半導体薄膜９
の形成と同時に該半導体薄膜９と同一の材料によって形
成され、その膜厚は５００Å程度となっている。また、
絶縁膜３２は、薄膜トランジスタ４の半導体薄膜９の上
に設けられた酸化シリコンや窒化シリコンなどからなる
チャネル保護膜１０の形成と同時に該チャネル保護膜１
０と同一の材料によって形成され、その膜厚は２０００
Å程度となっている。このようにした場合、製造工程数
が増加しないようにすることができる。
ジスタ４のアモルファスシリコンからなる半導体薄膜９
の形成と同時に該半導体薄膜９と同一の材料によって形
成され、その膜厚は５００Å程度となっている。また、
絶縁膜３２は、薄膜トランジスタ４の半導体薄膜９の上
に設けられた酸化シリコンや窒化シリコンなどからなる
チャネル保護膜１０の形成と同時に該チャネル保護膜１
０と同一の材料によって形成され、その膜厚は２０００
Å程度となっている。このようにした場合、製造工程数
が増加しないようにすることができる。
【００１５】次に、図３は図１のＢ−Ｂ線に沿う断面を
簡略化して示したものである。この図において、点線は
電気力線を示す。この電気力線は、信号ライン３と画素
電極５との間で結ばれ、その両端点において信号ライン
３および画素電極５に対して垂直になるという性質を持
っている。この場合、信号ライン３と画素電極５との間
には、半導体薄膜３１と絶縁膜３２の合計膜厚２５００
Å程度に対応する段差が形成されている。ここで、比較
のために、図４に、図５および図６に示す従来の場合の
図３同様の断面図を示す。図３および図４において、信
号ライン３と画素電極５との水平方向の間隔ｔが同じで
あるとすると、図３の場合には、図４の場合と比較し
て、信号ライン３と画素電極５との実質的な間隔が大き
くなる。したがって、開口率を減らすことなく、信号ラ
イン３と画素電極５との間の寄生容量部の容量を低減す
ることができる。この結果、信号電圧の変化に伴って画
素電極電位に生じる飛び込み電圧を小さくすることがで
き、したがってこの飛び込み電圧に起因するフリッカを
ある程度抑えることができ、ひいてはより一層良好な画
質を得ることができる。
簡略化して示したものである。この図において、点線は
電気力線を示す。この電気力線は、信号ライン３と画素
電極５との間で結ばれ、その両端点において信号ライン
３および画素電極５に対して垂直になるという性質を持
っている。この場合、信号ライン３と画素電極５との間
には、半導体薄膜３１と絶縁膜３２の合計膜厚２５００
Å程度に対応する段差が形成されている。ここで、比較
のために、図４に、図５および図６に示す従来の場合の
図３同様の断面図を示す。図３および図４において、信
号ライン３と画素電極５との水平方向の間隔ｔが同じで
あるとすると、図３の場合には、図４の場合と比較し
て、信号ライン３と画素電極５との実質的な間隔が大き
くなる。したがって、開口率を減らすことなく、信号ラ
イン３と画素電極５との間の寄生容量部の容量を低減す
ることができる。この結果、信号電圧の変化に伴って画
素電極電位に生じる飛び込み電圧を小さくすることがで
き、したがってこの飛び込み電圧に起因するフリッカを
ある程度抑えることができ、ひいてはより一層良好な画
質を得ることができる。
【００１６】なお、上記実施例では、信号ライン３下に
設けた半導体薄膜３１および絶縁膜３２を薄膜トランジ
スタ４の半導体薄膜９およびチャネル保護膜１０の形成
と同時に形成した場合について説明したが、これに限定
されるものではない。例えば、薄膜トランジスタ４の半
導体薄膜９やチャネル保護膜１０の形成とは別工程で、
絶縁膜３２のみを形成するようにしてもよい。このよう
にした場合、チャネル保護膜１０などの膜厚とは関係な
く、絶縁膜３２の膜厚を任意に設定することができる。
設けた半導体薄膜３１および絶縁膜３２を薄膜トランジ
スタ４の半導体薄膜９およびチャネル保護膜１０の形成
と同時に形成した場合について説明したが、これに限定
されるものではない。例えば、薄膜トランジスタ４の半
導体薄膜９やチャネル保護膜１０の形成とは別工程で、
絶縁膜３２のみを形成するようにしてもよい。このよう
にした場合、チャネル保護膜１０などの膜厚とは関係な
く、絶縁膜３２の膜厚を任意に設定することができる。
【００１７】また、上記実施例では、画素電極５の下辺
側に走査ライン２を上辺側に補助容量ライン６をそれぞ
れ設けた場合について説明したが、これらラインの配置
位置は逆であってもよい。また、上記実施例では、補助
容量ライン６を設けた場合について説明したが、補助容
量ライン６を設けずに、走査ライン２に補助容量ライン
を兼ねさせるようにしてもよい。この場合、画素電極５
の一部の下に当該画素電極５の前段または後段の走査ラ
イン２を配置するようにすればよい。
側に走査ライン２を上辺側に補助容量ライン６をそれぞ
れ設けた場合について説明したが、これらラインの配置
位置は逆であってもよい。また、上記実施例では、補助
容量ライン６を設けた場合について説明したが、補助容
量ライン６を設けずに、走査ライン２に補助容量ライン
を兼ねさせるようにしてもよい。この場合、画素電極５
の一部の下に当該画素電極５の前段または後段の走査ラ
イン２を配置するようにすればよい。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、開口率を減らすことなく、信号ラインと画素電極と
の間の寄生容量部の容量を低減することができるので、
信号電圧の変化に伴って画素電極電位に生じる飛び込み
電圧を小さくすることができ、したがってこの飛び込み
電圧に起因するフリッカをある程度抑えることができ、
ひいてはより一層良好な画質を得ることができる。
ば、開口率を減らすことなく、信号ラインと画素電極と
の間の寄生容量部の容量を低減することができるので、
信号電圧の変化に伴って画素電極電位に生じる飛び込み
電圧を小さくすることができ、したがってこの飛び込み
電圧に起因するフリッカをある程度抑えることができ、
ひいてはより一層良好な画質を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例を適用した表示パネルの要
部の平面図。
部の平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図１のＢ−Ｂ線に沿う断面を簡略化して示す
図。
図。
【図４】比較のために示す図３同様の断面図。
【図５】従来の表示パネルの一部の平面図。
【図６】図５のＡ−Ａ線に沿う断面図。
【図７】アクティブマトリックス型液晶表示装置の等価
回路を示す図。
回路を示す図。
【図８】液晶に印加される電圧の波形などを示す図。
２ 走査ライン ３ 信号ライン ４ 薄膜トランジスタ（スイッチング素子） ５ 画素電極 ６ 補助容量ライン ３２ 絶縁膜
Claims (6)
- 【請求項１】 マトリックス状に設けられた走査ライン
および信号ラインにスイッチング素子を介して画素電極
が接続された表示パネルにおいて、 前記画素電極の一側縁に沿って配置された前記信号ライ
ンの下に絶縁膜を設け、これにより前記信号ラインと前
記画素電極との間に段差を設けたことを特徴とする表示
パネル。 - 【請求項２】 前記絶縁膜は前記画素電極の一側縁の全
長と同じかそれよりも長くなるように設けたことを特徴
とする請求項１記載の表示パネル。 - 【請求項３】 前記スイッチング素子は薄膜トランジス
タからなり、該薄膜トランジスタのアモルファスシリコ
ンからなる半導体薄膜の形成と同時に該半導体薄膜と同
一の材料からなる半導体薄膜を前記絶縁膜の下に形成し
たことを特徴とする請求項１または２記載の表示パネ
ル。 - 【請求項４】 前記薄膜トランジスタの半導体薄膜の上
に設けられたチャネル保護膜の形成と同時に該チャネル
保護膜と同一の材料によって前記絶縁膜を形成したこと
を特徴とする請求項３記載の表示パネル。 - 【請求項５】 前記画素電極の一部の下に補助容量ライ
ンを配置したことを特徴とする請求項１〜４のいずれか
に記載の表示パネル。 - 【請求項６】 前記画素電極の一部の下に当該画素電極
の前段または後段の走査ラインを配置したことを特徴と
する請求項１〜４のいずれかに記載の表示パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7247995A JPH08248444A (ja) | 1995-03-07 | 1995-03-07 | 表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7247995A JPH08248444A (ja) | 1995-03-07 | 1995-03-07 | 表示パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08248444A true JPH08248444A (ja) | 1996-09-27 |
Family
ID=13490504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7247995A Pending JPH08248444A (ja) | 1995-03-07 | 1995-03-07 | 表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08248444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129466A1 (ja) * | 2005-06-03 | 2006-12-07 | Sharp Kabushiki Kaisha | アクティブマトリクス基板および液晶表示装置 |
| CN105629612A (zh) * | 2016-03-14 | 2016-06-01 | 昆山龙腾光电有限公司 | 薄膜晶体管阵列基板及其制作方法 |
-
1995
- 1995-03-07 JP JP7247995A patent/JPH08248444A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006129466A1 (ja) * | 2005-06-03 | 2006-12-07 | Sharp Kabushiki Kaisha | アクティブマトリクス基板および液晶表示装置 |
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| CN105629612B (zh) * | 2016-03-14 | 2019-04-05 | 昆山龙腾光电有限公司 | 薄膜晶体管阵列基板及其制作方法 |
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