JPH0774762A - バスラインデータ制御装置 - Google Patents
バスラインデータ制御装置Info
- Publication number
- JPH0774762A JPH0774762A JP21973993A JP21973993A JPH0774762A JP H0774762 A JPH0774762 A JP H0774762A JP 21973993 A JP21973993 A JP 21973993A JP 21973993 A JP21973993 A JP 21973993A JP H0774762 A JPH0774762 A JP H0774762A
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- Japan
- Prior art keywords
- bus line
- data
- line data
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Abstract
(57)【要約】
【目的】予め設定したバスラインデータのデータ数をカ
ウントして検証することで、ノイズの混入したデータを
ＩＣ内に取り込むのを防ぐ。 【構成】バスラインデータDat 、転送用のクロックCKが
各々供給されるＩＣ11の入力端子1 ，2 、インタフェー
ス回路12を介しCKのタイミングでDat が取り込まれるシ
フトレジスタ13、バスラインデータ終了のテールマーク
を検出して信号を出力する検出部3 とテールマーク直前
のアドレスデータが内部ＩＣ部分のうちいずれへのアド
レスと一致するかが検出される検出部4 との両出力で論
理積がとられる判定部6 、クロックカウンタによりCKを
カウントしDat の所定データ数が正常か否か検出する検
出部5 、判定部6 と検出部5 の論理積をとる判定部7 、
判定部7 の出力がラッチ制御信号となりシフトレジスタ
13で保持されたバスラインデータをラッチし、デコード
出力するラッチ回路14からなる。
ウントして検証することで、ノイズの混入したデータを
ＩＣ内に取り込むのを防ぐ。 【構成】バスラインデータDat 、転送用のクロックCKが
各々供給されるＩＣ11の入力端子1 ，2 、インタフェー
ス回路12を介しCKのタイミングでDat が取り込まれるシ
フトレジスタ13、バスラインデータ終了のテールマーク
を検出して信号を出力する検出部3 とテールマーク直前
のアドレスデータが内部ＩＣ部分のうちいずれへのアド
レスと一致するかが検出される検出部4 との両出力で論
理積がとられる判定部6 、クロックカウンタによりCKを
カウントしDat の所定データ数が正常か否か検出する検
出部5 、判定部6 と検出部5 の論理積をとる判定部7 、
判定部7 の出力がラッチ制御信号となりシフトレジスタ
13で保持されたバスラインデータをラッチし、デコード
出力するラッチ回路14からなる。
Description
【０００１】
【産業上の利用分野】この発明はテレビ、ＶＴＲ等の映
像音声機器に配備される複数のＩＣを同時に制御するバ
スライン制御装置に関する。
像音声機器に配備される複数のＩＣを同時に制御するバ
スライン制御装置に関する。
【０００２】
【従来の技術】図２は従来のバスラインデータ制御装置
の構成を示す回路ブロック図であり、図３はバスライン
制御信号のタイミングチャートである。クロックCKとそ
の任意のバスラインデータDat はＩＣ11内に転送される
とインタフェース回路12を介してシフトレジスタ13に取
り込まれる。すなわち、クロックが“１”の期間、デー
タDat の“１”／“０”を順次取り込む。その後、転送
されたデータの終了を示すテールマーク検出の信号と、
テールマーク直前のアドレスデータが予め設定された制
御されるべきＩＣのアドレスであったとき検出される信
号との論理積出力の制御によってシフトレジスタ13の内
容がラッチ回路14によりラッチされ内部のＩＣ制御がな
される。
の構成を示す回路ブロック図であり、図３はバスライン
制御信号のタイミングチャートである。クロックCKとそ
の任意のバスラインデータDat はＩＣ11内に転送される
とインタフェース回路12を介してシフトレジスタ13に取
り込まれる。すなわち、クロックが“１”の期間、デー
タDat の“１”／“０”を順次取り込む。その後、転送
されたデータの終了を示すテールマーク検出の信号と、
テールマーク直前のアドレスデータが予め設定された制
御されるべきＩＣのアドレスであったとき検出される信
号との論理積出力の制御によってシフトレジスタ13の内
容がラッチ回路14によりラッチされ内部のＩＣ制御がな
される。
【０００３】ところで、バスライン制御信号の転送ライ
ンに電気的ショック等でノイズが混入した場合、図４の
タイミングチャートに示すように、クロック及びバスラ
インデータに影響しデータ波形が乱れる。仮にノイズの
混入位置がアドレスデータ内の場合はＩＣ内には取り込
まれない。しかしながら図４の場合、テールマーク及び
テールマーク直前のアドレスデータは正規の信号のため
通常通りデータをラッチしＩＣ内にノイズの入ったデー
タを取り込んでしまう。
ンに電気的ショック等でノイズが混入した場合、図４の
タイミングチャートに示すように、クロック及びバスラ
インデータに影響しデータ波形が乱れる。仮にノイズの
混入位置がアドレスデータ内の場合はＩＣ内には取り込
まれない。しかしながら図４の場合、テールマーク及び
テールマーク直前のアドレスデータは正規の信号のため
通常通りデータをラッチしＩＣ内にノイズの入ったデー
タを取り込んでしまう。
【０００４】
【発明が解決しようとする課題】従来ではバスラインデ
ータにノイズが混入しても、その後のテールマーク及び
テールマーク直前のアドレスデータが正常ならば、通常
の検出が行われてしまいノイズを伴ったバスラインデー
タの制御によりＩＣが誤動作を起こすという問題があ
る。
ータにノイズが混入しても、その後のテールマーク及び
テールマーク直前のアドレスデータが正常ならば、通常
の検出が行われてしまいノイズを伴ったバスラインデー
タの制御によりＩＣが誤動作を起こすという問題があ
る。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的はノイズの混入したバスラ
インデータはラッチせずに内部ＩＣへの供給をなくし、
ＩＣの誤動作を防止するバスラインデータ制御装置を提
供することにある。
されたものであり、その目的はノイズの混入したバスラ
インデータはラッチせずに内部ＩＣへの供給をなくし、
ＩＣの誤動作を防止するバスラインデータ制御装置を提
供することにある。
【０００６】
【課題を解決するための手段】この発明のバスラインデ
ータ制御装置は、アドレスを含む所定のビット長よりな
るバスラインデータ及びそれと平行に送られる転送用の
クロックをそれぞれ受ける受信部と、前記受信部からの
クロックに同期して前記バスラインデータを保持するシ
フトレジスタと、前記バスラインデータの終了を検出し
て信号を出力する第１検出手段と、前記アドレスに基づ
き前記バスラインデータの転送先を検出して信号を出力
する第２検出手段と、クロックカウンタを備え前記クロ
ックのカウントにより前記アドレスを含む所定のビット
長からなる前記バスラインデータのデータ数が前記転送
先に対するデータの所定のクロックカウント数と合致し
ているか否かを検出し信号を出力する第３検出手段と、
前記第１及び第２検出手段の論理積出力と前記第３検出
手段との論理積をとってその出力をラッチ制御信号とし
前記シフトレジスタにおけるバスラインデータをラッチ
するラッチ回路とを具備し、上記ラッチ回路出力により
バスラインデータをデコードすることで複数の内部ＩＣ
部分の所定機能を制御することを特徴とする。
ータ制御装置は、アドレスを含む所定のビット長よりな
るバスラインデータ及びそれと平行に送られる転送用の
クロックをそれぞれ受ける受信部と、前記受信部からの
クロックに同期して前記バスラインデータを保持するシ
フトレジスタと、前記バスラインデータの終了を検出し
て信号を出力する第１検出手段と、前記アドレスに基づ
き前記バスラインデータの転送先を検出して信号を出力
する第２検出手段と、クロックカウンタを備え前記クロ
ックのカウントにより前記アドレスを含む所定のビット
長からなる前記バスラインデータのデータ数が前記転送
先に対するデータの所定のクロックカウント数と合致し
ているか否かを検出し信号を出力する第３検出手段と、
前記第１及び第２検出手段の論理積出力と前記第３検出
手段との論理積をとってその出力をラッチ制御信号とし
前記シフトレジスタにおけるバスラインデータをラッチ
するラッチ回路とを具備し、上記ラッチ回路出力により
バスラインデータをデコードすることで複数の内部ＩＣ
部分の所定機能を制御することを特徴とする。
【０００７】
【作用】第３検出手段では予めバスラインデータの送信
側と受信側の間でテールマーク以前のアドレスを含むデ
ータ数を約束しておくことを利用し、クロックカウンタ
によりテールマーク以前のクロック数をカウントし、カ
ウントした数が約束の数と合致しているときにのみデー
タをＩＣ内に取り込むように、ラッチ回路を動作させる
ラッチ制御信号を出力する。
側と受信側の間でテールマーク以前のアドレスを含むデ
ータ数を約束しておくことを利用し、クロックカウンタ
によりテールマーク以前のクロック数をカウントし、カ
ウントした数が約束の数と合致しているときにのみデー
タをＩＣ内に取り込むように、ラッチ回路を動作させる
ラッチ制御信号を出力する。
【０００８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明のバスラインデータ制御装
置の構成を示す回路ブロック図である。図３のバスライ
ン制御信号のタイミングチャートを参照して説明する。
ＩＣ11の入力端子1 にはアドレスを含む所定のビット長
のバスラインデータDat が供給され、入力端子2 にはバ
スラインデータDat と平行してデータ転送用のクロック
CKが供給される。
り説明する。図１はこの発明のバスラインデータ制御装
置の構成を示す回路ブロック図である。図３のバスライ
ン制御信号のタイミングチャートを参照して説明する。
ＩＣ11の入力端子1 にはアドレスを含む所定のビット長
のバスラインデータDat が供給され、入力端子2 にはバ
スラインデータDat と平行してデータ転送用のクロック
CKが供給される。
【０００９】クロックとバスラインデータはＩＣ11内に
転送されるとインタフェース回路12を介してシフトレジ
スタ13に取り込まれるすなわち、クロックが“１”の期
間、データDat の“１”／“０”を順次取り込む。これ
と共にバスラインデータ終了のテールマークを検出して
信号を出力する検出部3 にも供給され、テールマーク検
出を待機する。また、シフトレジスタ13に保持されたテ
ールマーク直前のアドレスデータは検出部4 により、内
部ＩＣ部分のうちいずれへのアドレスと一致するかが検
出される。
転送されるとインタフェース回路12を介してシフトレジ
スタ13に取り込まれるすなわち、クロックが“１”の期
間、データDat の“１”／“０”を順次取り込む。これ
と共にバスラインデータ終了のテールマークを検出して
信号を出力する検出部3 にも供給され、テールマーク検
出を待機する。また、シフトレジスタ13に保持されたテ
ールマーク直前のアドレスデータは検出部4 により、内
部ＩＣ部分のうちいずれへのアドレスと一致するかが検
出される。
【００１０】検出部5 はクロックカウンタによりクロッ
クCKをカウントすることにより、バスラインデータDat
の所定データ数をカウントし、バスラインデータのデー
タ数とクロックの所定数カウントが合致しているか否か
検出する。これは、例えばバスラインデータの送信側と
受信側の間で予めデータ長を一種（図３の場合、ｎ）に
設定しておき、そのデータ数ｎにアドレス（ここでは８
ビット）のビット数を加えたｎ＋８をバスラインデータ
の所定データ数とすることを決めておく。これにより、
受信側ではテールマーク以前のクロック数をカウントし
てｎ＋８であるのときにデータ合致の信号を出力する。
クCKをカウントすることにより、バスラインデータDat
の所定データ数をカウントし、バスラインデータのデー
タ数とクロックの所定数カウントが合致しているか否か
検出する。これは、例えばバスラインデータの送信側と
受信側の間で予めデータ長を一種（図３の場合、ｎ）に
設定しておき、そのデータ数ｎにアドレス（ここでは８
ビット）のビット数を加えたｎ＋８をバスラインデータ
の所定データ数とすることを決めておく。これにより、
受信側ではテールマーク以前のクロック数をカウントし
てｎ＋８であるのときにデータ合致の信号を出力する。
【００１１】判定部6 では上記テールマークの検出部3
の出力とアドレス判別の検出部4 の出力との論理積をと
り、判定部6 の論理積出力はさらに判定部7 の一方入力
となり、上記データカウント数合致の検出部5 の出力と
論理積がとられる。判定部7の出力はシフトレジスタ13
で保持されたバスラインデータをラッチするラッチ回路
14のラッチ制御信号となる。
の出力とアドレス判別の検出部4 の出力との論理積をと
り、判定部6 の論理積出力はさらに判定部7 の一方入力
となり、上記データカウント数合致の検出部5 の出力と
論理積がとられる。判定部7の出力はシフトレジスタ13
で保持されたバスラインデータをラッチするラッチ回路
14のラッチ制御信号となる。
【００１２】上記構成によれば、バスラインデータにお
いてテールマークとアドレス判別の両方を正規であると
検出し、さらにデータ数のカウント結果が正常である場
合のみ、つまり３条件が約束された状態のみ、そのデー
タアドレスを受け付け、内部のＩＣ部分の所定機能を制
御することになる。
いてテールマークとアドレス判別の両方を正規であると
検出し、さらにデータ数のカウント結果が正常である場
合のみ、つまり３条件が約束された状態のみ、そのデー
タアドレスを受け付け、内部のＩＣ部分の所定機能を制
御することになる。
【００１３】このようにすれば、図４に示されるような
アドレス以前のデータ内にノイズが混入した場合、検出
部5 によりデータ数が異常であると判別されるので判定
部7の出力がラッチ回路14を働かせないので、ＩＣ内に
誤ったデータがデコードされることはなくなる。従っ
て、内部ＩＣ部分の所定機能の誤動作を防止することが
できる。
アドレス以前のデータ内にノイズが混入した場合、検出
部5 によりデータ数が異常であると判別されるので判定
部7の出力がラッチ回路14を働かせないので、ＩＣ内に
誤ったデータがデコードされることはなくなる。従っ
て、内部ＩＣ部分の所定機能の誤動作を防止することが
できる。
【００１４】
【発明の効果】以上説明したようにこの発明によれば、
予め設定したバスラインデータのデータ数をカウントし
て検証することで、カウントした数が約束の数と合致し
ていなければ、データをＩＣ内に取り込むことがないの
で、内部ＩＣ部分の所定機能の誤動作を防止できる。
予め設定したバスラインデータのデータ数をカウントし
て検証することで、カウントした数が約束の数と合致し
ていなければ、データをＩＣ内に取り込むことがないの
で、内部ＩＣ部分の所定機能の誤動作を防止できる。
【図１】この発明の一実施例の構成を示す回路ブロック
図。
図。
【図２】従来のバスラインデータ制御装置の構成を示す
回路ブロック図。
回路ブロック図。
【図３】バスライン制御信号のタイミングチャート。
【図４】ノイズが混入したバスライン制御信号のタイミ
ングチャート。
ングチャート。
1， 2…入力端子、 3， 4， 5…検出部、 6， 7…判定
部、11…ＩＣ、12…インターフェース回路、13…シフト
レジスタ、14…ラッチ回路。
部、11…ＩＣ、12…インターフェース回路、13…シフト
レジスタ、14…ラッチ回路。
Claims (1)
- 【請求項１】 アドレスを含む所定のビット長よりなる
バスラインデータ及びそれと平行に送られる転送用のク
ロックをそれぞれ受ける受信部と、 前記受信部からのクロックに同期して前記バスラインデ
ータを保持するシフトレジスタと、 前記バスラインデータの終了を検出して信号を出力する
第１検出手段と、 前記アドレスに基づき前記バスラインデータの転送先を
検出して信号を出力する第２検出手段と、 クロックカウンタを備え前記クロックのカウントにより
前記アドレスを含む所定のビット長からなる前記バスラ
インデータのデータ数が前記転送先に対するデータの所
定のクロックカウント数と合致しているか否かを検出し
信号を出力する第３検出手段と、 前記第１及び第２検出手段の論理積出力と前記第３検出
手段との論理積をとってその出力をラッチ制御信号とし
前記シフトレジスタにおけるバスラインデータをラッチ
するラッチ回路とを具備し、 上記ラッチ回路出力によりバスラインデータをデコード
することで複数の内部ＩＣ部分の所定機能を制御するこ
とを特徴とするバスライン制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21973993A JPH0774762A (ja) | 1993-09-03 | 1993-09-03 | バスラインデータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21973993A JPH0774762A (ja) | 1993-09-03 | 1993-09-03 | バスラインデータ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774762A true JPH0774762A (ja) | 1995-03-17 |
Family
ID=16740231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21973993A Pending JPH0774762A (ja) | 1993-09-03 | 1993-09-03 | バスラインデータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704925A1 (en) | 1994-09-28 | 1996-04-03 | Murata Manufacturing Co., Ltd. | Composite high frequency apparatus and method for forming same |
-
1993
- 1993-09-03 JP JP21973993A patent/JPH0774762A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704925A1 (en) | 1994-09-28 | 1996-04-03 | Murata Manufacturing Co., Ltd. | Composite high frequency apparatus and method for forming same |
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