JPH0714062B2 - セルフアライン接触を有するｍｏｓ半導体デバイス及びその製造方法 - Google Patents
セルフアライン接触を有するｍｏｓ半導体デバイス及びその製造方法Info
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- JPH0714062B2 JPH0714062B2 JP62059915A JP5991587A JPH0714062B2 JP H0714062 B2 JPH0714062 B2 JP H0714062B2 JP 62059915 A JP62059915 A JP 62059915A JP 5991587 A JP5991587 A JP 5991587A JP H0714062 B2 JPH0714062 B2 JP H0714062B2
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Classifications
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的には、半導体デバイスにおいて近接し
て間隔のある接触を与える、セルフアライン接触を有す
るMOS半導体デバイス及びその製造方法に関するもので
あり、特に、合金（intermetallic）接触を使用する半
導体に近接して間隔のある接触を提供する、セルフアラ
イン接触を有するMOS半導体デバイス及びその製造方法
に関する。
て間隔のある接触を与える、セルフアライン接触を有す
るMOS半導体デバイス及びその製造方法に関するもので
あり、特に、合金（intermetallic）接触を使用する半
導体に近接して間隔のある接触を提供する、セルフアラ
イン接触を有するMOS半導体デバイス及びその製造方法
に関する。
半導体技術においては、合金接触領域を使用することが
可能であるのが望まれる。これら合金接触領域は、非常
に低抵抗のオーム接触を提供でき、または代わりに、高
品質のショントキ接触を提供できる。
可能であるのが望まれる。これら合金接触領域は、非常
に低抵抗のオーム接触を提供でき、または代わりに、高
品質のショントキ接触を提供できる。
一般的に合金は、１個または、それ以上の金属元素を選
択した半導体に反応させて形成される。例えばシリコン
半導体の場合には、白金，モリブデン，タングステン，
ニッケル，チタン及びタンタルのような幅広い種類の金
属がシリサイドを形成する材料として知られているがこ
れらの金属は、シリサイド形成材料の内の極く一部にす
ぎない。白金は特に便利な合金形成元素であり、広く使
用されている。
択した半導体に反応させて形成される。例えばシリコン
半導体の場合には、白金，モリブデン，タングステン，
ニッケル，チタン及びタンタルのような幅広い種類の金
属がシリサイドを形成する材料として知られているがこ
れらの金属は、シリサイド形成材料の内の極く一部にす
ぎない。白金は特に便利な合金形成元素であり、広く使
用されている。
誘電的に分離した半導体タブを使用する高密度集積回路
構造に関連してしばしば起こる必要性は、タブ内のデバ
イス領域及びタブ自体に対して同時に接触を形成すると
いうことである。先行技術においては、シリサイドもし
くはシリサイド形成材料が構成される接触の一部分とし
て用いられた時には、タブ及びタブ内に包含されるデバ
イス領域に分離，非短絡接触を形成するためには、追加
のマスク工程が必要とされた。
構造に関連してしばしば起こる必要性は、タブ内のデバ
イス領域及びタブ自体に対して同時に接触を形成すると
いうことである。先行技術においては、シリサイドもし
くはシリサイド形成材料が構成される接触の一部分とし
て用いられた時には、タブ及びタブ内に包含されるデバ
イス領域に分離，非短絡接触を形成するためには、追加
のマスク工程が必要とされた。
これらの追加のマスク工程は、価格及びデバイスの複雑
性の増加となる。さらに、各マスク工程は、必要なマス
ク対マスクの整合余裕を与えるためにデバイスレイアウ
ト（layout）において予め準備がなされることを必要と
する。これは、与えられる回路機能に占有される面積を
増加し、さらに価格を増大する。それ故に、最小の表面
積を使用し、最少可能なマスク工程で製造されうる合金
接触を使用する誘電体分離された回路の改良されたプロ
セス及び構成に対する必要性が引き続き存在する。
性の増加となる。さらに、各マスク工程は、必要なマス
ク対マスクの整合余裕を与えるためにデバイスレイアウ
ト（layout）において予め準備がなされることを必要と
する。これは、与えられる回路機能に占有される面積を
増加し、さらに価格を増大する。それ故に、最小の表面
積を使用し、最少可能なマスク工程で製造されうる合金
接触を使用する誘電体分離された回路の改良されたプロ
セス及び構成に対する必要性が引き続き存在する。
従って、本発明の目的は、半導体領域に合金接触を形成
する改良されたセルフアライン接触を有するMOS半導体
デバイス及びその製造方法を提供することであり、ここ
では、Ｎ及びＰ領域に接触（コンタクト）するための分
離マスク工程は除去されている。
する改良されたセルフアライン接触を有するMOS半導体
デバイス及びその製造方法を提供することであり、ここ
では、Ｎ及びＰ領域に接触（コンタクト）するための分
離マスク工程は除去されている。
本発明のさらに他の目的は、合金接触を使用して半導体
デバイスに対して接触（コンタクト）を形成する改良さ
れたセルフアライン接触を有するMOS半導体デバイス及
びその製造方法を提供することであり、ここでは、Ｎ形
及びＰ形接触（コンタクト）は、整合（alignment）許
容範囲に対していかなる準備も必要とすることなく、最
小レイアウト線幅と同程度に近接して形成可能である。
デバイスに対して接触（コンタクト）を形成する改良さ
れたセルフアライン接触を有するMOS半導体デバイス及
びその製造方法を提供することであり、ここでは、Ｎ形
及びＰ形接触（コンタクト）は、整合（alignment）許
容範囲に対していかなる準備も必要とすることなく、最
小レイアウト線幅と同程度に近接して形成可能である。
本発明のさらに他の目的は、Ｎ及びＰ領域への接触（コ
ンタクト）が自己整合性である、半導体デバイスに対し
て合金接触を形成するためのセルフアライン接触を有す
るMOS半導体デバイス及びその製造方法を提供すること
である。
ンタクト）が自己整合性である、半導体デバイスに対し
て合金接触を形成するためのセルフアライン接触を有す
るMOS半導体デバイス及びその製造方法を提供すること
である。
本発明のさらに他の目的は、以上の長所を同時に提供す
ることである。
ることである。
以上の目的は及び他の目的及び長所は、本発明により達
成される。即ち、本発明はセルフアライン接触を有する
MOS半導体デバイスの製造方法において、第１表面を有
する第１導電型半導体基板を提供する工程と、 前記第１表面の一部分上にゲート誘電体層を形成する工
程と、 前記ゲート誘電体層上に導電性がありそれぞれ第１及び
第２横方向寸法を有する第１及び第２不純物阻止領域を
形成し、前記第１及び第２不純物阻止領域は、前記半導
体基板の第１領域によって分離され、しかも前記半導体
基板の第２領域は、前記半導体基板の前記第１領域から
前記第２不純物阻止領域によって分離され、前記第１不
純物阻止領域は前記MOS半導体デバイスのチャンネル領
域の上方に位置する能動ゲートを形成し、前記第２不純
物阻止領域は前記MOS半導体デバイスの不活性領域の上
方に位置する擬似ゲートを形成し、前記半導体基板の前
記第１領域は、前記MOS半導体デバイスのソースあるい
はドレインを形成し、前記半導体基板の前記第２領域は
接触領域を形成する工程と、 前記半導体基板の前記第１領域及び第２領域に第１導電
型の不純物で第１の所定不純物濃度まで不純物を添加
し、また、前記半導体基板の前記第２領域以外の前記第
１領域に第１導電型と反対導電型の第２導電型の不純物
で前記第１不純物濃度よりも濃い第２の所定不純物濃度
まで不純物を添加する工程と、 前記第１領域と、前記第２領域と、前記第１不純物阻止
領域と、及び前記第２不純物阻止領域上に同時に合金層
を形成する工程と、 前記第２領域および前記第２不純物阻止領域上に形成さ
れた前記合金層上にパターニングされた導体層を形成し
て前記第２領域を前記第２不純物阻止領域に接続する工
程と、 を具備することを特徴とするセルフアライン接触を有す
るMOS半導体デバイスの製造方法としての構成を有す
る。
成される。即ち、本発明はセルフアライン接触を有する
MOS半導体デバイスの製造方法において、第１表面を有
する第１導電型半導体基板を提供する工程と、 前記第１表面の一部分上にゲート誘電体層を形成する工
程と、 前記ゲート誘電体層上に導電性がありそれぞれ第１及び
第２横方向寸法を有する第１及び第２不純物阻止領域を
形成し、前記第１及び第２不純物阻止領域は、前記半導
体基板の第１領域によって分離され、しかも前記半導体
基板の第２領域は、前記半導体基板の前記第１領域から
前記第２不純物阻止領域によって分離され、前記第１不
純物阻止領域は前記MOS半導体デバイスのチャンネル領
域の上方に位置する能動ゲートを形成し、前記第２不純
物阻止領域は前記MOS半導体デバイスの不活性領域の上
方に位置する擬似ゲートを形成し、前記半導体基板の前
記第１領域は、前記MOS半導体デバイスのソースあるい
はドレインを形成し、前記半導体基板の前記第２領域は
接触領域を形成する工程と、 前記半導体基板の前記第１領域及び第２領域に第１導電
型の不純物で第１の所定不純物濃度まで不純物を添加
し、また、前記半導体基板の前記第２領域以外の前記第
１領域に第１導電型と反対導電型の第２導電型の不純物
で前記第１不純物濃度よりも濃い第２の所定不純物濃度
まで不純物を添加する工程と、 前記第１領域と、前記第２領域と、前記第１不純物阻止
領域と、及び前記第２不純物阻止領域上に同時に合金層
を形成する工程と、 前記第２領域および前記第２不純物阻止領域上に形成さ
れた前記合金層上にパターニングされた導体層を形成し
て前記第２領域を前記第２不純物阻止領域に接続する工
程と、 を具備することを特徴とするセルフアライン接触を有す
るMOS半導体デバイスの製造方法としての構成を有す
る。
或いはまた、MOS半導体デバイスを含む第１部分を有す
る第１導電型の半導体基板と、 前記半導体基板の前記第１部分を実質的に横方向に取囲
み、第３及び第４の対向する部分によって連結された第
１及び第２の対向する部分を有する横方向分離手段と、 前記横方向分離手段の前記第１部分と前記第２部分との
間に延長し前記第１部分内に配置された第１導電型と反
対導電型の第２導電型の第１不純物添加領域と、 チャンネル領域によって第１不純物添加領域から分離さ
れ、前記横方向分離手段の前記第１部分と第２部分との
間に延長する前記第１部分内に配設された第２導電型の
第２不純物添加領域と、 絶縁体上で前記チャンネル領域上方にセルフアライン形
成された能動ゲートと、 電気的に不活性な領域によって前記第１不純物添加領域
から分離され、前記横方向分離手段の前記第１部分と前
記第２部分との間に延長する前記第１部分内に配置さ
れ、タブ接触を形成する第１導電型の第３不純物添加領
域と、 絶縁体上で前記電気的に不活性な領域の上方にセルフア
ライン形成された擬似ゲートと、 前記擬似ゲート及び前記第３不純物添加領域を短絡する
電極と、 を具備することを特徴とするセルフアライン接触を有す
るMOS半導体デバイスとしての構成を有する。
る第１導電型の半導体基板と、 前記半導体基板の前記第１部分を実質的に横方向に取囲
み、第３及び第４の対向する部分によって連結された第
１及び第２の対向する部分を有する横方向分離手段と、 前記横方向分離手段の前記第１部分と前記第２部分との
間に延長し前記第１部分内に配置された第１導電型と反
対導電型の第２導電型の第１不純物添加領域と、 チャンネル領域によって第１不純物添加領域から分離さ
れ、前記横方向分離手段の前記第１部分と第２部分との
間に延長する前記第１部分内に配設された第２導電型の
第２不純物添加領域と、 絶縁体上で前記チャンネル領域上方にセルフアライン形
成された能動ゲートと、 電気的に不活性な領域によって前記第１不純物添加領域
から分離され、前記横方向分離手段の前記第１部分と前
記第２部分との間に延長する前記第１部分内に配置さ
れ、タブ接触を形成する第１導電型の第３不純物添加領
域と、 絶縁体上で前記電気的に不活性な領域の上方にセルフア
ライン形成された擬似ゲートと、 前記擬似ゲート及び前記第３不純物添加領域を短絡する
電極と、 を具備することを特徴とするセルフアライン接触を有す
るMOS半導体デバイスとしての構成を有する。
本発明は特に下記のMOS半導体デバイスの製造に適して
いる。そのMOS半導体デバイスは、第１阻止領域がMOS半
導体デバイスのゲートであり、基板の第１領域がMOS半
導体デバイスのソース及び／またはドレインであり、基
板の第２領域はMOS半導体デバイスが中につくられる分
離されたタブ領域への接触となる。第２阻止領域は、合
金形成層が、ソース（または、ドレイン）接触及びタブ
接触をともに短絡することを阻止する。第２阻止領域、
即ち、“擬似ゲート（false gate）”は、MOS半導体デ
バイスのゲートと同時に同一方法で、都合よく形成され
る。横方向誘電分離壁は能動デバイス領域の周囲に与え
られ、他の半導体領域との横方向の連絡を遮断する。第
２阻止領域、即ち、“擬似ゲート”は、分離壁の間のタ
ブを横切り横方向に延びている。
いる。そのMOS半導体デバイスは、第１阻止領域がMOS半
導体デバイスのゲートであり、基板の第１領域がMOS半
導体デバイスのソース及び／またはドレインであり、基
板の第２領域はMOS半導体デバイスが中につくられる分
離されたタブ領域への接触となる。第２阻止領域は、合
金形成層が、ソース（または、ドレイン）接触及びタブ
接触をともに短絡することを阻止する。第２阻止領域、
即ち、“擬似ゲート（false gate）”は、MOS半導体デ
バイスのゲートと同時に同一方法で、都合よく形成され
る。横方向誘電分離壁は能動デバイス領域の周囲に与え
られ、他の半導体領域との横方向の連絡を遮断する。第
２阻止領域、即ち、“擬似ゲート”は、分離壁の間のタ
ブを横切り横方向に延びている。
本発明の特定の特徴は、ソース及びドレイン接触（コン
タクト）が、ゲートに対して、また相互に自己整合化形
成され、またタブ接触に対して自己整合化形成されてい
るということである。本発明の他の特徴は、タブ接触領
域をソース，ドレイン，または、ゲートに関して位置合
わせするために、中間のマスク整合化工程をなにも必要
としないということである。本発明の他の特徴は、合金
形成層が、同時にソース，ドレイン，ゲート，及び、タ
ブ接触（コンタクト）領域上に、それらを互いに短絡さ
せずに、デポジット（堆積形成）可能ということであ
る。合金領域の横方向の横方向分離を増加するために第
１及び第２阻止領域上には側壁酸化膜（sidewall oxide
s）が使用されることが望ましい。
タクト）が、ゲートに対して、また相互に自己整合化形
成され、またタブ接触に対して自己整合化形成されてい
るということである。本発明の他の特徴は、タブ接触領
域をソース，ドレイン，または、ゲートに関して位置合
わせするために、中間のマスク整合化工程をなにも必要
としないということである。本発明の他の特徴は、合金
形成層が、同時にソース，ドレイン，ゲート，及び、タ
ブ接触（コンタクト）領域上に、それらを互いに短絡さ
せずに、デポジット（堆積形成）可能ということであ
る。合金領域の横方向の横方向分離を増加するために第
１及び第２阻止領域上には側壁酸化膜（sidewall oxide
s）が使用されることが望ましい。
本発明のさらに他の特徴は、ソース（または、ドレイ
ン）及びタブ接触（コンタクト）は、極端に互いに近接
して形成出来るが、最小分離幅は最小線幅レイアウトル
ールが使用されることによって決定されることから短絡
されることはない。例えば、擬似ゲートは、最小能動ゲ
ート長と同じ横方向寸法を有することが可能である。
ン）及びタブ接触（コンタクト）は、極端に互いに近接
して形成出来るが、最小分離幅は最小線幅レイアウトル
ールが使用されることによって決定されることから短絡
されることはない。例えば、擬似ゲートは、最小能動ゲ
ート長と同じ横方向寸法を有することが可能である。
誘電的に分離したMOS FETのソース接触（152），ドレ
イン接触（51），ゲート（156）及びタブ領域（12a）に
対し白金またはタングステンのシリサイド接触からなる
合金領域（17a〜17e）を有し、セルフアライン接触を有
するMOS半導体デバイス及びその製造方法が説明され
る。擬似ゲート（15a）が使用され、ソース接触（15
2）、ドレイン接触（151）及びタブ接触（16）の自動自
己整合分離を提供する。合金形成層（17）が、能動ゲー
ト（15b）及び擬似ゲート（15a）領域が空間隔離方法で
その上に形成されるＰ形にドープされた半導体基板（1
1）に均一に被覆される。加熱されると合金形成層（1
7）は半導体基板（11）及び多結晶シリコンからなるゲ
ート（15a,15b）と反応しタングステンシリサイド接触
の合金領域（17a〜17e）を形成する。合金形成層（17）
の他の合金領域（17g〜17h）は、誘電体分離壁（14），
能動ゲート（15b）及び擬似ゲート（15a）の両側の側壁
酸化膜（19）より、差別的に除去される。より簡潔な構
造が得られる。
イン接触（51），ゲート（156）及びタブ領域（12a）に
対し白金またはタングステンのシリサイド接触からなる
合金領域（17a〜17e）を有し、セルフアライン接触を有
するMOS半導体デバイス及びその製造方法が説明され
る。擬似ゲート（15a）が使用され、ソース接触（15
2）、ドレイン接触（151）及びタブ接触（16）の自動自
己整合分離を提供する。合金形成層（17）が、能動ゲー
ト（15b）及び擬似ゲート（15a）領域が空間隔離方法で
その上に形成されるＰ形にドープされた半導体基板（1
1）に均一に被覆される。加熱されると合金形成層（1
7）は半導体基板（11）及び多結晶シリコンからなるゲ
ート（15a,15b）と反応しタングステンシリサイド接触
の合金領域（17a〜17e）を形成する。合金形成層（17）
の他の合金領域（17g〜17h）は、誘電体分離壁（14），
能動ゲート（15b）及び擬似ゲート（15a）の両側の側壁
酸化膜（19）より、差別的に除去される。より簡潔な構
造が得られる。
説明の目的のため、ここに提示されるセルフアライン接
触を有するMOS半導体デバイス及びその製造方法は、シ
リコン基板の半導体及びシリサイド合金層の場合に対し
て説明される。しかし当業技術者は、これらのMOS半導
体デバイス及びその製造方法は他の半導体基板及び他の
合金形成材料にも適用され、ここに提示される実施例は
理解の援助として図示されるのみで、制限する意図でな
いことを理解するであろう。他の半導体材料及び金属間
化合物もまた使用できる。
触を有するMOS半導体デバイス及びその製造方法は、シ
リコン基板の半導体及びシリサイド合金層の場合に対し
て説明される。しかし当業技術者は、これらのMOS半導
体デバイス及びその製造方法は他の半導体基板及び他の
合金形成材料にも適用され、ここに提示される実施例は
理解の援助として図示されるのみで、制限する意図でな
いことを理解するであろう。他の半導体材料及び金属間
化合物もまた使用できる。
他に注意しない限り、第１図〜第11図では、誘電体層及
び領域は斜線で図示され、多結晶半導体領域は薄い点彩
で図示され、合金領域は濃い点彩で図示され、単結晶領
域，マスク層及び金属領域は空所で示される。矢印は色
々のドーパント種（dopant species）の注入の表示に使
用されるが、しかし、当業技術者は他のドーピング方法
が同様にうまく適用可能なことを理解するであろう。
び領域は斜線で図示され、多結晶半導体領域は薄い点彩
で図示され、合金領域は濃い点彩で図示され、単結晶領
域，マスク層及び金属領域は空所で示される。矢印は色
々のドーパント種（dopant species）の注入の表示に使
用されるが、しかし、当業技術者は他のドーピング方法
が同様にうまく適用可能なことを理解するであろう。
第１図〜第10図は、本発明のセルフアライン接触を有す
るMOS半導体デバイスの製造方法により形成されるMOS半
導体デバイスの一部分の立面図を、簡単な構成断面図の
形で図示する。図示されるMOS半導体デバイスの構造
は、分離接触が提供される誘電体分離半導体タブに、ソ
ース，ドレイン及びゲート電極を形成させたMOS半導体
デバイスとして機能するのに特に適切である。理解を容
易にするため半導体導電型としては特定の場合の組合せ
が図示されている。しかし当業技術者は、異なる導電型
の組合せもまた使用可能であるのを理解するであろう。
るMOS半導体デバイスの製造方法により形成されるMOS半
導体デバイスの一部分の立面図を、簡単な構成断面図の
形で図示する。図示されるMOS半導体デバイスの構造
は、分離接触が提供される誘電体分離半導体タブに、ソ
ース，ドレイン及びゲート電極を形成させたMOS半導体
デバイスとして機能するのに特に適切である。理解を容
易にするため半導体導電型としては特定の場合の組合せ
が図示されている。しかし当業技術者は、異なる導電型
の組合せもまた使用可能であるのを理解するであろう。
第１図は、誘電体分離壁14を内部に形成し、表面積また
は表面部分12を有するＰ形半導体基板11を含む形成予定
のMOS半導体デバイス部分10を図示する。表面層または
表面部分12は、別に形成されるエピタキシャル層でも、
あるいは、単に半導体基板11の表面に近い領域でもよ
い。本発明の目的には、表面層または表面部分12は半導
体基板11の一部分と考えてもよい。Ｎ形中央領域となる
タブ領域12aは横方向誘電体分離壁14の内部に与えられ
る。誘電体分離壁14の外の表面部分12の部分12bは、Ｎ
またはＰ形にドープされ、タブ領域12aに形成される予
定のデバイスと同一または単なる他のデバイスを収容す
るであろう。表面層または表面部分12は、誘電体層13及
び導体層15により被われる。導体層15は、多結晶半導体
材料、例えば、多結晶シリコンで都合よく形成される
が、他の導体材料もまた使用出来る。誘電体層13はシリ
コン酸化物またはシリコン窒化物で都合よく形成される
が、他の誘電体材料も、これらが下の半導体材料と両立
できるかぎり、使用可能である。表面層または表面部分
12,タブ領域12a,横方向誘電体分離壁14及び誘電体層13
及び導体層15は、技術上既知の方法で形成される。導体
層15は約0.1〜1.0μｍの厚さが便利であり、約0.4μｍ
が代表的である。誘電体層13は約0.01〜1.0μｍの厚さ
が便利であり、約0.015μｍが代表的であるが、MOS半導
体デバイスのゲートとして誘電体層13の一部分を使用す
るのが望ましい。
は表面部分12を有するＰ形半導体基板11を含む形成予定
のMOS半導体デバイス部分10を図示する。表面層または
表面部分12は、別に形成されるエピタキシャル層でも、
あるいは、単に半導体基板11の表面に近い領域でもよ
い。本発明の目的には、表面層または表面部分12は半導
体基板11の一部分と考えてもよい。Ｎ形中央領域となる
タブ領域12aは横方向誘電体分離壁14の内部に与えられ
る。誘電体分離壁14の外の表面部分12の部分12bは、Ｎ
またはＰ形にドープされ、タブ領域12aに形成される予
定のデバイスと同一または単なる他のデバイスを収容す
るであろう。表面層または表面部分12は、誘電体層13及
び導体層15により被われる。導体層15は、多結晶半導体
材料、例えば、多結晶シリコンで都合よく形成される
が、他の導体材料もまた使用出来る。誘電体層13はシリ
コン酸化物またはシリコン窒化物で都合よく形成される
が、他の誘電体材料も、これらが下の半導体材料と両立
できるかぎり、使用可能である。表面層または表面部分
12,タブ領域12a,横方向誘電体分離壁14及び誘電体層13
及び導体層15は、技術上既知の方法で形成される。導体
層15は約0.1〜1.0μｍの厚さが便利であり、約0.4μｍ
が代表的である。誘電体層13は約0.01〜1.0μｍの厚さ
が便利であり、約0.015μｍが代表的であるが、MOS半導
体デバイスのゲートとして誘電体層13の一部分を使用す
るのが望ましい。
マスク領域30は導体層15の上に与えられる。マスク領域
30に適当な材料はホトレジストが一例であるが、他材料
もまた使用できる。特定の開口部及び保護領域を持つマ
スク層形成の手段は、技術上既知である。第２図は擬似
ゲート15a,能動ゲート15bの形成工程図を示す。導体層1
5及び誘電体層13はマスク領域30の開口部を介してエッ
チングされ、マスク領域30により保護されなかった誘電
体層13及び導体層15の部分は除去される。これは、第２
図に図示されるこの構造をそのままにしておき、半導体
基板11及び表面部分12の表面上に誘電体層部分13a,13b
及び擬似ゲート15a,能動ゲート15bを残す。次にマスク
領域30は都合よく除去される。
30に適当な材料はホトレジストが一例であるが、他材料
もまた使用できる。特定の開口部及び保護領域を持つマ
スク層形成の手段は、技術上既知である。第２図は擬似
ゲート15a,能動ゲート15bの形成工程図を示す。導体層1
5及び誘電体層13はマスク領域30の開口部を介してエッ
チングされ、マスク領域30により保護されなかった誘電
体層13及び導体層15の部分は除去される。これは、第２
図に図示されるこの構造をそのままにしておき、半導体
基板11及び表面部分12の表面上に誘電体層部分13a,13b
及び擬似ゲート15a,能動ゲート15bを残す。次にマスク
領域30は都合よく除去される。
与えられる例では、導体部分としての能動ゲート15b及
び誘電体層部分13bは、MOSトランジスタのゲート導体及
びゲート誘電体として使用される。導体部分としての擬
似ゲート15a及び誘電体層部分13aは、能動ゲート15bと
同じ横方向寸法を有し、“擬似”ゲートとして使用さ
れ、タブ領域12a及びその中の半導体領域への接触の分
離を与える。VLSI回路での使用に適する小型MOSデバイ
スでは、擬似ゲート15a,能動ゲート15bは代表的には約
0.5μｍ横方向に拡がり、代表的には1.5〜2.5μｍ分離
され、擬似ゲート15a,能動ゲート15b及び誘電体分離壁1
4の間隔は約1.0〜2.0μｍである。これらの寸法は、第
２図〜第11図において、水平方向に測定される。
び誘電体層部分13bは、MOSトランジスタのゲート導体及
びゲート誘電体として使用される。導体部分としての擬
似ゲート15a及び誘電体層部分13aは、能動ゲート15bと
同じ横方向寸法を有し、“擬似”ゲートとして使用さ
れ、タブ領域12a及びその中の半導体領域への接触の分
離を与える。VLSI回路での使用に適する小型MOSデバイ
スでは、擬似ゲート15a,能動ゲート15bは代表的には約
0.5μｍ横方向に拡がり、代表的には1.5〜2.5μｍ分離
され、擬似ゲート15a,能動ゲート15b及び誘電体分離壁1
4の間隔は約1.0〜2.0μｍである。これらの寸法は、第
２図〜第11図において、水平方向に測定される。
ソース，ドレイン接触152,151及びタブ接触16は、第３
図、第４図に図示の如く与えられている。第３図，第４
図に図示される工程は、どちらの順序でも実行される。
即ち、第３図に図示される順序に続いて第４図の順序で
もよく、または、第４図に図示される順序に次いで第３
図の工程でも、実行される。当業技術者は、これら工程
の順序がいかに交換されるか理解するであろう。さらに
説明のため、ここでは第３図の工程が実行されると仮定
される。
図、第４図に図示の如く与えられている。第３図，第４
図に図示される工程は、どちらの順序でも実行される。
即ち、第３図に図示される順序に続いて第４図の順序で
もよく、または、第４図に図示される順序に次いで第３
図の工程でも、実行される。当業技術者は、これら工程
の順序がいかに交換されるか理解するであろう。さらに
説明のため、ここでは第３図の工程が実行されると仮定
される。
第３図はイオン注入法によって、ソース接触151及びド
レイン接触152を形成する工程図を示す。第３図では、
開口部20aを持つマスク20が当てられる。開口部20aは、
能動ゲート15bの両側のソース，ドレイン接触152,151の
望ましい位置を包含しなければならない。マスク20は、
タブ領域12aへの接触が続いて形成される半導体基板11
の表面部分12のタブ接触領域16を被わなければならな
い。イオン21は、第３図においてドレイン接触151,ソー
ス接触152をドープするように与えられる。タブ領域12a
がＮ形である図示の例では、ドレイン接触151,ソース接
触152はＰ形に不純物添加される。多結晶半導体からな
る能動ゲート15bは同時に不純物添加されるが、これは
本発明の目的に対し本質的ではない。擬似ゲート15aの
ある部分もまた不純物添加されるかもしれないが、これ
も本質的でない。ドレイン接触151,ソース接触152,擬似
ゲート15a,能動ゲート15b及び表面部分12のタブ接触領
域16が、全て自己整合であるのは、注意すべきであろ
う。マスクは表面部分12のタブ接触領域16を覆うために
のみ必要である故に、マスクの開口部20aは精密に整合
される必要はない。半導体基板11,表面部分12はシリコ
ンよりなるから、硼素は代表的Ｐ型ドーパント不純物で
ある。ドレイン接触151,ソース接触152は硼素注入によ
り形成されるのが都合よく、30keVエネルギーで約１×1
015イオン／cm2のドーズ量に都合よく形成される。他の
ドーズ量及びエネルギーもまた使用出来る。ドレイン接
触151,ソース接触152に与える手段としてイオン注入が
用いられるとすると、注入エネルギーは十分低くし、能
動ゲート15bを介してイオン21の貫通を起こさないよう
にしなければならない。当業技術者は、望ましいデバイ
ス特性を得るためのドーズ量及びエネルギーの選択方法
を理解するであろう。代りとして、他のドーピング技術
もまた使用可能である。
レイン接触152を形成する工程図を示す。第３図では、
開口部20aを持つマスク20が当てられる。開口部20aは、
能動ゲート15bの両側のソース，ドレイン接触152,151の
望ましい位置を包含しなければならない。マスク20は、
タブ領域12aへの接触が続いて形成される半導体基板11
の表面部分12のタブ接触領域16を被わなければならな
い。イオン21は、第３図においてドレイン接触151,ソー
ス接触152をドープするように与えられる。タブ領域12a
がＮ形である図示の例では、ドレイン接触151,ソース接
触152はＰ形に不純物添加される。多結晶半導体からな
る能動ゲート15bは同時に不純物添加されるが、これは
本発明の目的に対し本質的ではない。擬似ゲート15aの
ある部分もまた不純物添加されるかもしれないが、これ
も本質的でない。ドレイン接触151,ソース接触152,擬似
ゲート15a,能動ゲート15b及び表面部分12のタブ接触領
域16が、全て自己整合であるのは、注意すべきであろ
う。マスクは表面部分12のタブ接触領域16を覆うために
のみ必要である故に、マスクの開口部20aは精密に整合
される必要はない。半導体基板11,表面部分12はシリコ
ンよりなるから、硼素は代表的Ｐ型ドーパント不純物で
ある。ドレイン接触151,ソース接触152は硼素注入によ
り形成されるのが都合よく、30keVエネルギーで約１×1
015イオン／cm2のドーズ量に都合よく形成される。他の
ドーズ量及びエネルギーもまた使用出来る。ドレイン接
触151,ソース接触152に与える手段としてイオン注入が
用いられるとすると、注入エネルギーは十分低くし、能
動ゲート15bを介してイオン21の貫通を起こさないよう
にしなければならない。当業技術者は、望ましいデバイ
ス特性を得るためのドーズ量及びエネルギーの選択方法
を理解するであろう。代りとして、他のドーピング技術
もまた使用可能である。
ドレイン接触151,ソース接触152のドーピングの後で残
るマスク20のいかなる部分も除去される。
るマスク20のいかなる部分も除去される。
第４図はイオン注入法によるＮ＋タブ接触16の形成工程
図を示す。第４図に図示するように、ドーパントイオン
22は半導体基板11の表面部分12に便宜的に均一に加えら
れ、前にマスク20により覆われた表面12の領域161にＮ
＋ドープ領域からなるタブ接触16を形成する。Ｎ＋領域
からなるタブ接触16が形成されると同時に、ドーパント
イオン22はまたドレイン接触151,ソース接触152及びゲ
ート156に導入される。従って、ドーパントイオン22の
ドーズ量はドレイン接触151,ソース接触152の形成に用
いられたドーパント濃度より少なくし、これらの領域を
反対の導電型にドープしないようにしなければならな
い。半導体基板11の表面部分12がシリコンの場合には、
ドレイン接触151,ソース接触152及びタブ接触16を形成
する代表的注入条件は、ドレイン接触151,ソース接触15
2に対しては５×1014から１×1016イオン／cm2の範囲の
ドーズ量の硼素のイオン注入であり、Ｎ＋領域となるタ
ブ接触16を形成するためには１×1014から５×1015イオ
ン／cm2範囲のドーズ量までの、砒素または燐イオンの
イオン注入である。タブ接触16は代表的にはＰ形領域と
なるドレイン接触151,ソース接触152の濃度の約半分ま
たはＰ形領域（151,152）の濃度以下に不純物添加され
る。注入エネルギーは所望のドーピング深さを与えるよ
うに選択される。当業技術者は、これを実施する方法を
理解するであろう。ここに図示される横方向デバイス寸
法に対して、ドレイン接触151,ソース接触152及びタブ
接触16は、約0.2μｍ以下の深さ、または、0.2μｍに等
しい深さを有するのが都合がよい。一般的には、これら
の領域の接合深さは、擬似ゲート15a,能動ゲート15bの
横方向寸法と比較し小さいのが望ましく、そこで、ドレ
イン接触151,ソース接触152及びタブ接触16よりの側方
拡散は擬似ゲート15a,能動ゲート15bの横方向幅の数分
の１である。
図を示す。第４図に図示するように、ドーパントイオン
22は半導体基板11の表面部分12に便宜的に均一に加えら
れ、前にマスク20により覆われた表面12の領域161にＮ
＋ドープ領域からなるタブ接触16を形成する。Ｎ＋領域
からなるタブ接触16が形成されると同時に、ドーパント
イオン22はまたドレイン接触151,ソース接触152及びゲ
ート156に導入される。従って、ドーパントイオン22の
ドーズ量はドレイン接触151,ソース接触152の形成に用
いられたドーパント濃度より少なくし、これらの領域を
反対の導電型にドープしないようにしなければならな
い。半導体基板11の表面部分12がシリコンの場合には、
ドレイン接触151,ソース接触152及びタブ接触16を形成
する代表的注入条件は、ドレイン接触151,ソース接触15
2に対しては５×1014から１×1016イオン／cm2の範囲の
ドーズ量の硼素のイオン注入であり、Ｎ＋領域となるタ
ブ接触16を形成するためには１×1014から５×1015イオ
ン／cm2範囲のドーズ量までの、砒素または燐イオンの
イオン注入である。タブ接触16は代表的にはＰ形領域と
なるドレイン接触151,ソース接触152の濃度の約半分ま
たはＰ形領域（151,152）の濃度以下に不純物添加され
る。注入エネルギーは所望のドーピング深さを与えるよ
うに選択される。当業技術者は、これを実施する方法を
理解するであろう。ここに図示される横方向デバイス寸
法に対して、ドレイン接触151,ソース接触152及びタブ
接触16は、約0.2μｍ以下の深さ、または、0.2μｍに等
しい深さを有するのが都合がよい。一般的には、これら
の領域の接合深さは、擬似ゲート15a,能動ゲート15bの
横方向寸法と比較し小さいのが望ましく、そこで、ドレ
イン接触151,ソース接触152及びタブ接触16よりの側方
拡散は擬似ゲート15a,能動ゲート15bの横方向幅の数分
の１である。
第５図は薄い誘電体層191の形成工程図を示す。不純物
添加された半導体基板11の表面部分12及び擬似ゲート15
a,能動ゲート15bは、次に、薄い誘電体層191（第５図）
で覆われるのが都合がよい。誘電体層191は、擬似ゲー
ト15a,能動ゲート15bの両側に横方向酸化膜スペーサを
形成するのに用いられる故に、誘電体層191は表面に一
様に被覆されなければならない。誘電体層191の厚さ
は、所望の横方向酸化膜側壁間隔を与えるように選定さ
れる。誘電体層191は適当な誘電体材料であれば何でも
よい。酸化シリコン及び窒化シリコンは適当な誘電体材
料の例である。
添加された半導体基板11の表面部分12及び擬似ゲート15
a,能動ゲート15bは、次に、薄い誘電体層191（第５図）
で覆われるのが都合がよい。誘電体層191は、擬似ゲー
ト15a,能動ゲート15bの両側に横方向酸化膜スペーサを
形成するのに用いられる故に、誘電体層191は表面に一
様に被覆されなければならない。誘電体層191の厚さ
は、所望の横方向酸化膜側壁間隔を与えるように選定さ
れる。誘電体層191は適当な誘電体材料であれば何でも
よい。酸化シリコン及び窒化シリコンは適当な誘電体材
料の例である。
誘電体191は、そこで異方性にエッチングされ、半導体
基板11の表面部分12の上部表面及び擬似ゲート15a,能動
ゲート15bの上部表面にある層の部分を除去し、その結
果これら上部表面は露出される。異方性エッチングプロ
セスが、高い垂直−水平エッチング比を有すれば、異方
性エッチングプロセスの結果は、半導体基板11の表面部
分12及び擬似ゲート15a,能動ゲート15bの上表面が露出
された後の場所に側壁酸化膜19（第６図）の部分を残す
であろう。適当な異方性エッチング技法は技術的に既知
である。誘電体層191は約0.05〜0.5μｍの範囲が都合よ
く、約0.1μｍが代表的である。
基板11の表面部分12の上部表面及び擬似ゲート15a,能動
ゲート15bの上部表面にある層の部分を除去し、その結
果これら上部表面は露出される。異方性エッチングプロ
セスが、高い垂直−水平エッチング比を有すれば、異方
性エッチングプロセスの結果は、半導体基板11の表面部
分12及び擬似ゲート15a,能動ゲート15bの上表面が露出
された後の場所に側壁酸化膜19（第６図）の部分を残す
であろう。適当な異方性エッチング技法は技術的に既知
である。誘電体層191は約0.05〜0.5μｍの範囲が都合よ
く、約0.1μｍが代表的である。
第６図は側壁酸化膜19を残し、誘電体層191の除去後、
合金形成層17を形成する工程図を示す。第６図に図示さ
れるように、結果として形成された構造は、そこで薄い
合金形成層17で覆われる。白金は、シリコンと金属間化
合物を形成するのに適当な材料の一例である。他の材料
もまたよく知られている。白金が用いられる時には、合
金形成層17は、0.01〜0.1μｍの範囲の厚さが便利で、
0.03〜0.06μｍが好ましく、0.05μｍが代表的である。
合金形成層17を形成する工程図を示す。第６図に図示さ
れるように、結果として形成された構造は、そこで薄い
合金形成層17で覆われる。白金は、シリコンと金属間化
合物を形成するのに適当な材料の一例である。他の材料
もまたよく知られている。白金が用いられる時には、合
金形成層17は、0.01〜0.1μｍの範囲の厚さが便利で、
0.03〜0.06μｍが好ましく、0.05μｍが代表的である。
第７図は熱処理により合金領域17a〜17fを形成する工程
図を示す。第６図に図示される構造は、次に、第７図に
図示される構造をつくるように加熱され、そこで合金形
成層17は下の半導体基板11の表面部分12と反応し、半導
体基板11の表面部分12上に合金領域17a,17c,17e及び17f
を形成し、また多結晶半導体領域からなる擬似ゲート15
a,ゲート15bと反応し合金領域17b及び17dを形成する。
誘電体分離壁14及び側壁酸化膜19に接触する合金形成層
17の部分17g及び17hは、この処理のあいだ実質的に反応
しない。
図を示す。第６図に図示される構造は、次に、第７図に
図示される構造をつくるように加熱され、そこで合金形
成層17は下の半導体基板11の表面部分12と反応し、半導
体基板11の表面部分12上に合金領域17a,17c,17e及び17f
を形成し、また多結晶半導体領域からなる擬似ゲート15
a,ゲート15bと反応し合金領域17b及び17dを形成する。
誘電体分離壁14及び側壁酸化膜19に接触する合金形成層
17の部分17g及び17hは、この処理のあいだ実質的に反応
しない。
第８図は未反応の合金形成層17g,17hを除去する工程図
を示す。多くの金属間化合物に関連する便利な性質は、
白金シリサイドはその一例であるが、そのエッチング化
学作用が最初の金属のエッチング化学作用とは著しく異
なることである。これは、合金形成層17の未反応部分17
g,17hは、第８図に図示されるように、溶解可能であ
り、他方、合金領域17a〜17fが実質的に妨害されずにそ
のまま残ることを意味する。第８図を検討することによ
り、合金形成層17は全デバイスに連続シートとして加え
られるとしても、初期にはデバイス領域を全て短絡し、
前に説明した反応及びエッチング工程の後では、分離合
金接触は、関連の各デバイス領域に形成されることが理
解される。例えば、領域17c及び17eはソース接触，ドレ
イン接触152,151に接触を与え、合金領域17dはゲート15
bに接触を与え、合金領域17aはタブ接触16を与える。擬
似ゲート15aがドレイン接触152及びタブ接触16が短絡す
るのを防止するのは、さらに明白であろう。
を示す。多くの金属間化合物に関連する便利な性質は、
白金シリサイドはその一例であるが、そのエッチング化
学作用が最初の金属のエッチング化学作用とは著しく異
なることである。これは、合金形成層17の未反応部分17
g,17hは、第８図に図示されるように、溶解可能であ
り、他方、合金領域17a〜17fが実質的に妨害されずにそ
のまま残ることを意味する。第８図を検討することによ
り、合金形成層17は全デバイスに連続シートとして加え
られるとしても、初期にはデバイス領域を全て短絡し、
前に説明した反応及びエッチング工程の後では、分離合
金接触は、関連の各デバイス領域に形成されることが理
解される。例えば、領域17c及び17eはソース接触，ドレ
イン接触152,151に接触を与え、合金領域17dはゲート15
bに接触を与え、合金領域17aはタブ接触16を与える。擬
似ゲート15aがドレイン接触152及びタブ接触16が短絡す
るのを防止するのは、さらに明白であろう。
第９図は、導体層18が与えられ、当業者で既知のマスキ
ング技術（図示せず）を使用し、合金領域17a及び17bに
金属接触（コンタクト）18aを与え、合金領域17cに金属
接触18bを与え、合金領域17dに金属接触18cを与え、合
金領域17eに金属接触18dを与えるように、パターン化さ
れたときの状況を第９図に図示する。金属接触18eは、
また、誘電体分離壁14への横方向外側にある合金領域17
fに接触するかもしれないが、これは本発明には本質的
でない。
ング技術（図示せず）を使用し、合金領域17a及び17bに
金属接触（コンタクト）18aを与え、合金領域17cに金属
接触18bを与え、合金領域17dに金属接触18cを与え、合
金領域17eに金属接触18dを与えるように、パターン化さ
れたときの状況を第９図に図示する。金属接触18eは、
また、誘電体分離壁14への横方向外側にある合金領域17
fに接触するかもしれないが、これは本発明には本質的
でない。
ソース接触152、ドレイン接触151の間に配置されている
領域（19b）は、能動ゲート15bにより制御されるMOSト
ランジスタの活性チャネル領域19bとして使用される。
チャネル長は、ドレイン接触151、ソース接触152間の横
方向分離に対応し、ゲート長は、第２図〜第10図上で水
平に測定される能動ゲート15bの幅に一致する。ソース
接触152とタブ接触16の間の半導体基板11の表面部分12
の不活性チャネル領域19aは、擬似ゲート15aをタブ接触
16に接続することにより寄生トランジスタとして作用す
るのを防止する。
領域（19b）は、能動ゲート15bにより制御されるMOSト
ランジスタの活性チャネル領域19bとして使用される。
チャネル長は、ドレイン接触151、ソース接触152間の横
方向分離に対応し、ゲート長は、第２図〜第10図上で水
平に測定される能動ゲート15bの幅に一致する。ソース
接触152とタブ接触16の間の半導体基板11の表面部分12
の不活性チャネル領域19aは、擬似ゲート15aをタブ接触
16に接続することにより寄生トランジスタとして作用す
るのを防止する。
第10図は、別の実施例を図示するものであり、誘電体層
23が、第８図の構造上に被覆され、ついで、当業者によ
り既知の手段を使用し表面導体層の塗布に先だち接触孔
を与えるようにパターン化される。第10図に図示される
ように、導体層24はそこで被覆され、当業者に既知の手
段を使用してパターン化され、合金領域17a及び17bへ金
属接触24aを与え、合金領域17cへ金属接触24bを与え、
合金領域17dへ金属接触24cを与え、合金領域17eへ金属
接触24dを与える。誘電体分離壁14の外側の合金領域17f
は、ユーザのオプションで接続されるであろうし、又は
接続されないであろう。
23が、第８図の構造上に被覆され、ついで、当業者によ
り既知の手段を使用し表面導体層の塗布に先だち接触孔
を与えるようにパターン化される。第10図に図示される
ように、導体層24はそこで被覆され、当業者に既知の手
段を使用してパターン化され、合金領域17a及び17bへ金
属接触24aを与え、合金領域17cへ金属接触24bを与え、
合金領域17dへ金属接触24cを与え、合金領域17eへ金属
接触24dを与える。誘電体分離壁14の外側の合金領域17f
は、ユーザのオプションで接続されるであろうし、又は
接続されないであろう。
第11図は、半導体基板11の表面部分12のレベルに近似し
た第10図のMOS半導体デバイス部分10の平面である。誘
電体分離壁14は望ましい密閉型であるので、タブ領域12
aは他のデバイス構造より横方向に分離される。ドレイ
ン接触151及び合金領域17e,ソース接触152及び合金領域
17c,タブ接触16及び合金領域17aが、タブ領域12aの幅を
横切り分離壁より分離壁まで形成されている。能動ゲー
ム15bの下方の活性チャネル領域19bは、第11図の右半分
に見られ、擬似ゲート15aの下方の不活性チャネル領域1
9aは、第11図の左半分に見られる。擬似ゲート15aは、
ドープされた領域としてのソース接触152及びタブ接触1
6,合金領域17c及び17aが短絡することを防止すること
は、第10図〜第11図より容易に理解されるであろう。さ
らに、擬似ゲート15a及び能動ゲート15bは同時に形成さ
れるから、両方はともに、最小ゲート長，即ち、第10図
〜第11図で水平方向に測定される擬似ゲート15a,能動ゲ
ート15bの横方向寸法である。従って、不活性チャネル
領域19aは活性チャネル19bと同様に小さく作られる。ま
た、接触16をタブ12aに配置するために、他方、タブ接
触16とソース接触152間の短絡を避けるために、アライ
ンメント（整合）（alignment）許容誤差は必要でな
い。かくして、デバイスはより小さい面積につくられ
る。
た第10図のMOS半導体デバイス部分10の平面である。誘
電体分離壁14は望ましい密閉型であるので、タブ領域12
aは他のデバイス構造より横方向に分離される。ドレイ
ン接触151及び合金領域17e,ソース接触152及び合金領域
17c,タブ接触16及び合金領域17aが、タブ領域12aの幅を
横切り分離壁より分離壁まで形成されている。能動ゲー
ム15bの下方の活性チャネル領域19bは、第11図の右半分
に見られ、擬似ゲート15aの下方の不活性チャネル領域1
9aは、第11図の左半分に見られる。擬似ゲート15aは、
ドープされた領域としてのソース接触152及びタブ接触1
6,合金領域17c及び17aが短絡することを防止すること
は、第10図〜第11図より容易に理解されるであろう。さ
らに、擬似ゲート15a及び能動ゲート15bは同時に形成さ
れるから、両方はともに、最小ゲート長，即ち、第10図
〜第11図で水平方向に測定される擬似ゲート15a,能動ゲ
ート15bの横方向寸法である。従って、不活性チャネル
領域19aは活性チャネル19bと同様に小さく作られる。ま
た、接触16をタブ12aに配置するために、他方、タブ接
触16とソース接触152間の短絡を避けるために、アライ
ンメント（整合）（alignment）許容誤差は必要でな
い。かくして、デバイスはより小さい面積につくられ
る。
当業技術者が理解できるように、タブ領域12aに分離低
抵抗接触（例えば合金領域17a,タブ接触16）をつくるこ
とが可能なことは、重要かつ便利なデバイスの特徴であ
る。これは、ドレイン接触151,ソース接触152,能動ゲー
ト15b及び活性チャネル領域19bにより形成されるMOS半
導体デバイスが、トランスファーゲート，即ち、端子が
全く接地されないデバイスとして動作することを意図し
ている場合、特に有用である。この状態において、ソー
ス接触152がタブ接触16に短絡されないことは本質的で
ある。このようなフローティング状態にあるデバイス
は、その能動デバイス特性を変調することが可能であ
り、活性チャネル領域19bに対しタブ領域12aに個別にバ
イアスすることが望まれるメモリ応用において極めて有
用なものとなる。
抵抗接触（例えば合金領域17a,タブ接触16）をつくるこ
とが可能なことは、重要かつ便利なデバイスの特徴であ
る。これは、ドレイン接触151,ソース接触152,能動ゲー
ト15b及び活性チャネル領域19bにより形成されるMOS半
導体デバイスが、トランスファーゲート，即ち、端子が
全く接地されないデバイスとして動作することを意図し
ている場合、特に有用である。この状態において、ソー
ス接触152がタブ接触16に短絡されないことは本質的で
ある。このようなフローティング状態にあるデバイス
は、その能動デバイス特性を変調することが可能であ
り、活性チャネル領域19bに対しタブ領域12aに個別にバ
イアスすることが望まれるメモリ応用において極めて有
用なものとなる。
本発明で、側壁酸化膜19が含まれる場合について図示さ
れているが、側壁領域は本質的ではなく、合金形成層17
は、半導体基板11の表面部分12上に直接等しく配置する
ことも可能である。然しながら、この場合、例えば、合
金領域17a及び17bの横方向分離は誘電体層部分13aの厚
さだけに制限される。誘電体層部分13aが特に薄い場合
には、これは不十分かもしれない。
れているが、側壁領域は本質的ではなく、合金形成層17
は、半導体基板11の表面部分12上に直接等しく配置する
ことも可能である。然しながら、この場合、例えば、合
金領域17a及び17bの横方向分離は誘電体層部分13aの厚
さだけに制限される。誘電体層部分13aが特に薄い場合
には、これは不十分かもしれない。
本発明の他の実施例では、合金領域17a〜17fは導体材料
を選択的にデポジション（堆積）する工程により形成で
きる。さらに説明すれば、タングステンはそのような材
料の一例である。製造は、既に第１図〜第６図に関連し
て側壁酸化膜19の形成を通じ説明されたように進行す
る。側壁酸化膜19の形成には酸化シリコンが用いられる
のが好ましい。そこで、合金形成層17（第６図）をデポ
ジット（堆積）し、合金領域17a〜17f（第７図）形成の
ため下地の半導体と合金形成層17を反応させ、合金形成
層17の未反応領域17g〜17h（第８図）をエッチングで除
去するよりもむしろ、合金領域17a〜17fは、直接選択的
デポジション、即ち、タブ接触16,ドレイン接触151,ソ
ース接触152,及び擬似ゲート15a,能動ゲート15bの露出
半導体表面のみをデポジットし、側壁酸化膜19または誘
電体分離壁14上はデポジットしないことにより形成され
る。第８図の構造は、介在するエッチング工程を必要と
せず、導体材料の選択的デポジションにより直接形成さ
れる。介在する中間的な加熱工程もまた、合金領域17a
〜17fにおいて望ましい金属量対望ましい合金量に依存
して必ずしも必要でないかもしれない。
を選択的にデポジション（堆積）する工程により形成で
きる。さらに説明すれば、タングステンはそのような材
料の一例である。製造は、既に第１図〜第６図に関連し
て側壁酸化膜19の形成を通じ説明されたように進行す
る。側壁酸化膜19の形成には酸化シリコンが用いられる
のが好ましい。そこで、合金形成層17（第６図）をデポ
ジット（堆積）し、合金領域17a〜17f（第７図）形成の
ため下地の半導体と合金形成層17を反応させ、合金形成
層17の未反応領域17g〜17h（第８図）をエッチングで除
去するよりもむしろ、合金領域17a〜17fは、直接選択的
デポジション、即ち、タブ接触16,ドレイン接触151,ソ
ース接触152,及び擬似ゲート15a,能動ゲート15bの露出
半導体表面のみをデポジットし、側壁酸化膜19または誘
電体分離壁14上はデポジットしないことにより形成され
る。第８図の構造は、介在するエッチング工程を必要と
せず、導体材料の選択的デポジションにより直接形成さ
れる。介在する中間的な加熱工程もまた、合金領域17a
〜17fにおいて望ましい金属量対望ましい合金量に依存
して必ずしも必要でないかもしれない。
タングステンは、シリコンに選択的に対して選択的にデ
ポジット（堆積）し、酸化シリコンに対してはデポジッ
ト（堆積）しないと知られている導体性材料の一例であ
る。このような選択的デポジションを得るのに必要な条
件は当業者では既知であり、例えば、J.Electrochem.So
c.Vol.131,＃6,1984 6月，第1427頁の“タングステンの
選択的化学蒸着法”と題する論文にE.K.Broadbentによ
り説明されている。蒸着タングステンの一部は、下地の
シリコン領域としてのタブ接触16,ドレイン接触151,ソ
ース接触152,及び擬似ゲート15a,能動ゲート15bと反応
する。本反応タングステンもまた合金領域17a〜17f内に
存在する。当業技術者は、合金領域17a〜17fのタングス
テンとタングステンシリサイドの相対比は、蒸着中及び
／または、蒸着後の加熱温度及び加熱期間に依存するこ
とを理解するだろう。シリコンに比較し、タングステン
及びタングステンシリサイドはともに、高伝導性であ
る。タングステンシリサイドは既知の合金である。側壁
酸化膜19及び誘電体分離壁14の表面は、実質的にタング
ステンまたはタングステンシリサイドが無い状態であろ
う。そこで、製造は第９図及び第10図に関連した説明の
ように進行する。
ポジット（堆積）し、酸化シリコンに対してはデポジッ
ト（堆積）しないと知られている導体性材料の一例であ
る。このような選択的デポジションを得るのに必要な条
件は当業者では既知であり、例えば、J.Electrochem.So
c.Vol.131,＃6,1984 6月，第1427頁の“タングステンの
選択的化学蒸着法”と題する論文にE.K.Broadbentによ
り説明されている。蒸着タングステンの一部は、下地の
シリコン領域としてのタブ接触16,ドレイン接触151,ソ
ース接触152,及び擬似ゲート15a,能動ゲート15bと反応
する。本反応タングステンもまた合金領域17a〜17f内に
存在する。当業技術者は、合金領域17a〜17fのタングス
テンとタングステンシリサイドの相対比は、蒸着中及び
／または、蒸着後の加熱温度及び加熱期間に依存するこ
とを理解するだろう。シリコンに比較し、タングステン
及びタングステンシリサイドはともに、高伝導性であ
る。タングステンシリサイドは既知の合金である。側壁
酸化膜19及び誘電体分離壁14の表面は、実質的にタング
ステンまたはタングステンシリサイドが無い状態であろ
う。そこで、製造は第９図及び第10図に関連した説明の
ように進行する。
本発明ではシリコン半導体基板及び多結晶シリコン導体
に関し図示されたが、当業技術者は、半導体基板11の表
面部分12に他の半導体材料も使用可能であり、導体層15
及び擬似ゲート15a,能動ゲート15bに他の導体も使用で
きる。さらに当業技術者は、Ｐ型，または、Ｎ型と名称
をつけられたあるデバイス領域は交換されるか、また
は、変更され得ることを理解できる。さらに当業技術者
は、白金またはタングステン以外の他の合金形成材料
が、短絡を避けるために最終的に除去される必要のある
誘電体領域と反応しないかまたは、これらの領域に導体
層を形成しないような方法で反応するとすれば、これら
の材料が使用できることを理解できるであろう。また、
他の選択的にデポジット（堆積）する導体、例えばドー
プされたシリコンが用いられるかもしれない。さらに当
業技術者は、本発明の説明に例としてMOS半導体デバイ
スが図示され、ある例は色々の厚さ及び寸法に対し与え
られたが、他のデバイス構成、厚さ及び寸法も同様にう
まく使用され、一個または、それ以上の能動デバイス領
域，及び半導体領域，またはそれらが配置されるタブ
に、自己整合合金接触を同時に製作するのが望ましい時
には常に、本発明が適用され、ここで利用される擬似ゲ
ート構造及び方法は等しく他のデバイス構成にも適用で
きることを理解するであろう。従って、そのような変更
は特許請求の範囲に包含されるのが当然である。
に関し図示されたが、当業技術者は、半導体基板11の表
面部分12に他の半導体材料も使用可能であり、導体層15
及び擬似ゲート15a,能動ゲート15bに他の導体も使用で
きる。さらに当業技術者は、Ｐ型，または、Ｎ型と名称
をつけられたあるデバイス領域は交換されるか、また
は、変更され得ることを理解できる。さらに当業技術者
は、白金またはタングステン以外の他の合金形成材料
が、短絡を避けるために最終的に除去される必要のある
誘電体領域と反応しないかまたは、これらの領域に導体
層を形成しないような方法で反応するとすれば、これら
の材料が使用できることを理解できるであろう。また、
他の選択的にデポジット（堆積）する導体、例えばドー
プされたシリコンが用いられるかもしれない。さらに当
業技術者は、本発明の説明に例としてMOS半導体デバイ
スが図示され、ある例は色々の厚さ及び寸法に対し与え
られたが、他のデバイス構成、厚さ及び寸法も同様にう
まく使用され、一個または、それ以上の能動デバイス領
域，及び半導体領域，またはそれらが配置されるタブ
に、自己整合合金接触を同時に製作するのが望ましい時
には常に、本発明が適用され、ここで利用される擬似ゲ
ート構造及び方法は等しく他のデバイス構成にも適用で
きることを理解するであろう。従って、そのような変更
は特許請求の範囲に包含されるのが当然である。
本発明は特に下記のMOS半導体デバイスの製造に適して
いる。即ち、第１阻止領域がMOS半導体デバイスのゲー
トであり、基板の第１領域がMOS半導体デバイスのソー
ス及び／またはドレインであり、基板の第２領域はMOS
半導体デバイスが中につくられる分離されたタブ領域へ
の接触（コンタクト）となる。第２阻止領域は、合金形
成層が、ソース（または、ドレイン）接触及びタブ接触
をともに短絡することを阻止する。第２阻止領域、即
ち、“擬似ゲート（false gate）”は、MOS半導体デバ
イスのゲートと同時に同一方法で、都合よく形成され
る。横方向誘電分離壁（wall）は能動デバイス領域の周
囲に与えられ、他の半導体領域との横方向の連絡を遮断
する。第２阻止領域、即ち、“擬似ゲート（false gat
e）”は、分離壁（wall）の間のタブを横切り横方向に
延びている。
いる。即ち、第１阻止領域がMOS半導体デバイスのゲー
トであり、基板の第１領域がMOS半導体デバイスのソー
ス及び／またはドレインであり、基板の第２領域はMOS
半導体デバイスが中につくられる分離されたタブ領域へ
の接触（コンタクト）となる。第２阻止領域は、合金形
成層が、ソース（または、ドレイン）接触及びタブ接触
をともに短絡することを阻止する。第２阻止領域、即
ち、“擬似ゲート（false gate）”は、MOS半導体デバ
イスのゲートと同時に同一方法で、都合よく形成され
る。横方向誘電分離壁（wall）は能動デバイス領域の周
囲に与えられ、他の半導体領域との横方向の連絡を遮断
する。第２阻止領域、即ち、“擬似ゲート（false gat
e）”は、分離壁（wall）の間のタブを横切り横方向に
延びている。
本発明では、ソース及びドレイン接触（コンタクト）
が、ゲートに対して、また相互に自己整合化形成され、
またタブ接触に対して自己整合化形成される。本発明で
は、タブ接触領域をソース，ドレイン，または、ゲート
に関して位置合わせするために、中間のマスク整合化工
程をなにも必要としない。本発明では、合金形成層が、
同時にソース，ドレイン，及びタブ接触（コンタクト）
領域上に、それらを互いに短絡させずに、デポジット
（堆積形成）可能である。合金領域の横方向分離を増加
するために第１及び第２阻止領域上には側壁酸化膜（si
dewall oxides）が使用されることが望ましい。
が、ゲートに対して、また相互に自己整合化形成され、
またタブ接触に対して自己整合化形成される。本発明で
は、タブ接触領域をソース，ドレイン，または、ゲート
に関して位置合わせするために、中間のマスク整合化工
程をなにも必要としない。本発明では、合金形成層が、
同時にソース，ドレイン，及びタブ接触（コンタクト）
領域上に、それらを互いに短絡させずに、デポジット
（堆積形成）可能である。合金領域の横方向分離を増加
するために第１及び第２阻止領域上には側壁酸化膜（si
dewall oxides）が使用されることが望ましい。
本発明では、ソース（または、ドレイン）及びタブ接触
（コンタクト）は、極端に互いに近接して形成出来る
が、最小分離幅は最小線幅レイアウトルールが使用され
ることによって決定されることから短絡されることはな
い。擬似ゲートは、最小能動ゲート長と同じ横方向寸法
を有することが可能である。
（コンタクト）は、極端に互いに近接して形成出来る
が、最小分離幅は最小線幅レイアウトルールが使用され
ることによって決定されることから短絡されることはな
い。擬似ゲートは、最小能動ゲート長と同じ横方向寸法
を有することが可能である。
第１図〜第10図は、本発明により製造されたMOS半導体
デバイスの一部分の簡単な模式的断面構造図であり、 第１図は、MOS半導体デバイス形成予定部分の模式的断
面構造図を示し、第２図は、擬似ゲート15a,能動ゲート
15bの形成工程図を示し、 第３図は、イオン注入法によるソース接触151及びドレ
イン接触152の形成工程図を示し、 第４図は、イオン注入法によるＮ＋タブ接触16の形成工
程図を示し、 第５図は、薄い誘電体層191の形成工程図を示し、 第６図は、側壁酸化膜19を残し、誘電体層191の除去後
合金形成層17を形成する工程図を示し、 第７図は、熱処理により合金領域17a〜17fを形成する工
程図を示し、 第８図は、未反応の合金形成層17g,17hを除去する工程
図を示し、 第９図は、導体層18を形成後合金領域17a〜17fに対して
パターニングされた金属接触18a,18b,18c,18d,18eを形
成する工程図を示し、 第10図は、本発明の別の実施例による工程図を示し、 第11図は、第10図に図示されるMOS半導体デバイスのあ
る位置（11−11レベル）における一部分の簡単な模式的
平面構造図である。 10……MOS半導体デバイス部分 11……半導体基板 12……表面部分 12a……タブ領域 12b……表面部分12の部分 13,23,191……誘電体層 13a,13b……誘電体層部分 14……誘電体分離壁 15,24……導体層 15a……擬似ゲート 15b……能動ゲート 16……タブ接触 17……合金形成層 17a,17b,17c,17d,17e,17f……合金領域 17g,17h……合金形成層17の未反応部分 18……導体層 18a,18b,18c,18d,18e……金属接触 19……側壁酸化膜 19a……不活性チャネル領域 19b……活性チャネル領域 20……マスク 20a……開口部 21,22……（ドーパント）イオン 24a,24b,24c,24d……金属接触 30……マスク領域 151……ドレイン領域 152……ソース接触
デバイスの一部分の簡単な模式的断面構造図であり、 第１図は、MOS半導体デバイス形成予定部分の模式的断
面構造図を示し、第２図は、擬似ゲート15a,能動ゲート
15bの形成工程図を示し、 第３図は、イオン注入法によるソース接触151及びドレ
イン接触152の形成工程図を示し、 第４図は、イオン注入法によるＮ＋タブ接触16の形成工
程図を示し、 第５図は、薄い誘電体層191の形成工程図を示し、 第６図は、側壁酸化膜19を残し、誘電体層191の除去後
合金形成層17を形成する工程図を示し、 第７図は、熱処理により合金領域17a〜17fを形成する工
程図を示し、 第８図は、未反応の合金形成層17g,17hを除去する工程
図を示し、 第９図は、導体層18を形成後合金領域17a〜17fに対して
パターニングされた金属接触18a,18b,18c,18d,18eを形
成する工程図を示し、 第10図は、本発明の別の実施例による工程図を示し、 第11図は、第10図に図示されるMOS半導体デバイスのあ
る位置（11−11レベル）における一部分の簡単な模式的
平面構造図である。 10……MOS半導体デバイス部分 11……半導体基板 12……表面部分 12a……タブ領域 12b……表面部分12の部分 13,23,191……誘電体層 13a,13b……誘電体層部分 14……誘電体分離壁 15,24……導体層 15a……擬似ゲート 15b……能動ゲート 16……タブ接触 17……合金形成層 17a,17b,17c,17d,17e,17f……合金領域 17g,17h……合金形成層17の未反応部分 18……導体層 18a,18b,18c,18d,18e……金属接触 19……側壁酸化膜 19a……不活性チャネル領域 19b……活性チャネル領域 20……マスク 20a……開口部 21,22……（ドーパント）イオン 24a,24b,24c,24d……金属接触 30……マスク領域 151……ドレイン領域 152……ソース接触
Claims (2)
- 【請求項１】第１表面を有する第１導電型の半導体基板
を提供する工程と、 前記第１表面の一部分上にゲート誘電体層を形成する工
程と、 前記ゲート誘電体層上に導電性がありそれぞれ第１及び
第２横方向寸法を有する第１及び第２不純物阻止領域を
形成し、前記第１及び第２不純物阻止領域は、前記半導
体基板の第１領域によって分離され、しかも前記半導体
基板の第２領域は、前記半導体基板の前記第１領域から
前記第２不純物阻止領域によって分離され、前記第１不
純物阻止領域は前記MOS半導体デバイスのチャンネル領
域の上方に位置する能動ゲートを形成し、前記第２不純
物阻止領域は前記MOS半導体デバイスの不活性領域の上
方に位置する擬似ゲートを形成し、前記半導体基板の前
記第１領域は、前記MOS半導体デバイスのソースあるい
はドレインを形成し、前記半導体基板の前記第２領域は
接触領域を形成する工程と、 前記半導体基板の前記第１領域及び第２領域に第１導電
型の不純物で第１の所定不純物濃度まで不純物を添加
し、また、前記半導体基板の前記第２領域以外の前記第
１領域に第１導電型と反対導電型の第２導電型の不純物
で前記第１不純物濃度よりも濃い第２の所定不純物濃度
まで不純物を添加する工程と、 前記第１領域と、前記第２領域と、前記第１不純物阻止
領域と、及び前記第２不純物阻止領域上に同時に合金層
を形成する工程と、 前記第２領域および前記第２不純物阻止領域上に形成さ
れた前記合金層上にパターニングされた導体層を形成し
て前記第２領域を前記第２不純物阻止領域に接続する工
程と、 を具備することを特徴とするセルフアライン接触を有す
るMOS半導体デバイスの製造方法。 - 【請求項２】MOS半導体デバイスを含む第１部分を有す
る第１導電型の半導体基板と、 前記半導体基板の前記第１部分を実質的に横方向に取囲
み、第３及び第４の対向する部分によって連結された第
１及び第２の対向する部分を有する横方向分離手段と、 前記横方向分離手段の前記第１部分と前記第２部分との
間に延長し前記第１部分内に配置された第１導電型と反
対導電型の第２導電型の第１不純物添加領域と、 チャンネル領域によって第１不純物添加領域から分離さ
れ、前記横方向分離手段の前記第１部分と第２部分との
間に延長する前記第１部分内に配設された第２導電型の
第２不純物添加領域と、 絶縁体上で前記チャンネル領域上方にセルフアライン形
成された能動ゲートと、 電気的に不活性な領域によって前記第１不純物添加領域
から分離され、前記横方向分離手段の前記第１部分と前
記第２部分との間に延長する前記第１部分内に配置さ
れ、タブ接触を形成する第１導電型の第３不純物添加領
域と、 絶縁体上で前記電気的に不活性な領域の上方にセルフア
ライン形成された擬似ゲートと、 前記擬似ゲート及び前記第３不純物添加領域を短絡する
電極と、 を具備することを特徴とするセルフアライン接触を有す
るMOS半導体デバイス。
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|---|---|
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