JPH0682820A - 薄膜トランジスタマトリックスの製造方法 - Google Patents
薄膜トランジスタマトリックスの製造方法Info
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- JPH0682820A JPH0682820A JP23251892A JP23251892A JPH0682820A JP H0682820 A JPH0682820 A JP H0682820A JP 23251892 A JP23251892 A JP 23251892A JP 23251892 A JP23251892 A JP 23251892A JP H0682820 A JPH0682820 A JP H0682820A
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- gate
- bus line
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Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリックスの製造方法に
関し,ゲート電極及びゲートバスラインを液晶ディスプ
レイに表示むらの生じないように形成する方法の提供を
目的とする。 【構成】 透明絶縁性基板にゲート電極及びゲートバス
ラインを形成するに際し,透明絶縁性基板1に第1の金
属膜を堆積した後エッチングして,ゲートバスラインの
第1の層2aを形成するとともに, 次に形成するゲートバ
スラインの第2の層及びゲート電極の形成領域外に該第
1の金属膜2bを残し,次いで,全面に第2の金属膜3を
堆積した後,マスク4を用いて第2の金属膜3を選択的
にエッチングし,ゲートバスラインの第2の層及びゲー
ト電極5aを形成し,次いで,ゲートバスラインの第2の
層及びゲート電極5aの形成領域外に残った第1の金属膜
2bを選択的にエッチングして除去することにより, ゲー
トバスライン及びゲート電極を形成するように構成す
る。
関し,ゲート電極及びゲートバスラインを液晶ディスプ
レイに表示むらの生じないように形成する方法の提供を
目的とする。 【構成】 透明絶縁性基板にゲート電極及びゲートバス
ラインを形成するに際し,透明絶縁性基板1に第1の金
属膜を堆積した後エッチングして,ゲートバスラインの
第1の層2aを形成するとともに, 次に形成するゲートバ
スラインの第2の層及びゲート電極の形成領域外に該第
1の金属膜2bを残し,次いで,全面に第2の金属膜3を
堆積した後,マスク4を用いて第2の金属膜3を選択的
にエッチングし,ゲートバスラインの第2の層及びゲー
ト電極5aを形成し,次いで,ゲートバスラインの第2の
層及びゲート電極5aの形成領域外に残った第1の金属膜
2bを選択的にエッチングして除去することにより, ゲー
トバスライン及びゲート電極を形成するように構成す
る。
Description
【0001】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
ックスの製造方法に係り,特に,ゲート電極及びケート
バスラインの形成方法に関する。
ックスの製造方法に係り,特に,ゲート電極及びケート
バスラインの形成方法に関する。
【0002】近年,液晶ディスプレイの駆動素子として
薄膜トランジスタ(以下,TFTと称する)マトリック
スが使用され,表示部は大面積化してきており,表示む
らのない表示品質が要求されている。
薄膜トランジスタ(以下,TFTと称する)マトリック
スが使用され,表示部は大面積化してきており,表示む
らのない表示品質が要求されている。
【0003】
【従来の技術】図2(a), (b)はTFTマトリックスのゲ
ートバスライン及び蓄積容量配線を含む領域の平面図と
断面図で,(a) は平面図, (b) はA−A断面図である。
図中,1はガラス基板,2aはゲートバスラインの一部で
アルミニウム(Al),2cは蓄積容量配線の一部でA
l,5aはゲートバスラインの一部及びゲート電極でチタ
ン(Ti),5cは蓄積容量配線の一部でTi,6はドレ
イン電極,7はソース電極,8は画素電極,9はゲート
絶縁膜を表す。
ートバスライン及び蓄積容量配線を含む領域の平面図と
断面図で,(a) は平面図, (b) はA−A断面図である。
図中,1はガラス基板,2aはゲートバスラインの一部で
アルミニウム(Al),2cは蓄積容量配線の一部でA
l,5aはゲートバスラインの一部及びゲート電極でチタ
ン(Ti),5cは蓄積容量配線の一部でTi,6はドレ
イン電極,7はソース電極,8は画素電極,9はゲート
絶縁膜を表す。
【0004】蓄積容量配線2c, 5cはTFT部の液晶抵抗
のばらつきによる輝度むらを抑える補助容量を形成する
ためのもので,通常,ゲート絶縁膜9を挟んで画素電極
8の下に形成され,画素電極8との間に容量を形成す
る。
のばらつきによる輝度むらを抑える補助容量を形成する
ためのもので,通常,ゲート絶縁膜9を挟んで画素電極
8の下に形成され,画素電極8との間に容量を形成す
る。
【0005】図3(a) 〜(d), (aa), (cc), (dd) はゲー
トバスライン及び蓄積容量配線を形成する従来例を示す
工程順断面図と平面図であり,(a) 〜(d) はB−B断面
図,(aa), (cc), (dd) は,それぞれ,(a), (c), (d)
に対応する平面図である。
トバスライン及び蓄積容量配線を形成する従来例を示す
工程順断面図と平面図であり,(a) 〜(d) はB−B断面
図,(aa), (cc), (dd) は,それぞれ,(a), (c), (d)
に対応する平面図である。
【0006】ゲートバスライン及び蓄積容量配線の形成
工程の概略は次の如くである。 図3(a), (aa) 参照 ガラス基板1上に厚さが例えば50nmのAl膜をスパッ
タ法により成膜し,フォトリソグラフィー技術によりウ
エットエッチングでAlパターン2a, 2cを形成する。こ
のAlパターン2a, 2cは,ゲートバスライン及び蓄積容
量配線を低抵抗化させるためのものである。
工程の概略は次の如くである。 図3(a), (aa) 参照 ガラス基板1上に厚さが例えば50nmのAl膜をスパッ
タ法により成膜し,フォトリソグラフィー技術によりウ
エットエッチングでAlパターン2a, 2cを形成する。こ
のAlパターン2a, 2cは,ゲートバスライン及び蓄積容
量配線を低抵抗化させるためのものである。
【0007】図3(b) 参照 Alパターン2a, 2cを覆い,全面にゲート電極となる厚
さが例えば50nmのTi膜3をスパッタ法により成膜す
る。
さが例えば50nmのTi膜3をスパッタ法により成膜す
る。
【0008】図3(c), (cc) 参照 Ti膜3にレジスト膜を塗布し,ゲート電極及び蓄積容
量配線の形に露光・現像し,レジストマスク4を形成す
る。
量配線の形に露光・現像し,レジストマスク4を形成す
る。
【0009】図3(d), (dd) 参照 レジストマスク4をマスクにしてTi膜3をドライエッ
チングによりエッチングする。
チングによりエッチングする。
【0010】このようにしてゲート電極及びゲートバス
ライン2a, 5a,さらに蓄積容量配線2c, 5cが形成される
が,この時,Tiを完全に除去することが難しく,ガラ
ス基板1上に極く薄くまだら状にTi残渣が生じる。
ライン2a, 5a,さらに蓄積容量配線2c, 5cが形成される
が,この時,Tiを完全に除去することが難しく,ガラ
ス基板1上に極く薄くまだら状にTi残渣が生じる。
【0011】この後,ゲート絶縁膜の形成から一連の薄
膜トランジスタマトリックスの形成へと工程を進めるの
であるが,Tiのエッチング残渣が次のプラズマCVD
成膜工程において,TiO等に変化してゲート電極配線
とゲート電極配線間,またはゲート電極配線と蓄積容量
配線間に高抵抗の導通を生じる。この高抵抗の導通は表
示面内で不均一であり,この不均一性が液晶ディスプレ
イの表示むらの原因となる。
膜トランジスタマトリックスの形成へと工程を進めるの
であるが,Tiのエッチング残渣が次のプラズマCVD
成膜工程において,TiO等に変化してゲート電極配線
とゲート電極配線間,またはゲート電極配線と蓄積容量
配線間に高抵抗の導通を生じる。この高抵抗の導通は表
示面内で不均一であり,この不均一性が液晶ディスプレ
イの表示むらの原因となる。
【0012】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み,液晶ディスプレイの表示むらの原因となるTi残
渣を十分に除去できるようなプロセスを提供することを
目的とする。
鑑み,液晶ディスプレイの表示むらの原因となるTi残
渣を十分に除去できるようなプロセスを提供することを
目的とする。
【0013】
【課題を解決するための手段】図1(a) 〜(e), (aa),
(ee) は,ゲートバスライン及び蓄積容量配線を形成す
る実施例を示す工程順断面図と平面図である。
(ee) は,ゲートバスライン及び蓄積容量配線を形成す
る実施例を示す工程順断面図と平面図である。
【0014】上記課題は,透明絶縁性基板上に形成さ
れ,マトリックス状に配置された薄膜トランジスタと該
薄膜トランジスタのゲート電極に接続するゲートバスラ
インを有し,該ゲートバスラインは2層の金属膜からな
る薄膜トランジスタマトリックスの製造において,透明
絶縁性基板1にゲート電極及びゲートバスラインを形成
するに際し,該透明絶縁性基板1に第1の金属膜を堆積
した後エッチングして,ゲートバスラインの第1の層2a
を形成するとともに, 次に形成するゲートバスラインの
第2の層及びゲート電極の形成領域外に該第1の金属膜
2bを残し,次いで,全面に第2の金属膜3を堆積した
後,マスク4を用いて該第2の金属膜3を選択的にエッ
チングし,ゲートバスラインの第2の層及びゲート電極
5aを形成し,次いで,該ゲートバスラインの第2の層及
びゲート電極5aの形成領域外に残った第1の金属膜2bを
選択的にエッチングして除去することにより, ゲートバ
スライン及びゲート電極を形成する薄膜トランジスタマ
トリックスの製造方法によって解決される。
れ,マトリックス状に配置された薄膜トランジスタと該
薄膜トランジスタのゲート電極に接続するゲートバスラ
インを有し,該ゲートバスラインは2層の金属膜からな
る薄膜トランジスタマトリックスの製造において,透明
絶縁性基板1にゲート電極及びゲートバスラインを形成
するに際し,該透明絶縁性基板1に第1の金属膜を堆積
した後エッチングして,ゲートバスラインの第1の層2a
を形成するとともに, 次に形成するゲートバスラインの
第2の層及びゲート電極の形成領域外に該第1の金属膜
2bを残し,次いで,全面に第2の金属膜3を堆積した
後,マスク4を用いて該第2の金属膜3を選択的にエッ
チングし,ゲートバスラインの第2の層及びゲート電極
5aを形成し,次いで,該ゲートバスラインの第2の層及
びゲート電極5aの形成領域外に残った第1の金属膜2bを
選択的にエッチングして除去することにより, ゲートバ
スライン及びゲート電極を形成する薄膜トランジスタマ
トリックスの製造方法によって解決される。
【0015】また,前記第1の金属膜2a, 2bのエッチン
グはウエットエッチングで行い,前記第2の金属膜3の
エッチングはドライエッチングで行う前記記載の薄膜ト
ランジスタマトリックスの製造方法によって解決され
る。
グはウエットエッチングで行い,前記第2の金属膜3の
エッチングはドライエッチングで行う前記記載の薄膜ト
ランジスタマトリックスの製造方法によって解決され
る。
【0016】
【作用】本発明では,透明絶縁性基板1に第1の金属膜
を堆積した後エッチングして,ゲートバスラインの第1
の層2aを形成するとともに, 次に形成するゲートバスラ
インの第2の層及びゲート電極の形成領域外に第1の金
属膜2bを残している。
を堆積した後エッチングして,ゲートバスラインの第1
の層2aを形成するとともに, 次に形成するゲートバスラ
インの第2の層及びゲート電極の形成領域外に第1の金
属膜2bを残している。
【0017】次に,全面に第2の金属膜3を堆積した
後,マスク4を用いて第2の金属膜3を選択的にエッチ
ングし,ゲートバスラインの第2の層及びゲート電極5a
を形成すると,ゲートバスラインの第2の層及びゲート
電極5aの形成領域外の第1の金属膜2b上にTiのエッチ
ング残渣を生じる。しかし,この残渣は,ゲートバスラ
インの第2の層及びゲート電極5aの形成領域外に残った
第1の金属膜2bを選択的にエッチングして除去する時,
同時に除去されるので,ゲート電極間にはTiのエッチ
ング残渣がなくなり,表示面内での不均一な高抵抗の導
通の問題はなくなり,表示むらのない液晶ディスプレイ
が得られる。
後,マスク4を用いて第2の金属膜3を選択的にエッチ
ングし,ゲートバスラインの第2の層及びゲート電極5a
を形成すると,ゲートバスラインの第2の層及びゲート
電極5aの形成領域外の第1の金属膜2b上にTiのエッチ
ング残渣を生じる。しかし,この残渣は,ゲートバスラ
インの第2の層及びゲート電極5aの形成領域外に残った
第1の金属膜2bを選択的にエッチングして除去する時,
同時に除去されるので,ゲート電極間にはTiのエッチ
ング残渣がなくなり,表示面内での不均一な高抵抗の導
通の問題はなくなり,表示むらのない液晶ディスプレイ
が得られる。
【0018】第1の金属膜及び第2の金属膜の2層構造
のゲートバスラインを形成する時,第1の金属膜2aは寸
法精度を必要としないが完全に除去することが必要であ
るから,そのエッチングはウエットエッチングで行い,
第2の金属膜3からなるゲート電極5aは寸法精度を必要
とするから,そのエッチングはドライエッチングで行う
ようにする。第2の金属膜のドライエッチングで残渣が
生じても,上記のように除去することができる。
のゲートバスラインを形成する時,第1の金属膜2aは寸
法精度を必要としないが完全に除去することが必要であ
るから,そのエッチングはウエットエッチングで行い,
第2の金属膜3からなるゲート電極5aは寸法精度を必要
とするから,そのエッチングはドライエッチングで行う
ようにする。第2の金属膜のドライエッチングで残渣が
生じても,上記のように除去することができる。
【0019】
【実施例】図1(a) 〜(e), (aa), (ee) は,ゲートバス
ライン及び蓄積容量配線を形成する実施例を示す工程順
断面図と平面図で,(a) 〜(e) はB−B断面図, (aa),
(ee) は平面図である。以下,これらの図を参照しなが
ら実施例について説明する。
ライン及び蓄積容量配線を形成する実施例を示す工程順
断面図と平面図で,(a) 〜(e) はB−B断面図, (aa),
(ee) は平面図である。以下,これらの図を参照しなが
ら実施例について説明する。
【0020】図1(a), (aa) 参照 透明絶縁性基板となるガラス基板1に厚さが例えば50
nmのAlをスパッタ成膜する。フォトリソグラフィー技
術によりAlをウエットエッチングして,ゲートバスラ
イン2a及び蓄積容量配線2cを形成すると同時に,次に形
成する配線領域(図中,点線で示す)外にAl膜(2b)を
残す。このAl膜はゲートバスライン及び蓄積容量配線
を低抵抗化するために形成するものである。
nmのAlをスパッタ成膜する。フォトリソグラフィー技
術によりAlをウエットエッチングして,ゲートバスラ
イン2a及び蓄積容量配線2cを形成すると同時に,次に形
成する配線領域(図中,点線で示す)外にAl膜(2b)を
残す。このAl膜はゲートバスライン及び蓄積容量配線
を低抵抗化するために形成するものである。
【0021】図1(b) 参照 全面にゲート電極となるTi膜3を例えば50nmの厚さ
にスパッタ成膜する。 図1(c) 参照 Ti膜3上にレジストを塗布し,フォトリソグラフィー
技術により露光・現像を行い,レジストマスク4を形成
する。レジストマスク4は,図1(aa)に示した点線を境
界とするものである。
にスパッタ成膜する。 図1(c) 参照 Ti膜3上にレジストを塗布し,フォトリソグラフィー
技術により露光・現像を行い,レジストマスク4を形成
する。レジストマスク4は,図1(aa)に示した点線を境
界とするものである。
【0022】図1(d) 参照 レジストマスク4をマスクにしてTi膜3をドライエッ
チングして除去する。配線領域外のAl膜2b上のTiは
完全には除去されず,Ti残渣を生じる。
チングして除去する。配線領域外のAl膜2b上のTiは
完全には除去されず,Ti残渣を生じる。
【0023】図1(e), (ee) 参照 再度ウエットエッチングによりAl膜2bを除去する。こ
の時,Al膜2b上に残ったTi残渣も同時に除去され
る。
の時,Al膜2b上に残ったTi残渣も同時に除去され
る。
【0024】このようにして,ゲート電極間やゲート電
極と蓄積容量配線間にTi残渣の生じないようにするこ
とができる。この後,ゲート絶縁膜の形成及びそれに続
く工程により薄膜トランジスタマトリックスを形成する
が,説明は省略する。
極と蓄積容量配線間にTi残渣の生じないようにするこ
とができる。この後,ゲート絶縁膜の形成及びそれに続
く工程により薄膜トランジスタマトリックスを形成する
が,説明は省略する。
【0025】実施例はゲートバスライン及びゲート電極
と蓄積容量配線を同一プロセスで形成する例について説
明したが,このようなプロセスでてゲートバスライン及
びゲート電極を形成する時,液晶ディスプレイの表示面
内で不均一な高抵抗層は形成されず,表示むらがなくな
り,表示品質が向上する。
と蓄積容量配線を同一プロセスで形成する例について説
明したが,このようなプロセスでてゲートバスライン及
びゲート電極を形成する時,液晶ディスプレイの表示面
内で不均一な高抵抗層は形成されず,表示むらがなくな
り,表示品質が向上する。
【0026】
【発明の効果】以上説明したように,ゲートバスライン
及びゲート電極の形成時に,露光パターンにダミーパタ
ーンを加え,エッチング残渣を除く後工程を追加するこ
とにより,配線間の不均一な高抵抗層を除去することが
可能となる。これにより,従来液晶ディスプレイの表示
面内で不均一な高抵抗層により発生していた表示むらが
無くなり,表示品質が向上する。
及びゲート電極の形成時に,露光パターンにダミーパタ
ーンを加え,エッチング残渣を除く後工程を追加するこ
とにより,配線間の不均一な高抵抗層を除去することが
可能となる。これにより,従来液晶ディスプレイの表示
面内で不均一な高抵抗層により発生していた表示むらが
無くなり,表示品質が向上する。
【図1】ゲートバスライン及び蓄積容量配線を形成する
実施例を示す工程順断面図と平面図で,(a) 〜(e) はB
−B断面図,(aa), (ee)は平面図である。
実施例を示す工程順断面図と平面図で,(a) 〜(e) はB
−B断面図,(aa), (ee)は平面図である。
【図2】TFTマトリックスのゲートバスライン及び蓄
積容量配線を含む領域の平面図と断面図で,(a) は平面
図, (b) はA−A断面図である。
積容量配線を含む領域の平面図と断面図で,(a) は平面
図, (b) はA−A断面図である。
【図3】ゲートバスライン及び蓄積容量配線を形成する
従来例を示す工程順断面図と平面図で,(a) 〜(d) はB
−B断面図,(aa), (cc), (dd)は平面図である。
従来例を示す工程順断面図と平面図で,(a) 〜(d) はB
−B断面図,(aa), (cc), (dd)は平面図である。
1は透明絶縁性基板であってガラス基板 2aはAlパターンであってゲートバスライン 2bはAlパターンであってゲートバスライン及びゲート
電極外のパターン 2cはAlパターンであって蓄積容量配線 3はTi膜 4はマスクであってレジストマスク 5aはゲートバスライン及びゲート電極 5cは蓄積容量配線 6はドレイン電極 6aはドレインバスライン 7はソース電極 8は画素電極
電極外のパターン 2cはAlパターンであって蓄積容量配線 3はTi膜 4はマスクであってレジストマスク 5aはゲートバスライン及びゲート電極 5cは蓄積容量配線 6はドレイン電極 6aはドレインバスライン 7はソース電極 8は画素電極
Claims (2)
- 【請求項1】 透明絶縁性基板上に形成され,マトリッ
クス状に配置された薄膜トランジスタと該薄膜トランジ
スタのゲート電極に接続するゲートバスラインを有し,
該ゲートバスラインは2層の金属膜からなる薄膜トラン
ジスタマトリックスの製造において,透明絶縁性基板
(1) にゲート電極及びゲートバスラインを形成するに際
し,該透明絶縁性基板(1) に第1の金属膜を堆積した後
エッチングして,ゲートバスラインの第1の層(2a)を形
成するとともに, 次に形成するゲートバスラインの第2
の層及びゲート電極の形成領域外に該第1の金属膜(2b)
を残し,次いで,全面に第2の金属膜(3) を堆積した
後,マスク(4) を用いて該第2の金属膜(3) を選択的に
エッチングし,ゲートバスラインの第2の層及びゲート
電極(5a)を形成し,次いで,該ゲートバスラインの第2
の層及びゲート電極(5a)の形成領域外に残った第1の金
属膜(2b)を選択的にエッチングして除去することによ
り, ゲートバスライン及びゲート電極を形成することを
特徴とする薄膜トランジスタマトリックスの製造方法。 - 【請求項2】 前記第1の金属膜(2a, 2b)のエッチング
はウエットエッチングで行い,前記第2の金属膜(3) の
エッチングはドライエッチングで行うことを特徴とする
請求項1記載の薄膜トランジスタマトリックスの製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23251892A JPH0682820A (ja) | 1992-09-01 | 1992-09-01 | 薄膜トランジスタマトリックスの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23251892A JPH0682820A (ja) | 1992-09-01 | 1992-09-01 | 薄膜トランジスタマトリックスの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0682820A true JPH0682820A (ja) | 1994-03-25 |
Family
ID=16940589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23251892A Withdrawn JPH0682820A (ja) | 1992-09-01 | 1992-09-01 | 薄膜トランジスタマトリックスの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0682820A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165860A (ja) * | 2005-11-17 | 2007-06-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
US8344379B2 (en) | 2005-11-17 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method of the same |
US10249764B2 (en) | 2012-02-09 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device |
US10263114B2 (en) | 2016-03-04 | 2019-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, or display device including the same |
-
1992
- 1992-09-01 JP JP23251892A patent/JPH0682820A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007165860A (ja) * | 2005-11-17 | 2007-06-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
US8344379B2 (en) | 2005-11-17 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method of the same |
US10249764B2 (en) | 2012-02-09 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device |
US10263114B2 (en) | 2016-03-04 | 2019-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, or display device including the same |
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