JPH0573296A - Microcomputer - Google Patents
MicrocomputerInfo
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- JPH0573296A JPH0573296A JP3234247A JP23424791A JPH0573296A JP H0573296 A JPH0573296 A JP H0573296A JP 3234247 A JP3234247 A JP 3234247A JP 23424791 A JP23424791 A JP 23424791A JP H0573296 A JPH0573296 A JP H0573296A
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- JP
- Japan
- Prior art keywords
- time
- program
- circuit
- program counter
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はマイクロコンピュータに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microcomputer.
【0002】[0002]
【従来の技術】一般にマイクロコンピュータでは、プロ
グラム・カウンタが示すプログラム・メモリのアドレス
に格納されている命令を実行し、その命令が実行された
後にプログラム・カウンタの更新を行っている。2. Description of the Related Art Generally, a microcomputer executes an instruction stored in an address of a program memory indicated by a program counter, and updates the program counter after the instruction is executed.
【0003】従来、マイクロコンピュータを使用したシ
ステムにおいて、プログラム命令でウェイト処理を行う
場合(例えば、キー入力処理の中でキー入力を確実に行
うために、キースキャン信号を出力し、リターン信号を
受け取るまでの間に、数十マイクロ秒のウェイト処理を
行う場合や、実行する命令ステップ数によって時間を作
るソフトウェア・タイマを使用したプログラムにおいて
は、条件分岐により実行するステップ数に違いがある場
合に、命令ステップ数の調整のためにウェイト処理を使
用する場合など)には、増減命令や分岐命令とNOP
(NoOperation)命令の組み合わせにより実
現している。Conventionally, in a system using a microcomputer, when performing wait processing by a program instruction (for example, in order to reliably perform key input during key input processing, a key scan signal is output and a return signal is received. In the meantime, when performing wait processing for several tens of microseconds, or in a program using a software timer that makes time according to the number of instruction steps to be executed, if there is a difference in the number of steps to be executed due to conditional branch When using wait processing to adjust the number of instruction steps), increase / decrease instructions, branch instructions and NOP
It is realized by a combination of (NoOperation) commands.
【0004】[0004]
【発明が解決しようとする課題】前述した従来のマイク
ロコンピュータにおいて、プログラム命令でウェイト処
理を行う場合は、増減命令や分岐命令とNOP(No
Operation)命令の組み合わせにより行うた
め、プログラム・メモリの使用量が増えたり、プログラ
ムの実行ステップ(実行時間)を計算しなければならな
いという欠点があった。In the above-mentioned conventional microcomputer, when the wait processing is performed by the program instruction, the increase / decrease instruction, the branch instruction and the NOP (No
Since it is performed by a combination of (Operation) instructions, there are drawbacks that the amount of program memory used increases and the execution step (execution time) of the program must be calculated.
【0005】そこで、本発明の目的は、以上の欠点を解
消して、簡単にウェイト処理を実現することのできるよ
うにしたマイクロコンピュータを提供することにある。Therefore, an object of the present invention is to solve the above drawbacks and to provide a microcomputer capable of easily realizing wait processing.
【0006】[0006]
【課題を解決するための手段】本発明の構成は、プログ
ラム・メモリとプログラム・カウンタとを備え、前記プ
ログラム・カウンタが示す前記プログラム・メモリのア
ドレスに格納している命令を実行する機能を有するマイ
クロコンピュータにおいて、プログラム命令により任意
のウェイト時間を設定する時間設定回路と、前記ウェイ
ト時間を計時する計時手段と、前記計時手段の計時状態
により前記プログラム・カウンタの更新停止もしくは更
新を制御する制御手段とを備えることを特徴とする。The configuration of the present invention includes a program memory and a program counter, and has a function of executing an instruction stored at an address of the program memory indicated by the program counter. In the microcomputer, a time setting circuit for setting an arbitrary wait time by a program command, a time measuring means for measuring the wait time, and a control means for controlling update stop or update of the program counter according to a time measuring state of the time measuring means. And is provided.
【0007】[0007]
【実施例】次に本発明の詳細をその実施例につき図面を
参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be described below with reference to the accompanying drawings.
【0008】図1は本発明の第1の実施例のマイクロコ
ンピュータを示すブロック図である。図1において、本
実施例1は、マイクロコンピュータを動作させる命令を
記憶しておくプログラム・メモリ1と、プログラム・メ
モリ1のアドレスを示すプログラム・カウンタ2と、プ
ログラム命令により任意のウェイト時間データを設定す
る時間設定回路3と、ウェイト時間を計時するための時
間計時手段4と、時間設定回路3の内容と時間計時手段
4の内容を比較し一致信号を出力する比較回路5と、比
較回路5から出力される一致信号とクロック信号とで論
理演算を行い演算結果を出力するAND回路6とを備え
ている。FIG. 1 is a block diagram showing a microcomputer according to a first embodiment of the present invention. In FIG. 1, the first embodiment is such that a program memory 1 for storing an instruction for operating a microcomputer, a program counter 2 for indicating an address of the program memory 1, and an arbitrary wait time data by the program instruction. A time setting circuit 3 to be set, a time measuring means 4 for measuring a wait time, a comparison circuit 5 for comparing the contents of the time setting circuit 3 and the contents of the time measuring means 4 and outputting a coincidence signal, and a comparison circuit 5. And an AND circuit 6 for performing a logical operation on the coincidence signal and the clock signal, and outputting the operation result.
【0009】時間計時手段4は、プログラム命令により
任意のウェイト時間を時間設定回路3に設定した直後か
ら計時を開始する。比較回路5は、この時間計時手段4
の内容と前記時間設定回路3の内容を比較し、一致をみ
ればハイレベルを、不一致の場合はローレベルの信号を
出力する。AND回路6は前記比較回路5に出力とプロ
グラム・カウンタを更新するクロック信号との論理積を
行い、結果をプログラム・カウンタ2へ出力する。The time counting means 4 starts counting immediately after setting an arbitrary wait time in the time setting circuit 3 by a program command. The comparison circuit 5 uses the time counting means 4
And the contents of the time setting circuit 3 are compared, and a high level signal is output if they match, and a low level signal is output if they do not match. The AND circuit 6 performs a logical product of the output to the comparison circuit 5 and the clock signal for updating the program counter, and outputs the result to the program counter 2.
【0010】従って、プログラム命令により任意のウェ
イト時間を時間設定回路3に設定することで、プログラ
ム・カウンタの更新を止めることができ、簡単に任意時
間のウェイト処理を実現させることができる。Therefore, by setting an arbitrary wait time in the time setting circuit 3 by a program instruction, the update of the program counter can be stopped and the wait processing for the arbitrary time can be easily realized.
【0011】本実施例は論理回路にAND回路を用いた
場合であり、当然その他の論理回路においても応用可能
である。The present embodiment is a case where an AND circuit is used for the logic circuit, and can naturally be applied to other logic circuits.
【0012】図2は本発明の第2の実施例のマイクロコ
ンピュータを示すブロック図である。FIG. 2 is a block diagram showing a microcomputer according to the second embodiment of the present invention.
【0013】図2において、本実施例は時間計時手段に
ダウン・カウンタ回路8を用いた場合であり、当然その
他のカウンタ回路においても応用可能である。本実施例
のマイクロコンピュータは、マイクロコンピュータを動
作させる命令を記憶しておくプログラム・メモリ1と、
プログラム・メモリ1のアドレスを示すプログラム・カ
ウンタ2と、プログラム命令により任意のウェイト時間
データを設定し、そのウェイト時間を計時するためのダ
ウン・カウンタ回路3と、ダウン・カウンタ回路8の状
態により、プログラム・カウンタ2の更新停止もしくは
更新の制御を行うプログラム・カウンタ制御手段9とを
備えている。In FIG. 2, the present embodiment is a case where the down counter circuit 8 is used as the time counting means, and can naturally be applied to other counter circuits. The microcomputer of this embodiment includes a program memory 1 for storing instructions for operating the microcomputer,
Depending on the states of the program counter 2 indicating the address of the program memory 1, the down counter circuit 3 for setting arbitrary wait time data by a program instruction and measuring the wait time, and the down counter circuit 8, The program counter 2 is provided with a program counter control means 9 for controlling the stop or update of the program counter 2.
【0014】ダウン・カウンタ回路8は、プログラム命
令により任意のウェイト時間を設定した前後から計時を
開始し、アンダー・フローすることにより停止する。ダ
ウン・カウンタ回路8は、計時動作中はプログラム・カ
ウンタ停止信号を、計時動作停止中はプログラム・カウ
ンタ動作信号をプログラム・カウンタ制御手段9に出力
する。プログラム・カウンタ制御手段4は、ダウン・カ
ウンタ回路8の状態によりプログラム・カウンタ2の更
新停止もしくは更新の制御を行う。The down counter circuit 8 starts time counting before and after setting an arbitrary wait time by a program instruction, and stops when it underflows. The down counter circuit 8 outputs a program counter stop signal to the program counter control means 9 during the time counting operation and a program counter operation signal during the time counting operation stop. The program counter control means 4 controls the update stop or update of the program counter 2 depending on the state of the down counter circuit 8.
【0015】従って、プログラム命令により任意のウェ
イト時間をダウン・カウンタ回路8に設定することで、
プログラム・カウンタの更新を止めることができ、簡単
に任意時間のウェイト処理を実現させることができる。Therefore, by setting an arbitrary wait time in the down counter circuit 8 by a program instruction,
The update of the program counter can be stopped, and the wait processing for an arbitrary time can be easily realized.
【0016】以上特に第1の実施例のマイクロコンピュ
ータは、前述の従来のマイクロコンピュータの他に、プ
ログラム命令により任意のウェイト時間を設定する時間
設定回路と、ウェイト時間を計時する計時手段と、計時
手段の状態によりプログラム・カウンタを更新停止もし
くは更新を制御する制御手段とを備えることにより構成
される。In particular, in the microcomputer of the first embodiment, in addition to the above-mentioned conventional microcomputer, a time setting circuit for setting an arbitrary wait time by a program command, a clock means for clocking the wait time, and a clock. The program counter is provided with a control means for stopping or updating the update depending on the state of the means.
【0017】このようにすることにより、プログラム命
令でウェイト処理を行うときに命令を組み合わせること
なく、簡単にウェイト処理を実現することが可能にな
る。By doing so, it becomes possible to easily implement the wait processing without combining the instructions when performing the wait processing by the program instruction.
【0018】[0018]
【発明の効果】以上の説明で明らかなように、本発明の
マイクロコンピュータによれば、プログラム命令でウェ
イト処理を行う場合に、プログラム・メモリの使用量が
増えたりプログラムの実行ステップ(実行時間)を計算
しなければならないといった処理を要せず、簡単にウェ
イト処理を実現することのできるという効果を有する。As is apparent from the above description, according to the microcomputer of the present invention, when the wait processing is executed by the program instruction, the usage amount of the program memory is increased or the execution step (execution time) of the program is executed. There is an effect that the wait process can be easily realized without the process of having to calculate.
【図1】本発明の第1の実施例のマイクロコンピュータ
を示すブロック図である。FIG. 1 is a block diagram showing a microcomputer according to a first embodiment of the present invention.
【図2】本発明の第2の実施例のマイクロコンピュータ
を示すブロック図である。FIG. 2 is a block diagram showing a microcomputer of a second embodiment of the present invention.
1 プログラム・メモリ 2 プログラム・カウンタ 3 時間設定回路 4 時間計時手段 5 比較回路 6 AND回路 8 ダウン・カウンタ回路 9 プログラム・カウンタ制御手段 DESCRIPTION OF SYMBOLS 1 program memory 2 program counter 3 time setting circuit 4 time measuring means 5 comparison circuit 6 AND circuit 8 down counter circuit 9 program counter control means
Claims (1)
ンタとを備え、前記プログラム・カウンタが示す前記プ
ログラム・メモリのアドレスに格納している命令を実行
する機能を有するマイクロコンピュータにおいて、プロ
グラム命令により任意のウェイト時間を設定する時間設
定回路と、前記ウェイト時間を計時する計時手段と、前
記計時手段の計時状態により前記プログラム・カウンタ
の更新停止もしくは更新を制御する制御手段とを備える
ことを特徴とするマイクロコンピュータ。1. A microcomputer comprising a program memory and a program counter, and having a function of executing an instruction stored at an address of the program memory indicated by the program counter, an arbitrary wait depending on the program instruction. A microcomputer comprising: a time setting circuit for setting a time, a time measuring means for measuring the wait time, and a control means for controlling an update stop or an update of the program counter according to a time measuring state of the time measuring means. ..
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3234247A JPH0573296A (en) | 1991-09-13 | 1991-09-13 | Microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3234247A JPH0573296A (en) | 1991-09-13 | 1991-09-13 | Microcomputer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0573296A true JPH0573296A (en) | 1993-03-26 |
Family
ID=16967982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3234247A Pending JPH0573296A (en) | 1991-09-13 | 1991-09-13 | Microcomputer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0573296A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260421A (en) * | 2005-03-18 | 2006-09-28 | Hitachi Ltd | Clock abnormality monitoring method and device |
JP2009507299A (en) * | 2005-09-02 | 2009-02-19 | アステリオン・インコーポレイテッド | System and method for performing deterministic processing |
US7844850B2 (en) | 2008-05-23 | 2010-11-30 | Kabushiki Kaisha Toshiba | Broadcast/VOD receiver and viewing management method |
US10119546B2 (en) | 2012-02-27 | 2018-11-06 | Mitsubishi Heavy Industries Compressor Corporation | Rotary machine |
-
1991
- 1991-09-13 JP JP3234247A patent/JPH0573296A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260421A (en) * | 2005-03-18 | 2006-09-28 | Hitachi Ltd | Clock abnormality monitoring method and device |
JP2009507299A (en) * | 2005-09-02 | 2009-02-19 | アステリオン・インコーポレイテッド | System and method for performing deterministic processing |
US8719556B2 (en) | 2005-09-02 | 2014-05-06 | Bini Ate Llc | System and method for performing deterministic processing |
US9189239B2 (en) | 2005-09-02 | 2015-11-17 | Bin1 Ate, Llc | System and method for performing deterministic processing |
US7844850B2 (en) | 2008-05-23 | 2010-11-30 | Kabushiki Kaisha Toshiba | Broadcast/VOD receiver and viewing management method |
US10119546B2 (en) | 2012-02-27 | 2018-11-06 | Mitsubishi Heavy Industries Compressor Corporation | Rotary machine |
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Legal Events
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---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990216 |