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JPH05275581A - Ceramic package - Google Patents

Ceramic package

Info

Publication number
JPH05275581A
JPH05275581A JP4070628A JP7062892A JPH05275581A JP H05275581 A JPH05275581 A JP H05275581A JP 4070628 A JP4070628 A JP 4070628A JP 7062892 A JP7062892 A JP 7062892A JP H05275581 A JPH05275581 A JP H05275581A
Authority
JP
Japan
Prior art keywords
ceramic
circuit board
package
semiconductor chip
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4070628A
Other languages
Japanese (ja)
Inventor
Koji Yamakawa
晃司 山川
Yasuaki Yasumoto
恭章 安本
Yasushi Iyogi
靖 五代儀
Kaoru Koiwa
馨 小岩
Nobuo Iwase
暢男 岩瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP4070628A priority Critical patent/JPH05275581A/en
Publication of JPH05275581A publication Critical patent/JPH05275581A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
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    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

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  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

PURPOSE:To provide a ceramic package having extremely excellent heat radiating characteristics with no sacrife of electric characteristics or high-density mounting property. CONSTITUTION:The package is provided with a ceramic circuit board 22, a plurality of external terminals 25 stuck to the surface of the board 22 opposite to the surface on which a semiconductor chip 26 is mounted, and an interposed material 31 for radiating heat provided on the external terminal joining-side surface of the board 22 immediately below the surface mounting the chip 26.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、セラミックパッケージ
に関し、特に搭載された半導体チップから発生した熱の
放散性を改良したセラミックパッケージに係わるもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic package, and more particularly to a ceramic package having improved heat dissipation from a mounted semiconductor chip.

【0002】[0002]

【従来の技術】半導体装置のパッケージは、機械的に破
損しやすい半導体チップを周囲の環境から保護したり、
装置組み立ての取扱い時に加わる種々の応力から機械的
に保護したりすることが第1の目的である。しかしなが
ら、近年の半導体技術の発展に伴って、前記機械的な保
護以外に次第にパッケージの電気的、熱的な能力を高め
ることが要求されつつある。すなわち、半導体チップが
回路規模の増大、高発熱、多ピン、高速、大チップの方
向へと発展しているため、これに応じたパッケージ構
造、例えばピングリッドアレイパッケージが注目されて
いる。
2. Description of the Related Art A semiconductor device package protects a semiconductor chip, which is easily damaged mechanically, from the surrounding environment,
The first purpose is to provide mechanical protection from various stresses applied during handling of the device assembly. However, with the recent development of semiconductor technology, there is a demand for gradually increasing the electrical and thermal capabilities of the package in addition to the mechanical protection. That is, since semiconductor chips are being developed in the direction of increasing circuit scale, high heat generation, multi-pin, high speed, and large chips, package structures corresponding to them, for example, pin grid array packages, are receiving attention.

【0003】ところで、従来のピングリッドアレイパッ
ケージとしては図2に示す構造のものが知られている。
前記ピングリッドアレイパッケージ1は、セラミック多
層回路基板2を備えている。前記セラミック多層回路基
板2は、例えばAlN焼結体からなる基材3と、前記基
材3の表裏面に形成された配線(図示せず)と、前記基
材3内に形成された内部配線4と、前記基材3の表面側
に形成された配線と前記内部配線4、前記内部配線4間
および前記内部配線と前記基材3の裏面側に形成された
配線を相互に接続するビアホール(図示せず)とから構
成されている。前記セラミック多層回路基板2の裏面に
は、外部端子としての多数の入出力用および電源用のピ
ン5が格子状(セラミック状)に配置されている。前記
ピン5は、前記基材3の裏面側に形成された配線にろう
材を介して接合されている。
By the way, a conventional pin grid array package having a structure shown in FIG. 2 is known.
The pin grid array package 1 includes a ceramic multilayer circuit board 2. The ceramic multilayer circuit board 2 includes a base material 3 made of, for example, an AlN sintered body, wiring (not shown) formed on the front and back surfaces of the base material 3, and internal wiring formed in the base material 3. 4 and via holes for interconnecting the wiring formed on the front surface side of the base material 3 and the internal wiring 4, between the internal wiring 4 and between the internal wiring and the wiring formed on the back surface side of the base material 3 ( (Not shown). On the back surface of the ceramic multilayer circuit board 2, a large number of input / output and power supply pins 5 as external terminals are arranged in a grid (ceramic) shape. The pin 5 is joined to the wiring formed on the back surface side of the base material 3 via a brazing material.

【0004】半導体チップ6は、前記セラミック多層回
路基板2の表面にダイボンディングされている。ワイヤ
7は、前記半導体チップ6の多数のパッドと前記セラミ
ック多層回路基板2表面の配線とを電気的に接続してい
る。例えばAlN焼結体からなるキャップ8は、前記半
導体チップ6周囲の前記セラミック多層回路基板2表面
にはんだ層9により接合され、前記半導体チップ6を気
密封止している。放熱フィン10は、前記キャップ8に
ろう材層を介して接合されている。
The semiconductor chip 6 is die-bonded to the surface of the ceramic multilayer circuit board 2. The wires 7 electrically connect a large number of pads of the semiconductor chip 6 and wirings on the surface of the ceramic multilayer circuit board 2. For example, the cap 8 made of an AlN sintered body is joined to the surface of the ceramic multilayer circuit board 2 around the semiconductor chip 6 by a solder layer 9 to hermetically seal the semiconductor chip 6. The radiation fin 10 is joined to the cap 8 via a brazing material layer.

【0005】このようなセラミック多層回路基板2、ピ
ン5等を備えたピングリッドアレイパッケージ1は、例
えば印刷配線板(マザーボード)11の表面配線(図示
せず)に前記ピン5をはんだを介して接合することによ
り接続される。なお、前記印刷配線板11は、内部配線
12および前記表面配線(図示せず)と前記内部配線1
2を相互に接続するためのスルホール(図示せず)を有
する。
In the pin grid array package 1 provided with such a ceramic multilayer circuit board 2 and pins 5, the pins 5 are soldered to the surface wiring (not shown) of a printed wiring board (motherboard) 11, for example. Connected by joining. The printed wiring board 11 includes the internal wiring 12, the surface wiring (not shown), and the internal wiring 1.
It has a through hole (not shown) for connecting the two to each other.

【0006】しかしながら、前述した図2に示す従来の
ピングリッドアレイパッケージ1では、半導体チップ6
で発生した熱を放熱フィン10を通る経路以外、セラミ
ック多層回路基板2の裏面に取り付けた多数のピン5を
通して放熱しているため、放熱性の点で必ずしも十分に
満足するものではなかった。特に、最近の半導体チップ
はますます高消費電力化してきており、30W、50
W、場合によっては100W程度の大きな発熱を伴うも
のが考えられ、前述した図2に示す構造のセラミックパ
ッケージでは前記放熱性の点で前記半導体チップを搭載
することが困難になる。
However, in the conventional pin grid array package 1 shown in FIG.
Since the heat generated in 1 is radiated through a large number of pins 5 attached to the back surface of the ceramic multilayer circuit board 2 other than the path passing through the heat radiation fins 10, the heat radiation performance is not always satisfactory. In particular, the power consumption of recent semiconductor chips has become higher and higher.
It is conceivable that a large amount of heat of W, about 100 W, is generated, and it is difficult to mount the semiconductor chip on the heat dissipation point in the ceramic package having the structure shown in FIG.

【0007】[0007]

【発明が解決しようとする課題】上述した従来のセラミ
ックパッケージは、半導体チップに生じた熱の放熱性が
必ずしも十分ではなく、さらに大きい消費電力を有する
半導体チップを取り扱うことが近年とみに求められるこ
とから、より放熱性の優れたセラミックパッケージが要
望されている。
The above-mentioned conventional ceramic package does not always have sufficient heat dissipation of the heat generated in the semiconductor chip, and in recent years it has been required to handle a semiconductor chip having higher power consumption. , A ceramic package with more excellent heat dissipation is desired.

【0008】本発明は、このような問題点を解決するた
めになされたもので、電気特性、高密度実装性を損なう
ことなく、極めて良好な放熱性を有するセラミックパッ
ケージを提供しようとするものである。
The present invention has been made in order to solve such problems, and it is an object of the present invention to provide a ceramic package having extremely good heat dissipation without deteriorating the electrical characteristics and the high-density mounting property. is there.

【0009】[0009]

【課題を解決するための手段】本発明は、セラミック回
路基板と、前記セラミック回路基板の半導体チップの搭
載面と反対側の面に接合された複数の外部端子と、前記
半導体チップ搭載面直下に位置する前記セラミック回路
基板の外部端子接合側の面に設けられた放熱用介在物と
を具備したことを特徴とするセラミックパッケージであ
る。
According to the present invention, there is provided a ceramic circuit board, a plurality of external terminals joined to a surface of the ceramic circuit board opposite to a surface on which a semiconductor chip is mounted, and a semiconductor chip mounting surface directly below the semiconductor chip mounting surface. A ceramic package, comprising: a heat dissipation inclusion provided on a surface of the ceramic circuit board located on a side where external terminals are joined.

【0010】前記セラミック回路基板のセラミック基材
としては、例えば低誘電率材料のガラスセラミック、ム
ライト(誘電率;4〜7)等から形成される。放熱性を
重視する場合には、前記セラミック基材は高熱伝導率の
AlN、SiC等から形成される。半導体チップ、例え
ばLSIチップを構成するSiと熱膨張率が近く、熱応
力に対する信頼性を重視する場合には、前記セラミック
基材はAlN、ムライト、ガラスセラミックから形成さ
れることが好適である。特に、AlNは酸素含有量が
0.005〜10atm%、熱伝導率が130〜280
W/m・Kのものを用いることが望ましい。この他アル
ミナは、価格も安く、化学的に安定な物質であるために
前記セラミック基材として広く用いることができる。
The ceramic substrate of the ceramic circuit board is formed of, for example, a low dielectric constant material such as glass ceramic or mullite (dielectric constant: 4 to 7). When heat dissipation is important, the ceramic base material is formed of AlN, SiC or the like having high thermal conductivity. When the coefficient of thermal expansion is close to that of Si forming a semiconductor chip, for example, an LSI chip, and the reliability against thermal stress is emphasized, the ceramic base material is preferably made of AlN, mullite, or glass ceramic. In particular, AlN has an oxygen content of 0.005 to 10 atm% and a thermal conductivity of 130 to 280.
It is desirable to use W / m · K. In addition, since alumina is inexpensive and is a chemically stable substance, it can be widely used as the ceramic substrate.

【0011】前記セラミック回路基板の表面には、例え
ばTi、Cr等の接合層、Ni、MMo、Pt等の中間
層(バリア層)およびCu、Al、Mo、Au等の導体
層からなる薄膜配線が形成されている。また、前記セラ
ミック回路基板が多層構造である場合には内部配線とし
て一般的にW、Moの高融点金属が用いられる。ただ
し、基材として1000℃程度の低温焼成がなされるガ
ラスセラミックを用いる場合にはCu等の卑金属やAg
が使用される。
On the surface of the ceramic circuit board, for example, a thin film wiring comprising a bonding layer of Ti, Cr or the like, an intermediate layer (barrier layer) of Ni, MMo, Pt or the like and a conductor layer of Cu, Al, Mo, Au or the like. Are formed. When the ceramic circuit board has a multi-layer structure, a refractory metal of W or Mo is generally used as the internal wiring. However, when a glass ceramic that is fired at a low temperature of about 1000 ° C. is used as the base material, a base metal such as Cu or Ag is used.
Is used.

【0012】前記外部端子としては、例えばコバール
(Fe−29%Ni−17%Co)、Fe−Ni合金、
Cu合金等からなるピンが用いられる。かかるピンは、
前記セラミック回路基板の裏面(半導体チップの搭載面
と反対側の面)に形成された例えばNi層上に72wt
%Ag−Cu、Au−Sn等のろう材により接合され
る。
As the external terminal, for example, Kovar (Fe-29% Ni-17% Co), Fe-Ni alloy,
A pin made of Cu alloy or the like is used. Such pins are
For example, 72 wt% is formed on the Ni layer formed on the back surface of the ceramic circuit board (the surface opposite to the mounting surface of the semiconductor chip).
It is joined by a brazing material such as% Ag-Cu, Au-Sn.

【0013】前記放熱用介在物は、例えばAlN焼結
体、SiC焼結体などの高熱伝導率のセラミック、また
は、Cu/Wスラグ、Cu、Alなどの高熱伝導率の導
電材料を用いることができる。かかる放熱用介在物を前
記セラミック回路基板に接合するには、同セラミック回
路基板の裏面に例えば接合層、中間層(バリア層)およ
び表面層を順次積層してなる3層構造の薄膜導体層を介
して接合される。前記接合層は、例えばTi、Crなど
から形成され、前記中間層は例えばNi、Ptなどから
形成され、前記表面層は例えばAu、Agから形成され
る。また、前記放熱用介在物は前記薄膜導体層のほかに
Tiを用いた活性金属法や樹脂系接着剤を用いる方法に
より前記セラミック回路基板の裏面に接合されることを
許容する。さらに、放熱用介在物がセラミック回路基板
のセラミック基材と同一のAlN焼結体等からなる場合
にはセラミック焼成前のグリーンシートの状態で加工を
行って一体的に形成することも可能である。
As the heat dissipation inclusion, for example, a ceramic having a high thermal conductivity such as an AlN sintered body or a SiC sintered body, or a conductive material having a high thermal conductivity such as Cu / W slag, Cu or Al is used. it can. To bond such a heat-dissipating inclusion to the ceramic circuit board, for example, a thin-film conductor layer having a three-layer structure in which a bonding layer, an intermediate layer (barrier layer) and a surface layer are sequentially laminated on the back surface of the ceramic circuit board. Are joined through. The joining layer is made of, for example, Ti, Cr, the intermediate layer is made of, for example, Ni, Pt, etc., and the surface layer is made of, for example, Au, Ag. Further, the heat dissipation inclusions are allowed to be bonded to the back surface of the ceramic circuit board by an active metal method using Ti or a method using a resin adhesive in addition to the thin film conductor layer. Further, when the heat radiation inclusion is made of the same AlN sintered body as the ceramic base material of the ceramic circuit board, it is possible to perform processing in the state of the green sheet before firing the ceramic to integrally form it. ..

【0014】前記セラミック回路基板の半導体チップの
搭載面には、前記半導体チップを気密封止するためのA
lN焼結体等からなるセラミックまたは金属のキャップ
を設けることを許容する。また、前記キャップには前記
半導体チップからの放熱性を高めるために放熱フィンを
取り付けることを許容する。かかる放熱フィンに用いる
材料としては、例えばAlN、AlN−BN等のセラミ
ックやAlなどの金属等を挙げることができる。
The surface of the ceramic circuit board on which the semiconductor chip is mounted is provided with an A for hermetically sealing the semiconductor chip.
It is allowed to provide a ceramic or metal cap made of 1N sintered body or the like. Further, the cap may be fitted with a radiation fin in order to enhance heat radiation from the semiconductor chip. Examples of materials used for the heat radiation fins include ceramics such as AlN and AlN-BN, and metals such as Al.

【0015】なお、前記セラミック回路基板の表面に搭
載される半導体チップとしては例えばLSIチップ等が
用いられ、前記セラミック回路基板の表面に例えばAu
層を介してダイボンディングされる。かかる半導体チッ
プは、例えばTABやフリップチップ法、またはワイヤ
ボンディングにより前記セラミック回路基板の薄膜配線
に接続して搭載される。前記フリップチップ用のバンプ
としては、例えばAu、Cu、95Pb−Snの半田を
用いることができる。前記ワイヤボンディングには、例
えばAu、Al、Cuからなるワイヤが用いられる。
An LSI chip or the like is used as the semiconductor chip mounted on the surface of the ceramic circuit board, and Au, for example, is formed on the surface of the ceramic circuit board.
Die bonded through the layers. Such a semiconductor chip is mounted by being connected to the thin film wiring of the ceramic circuit board by, for example, TAB, flip chip method, or wire bonding. As the bumps for the flip chip, for example, Au, Cu, or 95Pb-Sn solder can be used. For the wire bonding, for example, a wire made of Au, Al, Cu is used.

【0016】[0016]

【作用】本発明に係わるセラミックパッケージによれ
ば、搭載される半導体チップ直下に位置するセラミック
回路基板の外部端子接合側の面に放熱用介在物を設ける
ことによって、前記半導体チップで発生した熱を前記放
熱用介在物を通して良好に放出させることができる。し
たがって、半導体チップの搭載面と反対側の面にピンの
みを設けた従来のピングリッドアレイパッケージに比べ
て半導体チップで発生した熱を速やかに放出できるた
め、パッケージ全体の熱抵抗を著しく低下させることが
できる。
According to the ceramic package of the present invention, the heat generated in the semiconductor chip can be eliminated by providing the heat dissipation inclusion on the surface of the ceramic circuit board located directly below the mounted semiconductor chip on the external terminal joint side. It can be satisfactorily discharged through the heat dissipation inclusions. Therefore, compared with the conventional pin grid array package in which only the pins are provided on the surface opposite to the mounting surface of the semiconductor chip, the heat generated in the semiconductor chip can be released more quickly, and the thermal resistance of the entire package is significantly reduced. You can

【0017】また、放熱用介在物を導電材料から形成
し、前記放熱用介在物をセラミック回路基板のビァホー
ルと接続するように接合させれば、前記放熱用介在物を
接地配線、電源配線などとして利用することができ、抵
抗、インダクタンスを低減することが可能になる。
If the heat dissipation inclusion is formed of a conductive material and is joined so as to connect to the via hole of the ceramic circuit board, the heat dissipation inclusion serves as a ground wiring, a power supply wiring, or the like. It can be used, and resistance and inductance can be reduced.

【0018】[0018]

【実施例】以下、本発明の実施例を図1を参照して詳細
に説明する。
Embodiments of the present invention will be described in detail below with reference to FIG.

【0019】図1は、ピングリッドアレイパッケージを
示す断面図である。ただし、図1では、ピングリッドア
レイパッケージを印刷配線板(マザーボード)に実装し
た状態を示す。
FIG. 1 is a sectional view showing a pin grid array package. However, FIG. 1 shows a state in which the pin grid array package is mounted on a printed wiring board (motherboard).

【0020】ピングリッドアレイパッケージ21は、例
えば40mm角のセラミック多層回路基板22を備えて
いる。前記セラミック多層回路基板22は、例えばAl
N焼結体からなる基材23と、前記基材23の表裏面に
形成された例えばCuからなる配線(図示せず)と、前
記基材23内に形成された例えばWからなる内部配線2
4と、前記基材23の表面側に形成された配線と前記内
部配線4、前記内部配線4間および前記内部配線と前記
基材23の裏面側に形成された配線を相互に接続するビ
アホール(図示せず)とから構成されている。前記セラ
ミック多層回路基板22の表面のダイボンディング部位
には、Au層がメッキ等により形成されている。前記セ
ラミック多層回路基板22の裏面側に形成された配線の
うちの外部端子接合部位にはNi層がメッキ等により形
成されている。前記セラミック多層回路基板22の裏面
側に形成された配線のうちの所定の部位には、電源配線
としてTi/Ni/Auからなる3層構造の薄膜導体層
が形成されている。また、セラミック多層回路基板22
の表面周辺部にはTi/Ni/Auからなる3層構造の
枠状のキャップ接合用薄膜導体層が形成されている。
The pin grid array package 21 is provided with a ceramic multi-layer circuit board 22 of 40 mm square, for example. The ceramic multilayer circuit board 22 is made of, for example, Al.
Base material 23 made of N sintered body, wiring (not shown) made of, for example, Cu formed on the front and back surfaces of the base material 23, and internal wiring 2 made of, for example, W formed in the base material 23.
4, a via hole for interconnecting the wiring formed on the front surface side of the base material 23 and the internal wiring 4, between the internal wiring 4 and between the internal wiring and the wiring formed on the back surface side of the base material 23 ( (Not shown). An Au layer is formed by plating or the like on the die-bonding site on the surface of the ceramic multilayer circuit board 22. A Ni layer is formed by plating or the like on the external terminal joining portion of the wiring formed on the back surface side of the ceramic multilayer circuit board 22. A thin film conductor layer having a three-layer structure made of Ti / Ni / Au is formed as a power source wiring on a predetermined portion of the wiring formed on the back surface side of the ceramic multilayer circuit board 22. In addition, the ceramic multilayer circuit board 22
A frame-like cap-bonding thin-film conductor layer having a three-layer structure made of Ti / Ni / Au is formed on the peripheral portion of the surface of.

【0021】前記セラミック多層回路基板22の裏面の
外部端子接合部位には、例えばコバールからなる外部端
子としての多数の入出力用および電源用のピン25が格
子状(セラミック状)に配置され、72wt%Ag−C
uろう材により接合されている。
A large number of input / output and power supply pins 25, which are made of, for example, Kovar, are arranged in a lattice pattern (ceramic pattern) on the rear surface of the back surface of the ceramic multi-layer circuit board 22 and are 72 wt. % Ag-C
It is joined by a brazing filler metal.

【0022】例えばCu/Wスラグからなる放熱用介在
物31は、LSIチップ搭載面の直下に位置する前記セ
ラミック多層回路基板22の裏面に形成された電源配線
としての薄膜導体層に接合されている。前記放熱用介在
物31は、20mm角の寸法を有する。
The heat-dissipating inclusions 31 made of, for example, Cu / W slag are joined to a thin-film conductor layer as power supply wiring formed on the back surface of the ceramic multilayer circuit board 22 located immediately below the LSI chip mounting surface. .. The heat dissipation inclusion 31 has a size of 20 mm square.

【0023】このようなピングリッドアレイパッケージ
において、例えばLSIチップ26は前記セラミック多
層回路基板22の表面のダイボンディング部位に銀エポ
キシ樹脂接着剤(エポテック社製商品名;H70E)を
介して電気的、機械的に接合される。前記LSIチップ
26は、10×10×0.45mmの寸法を有し、その
上面には複数のAuパッドが形成されている。例えばC
uからなるワイヤ27は、前記LSIチップ26の多数
のパッドと前記セラミック多層回路基板22表面の配線
とを電気的に接続する。例えばAlN焼結体からなるキ
ャップ28は、前記セラミック多層回路基板22表面の
キャップ接合用薄膜導体層にAu−Snろう材層29に
より接合され、前記LSIチップ26を気密封止する。
例えばCuからなる放熱フィン30は、前記キャップ2
8にろう材層を介して接合されている。
In such a pin grid array package, for example, the LSI chip 26 is electrically connected to the die bonding portion on the surface of the ceramic multilayer circuit board 22 via a silver epoxy resin adhesive (trade name: H70E manufactured by Epotek Co., Ltd.), Mechanically joined. The LSI chip 26 has a size of 10 × 10 × 0.45 mm, and a plurality of Au pads are formed on the upper surface thereof. For example, C
The wires 27 made of u electrically connect the many pads of the LSI chip 26 and the wiring on the surface of the ceramic multilayer circuit board 22. For example, the cap 28 made of an AlN sintered body is bonded to the cap bonding thin-film conductor layer on the surface of the ceramic multilayer circuit board 22 by the Au—Sn brazing material layer 29 to hermetically seal the LSI chip 26.
For example, the radiation fin 30 made of Cu is used for the cap 2
No. 8 is joined via a brazing material layer.

【0024】以上説明したセラミック多層回路基板2
2、ピン25、放熱用介在物31等を備えたピングリッ
ドアレイパッケージ21は、例えば印刷配線板(マザー
ボード)32の表面配線(図示せず)に前記ピン25お
よび前記放熱用介在物31を接合することにより実装さ
れる。前記印刷配線板32は、例えば内部配線33およ
び前記表面配線(図示せず)と前記内部配線33を相互
に接続するためのスルホール(図示せず)を有する。な
お、前記放熱用介在物31と前記印刷配線板32との接
合は、例えばPb−Sn半田やシリコーングリースなど
のサーマルコンパウンドなどが用いられる。また、前記
放熱用介在物31がセラミックから形成される場合には
予め接合面にメタライズを施すことが好ましい。
The ceramic multilayer circuit board 2 described above
2, the pin grid array package 21 including the pins 25, the heat radiation inclusions 31 and the like, for example, joins the pins 25 and the heat radiation inclusions 31 to the surface wiring (not shown) of the printed wiring board (motherboard) 32. It is implemented by doing. The printed wiring board 32 has, for example, internal wirings 33 and surface wirings (not shown) and through holes (not shown) for connecting the internal wirings 33 to each other. The heat-dissipating inclusions 31 and the printed wiring board 32 are joined by using a thermal compound such as Pb-Sn solder or silicone grease. Further, when the heat dissipation inclusion 31 is made of ceramic, it is preferable to previously metallize the joint surface.

【0025】このような構成の本実施例におけるピング
リッドアレイパッケージによれば、セラミック多層回路
基板22のピン接合側の面に放熱用介在物31を設ける
ことによって、前記セラミック多層回路基板22に搭載
したLSIチップ26で発生した熱を前記放熱用介在物
31を通して印刷配線板32に良好に放出させることが
できる。したがって、LSIチップの搭載面と反対側の
セラミック多層回路基板の面に入出力用ピンのみを設け
た従来のピングリッドアレイパッケージに比べてLSI
チップで発生した熱を速やかに放出できるため、パッケ
ージ全体の熱抵抗を著しく低下させることができる。
According to the pin grid array package of this embodiment having such a structure, the heat dissipation inclusions 31 are provided on the surface of the ceramic multi-layer circuit board 22 on the pin joint side, so that the ceramic multi-layer circuit board 22 is mounted on the ceramic multi-layer circuit board 22. The heat generated in the LSI chip 26 can be satisfactorily radiated to the printed wiring board 32 through the heat dissipation inclusion 31. Therefore, compared to the conventional pin grid array package in which only the input / output pins are provided on the surface of the ceramic multilayer circuit board opposite to the mounting surface of the LSI chip, the LSI
Since the heat generated in the chip can be quickly released, the thermal resistance of the entire package can be significantly reduced.

【0026】事実、図1に示す本実施例のピングリッド
アレイパッケージ21を印刷配線板32に実装した状
態、および図2に示す従来のピングリッドアレイパッケ
ージ1を印刷配線板11に実装した状態において、風を
放熱フィン30、10の配列方向に1m/secおよび
3m/secで送った時の熱抵抗を測定した。その結
果、下記表1に示すように放熱用介在物31を設けた本
実施例のピングリッドアレイパッケージ21は極めて良
好な放熱性を有していた。 表1 風 速 1m/sec 3m/sec 実施例 3.5℃/W 2.1℃/W 従来例 5.1℃/W 3.4℃/W
In fact, in a state in which the pin grid array package 21 of this embodiment shown in FIG. 1 is mounted on the printed wiring board 32 and in a state in which the conventional pin grid array package 1 shown in FIG. 2 is mounted on the printed wiring board 11. The thermal resistance was measured when air was sent in the direction of arrangement of the radiation fins 30 and 10 at 1 m / sec and 3 m / sec. As a result, as shown in Table 1 below, the pin grid array package 21 of this example provided with the heat dissipation inclusions 31 had extremely good heat dissipation. Table 1 Wind speed 1 m / sec 3 m / sec Example 3.5 ° C./W 2.1 ° C./W Conventional example 5.1 ° C./W 3.4 ° C./W

【0027】また、放熱用介在物31を導電材料である
Cu/Wスラグから形成し、前記放熱用介在物31を前
記セラミック多層回路基板22のビァホールと接続した
薄膜導体層に接合することによって、前記放熱用介在物
31を例えば電源配線として利用することができ、電源
配線の抵抗、インダクタンスを低減することができた。
Further, the heat dissipation inclusion 31 is formed of Cu / W slag which is a conductive material, and the heat dissipation inclusion 31 is bonded to the thin film conductor layer connected to the via hole of the ceramic multilayer circuit board 22. The heat-dissipating inclusion 31 can be used as, for example, a power supply wiring, and the resistance and inductance of the power supply wiring can be reduced.

【0028】なお、本発明のセラミックパッケージは前
述したピングリッドアレイパッケージ限定されない。例
えば、外部端子としてバンプを用いるランドグリッドア
レイパッケージ等にも適用できる。
The ceramic package of the present invention is not limited to the pin grid array package described above. For example, it can be applied to a land grid array package using bumps as external terminals.

【0029】また、セラミック回路基板としては内部配
線が形成されず、セラミック基材の表裏面に形成された
配線と、前記各配線を接続するビアホールのみから構成
してもよい。
Further, the ceramic circuit board may not be formed with internal wiring, and may be composed only of wiring formed on the front and back surfaces of the ceramic base material and via holes for connecting the respective wirings.

【0030】さらに、セラミック回路基板に接合される
放熱用介在物の形状も特に制限されず、例えば外部端子
としてのピンと同一材料からなり、径が太いピン形状の
放熱用介在物を用いて外部端子としてのピンと同時に接
合することも可能である。
Further, the shape of the heat radiating inclusion to be joined to the ceramic circuit board is not particularly limited, and for example, the heat radiating inclusion made of the same material as the pin as the external terminal and having a large diameter can be used for the external terminal. It is also possible to join at the same time as the pin.

【0031】[0031]

【発明の効果】以上詳述したように、本発明に係わるセ
ラミックパッケージは電気特性、高密度実装性を損なう
ことなく、極めて良好な放熱性を有し、発熱量の大きい
半導体チップの搭載を可能とし、ひいてはデスクトップ
コンピュータまたはラップトップコンピュータなどに有
効に利用できる等顕著な効果を奏する。
As described above in detail, the ceramic package according to the present invention has a very good heat dissipation property without impairing the electrical characteristics and the high-density mounting property, and can be mounted with a semiconductor chip with a large heat generation amount. As a result, it has a remarkable effect that it can be effectively used for a desktop computer or a laptop computer.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例におけるピングリッドアレイパ
ッケージをマザーボードに実装した状態を示す断面図。
FIG. 1 is a sectional view showing a state in which a pin grid array package according to an embodiment of the present invention is mounted on a motherboard.

【図2】従来のピングリッドアレイパッケージをマザー
ボードに実装した状態を示す断面図。
FIG. 2 is a sectional view showing a state in which a conventional pin grid array package is mounted on a motherboard.

【符号の説明】[Explanation of symbols]

21…セラミックパッケージ、22…セラミック多層回
路基板、25…ピン、26…LSIチップ、28…キャ
ップ、30…放熱フィン、31…放熱用介在物、32…
印刷配線板(マザーボード)。
21 ... Ceramic package, 22 ... Ceramic multilayer circuit board, 25 ... Pin, 26 ... LSI chip, 28 ... Cap, 30 ... Radiating fin, 31 ... Radiating inclusion, 32 ...
Printed wiring board (motherboard).

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小岩 馨 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 (72)発明者 岩瀬 暢男 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kaoru Koiwa 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Inside the Toshiba Research Institute Co., Ltd. No. 1 Incorporated company Toshiba Research Institute

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 セラミック回路基板と、前記セラミック
回路基板の半導体チップの搭載面と反対側の面に接合さ
れた複数の外部端子と、前記半導体チップ搭載面直下に
位置する前記セラミック回路基板の外部端子接合側の面
に設けられた放熱用介在物とを具備したことを特徴とす
るセラミックパッケージ。
1. A ceramic circuit board, a plurality of external terminals joined to a surface of the ceramic circuit board opposite to a surface on which a semiconductor chip is mounted, and an external portion of the ceramic circuit board located immediately below the semiconductor chip mounting surface. A ceramic package, comprising: a heat-radiating inclusion provided on the surface on the terminal bonding side.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0654821A3 (en) * 1993-11-23 1995-10-11 Motorola Inc Electronic device having co-planar heatsink and electrical contacts.

Cited By (1)

* Cited by examiner, † Cited by third party
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EP0654821A3 (en) * 1993-11-23 1995-10-11 Motorola Inc Electronic device having co-planar heatsink and electrical contacts.

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