JPH05267302A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05267302A JPH05267302A JP6334292A JP6334292A JPH05267302A JP H05267302 A JPH05267302 A JP H05267302A JP 6334292 A JP6334292 A JP 6334292A JP 6334292 A JP6334292 A JP 6334292A JP H05267302 A JPH05267302 A JP H05267302A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- cells
- cell
- bump
- formation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Ｉ／Ｏセルを効率的配置する事により、チッ
プの種類に係わらず等間隔で均一なバンプ配置を有する
と同時に多ピン化に対応した半導体装置を提供する。 【構成】 エリアバンプ構成を有する半導体装置１に於
いて、大きさの異なるＩ／Ｏセルを当該半導体装置に混
在させて配置するに際し、寸法の大きなＩ／Ｏセル６を
バンプ形成領域の周辺部２に配置し、寸法の小さいＩ／
Ｏセル４を該バンプ形成領域の内部１１に配置した半導
体装置。
プの種類に係わらず等間隔で均一なバンプ配置を有する
と同時に多ピン化に対応した半導体装置を提供する。 【構成】 エリアバンプ構成を有する半導体装置１に於
いて、大きさの異なるＩ／Ｏセルを当該半導体装置に混
在させて配置するに際し、寸法の大きなＩ／Ｏセル６を
バンプ形成領域の周辺部２に配置し、寸法の小さいＩ／
Ｏセル４を該バンプ形成領域の内部１１に配置した半導
体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特に詳しくは、該半導体装置に於けるＩ／Ｏ
セルの配置構造に関するものである。
のであり、特に詳しくは、該半導体装置に於けるＩ／Ｏ
セルの配置構造に関するものである。
【０００２】
【従来の技術】近年、半導体製造技術の向上に伴い、半
導体装置の大規模化、高集積化、多ピン化、ダウンサイ
ジング化等が要求されて来ており、その実現に適した製
造方法の確立が要求されている。特に、半導体装置に於
ける高集積化、多ピン化に伴い、該半導体装置と外部の
処理回路とに於ける信号の遣り取りを実行するＩ／Ｏセ
ルを如何に大量に且つ効果的に配列するかが重要な問題
となって来ている。
導体装置の大規模化、高集積化、多ピン化、ダウンサイ
ジング化等が要求されて来ており、その実現に適した製
造方法の確立が要求されている。特に、半導体装置に於
ける高集積化、多ピン化に伴い、該半導体装置と外部の
処理回路とに於ける信号の遣り取りを実行するＩ／Ｏセ
ルを如何に大量に且つ効果的に配列するかが重要な問題
となって来ている。
【０００３】係る問題を解決する方法として、エリアバ
ンプ技術が開発され、半導体装置を構成するチップの全
面にＩ／Ｏパット、即ちＩ／Ｏセルを接続させるバンプ
部を形成させる事が可能となって来たが、係る方法を採
用したとしても、チップ全面にかなりの数のＩ／Ｏセル
が配置される事になるので、ＬＳＩ等の高集積半導体装
置に於いては、如何に効率的に係るＩ／Ｏセルを当該チ
ップ内に配置するかが重要な課題となっている。
ンプ技術が開発され、半導体装置を構成するチップの全
面にＩ／Ｏパット、即ちＩ／Ｏセルを接続させるバンプ
部を形成させる事が可能となって来たが、係る方法を採
用したとしても、チップ全面にかなりの数のＩ／Ｏセル
が配置される事になるので、ＬＳＩ等の高集積半導体装
置に於いては、如何に効率的に係るＩ／Ｏセルを当該チ
ップ内に配置するかが重要な課題となっている。
【０００４】従来に於いては、例えば、サイズあるい
は、所要面積の大きいＩ／Ｏセルとそれが小さいＩ／Ｏ
セルとを混在して使用する場合には、それらを図４に示
す様に無作為に配列していた。つまり、従来に於いて
は、中には当該半導体装置の外部に設けられている制御
回路等を駆動する為に駆動能力の大きい出力Ｉ／Ｏセル
を使用する必要があり、又該半導体装置内のロジックセ
ルを駆動する為には、それ程駆動能力の大きなＩ／Ｏセ
ルを用いる必要のないものもあり、更には、入力Ｉ／Ｏ
セルの中には保護回路の大きなものが必要であるものも
あり、その大きさや、配置位置が一定でなく、従ってＩ
／Ｏセルの大きさに関係なく、バラバラに配置されてい
るものが多かった。
は、所要面積の大きいＩ／Ｏセルとそれが小さいＩ／Ｏ
セルとを混在して使用する場合には、それらを図４に示
す様に無作為に配列していた。つまり、従来に於いて
は、中には当該半導体装置の外部に設けられている制御
回路等を駆動する為に駆動能力の大きい出力Ｉ／Ｏセル
を使用する必要があり、又該半導体装置内のロジックセ
ルを駆動する為には、それ程駆動能力の大きなＩ／Ｏセ
ルを用いる必要のないものもあり、更には、入力Ｉ／Ｏ
セルの中には保護回路の大きなものが必要であるものも
あり、その大きさや、配置位置が一定でなく、従ってＩ
／Ｏセルの大きさに関係なく、バラバラに配置されてい
るものが多かった。
【０００５】
【発明が解決しようとする課題】その為、図５に示す様
に、半導体装置に於けるＩ／Ｏセルのパット部であるバ
ンプの位置は、ランダム若しくは等間隔で形成されてい
るにも係わらず、Ｉ／Ｏセルの大きさによっては、当該
バンプの置けない歯抜け状の配置を取らざるを得ない場
所が多発する事になる。
に、半導体装置に於けるＩ／Ｏセルのパット部であるバ
ンプの位置は、ランダム若しくは等間隔で形成されてい
るにも係わらず、Ｉ／Ｏセルの大きさによっては、当該
バンプの置けない歯抜け状の配置を取らざるを得ない場
所が多発する事になる。
【０００６】従って、係る構成の半導体装置を製造しよ
うとすると、当該バンプの位置が、半導体チップの種類
によってまちまちとなり、異なる形状を有するマスク
（レチクル）を全てのチップ毎に準備したり、作り直す
必要が生じたり、又該チップを受けるパッケージ・プリ
ント基板、或いはマルチチップモジュール（ＭＣＭ）等
もいちいち作り直さなければならないと言う問題が発生
する。
うとすると、当該バンプの位置が、半導体チップの種類
によってまちまちとなり、異なる形状を有するマスク
（レチクル）を全てのチップ毎に準備したり、作り直す
必要が生じたり、又該チップを受けるパッケージ・プリ
ント基板、或いはマルチチップモジュール（ＭＣＭ）等
もいちいち作り直さなければならないと言う問題が発生
する。
【０００７】一方、当該半導体チップの端部周辺領域に
はバンプを形成出来ないという制約が存在する事を考慮
すると、入出力端子ピンの数が不足すると言う問題も発
生している。その為、従来に於いては、配線が複雑とな
り、該配線作業が煩雑となる他、一つのＩ／Ｏセルの入
出力端子ピンの配列位置と他のＩ／Ｏセル或いは、外部
回路に於ける入出力端子ピンの配列位置との対応が一定
でなく、各Ｉ／Ｏセルやマイクロコンピュータ等の配置
を設計するに当たり自由度が制約されると言う欠点が有
った。
はバンプを形成出来ないという制約が存在する事を考慮
すると、入出力端子ピンの数が不足すると言う問題も発
生している。その為、従来に於いては、配線が複雑とな
り、該配線作業が煩雑となる他、一つのＩ／Ｏセルの入
出力端子ピンの配列位置と他のＩ／Ｏセル或いは、外部
回路に於ける入出力端子ピンの配列位置との対応が一定
でなく、各Ｉ／Ｏセルやマイクロコンピュータ等の配置
を設計するに当たり自由度が制約されると言う欠点が有
った。
【０００８】本発明の目的は、係る従来技術に於ける問
題を解決し、Ｉ／Ｏセルを効率的配置する事により、チ
ップの種類に係わらず等間隔で均一なバンプ配置を有す
ると同時に多ピン化に対応した半導体装置を提供するも
のである。
題を解決し、Ｉ／Ｏセルを効率的配置する事により、チ
ップの種類に係わらず等間隔で均一なバンプ配置を有す
ると同時に多ピン化に対応した半導体装置を提供するも
のである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、エリアバンプ構成を有する半導
体装置に於いて、大きさの異なるＩ／Ｏセルを当該半導
体装置に混在させて配置するに際し、寸法の大きなＩ／
Ｏセルをバンプ形成領域の周辺部に配置し、寸法の小さ
いＩ／Ｏセルを該バンプ形成領域の内部に配置した半導
体装置である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、エリアバンプ構成を有する半導
体装置に於いて、大きさの異なるＩ／Ｏセルを当該半導
体装置に混在させて配置するに際し、寸法の大きなＩ／
Ｏセルをバンプ形成領域の周辺部に配置し、寸法の小さ
いＩ／Ｏセルを該バンプ形成領域の内部に配置した半導
体装置である。
【００１０】
【作用】本発明に係る半導体装置は、上記した様な技術
構成を採用しているので、サイズの大きいＩ／Ｏセルを
該バンプ形成領域の外周部に配置し、又サイズの小さい
Ｉ／Ｏセルは、該バンプ形成領域の内部に於いて、ロジ
ックセルに揃えて配置されているので、各バンプは、半
導体チップの種類に関係なく略均等な間隔で半導体装置
内に配置されるので、効率的で且つ低コストの半導体装
置を製造しえると共に、多ピン化が容易に出来、又、各
端子間の配線も容易に且つ効率的に行なう事が可能とな
る。
構成を採用しているので、サイズの大きいＩ／Ｏセルを
該バンプ形成領域の外周部に配置し、又サイズの小さい
Ｉ／Ｏセルは、該バンプ形成領域の内部に於いて、ロジ
ックセルに揃えて配置されているので、各バンプは、半
導体チップの種類に関係なく略均等な間隔で半導体装置
内に配置されるので、効率的で且つ低コストの半導体装
置を製造しえると共に、多ピン化が容易に出来、又、各
端子間の配線も容易に且つ効率的に行なう事が可能とな
る。
【００１１】
【実施例】以下に、本発明に係る半導体装置の具体例を
図面を参照しながら詳細に説明する。図１は、本発明に
かかる半導体装置の原理を説明する図であると同時に本
発明に係る半導体装置の一具体例の構成の概略を示す平
面図である。
図面を参照しながら詳細に説明する。図１は、本発明に
かかる半導体装置の原理を説明する図であると同時に本
発明に係る半導体装置の一具体例の構成の概略を示す平
面図である。
【００１２】図１に於いては、エリアバンプ構成を有す
る半導体装置１に於いて、大きさの異なるＩ／Ｏセルを
当該半導体装置に混在させて配置するに際し、寸法の大
きなＩ／Ｏセル６をバンプ形成領域の周辺部２に配置
し、寸法の小さいＩ／Ｏセル４を該バンプ形成領域の内
部１１に配置した半導体装置１が示されている。図２
は、本発明に係る半導体装置１に於ける各Ｉ／Ｏセルの
配置状況を具体的に説明しているものであって、ＬＳＩ
チップ等の半導体装置１の外周縁部２を比較的サイズの
大きなＩ／Ｏセル６の配置領域２とし、係る配置領域２
内に主としてサイズの大きなＩ／Ｏセル６を配置し、該
半導体装置１のバンプ形成領域１０の外周縁部に存在し
ているバンプ３とコンタクトさせたものである。
る半導体装置１に於いて、大きさの異なるＩ／Ｏセルを
当該半導体装置に混在させて配置するに際し、寸法の大
きなＩ／Ｏセル６をバンプ形成領域の周辺部２に配置
し、寸法の小さいＩ／Ｏセル４を該バンプ形成領域の内
部１１に配置した半導体装置１が示されている。図２
は、本発明に係る半導体装置１に於ける各Ｉ／Ｏセルの
配置状況を具体的に説明しているものであって、ＬＳＩ
チップ等の半導体装置１の外周縁部２を比較的サイズの
大きなＩ／Ｏセル６の配置領域２とし、係る配置領域２
内に主としてサイズの大きなＩ／Ｏセル６を配置し、該
半導体装置１のバンプ形成領域１０の外周縁部に存在し
ているバンプ３とコンタクトさせたものである。
【００１３】一方、該バンプ形成領域１０の内部は、比
較的サイズの小さいＩ／Ｏセル４の配置領域１１とし
て、係る配置領域１１内に主としてサイズの小さいＩ／
Ｏセル４を配置したものである。該バンプ形成領域内部
１１に配置される該Ｉ／Ｏセル４は、例えば、既に当該
バンプ形成領域１０の内部１１に形成されている、ゲー
トアレイ１２等のロジック回路群５の間に混在させる事
になるので、該サイズの小さいＩ／Ｏセル４はその幅
が、該半導体装置１に形成されているゲートアレイ１２
の幅に略等しい幅を有している事が好ましい。
較的サイズの小さいＩ／Ｏセル４の配置領域１１とし
て、係る配置領域１１内に主としてサイズの小さいＩ／
Ｏセル４を配置したものである。該バンプ形成領域内部
１１に配置される該Ｉ／Ｏセル４は、例えば、既に当該
バンプ形成領域１０の内部１１に形成されている、ゲー
トアレイ１２等のロジック回路群５の間に混在させる事
になるので、該サイズの小さいＩ／Ｏセル４はその幅
が、該半導体装置１に形成されているゲートアレイ１２
の幅に略等しい幅を有している事が好ましい。
【００１４】又、該バンプ形成領域内部１１に配置され
る該Ｉ／Ｏセル４は、その高さが、該半導体装置の該バ
ンプ形成領域内部１１に形成されている個々のロジック
セル５の高さに等しい高さを有している事が好ましい。
係る構成を取る事によって、該バンプ形成領域内部１１
に形成されたＩ／Ｏセル４と外部回路との配線接続は、
簡略化されると同時に、該ロジック回路同志あるいは、
該ロジック回路と外部の回路との配線接続も容易とな
る。
る該Ｉ／Ｏセル４は、その高さが、該半導体装置の該バ
ンプ形成領域内部１１に形成されている個々のロジック
セル５の高さに等しい高さを有している事が好ましい。
係る構成を取る事によって、該バンプ形成領域内部１１
に形成されたＩ／Ｏセル４と外部回路との配線接続は、
簡略化されると同時に、該ロジック回路同志あるいは、
該ロジック回路と外部の回路との配線接続も容易とな
る。
【００１５】本発明に係る半導体装置に於いては、該バ
ンプ形成領域１０の周辺部２に配置されるＩ／Ｏセル６
は、その寸法及び形状が互いに略同一である事が好まし
く、それによって、該Ｉ／Ｏセル６が半導体装置の周辺
部に均等に配置される事になり、他の半導体装置、或い
は外部の各種制御回路との接続に際して、当該半導体装
置に於けるＩ／Ｏピンの位置が固定されるので、配線設
計、或いは外部制御回路等の配置設計が容易になる。
ンプ形成領域１０の周辺部２に配置されるＩ／Ｏセル６
は、その寸法及び形状が互いに略同一である事が好まし
く、それによって、該Ｉ／Ｏセル６が半導体装置の周辺
部に均等に配置される事になり、他の半導体装置、或い
は外部の各種制御回路との接続に際して、当該半導体装
置に於けるＩ／Ｏピンの位置が固定されるので、配線設
計、或いは外部制御回路等の配置設計が容易になる。
【００１６】本発明に使用されるサイズの大きいＩ／Ｏ
セル６の具体的な寸法は特定されるものではないが、一
例として、図２に示す様な構成を取る場合には、例えば
縦２００μm 、横４００μm のＩ／Ｏセルを使用する事
が出来、それに対し、サイズの小さいＩ／Ｏセル４の寸
法も具体的に特定されるものではないが、上記の例に対
応して、例えば縦１００μm 、横２００μm のＩ／Ｏセ
ルを使用する事が出来る。
セル６の具体的な寸法は特定されるものではないが、一
例として、図２に示す様な構成を取る場合には、例えば
縦２００μm 、横４００μm のＩ／Ｏセルを使用する事
が出来、それに対し、サイズの小さいＩ／Ｏセル４の寸
法も具体的に特定されるものではないが、上記の例に対
応して、例えば縦１００μm 、横２００μm のＩ／Ｏセ
ルを使用する事が出来る。
【００１７】本発明に於いては、該サイズの大きいＩ／
Ｏセル６は、当該半導体装置１の外周縁部の全周に均等
に配置する必要はなく、一部に該Ｉ／Ｏセル６が配置さ
れていない部分が存在していても構わない。図３には、
本発明に係る半導体装置の他の構成例が示されている
が、該本発明の外周縁部に配置されているサイズの大き
いＩ／Ｏセル６は、形状が図２に比べて縦長であり、従
って図２の構成に比べてより多くのＩ／Ｏセル６を配置
する事が可能となる。
Ｏセル６は、当該半導体装置１の外周縁部の全周に均等
に配置する必要はなく、一部に該Ｉ／Ｏセル６が配置さ
れていない部分が存在していても構わない。図３には、
本発明に係る半導体装置の他の構成例が示されている
が、該本発明の外周縁部に配置されているサイズの大き
いＩ／Ｏセル６は、形状が図２に比べて縦長であり、従
って図２の構成に比べてより多くのＩ／Ｏセル６を配置
する事が可能となる。
【００１８】この様に、サイズの大きいＩ／Ｏセル６の
数が多くなると、該エリアバンプにおける最外周を形成
するバンプ３の数が不足する事も考えられるので、その
場合には、該エリアバンプの第２周目１３或いは３種周
目１４を形成するバンプ群を利用する事が出来る。又、
従来の半導体装置１に於いては、基板の外周から、バン
プ形成領域１０迄の間は、強度上或いは取扱い上等の制
約からある程度の空間部２０を設けておく必要がある
が、本発明の半導体装置に於いては、この空間部を利用
して、サイズの大きなＩ／Ｏセル６を配置する事になる
ので、該半導体装置の基板の有効利用が出来、高集積
化、多ピン化を余裕を持って実施する事が出来る。
数が多くなると、該エリアバンプにおける最外周を形成
するバンプ３の数が不足する事も考えられるので、その
場合には、該エリアバンプの第２周目１３或いは３種周
目１４を形成するバンプ群を利用する事が出来る。又、
従来の半導体装置１に於いては、基板の外周から、バン
プ形成領域１０迄の間は、強度上或いは取扱い上等の制
約からある程度の空間部２０を設けておく必要がある
が、本発明の半導体装置に於いては、この空間部を利用
して、サイズの大きなＩ／Ｏセル６を配置する事になる
ので、該半導体装置の基板の有効利用が出来、高集積
化、多ピン化を余裕を持って実施する事が出来る。
【００１９】尚、上記具体例に於いては、Ｉ／Ｏセルの
寸法が大、小２種類のものを使用する場合に付いて説明
してきたが、本発明に於いては、該Ｉ／Ｏセルの種類
は、２種に限定されるものではなく、３種若しくはそれ
以上のサイズの異なるＩ／Ｏセルを組み合わせ使用する
事も可能である。
寸法が大、小２種類のものを使用する場合に付いて説明
してきたが、本発明に於いては、該Ｉ／Ｏセルの種類
は、２種に限定されるものではなく、３種若しくはそれ
以上のサイズの異なるＩ／Ｏセルを組み合わせ使用する
事も可能である。
【００２０】
【発明の効果】以上説明した様に、本発明に係る半導体
装置によれば、レイアウトに適した、規則正しいバンプ
配置が出来、更にチップの端部からある程度の距離をあ
けてバンプを配置する事が出来るので、高集積で多ピン
のＬＳＩを製造出来、又半導体装置の性能向上とコスト
ダウンを図る事が出来る。
装置によれば、レイアウトに適した、規則正しいバンプ
配置が出来、更にチップの端部からある程度の距離をあ
けてバンプを配置する事が出来るので、高集積で多ピン
のＬＳＩを製造出来、又半導体装置の性能向上とコスト
ダウンを図る事が出来る。
【００２１】更に、本発明に係る半導体装置を用いる事
により、各半導体装置のサイズ、種類が異なっていて
も、該Ｉ／Ｏセルの入出力端子ピンの位置は、比較的固
定される事になるので、他のロジックセル、制御回路等
との接続が容易となり、回路設計、配線作業が効率的に
なると同時に、半導体装置そのものの互換性があるの
で、多種多様な半導体装置間で共用する事も可能とな
る。
により、各半導体装置のサイズ、種類が異なっていて
も、該Ｉ／Ｏセルの入出力端子ピンの位置は、比較的固
定される事になるので、他のロジックセル、制御回路等
との接続が容易となり、回路設計、配線作業が効率的に
なると同時に、半導体装置そのものの互換性があるの
で、多種多様な半導体装置間で共用する事も可能とな
る。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体装置の原理を説明
する図であり、又本発明に係る半導体装置の具体例を説
明する図である。
する図であり、又本発明に係る半導体装置の具体例を説
明する図である。
【図２】図２は、本発明に係る半導体装置に於ける他の
具体例の構成を説明する図である。
具体例の構成を説明する図である。
【図３】図３は、本発明に係る半導体装置に於ける別の
具体例の構成を説明する図である。
具体例の構成を説明する図である。
【図４】図４は、従来に於ける半導体装置のＩ／Ｏセル
配置例を説明する図である。
配置例を説明する図である。
【図５】図５は、従来に於ける半導体装置に於けるバン
プの配列状況を説明する図である。
プの配列状況を説明する図である。
１…半導体装置 ２…サイズの大きなＩ／Ｏセルの配置流域 ３…バンプ形成領域の外周（第１周目）に配置されてい
るバンプ ４…サイズの小さいＩ／Ｏセル ５…ロジックセル ６…サイズの大きなＩ／Ｏセル １０…バンプ形成領域 １１…エリアバンプ内部 １２…ゲートアレイ １３…バンプ形成領域の外周から第２周目に配置されて
いるバンプ １４…バンプ形成領域の外周から第３周目に配置されて
いるバンプ ２０…空間部
るバンプ ４…サイズの小さいＩ／Ｏセル ５…ロジックセル ６…サイズの大きなＩ／Ｏセル １０…バンプ形成領域 １１…エリアバンプ内部 １２…ゲートアレイ １３…バンプ形成領域の外周から第２周目に配置されて
いるバンプ １４…バンプ形成領域の外周から第３周目に配置されて
いるバンプ ２０…空間部
Claims (4)
- 【請求項１】 エリアバンプ構成を有する半導体装置に
於いて、大きさの異なるＩ／Ｏセルを当該半導体装置に
混在させて配置するに際し、寸法の大きなＩ／Ｏセルを
バンプ形成領域の周辺部に配置し、寸法の小さいＩ／Ｏ
セルを該バンプ形成領域の内部に配置したことを特徴と
する半導体装置。 - 【請求項２】 該バンプ形成領域内部に配置される該Ｉ
／Ｏセルは、その幅が、該半導体装置に形成されている
ゲートアレイの幅に略等しい幅を有している事を特徴と
する請求項１記載の半導体装置。 - 【請求項３】 該バンプ形成領域内部に配置される該Ｉ
／Ｏセルは、その高さが、該半導体装置に形成されてい
るロジックセルの高さに等しい高さを有している事を特
徴とする請求項１記載の半導体装置。 - 【請求項４】 該バンプ形成領域の周辺部に配置される
Ｉ／Ｏセルは、その寸法及び形状が互いに略同一である
事を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6334292A JPH05267302A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6334292A JPH05267302A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267302A true JPH05267302A (ja) | 1993-10-15 |
Family
ID=13226474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6334292A Pending JPH05267302A (ja) | 1992-03-19 | 1992-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267302A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811194A (en) * | 1986-09-08 | 1989-03-07 | Canon Kabushiki Kaisha | Optical information processing apparatus |
| JPH08102466A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体装置の製造方法及び半導体ウエハー |
| JP2003100891A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 半導体集積回路装置 |
| US6847120B2 (en) | 2000-12-21 | 2005-01-25 | Nec Electronics Corporation | Flip chip semiconductor device having signal pads arranged outside of power supply pads |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116757A (ja) * | 1981-12-30 | 1983-07-12 | Nec Corp | マスタスライスｌｓｉ |
| JPS62194640A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | バンプ実装を用いる半導体集積回路 |
-
1992
- 1992-03-19 JP JP6334292A patent/JPH05267302A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116757A (ja) * | 1981-12-30 | 1983-07-12 | Nec Corp | マスタスライスｌｓｉ |
| JPS62194640A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | バンプ実装を用いる半導体集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811194A (en) * | 1986-09-08 | 1989-03-07 | Canon Kabushiki Kaisha | Optical information processing apparatus |
| JPH08102466A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体装置の製造方法及び半導体ウエハー |
| USRE39603E1 (en) | 1994-09-30 | 2007-05-01 | Nec Corporation | Process for manufacturing semiconductor device and semiconductor wafer |
| US6847120B2 (en) | 2000-12-21 | 2005-01-25 | Nec Electronics Corporation | Flip chip semiconductor device having signal pads arranged outside of power supply pads |
| DE10164606B4 (de) * | 2000-12-21 | 2006-10-12 | Nec Electronics Corp., Kawasaki | Flip-Chip-Halbleitereinrichtung mit außerhalb von Energiezufuhranschlussflächen angeordneten Signalanschlussflächen |
| JP2003100891A (ja) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6627479B2 (en) | Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer | |
| US7732933B2 (en) | Semiconductor chip and TAB package having the same | |
| JP2004349694A (ja) | 集積回路の相互接続方法 | |
| EP0538003B1 (en) | Method of manufacturing inversion type ICs and IC module using same | |
| US7030479B2 (en) | Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer | |
| US7683485B2 (en) | Semiconductor device | |
| US4992845A (en) | Semiconductor integrated circuit device having input/output buffer cells each comprising a plurality of transistor regions arranged in a single line | |
| US6121690A (en) | Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge | |
| US5650660A (en) | Circuit pattern for a ball grid array integrated circuit package | |
| JPH11177062A (ja) | 半導体メモリ装置 | |
| JPH05267302A (ja) | 半導体装置 | |
| US20030052417A1 (en) | Semiconductor device | |
| JP5356904B2 (ja) | 半導体集積回路チップ | |
| JPS62194640A (ja) | バンプ実装を用いる半導体集積回路 | |
| US20020130424A1 (en) | Semiconductor integrated circuit | |
| JP2006114595A (ja) | 半導体装置 | |
| KR20000076635A (ko) | 반도체 장치 | |
| JPH02267947A (ja) | 半導体装置 | |
| JP2000022079A (ja) | 半導体集積回路 | |
| JP2561005B2 (ja) | 半導体装置 | |
| JP2004179184A (ja) | 半導体集積回路 | |
| JPH01168042A (ja) | 半導体集積回路装置 | |
| KR20090022774A (ko) | 반도체 패키지 | |
| JPH05235090A (ja) | 半導体集積回路 | |
| JPH03195045A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |