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JPH05198738A - マルチチップ・パッケージおよびその製造方法 - Google Patents

マルチチップ・パッケージおよびその製造方法

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JPH05198738A
JPH05198738A JP4189061A JP18906192A JPH05198738A JP H05198738 A JPH05198738 A JP H05198738A JP 4189061 A JP4189061 A JP 4189061A JP 18906192 A JP18906192 A JP 18906192A JP H05198738 A JPH05198738 A JP H05198738A
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Jr Gordon A Kelley
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ウィレン・バーナード・ファン・デア・ヘーベン
Francis R White
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Abstract

(57)【要約】 【目的】 複数の金属化トレンチによって少なくとも部
分的に相互接続された半導体チップの、密に積層された
アレイを有する３次元マルチチップ・パッケージとその
製造方法を提供することを目的とする。 【構成】 本発明の製造方法は、第１の面から第２の面
まで延びた高アスペクト比の金属化トレンチ６２を有す
る集積回路チップ５０を設けるステップを含んでいる。
エッチング停止層５３は、半導体基板に対し金属トレン
チ６２の終る位置に最も近い位置に設けられている。次
に、集積回路デバイスは支持基板の表面が露出されるよ
うにキャリア７０に取り付けられ、基板は複数の金属化
トレンチの少なくともいくつかが露出されるまで集積回
路デバイスより薄層化される。したがって、電気コンタ
クトは露出された金属トレンチを経て、集積回路チップ
の活性層５４に形成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に、所定の容量
に含まれる回路要素数の最適化を可能にする高密度電子
パッケージングに関し、特に、半導体チップ内で複数の
金属化トレンチによって少なくとも部分的に相互接続さ
れた半導体チップの、密に積層されたアレイを有する３
次元マルチチップ・パッケージの製造方法に関する。
【０００２】
【従来の技術およびその問題点】集積回路技術が発展し
たので、コンピュータおよびコンピュータ記憶装置が、
複数の集積回路を有する半導体デバイスのウェーハから
製造されるようになった。ウェーハ製造後、ウェーハを
小チップに細断することにより、回路は互いに分割され
る。その後、チップは種々のキャリアにボンディングさ
れ、配線によって相互接続され、パッケージングされ
る。チップを相互接続するために配線を物理的に取付け
る工程は、時間がかかるとともに、コスト高で信頼性が
低く、特に、デバイスの動作周波数が増大するにつれ
て、しばしば好ましくない信号遅延を生じる。
【０００３】この従来の技術の改良として、マルチ半導
体チップのスタックまたはパッケージが汎用化される、
例えば、米国特許第４，５２５，９２１号明細書に開示
の技術がある。図９は典型的な半導体チップ・スタック
１０を示し、このスタックは接着剤で固定されたマルチ
集積回路チップ１２から構成されている。メタライゼー
ション・パターン１４は、チップ相互接続およびスタッ
クの外部の回路との電気接続のために、スタック１０の
１以上の面に設けられる。メタライゼーション・パター
ン１４は、個別コンタクト１６およびバスコンタクト１
８を有している。このスタック１０は、スタック上のメ
タライゼーション・パターン１４と共に、基板２０の上
面２１に配置され、その基板はそれ自身のメタライゼー
ション・パターン２２を有している。このマルチチップ
・スタック手法は、信頼性および回路性能に関して、ボ
ード，基板，またはマルチチップ・キャリア上にチップ
を個々に配置する従来の技術より優れているが、密度お
よびチップ配線長の削減に対し、なおも改良の余地があ
る。明らかに、このようなパッケージ特性を改良する
と、低コスト，低電力，高密度，高信頼性が得られ、こ
れによってより良い性能のデバイスを提供することがで
きる。
【０００４】
【課題を解決するための手段】本発明は、マルチチップ
・パッケージング方法を提供するものであり、この方法
は、ほぼ平行で対向する関係にある第１の上面と第２の
下面とを有する集積回路デバイスを設ける第１の工程を
含んでいる。このデバイスは半導体チップまたはウェー
ハを有し、第１の上面に隣接する活性層と、第２の下面
に隣接する基板とを備えている。このデバイスはさら
に、複数の金属化トレンチを有し、このトレンチは第１
の上面から活性層を経て部分的に基板内に延びている。
複数の金属化トレンチの少なくともいくつかは、集積回
路デバイスの活性層と電気的に接触している。このパッ
ケージング方法は、この集積回路デバイスを、第２の下
面が露出されるようにキャリアに付着させるステップ
と、複数の金属化トレンチの少なくともいくつかが露出
されるまで、集積回路デバイス基板を薄層化させるステ
ップとを含んでいる。したがって、露出された金属化ト
レンチを経て、集積回路デバイスの活性層に、電気コン
タクトを形成することができる。好適には、別の集積回
路デバイスを、同様にスタックに付加する。回路デバイ
スの各層が付加されると、前述の層の露出された金属化
トレンチの少なくともいくつかに、電気コンタクトが付
加される。本発明はさらに、上記の処理方法の応用から
生じた新規なマルチチップ・パッケージ回路網を提供す
る。製造方法およびそれによるパッケージの詳細は、以
下で詳述する。
【０００５】本発明を用いると、高密度の集積回路を備
えたマルチチップ・パッケージを有利に製造できる。非
常に高密度にパッケージングされたＩ／Ｏ接続に対し
て、配線分解能を提供し、３次元の垂直および水平配線
を説明する。また、高密度マルチチップ・パッケージに
おける特定の機能の電力消費を制限する技術を提供す
る。さらに、本発明の処理方法によれば、１つの集積回
路チップに予め必要なスペースと同じスペースで、マル
チチップ・パッケージを製造できる。さらに、マルチチ
ップ・パッケージに組み立てられる個々のウェーハまた
はチップの製造は、大容量ウェーハの製造と一貫性を保
っている。
【０００６】
【実施例】一般的に、本発明は、図９に示したスタック
１０のようなマルチチップ・パッケージにおける回路密
度を改良する方法を含んでいる。図１（ａ）は２つのチ
ップ１および２を有する従来のマルチチップ・スタック
３０を示す。各チップは活性層３２を有し、活性層３２
はチップの内部で距離“ｘ”だけ延び、チップの上面３
１から下面３３までの全厚は“ｙ”である。チップの厚
さ“ｙ”のオーダーは、少なくとも、活性層の厚さ
“ｘ”より大きい。例えば、典型的に、厚さ“ｘ”は５
〜２０μｍの範囲にあり、厚さ“ｙ”はより一般的に
は、７５０〜８５０μｍ（３０ミル）の範囲にある。し
かし、最近の実際例では、各チップの基板の構造的薄層
化により、厚さ“ｙ”は、パッケージの組立前に３７５
〜４２５μｍ（１５ミル）まで減少させている。この構
造的薄層化にもかかわらず、有用な活性シリコン、例え
ば活性層３２の容積は全シリコンの容積よりかなり小さ
いままである。これは、シリコン基板がなおも、処理の
際、チップの活性層３２の構造的支持に用いられ続ける
からである。
【０００７】図１（ａ）のパッケージと比較すると、本
発明によって処理されたパッケージ内の半導体チップ
は、活性層を支持するための薄い基板層だけを有し、そ
の状態は、２つの薄い半導体チップ１および２を表した
図１（ｂ）に示す。これらのチップはパッケージ４０内
に積層される。パッケージ４０の各チップの活性層４２
は、図示のように、厚さ“ｘ′”を有し、それはチップ
の厚さ“ｙ′”のかなりの部分を占めている。これは、
図１（ａ）の従来のパッケージにおける厚さ“ｘ”と厚
さ“ｙ”との大きな寸法差と対照的である。一例による
と、厚さ“ｘ′”は５〜２０μｍの範囲にし、各デバイ
スの全厚“ｙ′”は２０μｍ以下にすることができる。
これは、チップがスタック構造に結合されるとき、別個
の集積回路チップに対する従来の積層技術によって可能
なよりも、かなり密な電子パッケージを製造することが
できることを意味する。基本的に、本発明による処理
は、マルチチップ・パッケージにシリコンデバイスをボ
ンディングした後、そのシリコンデバイス中の余分のシ
リコン基板の大部分を好適に除去する。
【０００８】本発明によるパッケージ製造方法の一例
を、図２〜図４を参照して下記に説明する。
【０００９】まず、図２（ａ）によると、基板５２およ
び活性層５４を有し、かつその活性層は典型的に、少な
くとも部分的にデバイス内に位置する半導体デバイス５
０（好適にはウェーハを含む）から処理を始める。（活
性層５４は、全体的または部分的に基板５２内に拡散さ
れ、当業者に既知の従来の半導体処理技術を用いて、基
板５２から部分的または全体的に形成される。またはそ
の一方の技術を用いる。）活性層５４はデバイス５０の
上部の第１平坦面５６に隣接している。デバイス５０の
下部の第２平坦面５８は、第１平坦面５６にほぼ平行に
配置される。絶縁体層６０、例えばＳｉＯ2 は、デバイ
ス５０の活性層５４の上に成長させる。基板５２の厚さ
は可変であるが、典型的には、マルチチップ・パッケー
ジの製造前では約７５０〜８５０μｍ（１５ミル）であ
る。対照的に、活性層５４の厚さは、４〜６μｍの範囲
であり、絶縁体層６０の厚さは、例えば、既に活性層５
４上に形成されたメタライゼーション面の数と共に変化
させる。活性層５４は従来のバイポーラ，ＣＭＯＳ，Ｎ
ＭＯＳ，ＰＭＯＳ等、任意の回路を含むことができる。
【００１０】本発明によると、標準ウェーハは、製造の
際、基板面の下部にエッチング停止層５３を埋め込み配
置することによって変形される。エッチング停止層は、
Ｐ型基板５２内にＮ+ 層５３を含むか、あるいは、Ｎ型
基板５２内にＰ+ 層５３を含み、そのどちらも、当業者
には既知のいくつかの手段のうちの１つによって形成す
ることができる。
【００１１】図２（ｂ）は、集積回路デバイス５０に定
められた細く深いトレンチ６２を、誇張された寸法で示
している。トレンチ６２はエッチング停止層５３をわず
かに通り越して基板内に延びるように形成されている。
好適な実施例では、細く深いトレンチ６２は約２０：１
の高アスペクト比を有していて、この比は例えば、細く
深いトレンチ６２は好適に、深さが２０μｍのトレンチ
に対して１μｍの幅を有していることを意味する。（下
記に説明するように、高アスペクト比のトレンチ６２
は、究極には非常に小さい相互接続寸法を定めることに
有利に役立つ。）好ましくはトレンチの深さは３０μｍ
未満である。トレンチ６２は米国特許第４，７１７，４
４８号明細書に説明されている技術によって製造でき、
この明細書において参照されたい。細く深いトレンチ６
２は、集積回路デバイス５０の中に配置され、そのデバ
イスにおいてはマルチチップ・パッケージが組立られる
ときにデバイス間に電気的スルー接続が必要とされる。
【００１２】トレンチ側壁を酸化させて、（デバイスを
短絡させずにトレンチを配線に使用できるように）バル
クシリコンから絶縁し、ドープされたポリシリコンまた
は他の導体６４を充填する（図２（ｃ）参照）。次に、
標準的な処理技術を用いて配線面を有するデバイスを完
成させる。このとき、ポリシリコン充填トレンチの配置
されている領域６１が、形成された酸化および接続メタ
ライゼーション層６３内に埋め込まれた回路および配線
部分となるように（図２（ｄ）参照）、デバイス（回
路）のレイアウトが変更される。
【００１３】図３（ｅ）を見ると、細く深いトレンチ６
２を次に、当業者に既知の技術を用いて再エッチング
し、ポリシリコン・プラグ６４を除去する。さらに、ト
レンチ６２を、化学気相成長法ＣＶＤプロセス，めっ
き，または他の適切な手段によって、タングステン，
金，銅，アルミニウム，または他の適切な金属で充填す
る。金属化トレンチ６６は、エッチング停止層５３を通
り越してわずかに延びている。チップ上の適切な配線
（図示せず）を、トレンチ６２内の垂直に堆積した配線
６６に相互接続するように、金，銅，または他の適切な
金属のコンタクト・パッド６８を堆積させる。次に、集
積回路チップをテストし、ウェーハを細断し、良質のチ
ップを選択する。あるいはまた、選択された処理ルート
によっては、ウェーハは細断されないままにすることも
可能である。１００％の歩留りの良質チップを基本的に
生産するような、十分な冗長性が構造内に組み込まれる
ならば、ウェーハを細断しないままにできる。しかし、
ウェーハが細断されようと細断されないままであろう
と、ウェーハは、薄さがまだ達成されていなければ、好
適には最初に機械的に薄層化し、例えば、少なくとも３
７５〜４００μｍ（１５ミル）の薄さにする。
【００１４】チップを分割するものとすると、マルチチ
ップ・パッケージに組み込まれる第１の集積回路チップ
５０が、チップ５０の保護面６３が適切なキャリア７０
の上面７１に隣接して設けられるように（図３（ｆ）参
照）、キャリア７０に取付けおよびボンディングする。
チップ５０はポリイミドのような適切な接着剤７３を用
いて、キャリア７０に接着的にボンディングする。（あ
るいはまた、キャリア７０の代わりに、デバイス５０の
パッド６８の位置に対応するコンタクトを有し、かつ組
立の際、パッケージを支持するのに十分な厚さを有する
ベース集積回路チップ（図示せず）に、チップ５０を、
ボンディングすることができる。このようなベースチッ
プへの集積回路チップ５０の結合は、金対金熱圧着また
は他の適切な手段によって行うことができる。）次に、
チップ５０の露出した第２の面５８（図３（ｆ）参照）
を、例えば、エチレンジアミン水溶液、ピロカテコール
水溶液、または硝酸／ＨＦの２００：１溶液のような、
適切な選択的化学エッチャントでエッチングする。これ
については米国特許出願第４２７，６７９号の継続出願
である米国特許出願第６５６，９０２号明細書を参照で
きる。化学エッチャントは選択的なので、エッチングは
エッチング停止層５３に達したとき終了する（図３
（ｇ）参照）。さらに、エッチャントは選択的なので、
細く深いトレンチ６２内に堆積した金属６６をエッチン
グしない。化学エッチャントはシリコンウェーハのみ
を、エッチング停止層５３まで除去する（図３（ｇ）参
照）。次に図４（ｈ）に示すように、適切な感光性ポリ
イミド８０または他のボンディング化合物を設け、エッ
チングして、チップ５０内の金属化トレンチ６６を部分
的に露出する。このポリマを完全に硬化させる前に、金
属化トレンチ接続部上に、選択的に金の無電解めっきを
施し、パッド８２を形成する。もしトレンチの金属充填
にアルミニウムが用いられるならば、金めっきに先立っ
て、クロムのような適切な拡散障壁（図示せず）を、ア
ルミニウムにめっきする。積層工程は、一方の集積回路
デバイスを他方の集積回路デバイスの上に、個々に配置
することにより繰り返され（図４（ｉ）参照）、各デバ
イスは、そのデバイス中の露出された金属化トレンチ６
６の少なくともいくつかに接触するコンタクトパッド６
８と共に、その活性層５４をスタックの最終薄層露出面
に隣接して配置させる。各チップ層のボンディングは、
ポリマおよび金対金ボンディングが好適には同時に生じ
るように行う。
【００１５】完全なウェーハ積層が用いられるならば、
プロセスは基本的に同じである。ウェーハはプロセスの
適切な時点で、すなわちパッケージが完成したとき、あ
るいは累積的歩留りがさらなる積層を不経済とするよう
なとき、細断されて別個のマルチチップ・パッケージに
なる。
【００１６】前述した製造プロセス、すなわちマルチチ
ップ・パッケージを組み立てるとき、別個に構成された
集積回路デバイスから余分なシリコン基板物質を、その
上の活性シリコン層に干渉することなく除去させる製造
プロセスによって、大きな効果が達成されることが観察
される。除去されたシリコンは、単結晶シリコンであ
り、個々の集積回路デバイスの製造は、大容量半導体ウ
ェーハの製造と一貫性を保っている。以下に説明するよ
うに、この処理技術によって形成されるマルチチップ・
パッケージは、別個に製造された集積回路デバイスに対
する最大可能シリコン容量密度を達成する。パッケージ
密度は特徴的深さに、より密接に関係するので、デバイ
スの厚さは、実際に用いられる活性面および深さを、よ
り密にするように調整される。
【００１７】図５（ａ）〜（ｄ）は、本発明によって構
成されたマルチチップ・パッケージに対する集積回路チ
ップ接続のいくつかの例を示している。図５（ａ）で
は、水平な接続リード線９２をチップ９０の平坦な側面
に延ばし、側面９４と、チップ９０の表面の選択された
パッド９６との間に、電気接続を与える。一旦マルチチ
ップがスタック内に組み立てられ、それらチップの少な
くともいくつかが水平に延びたリード線９２を含むと、
メタライゼーション・パターンを、スタックの端面に堆
積して、チップ内の個々の電気パッド、および１以上の
集積回路チップまたはその一方の上に位置する多数の選
択された個々の電気パッドへの接続を定めることができ
る。
【００１８】本発明の金属化トレンチ手法を用いると、
チップ９０のような多層集積回路チップを、例えば図５
（ｂ）のトレンチ９８のような金属化トレンチを経て、
垂直に相互接続させることができる。図２（ａ）〜図４
（ｉ）について、上述したように形成されたトレンチ９
８を、個々のチップ９０を通じて延びるように配置させ
る。あるいはまた、垂直および水平に入り混じって延び
た相互接続リード線を用いることができる。このような
入り混じった相互接続回路応用では、水平リード線９２
はチップ９０の１以上の端面９４に延びることができ
（図５（ｃ）参照）、単一のチップ内の選ばれたパッド
間だけに延びることもでき（図５（ｄ）参照）、どちら
かで延びていてもよい。マルチチップ・パッケージ内の
集積回路チップ間の配線能力のスケールは、パッケージ
配線技術の状態のかなりの改良を含んでいると考えられ
る。集積回路チップ間の垂直相互接続寸法は、少なくと
も、従来の“一般的（ｇｒｏｓｓ）”垂直配線技術より
も小さいオーダーである。
【００１９】水平または垂直相互接続を工夫する際に考
慮すべき要因の一つは、完成されたマルチチップ・パッ
ケージの端面で使用可能なスペースの量である。図６
は、従来のマルチチップ・パッケージに配置されたいく
つかの半導体チップ１００を部分的に示す。各チップ１
００は、チップからパッケージの少なくとも１つの側面
に延びるいくつかの電気リード線１０２を有している。
従来のものは、アクセス面（すなわち、チップ相互接続
メタライゼーション・パターン（図示せず）を有するマ
ルチチップ・パッケージの少なくとも１つの平坦な側
面）に、Ｔ形状の電気接続部を形成し、個々の集積回路
チップ１００からパッケージの側面に引き出されたリー
ド線に、良好な電気接続を与える。これは、アクセス面
上に一様な大きさの導体パッド１０４を堆積させ、各パ
ッドを、個々の集積回路チップ１００から引き出された
電気リード線１０２の端と交差させることにより、達成
される。
【００２０】多くの応用において、平坦側面配線は、チ
ップの面に垂直に延びるストライプ（すなわちバス）１
０５の形状をしている。各ストライプ１０５は複数のチ
ップ間の接続部と交差し、そこでチップのＴ形状接続部
と電気コンタクトを形成する。他の多くの応用では、別
個の集積回路チップ１００上に個々のコンタクトを形成
するのに、固有のＩ／Ｏ接続部１０６が必要である。マ
ルチチップＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，または他
の集積回路、またはそれらの組合せパッケージにおいて
は（図６参照）、アクセス面内にこれらのＩ／Ｏコンタ
クト１０６を容易に供給するために、チップ上で十分な
スペースが使用可能である。例えば、同じ集積回路チッ
プの隣接Ｔ形状接続部間の典型的な間隔は、約０．０５
ｍｍ（２ミル）、隣接チップ間のＴ形状接続部の間隔は
約０．３７５ｍｍ（１５ミル）である。
【００２１】本発明によって組み立てられたＤＲＡＭお
よびＳＲＡＭ双方のマルチチップ・パッケージに対する
アクセス面寸法の例を、図７に示す。図示のように、Ｄ
ＲＡＭおよびＳＲＡＭ双方の構造内の隣接集積回路チッ
プ１１２から引き出された電気リード線１１０間の間隔
は、図６のこれらのリード線間の間隔よりかなり減少し
ている。例えば、ＤＲＡＭ応用では、このような間隔は
約２０μｍ（０．０２ｍｍ）であり、ＳＲＡＭ応用で
は、間隔は１０μｍ（０．０１ｍｍ）まで減少できる。
したがって、個別のＩ／Ｏコンタクト・パッド１１４を
形成するためには、Ｔ形状電気接続部を横方向に拡張し
て、固有のＩ／Ｏコンタクトに対する余地を与える必要
がある。これは逆に、集積回路チップ面に垂直に延びる
ことのできるストライプ（すなわちバス）１１６の数を
制限する。
【００２２】本発明はバスに金属化トレンチを利用する
ことによりこの問題を克服する。すなわち、単純なチッ
プ対チップ相互接続部を形成することに加えて、このト
レンチを非隣接チップ間にバスを与えるために配置する
ことができる。実際には、チップの薄さによってチップ
端配線に課される制限を減少させる追加の配線面を加え
る。本発明においてチップを立方体（Ｃｕｂｅ）に設計
する際、回路配置等を、スルーチップ配線能力のため
に、最適化せねばならない。しかし、その結果生じる回
路密度の減少は、全く新しい配線面を導入することによ
る補償よりも大きい。本発明は、事実上性能を強化す
る。なぜなら、今や各回路は、隣接チップ上に配置され
た相互依存回路からの距離がわずか３０μｍ（チップ
厚）となり、同じチップの相互依存回路からの距離３０
００μｍまでと好対照である。よって、各チップを独立
に構成する代わりに、異なるチップ上に回路を配置し
て、本発明による積層およびスルーチップ配線技術によ
る伝送遅延を減少させることができる。
【００２３】表１および図８は、本発明によりマルチチ
ップ・モジュールを構成することによって、非常に有利
な密度が得られた例を示す。
【００２４】 表１ ＤＲＡＭ ＳＲＡＭ パッケージ 密度 比 密度 比 DRAM/SRAM比 の種類 (Mbits/inch3) (Mbits/inch3) 記憶密度 ＳＯＪ 128 1 24 1 5.3/1 Ｃｕｂｅ 2,484 19 427 18 5.8/1 本発明 46,620 364 15,993 666 2.9/1 この例では、第１のパッケージはＳＯＪ（Ｓｍａｌｌ
Ｏｕｔｌｉｎｅ Ｊｌｅａｄ）技術で組み立てられたＤ
ＲＡＭまたはＳＲＡＭチップを含み、第２のパッケージ
は、米国特許第４，５２５，９２１号明細書において説
明されている技術を用いて“Ｃｕｂｅ”に取り付けたＤ
ＲＡＭまたはＳＲＡＭチップを含み、第３のパッケージ
は、本発明によるアセンブリに取り付けたＤＲＡＭまた
はＳＲＡＭチップを含んでいる。使用された構成は、
０．８〜０．６μｍＧ．Ｒ．（Ｇｒｏｕｎｄ Ｒｕｌ
ｅ）でスケールされた４Ｍｂｉｔ ＤＲＡＭ、および
０．６μｍＧ．Ｒ．でスケールされた１Ｍｂｉｔ ＳＲ
ＡＭである。ＤＲＡＭおよびＳＲＡＭの双方に対して、
Ｃｕｂｅパッケージは、ＳＯＪパッケージのオーダー以
上の改良された密度を生じ、本発明は、ＳＯＪパッケー
ジの２倍以上のオーダーだけ記憶密度が改良された。
【００２５】本発明にとって活性面の深さは、最終のパ
ッケージング・レバレッジ（ｌｅｖｅｒａｇｅ）に影響
を及ぼす。金属化トレンチおよび周辺領域に対して１０
μｍの深さを有するＤＲＡＭパッケージは、２０μｍの
安全帯（ｇｕａｒｄｂａｎｄ）を必要とする。それとは
対照的に、各デバイスに対して１〜２μｍの深さを有す
るＳＲＡＭパッケージは、１０μｍ以下のトータル深さ
が必要であると見なされている。ＳＲＡＭパッケージの
記憶密度は、ＳＯＪまたはＣｕｂｅ手法によって得られ
る記憶密度と比較すると、本発明の技術により非常に改
良されている。これは、本発明を用いることによって、
究極のシリコン密度に接近しつつあることを示してい
る。
【００２６】記憶密度レバレッジの他の評価基準は、ほ
ぼ同じ高さのパッケージに対する記憶密度を評価するこ
とである。パッケージ高さがパッケージ幅に等しいとす
ると、ＤＲＡＭの場合、パッケージ高さは８．９８ｍ
ｍ、２チップ高さＳＯＪの場合、パッケージ高さは７．
１２ｍｍである。さらに、Ｃｕｂｅも本発明のパッケー
ジもほぼ正方形とすると、４Ｍｂｉｔｓ ＤＲＡＭに対
して、次の（表２に示すような）機能の比較が得られ
る： 表２ パッケージの種類 記憶密度 ２チップ（ＳＯＪ） １Ｍｂｙｔｅ ３２チップ（Ｃｕｂｅ） １６Ｍｂｙｔｅ ５１２チップ（本発明） ２５６Ｍｂｙｔｅ 本発明との関連でさらに考慮されるべきことは、単位容
積当りの電力消費がパッケージング密度と共に増大する
ことである。明らかに、本発明によって製造されたマル
チチップ・パッケージは、多くの従来のマルチチップ・
パッケージより大きな電力密度を有している。また、全
てのチップが一度に選択されるわけではないので、予備
電力は極めて重要である。例えば、ＤＲＡＭパッケージ
では、特定の応用に対して、１／１６または１／３２の
チップだけが選択される。このため、予備電力を減少さ
せることは非常に重要である。
【００２７】電力消費を減少させる１つの可能な技術
は、保持時間を改良してリフレッシュの要求を減少させ
ることである。また、高密度に対しては、Ｆｌａｓｈ−
ＥＰＲＯＭチップを、まれにしか変化しないアドレス位
置がＦｌａｓｈ−ＥＰＲＯＭセル内に記憶されたゼロ電
力消費データを有することができるように、スタックに
加えることができる。
【００２８】最後に、本発明によって構成されるマルチ
チップ・パッケージは、コンパクトな熱良導体である。
パッケージは冷たい針で冷却することができ、例えば液
体窒素中で低温動作させることができるかもしれない。
【００２９】
【発明の効果】本発明は、高密度の集積回路を備えたマ
ルチチップ・パッケージおよびその製造方法を提供する
ことができる。
【図面の簡単な説明】
【図１】従来技術によって製造されたマルチチップ・パ
ッケージ（ａ）と、本発明によって製造されたマルチチ
ップ・パッケージ（ｂ）との間のパッケージング密度の
違いを示す図である。
【図２】本発明の一実施例によるマルチチップ・パッケ
ージ製造における種々の処理工程で得た構造の部分縦断
面図である。
【図３】本発明の一実施例によるマルチチップ・パッケ
ージ製造における種々の処理工程で得た構造の部分縦断
面図である。
【図４】本発明の一実施例によるマルチチップ・パッケ
ージ製造における種々の処理工程で得た構造の部分縦断
面図である。
【図５】本発明による集積回路デバイスからの、または
そのデバイスを通じての、種々の電気リード配線のオプ
ションを示す図である。
【図６】従来技術によって構成されたマルチチップ・パ
ッケージについて、ＤＲＡＭおよびＳＲＡＭ構造に対す
るアクセス面配線における図７の本発明と対照させた要
件を示す図である。
【図７】本発明によって構成されたマルチチップ・パッ
ケージについて、ＤＲＡＭおよびＳＲＡＭ構造に対する
アクセス面配線における図６の従来技術と対照させた要
件を示す図である。
【図８】ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ Ｌ
ｅａｄ），Ｃｕｂｅ，および本発明のパッケージング技
術で与えられる図１の構造を用いて得られる異なる集積
回路のパッケージング密度の例を示すグラフである。
【図９】基本従来技術によるマルチチップ・パッケージ
の拡大斜視図である。
【符号の説明】
１０，３０ スタック ３１，５６ チップの上面 ３２，４２，５４ 活性層 ３３，５８ チップの下面 ５０，９０，１００ 集積回路チップ（半導体デバイ
ス） ５３ エッチング停止層 ５２ 基板 ６０ 絶縁体層 ６２，９８ トレンチ ６３ メタライゼーション層 ６４ 導体（プラグ） ６６ 金属化トレンチ ６８，８２，９６，１０４ パッド ７０ キャリア ８０ ポリイミド ９２，１０２ リード線 ９４ 端面 １０５ バス（ストライプ）
フロントページの続き (72)発明者 ポール・オーデン・ファーラー，サー アメリカ合衆国 バーモント州 サウス バーリントンヤンダウ ドライブ 17 (72)発明者 ハワード・レオ・コーター アメリカ合衆国 バーモント州 コルチェ スター ビレッジ ドライブ 14 (72)発明者 ゴードン・アーサー・ケリー，ジュニア アメリカ合衆国 バーモント州 エセック ス ジャンクション ハガン ドライブ 13 (72)発明者 ウィレン・バーナード・ファン・デア・ヘ ーベン アメリカ合衆国 バーモント州 ジェリコ フットヒルズ メドウ ドライブ ロッ ト 45 (72)発明者 フランシス・ロジャー・ホワイト アメリカ合衆国 バーモント州 エセック ス グリーンフィールド ロード 66

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】（ａ）第１の上面および第２の下面を有
    し、前記第１の面に隣接する活性層と、前記第２の面に
    隣接する基板とを有する集積回路デバイスであって、前
    記第１の面から前記活性層を通って、部分的に前記基板
    内に延びる複数の金属化トレンチを有する集積回路デバ
    イスを設け、前記複数の金属化トレンチの少なくともい
    くつかを、前記集積回路デバイスの前記活性層と電気的
    に接続させるステップと、 （ｂ）前記第２の面を露出させるように、前記集積回路
    デバイスをキャリアに取り付けるステップと、 （ｃ）前記集積回路デバイスの前記基板を、前記基板内
    の前記複数の金属化トレンチを露出するまで薄層化し
    て、前記集積回路デバイスの活性層への電気コンタクト
    を、前記露出された金属化トレンチを経て与えるステッ
    プと、 を含むことを特徴とする、集積回路デバイスのパッケー
    ジング方法。
  2. 【請求項２】（ｄ）第１の面および第２の面を有し、前
    記第１の面に隣接する活性層と、前記第２の面に隣接す
    る基板とを有する追加の集積回路デバイスであって、前
    記第１の面から前記活性層を通って部分的に前記基板内
    に延びる複数の金属化トレンチを有する追加の集積回路
    デバイスを設け、前記複数の金属化トレンチの少なくと
    もいくつかを、前記追加の集積回路デバイスの前記活性
    層と電気的に接続させるステップと、 （ｅ）前記追加の集積回路デバイスの活性層、および前
    記追加の集積回路デバイスの前記複数の金属化トレンチ
    またはその一方が、前記薄層化集積回路デバイスの前記
    露出された金属化トレンチの少なくともいくつかに、電
    気的に結合されるように、かつ、前記追加の集積回路デ
    バイスの前記第２の面が露出されるように、前記薄層化
    集積回路デバイスの露出された面に、前記追加の集積回
    路デバイスを取り付けるステップと、 （ｆ）前記露出された前記追加的集積回路デバイスの基
    板を、前記追加の集積回路デバイス内の前記金属化トレ
    ンチの少なくともいくつかを露出するまで薄層化して、
    前記追加的集積回路デバイスの活性層への電気コンタク
    トを、前記露出された金属化トレンチを経て与えるステ
    ップと、 をさらに含むことを特徴とする、請求項１記載の集積回
    路デバイスのパッケージング方法。
  3. 【請求項３】マルチデバイス・パッケージが、そのパッ
    ケージ内に複数の電気的に相互接続された薄層化集積回
    路デバイスを有するように、前記ステップ（ｄ）〜
    （ｆ）を複数回繰り返すステップをさらに含むことを特
    徴とする、請求項２記載の集積回路デバイスのパッケー
    ジング方法。
  4. 【請求項４】前記付着ステップ（ｅ）の前に、 （ｇ）前記基板内の前記露出された金属化トレンチの少
    なくともいくつかに電気接続するように、前記薄層化集
    積回路デバイスの露出面にメタライゼーションを施し、
    前記露出面メタライゼーションが、前記薄層化集積回路
    デバイス、および、前記ステップ（ｄ）で設けられた前
    記追加の集積回路デバイスの金属化トレンチ間で電気接
    続を容易にするために、絶縁体層上に相互接続パッドを
    形成することを含むステップをさらに含むことを特徴と
    する、請求項２記載の集積回路デバイスのパッケージン
    グ方法。
  5. 【請求項５】前記マルチチップ・パッケージが、そのパ
    ッケージ内に複数の電気的に相互接続された薄層化集積
    回路デバイスを有するように、前記ステップ（ｄ）〜
    （ｇ）を複数回繰り返すステップをさらに含むことを特
    徴とする、請求項４記載の集積回路デバイスのパッケー
    ジング方法。
  6. 【請求項６】上面を有するキャリアと、 ほぼ平行で対向する関係にある第１の面と第２の面とを
    有する第１の集積回路デバイスとを備え、前記集積回路
    デバイスは、前記第１の面に隣接する活性層と、前記第
    ２の面に隣接する基板とを備え、前記第１の面から前記
    第２の面までの厚さは３０μｍ未満であり、前記第１の
    集積回路デバイスは、デバイス内に前記第１の面から前
    記第２の面まで延びる複数の金属化トレンチを有し、前
    記金属化トレンチの各々は、約２０：１の高アスペクト
    比を有し、前記複数の金属化トレンチの少なくともいく
    つかは、前記第１の集積回路デバイスの前記活性層と電
    気コンタクトを有し、前記第１の集積回路デバイスは、
    前記第１の集積回路の前記第１の面が前記キャリアの前
    記第１の面と対向するように、前記キャリアに配置さ
    れ、 ほぼ平行で対向する関係にある第１の面と第２の面とを
    有する第２の集積回路デバイスを備え、前記第２の集積
    回路デバイスは、前記第１の面に隣接する活性層と前記
    第２の面に隣接する基板とを備え、前記第１の面から前
    記第２の面までの厚さは３０μｍ未満であり、前記第２
    の集積回路デバイスは、デバイス内に前記第１の面から
    前記第２の面まで延びる複数の金属化トレンチを有し、
    前記第２の集積回路デバイス内の前記複数の金属化トレ
    ンチの少なくともいくつかは、前記第２の集積回路デバ
    イスの前記活性層と電気コンタクトを有し、前記第２の
    集積回路デバイスは、前記第２の集積回路デバイスの前
    記第１の面が前記第１の集積回路デバイスの前記第２の
    面に、少なくとも部分的に隣接するように、かつ、前記
    第１の集積回路デバイスの前記金属化トレンチが、前記
    第１の集積回路デバイスの前記活性層と前記第２の集積
    回路デバイスの活性層との間で電気接続を与えるよう
    に、かつ、前記第２の集積回路デバイスの前記金属化ト
    レンチが、前記第２のデバイスの活性層に電気コンタク
    トを与えるように、前記第１の集積回路デバイス上に配
    置される、 ことを特徴とするマルチチップ・パッケージ。
  7. 【請求項７】複数の追加の集積回路デバイスをさらに備
    え、前記追加の集積回路デバイスは、前記第２の集積回
    路デバイスに隣接して層状に配置され、前記追加の集積
    回路デバイスの各々は、ほぼ平行で対向する関係にある
    第１の面および第２の面と、前記第１の面に隣接して配
    置された活性チップ層と、前記第２の面に隣接して配置
    された基板とを有し、前記追加の集積回路デバイスの前
    記第１の面から前記第２の面までの厚さは３０μｍ未満
    であり、前記追加の集積回路デバイスの各々はさらに、
    デバイスの前記第１の面から前記第２の面まで延びた複
    数の金属化トレンチを有し、前記デバイスの少なくとも
    いくつかの中の前記複数の金属化トレンチの少なくとも
    いくつかは、前記集積回路デバイスの活性層と電気コン
    タクトを有し、前記複数の金属化トレンチの各々は、約
    ２０：１の高アスペクト比を有し、前記複数の金属化ト
    レンチは、前記追加の集積回路デバイスの前記活性層の
    少なくともいくつかを、相互接続する働きをする、 ことを特徴とする、請求項６記載のマルチチップ・パッ
    ケージ。
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