JPH05166689A - 半導体基板の接合方法 - Google Patents
半導体基板の接合方法Info
- Publication number
- JPH05166689A JPH05166689A JP32997491A JP32997491A JPH05166689A JP H05166689 A JPH05166689 A JP H05166689A JP 32997491 A JP32997491 A JP 32997491A JP 32997491 A JP32997491 A JP 32997491A JP H05166689 A JPH05166689 A JP H05166689A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- film
- substrates
- stress
- hot plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 張り合わせ法により製作する半導体素子形成
用基板の膜に適度な内部応力を導入する方法を提供す
る。 【構成】 ２枚の基板に温度差を持たせて仮接合させ、
熱処理して接合一体化する。
用基板の膜に適度な内部応力を導入する方法を提供す
る。 【構成】 ２枚の基板に温度差を持たせて仮接合させ、
熱処理して接合一体化する。
Description
【０００１】
【産業上の利用分野】本発明は、張り合わせ法を用いた
半導体素子形成用基板（以下基板と称す）の製造方法に
関する。
半導体素子形成用基板（以下基板と称す）の製造方法に
関する。
【０００２】
【従来の技術】大面積で良質なシリコン薄膜単結晶を有
するＳＯＩ（Silicon onInsulator）基板を得る方法と
して、あるいは表面から深い位置に急峻な不純物濃度勾
配を持つ基板を得る方法として、直接接合法が利用され
る。ＳＯＩ基板を得るには、図２に示すようにまず表面
を鏡面に仕上げたシリコン基板１を２枚用意し、一方ま
たは両方の基板表面に絶縁膜となる酸化膜２を形成す
る。次に基板の絶縁膜（鏡面）同士を軽く接触させ仮接
合状態にし、これを高温で熱処理して一体化させ接合を
完了する。最後に一方の基板を研磨、エッチングなどに
より所望の厚さを残して除去しＳＯＩ膜３を形成すると
ＳＯＩ基板が完成する。急峻な不純物濃度勾配を目的と
する場合には、所望の不純物分布の基板を用意し、絶縁
膜を形成することなく上述の手順で基板同士を直接接合
する。
するＳＯＩ（Silicon onInsulator）基板を得る方法と
して、あるいは表面から深い位置に急峻な不純物濃度勾
配を持つ基板を得る方法として、直接接合法が利用され
る。ＳＯＩ基板を得るには、図２に示すようにまず表面
を鏡面に仕上げたシリコン基板１を２枚用意し、一方ま
たは両方の基板表面に絶縁膜となる酸化膜２を形成す
る。次に基板の絶縁膜（鏡面）同士を軽く接触させ仮接
合状態にし、これを高温で熱処理して一体化させ接合を
完了する。最後に一方の基板を研磨、エッチングなどに
より所望の厚さを残して除去しＳＯＩ膜３を形成すると
ＳＯＩ基板が完成する。急峻な不純物濃度勾配を目的と
する場合には、所望の不純物分布の基板を用意し、絶縁
膜を形成することなく上述の手順で基板同士を直接接合
する。
【０００３】
【発明が解決しようとする課題】このようにして製作し
た基板に素子を形成するとき、薄膜化した基板（以下、
膜と称す）の内部応力が素子の性能や製造歩留りを左右
する場合がある。膜の内部応力の問題はとくにダイヤフ
ラムや梁などの構造をもつ素子においてより深刻であ
る。たとえば膜内に圧縮応力が存在すると、膜を利用し
て形成したダイヤフラムや梁にたわみが生じ、これを利
用するセンサーなどでは原点付近で大きな不感帯を持
つ。引っ張り応力はダイヤフラム用途に限らず一般に好
ましいと考えられるが、これが極端に大きいと基板の反
りなどを生じ素子製造プロセスの障害となる。また膜内
で応力が不均一に分布しているとそれが素子特性のばら
つきとなって現れる。従来の方法においては膜に内部応
力を導入することは不可能であった。このため膜内の応
力分布は、基板の反りや表面の凸凹、またはハンドリン
グに伴う基板の変形などの不安定な要因が支配的となっ
ていた。本発明は、張り合わせ法により製作する基板の
膜に適度な内部応力を導入する方法を提供する。
た基板に素子を形成するとき、薄膜化した基板（以下、
膜と称す）の内部応力が素子の性能や製造歩留りを左右
する場合がある。膜の内部応力の問題はとくにダイヤフ
ラムや梁などの構造をもつ素子においてより深刻であ
る。たとえば膜内に圧縮応力が存在すると、膜を利用し
て形成したダイヤフラムや梁にたわみが生じ、これを利
用するセンサーなどでは原点付近で大きな不感帯を持
つ。引っ張り応力はダイヤフラム用途に限らず一般に好
ましいと考えられるが、これが極端に大きいと基板の反
りなどを生じ素子製造プロセスの障害となる。また膜内
で応力が不均一に分布しているとそれが素子特性のばら
つきとなって現れる。従来の方法においては膜に内部応
力を導入することは不可能であった。このため膜内の応
力分布は、基板の反りや表面の凸凹、またはハンドリン
グに伴う基板の変形などの不安定な要因が支配的となっ
ていた。本発明は、張り合わせ法により製作する基板の
膜に適度な内部応力を導入する方法を提供する。
【０００４】
【課題を解決するための手段】実験によれば、製作した
基板の膜の内部応力は仮接合時の状態で決まり、これに
続く熱処理および薄膜化のための加工工程における応力
の緩和はほとんどない。すなわち、仮接合状態の各々の
基板に引っ張りと圧縮の応力を与えることで、最終的に
仕上げた膜に応力を残すことが可能である。膜の内部応
力の大きさは２枚の基板のはじめの厚さと残す膜の厚さ
および当初の応力とから決まるとの知見をえ、本発明で
はこのような仮接合を行うために基板の熱膨張を利用す
ることにし、温度差を持たせた２枚の基板を仮接合する
ものである。本発明は、表面を鏡面に仕上げた２枚の半
導体素子形成用基板を、その鏡面同士を接触させ仮接合
した後、熱処理して接合一体化させる直接接合法におい
て、仮接合にさいして２枚の半導体素子形成用基板に温
度差を持たせて接触させ、内部に応力を導入せしめるこ
とを特徴とする半導体素子形成用基板の接合方法であ
る。
基板の膜の内部応力は仮接合時の状態で決まり、これに
続く熱処理および薄膜化のための加工工程における応力
の緩和はほとんどない。すなわち、仮接合状態の各々の
基板に引っ張りと圧縮の応力を与えることで、最終的に
仕上げた膜に応力を残すことが可能である。膜の内部応
力の大きさは２枚の基板のはじめの厚さと残す膜の厚さ
および当初の応力とから決まるとの知見をえ、本発明で
はこのような仮接合を行うために基板の熱膨張を利用す
ることにし、温度差を持たせた２枚の基板を仮接合する
ものである。本発明は、表面を鏡面に仕上げた２枚の半
導体素子形成用基板を、その鏡面同士を接触させ仮接合
した後、熱処理して接合一体化させる直接接合法におい
て、仮接合にさいして２枚の半導体素子形成用基板に温
度差を持たせて接触させ、内部に応力を導入せしめるこ
とを特徴とする半導体素子形成用基板の接合方法であ
る。
【０００５】
【作用】２枚の基板に温度差を与えると、一方の基板は
他方に対して熱膨張係数と温度差に比例した量だけ伸長
する。この状態で両者を接触させると互いに吸着しあい
瞬時に仮接合が完了する。接触から仮接合完了までの間
の基板間の熱の移動は無視できるから、これらが熱平衡
状態に達した時点で、仮接合前の基板の伸長量に相当す
る応力が仮接合基板に導入されたことになる。このとき
各基板には引っ張りと圧縮の応力がその厚さに応じて存
在し、この分布は接合一体化の熱処理後も保存される。
一方の基板を薄膜化して目的の薄膜に仕上げると、応力
は薄膜に集中し、膜厚が基板全厚さに対して十分小さい
場合は、仮接合前の一方の基板の伸長量に相当する応力
が膜に導入される。膜に導入される応力は基板の最初の
伸長量、即ち仮接合前の基板の温度差のみで決まるから
応力の大きさの制御は容易である。また膜の厚みが無視
できない場合でも、最終膜厚、基板厚さおよび導入すべ
き応力の大きさから、仮接合時に必要な温度差は容易に
設計できる。
他方に対して熱膨張係数と温度差に比例した量だけ伸長
する。この状態で両者を接触させると互いに吸着しあい
瞬時に仮接合が完了する。接触から仮接合完了までの間
の基板間の熱の移動は無視できるから、これらが熱平衡
状態に達した時点で、仮接合前の基板の伸長量に相当す
る応力が仮接合基板に導入されたことになる。このとき
各基板には引っ張りと圧縮の応力がその厚さに応じて存
在し、この分布は接合一体化の熱処理後も保存される。
一方の基板を薄膜化して目的の薄膜に仕上げると、応力
は薄膜に集中し、膜厚が基板全厚さに対して十分小さい
場合は、仮接合前の一方の基板の伸長量に相当する応力
が膜に導入される。膜に導入される応力は基板の最初の
伸長量、即ち仮接合前の基板の温度差のみで決まるから
応力の大きさの制御は容易である。また膜の厚みが無視
できない場合でも、最終膜厚、基板厚さおよび導入すべ
き応力の大きさから、仮接合時に必要な温度差は容易に
設計できる。
【０００６】本方法との比較のため、従来の方法で製作
した場合に張り合わせ基板の膜の内部応力を概算する。
まず材料の熱膨張によって膜に導入される応力を見積も
る。モデルとして径１００mm、厚さ５００μm のシリコ
ン基板２枚に各々厚さ０．５μm の熱酸化膜を形成し、
これらを接合して一方を厚さ１μm の膜に仕上げたＳＯ
Ｉ構造を考える。用いる基板の表面は完全に平坦で、酸
化温度（１０００0C）では応力はないものと仮定する。
このとき膜の内部応力は引っ張りで、その大きさは２．
９×１０6 dyn/cm2 と見積もられる。次に基板表面の凸
凹によって膜に導入される応力を見積もる。モデルとし
て径１００mm、厚さ５００μm で表面が曲率半径１０m
の凸状の基板に、完全に平坦な表面を持つ十分に厚い基
板を接合しこれを厚さ１μm の膜に仕上げた構造を考え
る。この膜の内部応力は５．５×１０6 dyn/cm2 と見積
もられる。ここで本方法により導入しうる応力の大きさ
を示す。径１００mm、厚さ５００μm の平坦な基板を２
枚用意し、基板間に温度差ΔＴを与えて接合し、高温に
あった基板を薄膜化して厚さ１μm の膜に仕上げるとす
ると、膜の内部応力は引っ張りでその大きさはΔＴ×
３．３×１０6 dyn/cm2 となる。たとえば仮接合時の基
板の温度差を３０℃とすると膜に約１０8 dyn/cm2 の引
っ張り応力が導入される。これは先に見積もった、従来
法の接合法で膜に残りうる応力を無視するに十分な大き
さである。
した場合に張り合わせ基板の膜の内部応力を概算する。
まず材料の熱膨張によって膜に導入される応力を見積も
る。モデルとして径１００mm、厚さ５００μm のシリコ
ン基板２枚に各々厚さ０．５μm の熱酸化膜を形成し、
これらを接合して一方を厚さ１μm の膜に仕上げたＳＯ
Ｉ構造を考える。用いる基板の表面は完全に平坦で、酸
化温度（１０００0C）では応力はないものと仮定する。
このとき膜の内部応力は引っ張りで、その大きさは２．
９×１０6 dyn/cm2 と見積もられる。次に基板表面の凸
凹によって膜に導入される応力を見積もる。モデルとし
て径１００mm、厚さ５００μm で表面が曲率半径１０m
の凸状の基板に、完全に平坦な表面を持つ十分に厚い基
板を接合しこれを厚さ１μm の膜に仕上げた構造を考え
る。この膜の内部応力は５．５×１０6 dyn/cm2 と見積
もられる。ここで本方法により導入しうる応力の大きさ
を示す。径１００mm、厚さ５００μm の平坦な基板を２
枚用意し、基板間に温度差ΔＴを与えて接合し、高温に
あった基板を薄膜化して厚さ１μm の膜に仕上げるとす
ると、膜の内部応力は引っ張りでその大きさはΔＴ×
３．３×１０6 dyn/cm2 となる。たとえば仮接合時の基
板の温度差を３０℃とすると膜に約１０8 dyn/cm2 の引
っ張り応力が導入される。これは先に見積もった、従来
法の接合法で膜に残りうる応力を無視するに十分な大き
さである。
【０００７】
（実施例１）本発明による実施例を図１にしたがって説
明する。 １）径１００mm、厚さ５００μm のシリコン基板（また
はウエハ）を２枚用意し、各々表面に厚さ０，５μm の
熱酸化膜２を形成した（図１（ａ）、（ｂ）参照）。 ２）室温２３℃のクリーンルーム内に置いたホットプレ
ートの表面を約６０℃に保ち、この上に１枚の基板を表
面が上を向くように載せた（図１（ｃ）参照）。 ３）基板がホットプレートの温度になじんだところで、
もう１枚のウエハを上から重ね、仮接合を行った（図１
（ｄ）参照）。 ４）室温に放置した応力による剥離がないことを確認し
たうえで、これを熱処理炉に挿入し窒素雰囲気中、１１
００℃、２時間の熱処理を行った。 ５）この基板を先にホットプレートに置いた基板の側か
ら研磨し厚さ２μm の膜を残しＳＯＩ膜３を形成した
（図１（ｅ）参照）。 ６）比較のため従来法で作製した試料を用意し、両者を
支持基板の側から徐々に薄くしていったところいずれも
薄膜が凸に変形した。この変形はシリコンと熱酸化膜の
熱膨張係数の差に起因して生じる酸化膜内の圧縮応力に
よるものである。変形の度合いは本方法により製作した
試料の方が明らかに小さく、膜に引っ張りの応力が入っ
ていたことが確認された。
明する。 １）径１００mm、厚さ５００μm のシリコン基板（また
はウエハ）を２枚用意し、各々表面に厚さ０，５μm の
熱酸化膜２を形成した（図１（ａ）、（ｂ）参照）。 ２）室温２３℃のクリーンルーム内に置いたホットプレ
ートの表面を約６０℃に保ち、この上に１枚の基板を表
面が上を向くように載せた（図１（ｃ）参照）。 ３）基板がホットプレートの温度になじんだところで、
もう１枚のウエハを上から重ね、仮接合を行った（図１
（ｄ）参照）。 ４）室温に放置した応力による剥離がないことを確認し
たうえで、これを熱処理炉に挿入し窒素雰囲気中、１１
００℃、２時間の熱処理を行った。 ５）この基板を先にホットプレートに置いた基板の側か
ら研磨し厚さ２μm の膜を残しＳＯＩ膜３を形成した
（図１（ｅ）参照）。 ６）比較のため従来法で作製した試料を用意し、両者を
支持基板の側から徐々に薄くしていったところいずれも
薄膜が凸に変形した。この変形はシリコンと熱酸化膜の
熱膨張係数の差に起因して生じる酸化膜内の圧縮応力に
よるものである。変形の度合いは本方法により製作した
試料の方が明らかに小さく、膜に引っ張りの応力が入っ
ていたことが確認された。
【０００８】（実施例２）本発明の効果を定量的に評価
した実施例を記す。 1) 径１００mm、厚さ５００μm のシリコン基板（また
はウエハ）を２枚用意し、実施例１の２）〜５）の手順
で試料を製作した。ただしホットプレートの表面温度は
４０、６０、８０℃の３種類とした。 ２）試料の支持基板を加工し厚さ２００μm まで薄くし
たところ膜面が凹に変形した。その状態でウエハの曲率
半径を測定し、試料寸法、物質定数とから膜の内部応力
を計算したところ表１のようであった。仮接合時の基板
温度差によって膜の内部応力が制御されていることがわ
かる。
した実施例を記す。 1) 径１００mm、厚さ５００μm のシリコン基板（また
はウエハ）を２枚用意し、実施例１の２）〜５）の手順
で試料を製作した。ただしホットプレートの表面温度は
４０、６０、８０℃の３種類とした。 ２）試料の支持基板を加工し厚さ２００μm まで薄くし
たところ膜面が凹に変形した。その状態でウエハの曲率
半径を測定し、試料寸法、物質定数とから膜の内部応力
を計算したところ表１のようであった。仮接合時の基板
温度差によって膜の内部応力が制御されていることがわ
かる。
【０００９】
【表１】
【００１０】
【発明の効果】本発明によれば、張り合わせ法により製
作する基板の膜内部に任意の大きさの内部応力を導入す
ることが可能となる。そしてこの基板を用いることで基
板上の素子特性の均一化が図られ歩留り、生産性が向上
する。
作する基板の膜内部に任意の大きさの内部応力を導入す
ることが可能となる。そしてこの基板を用いることで基
板上の素子特性の均一化が図られ歩留り、生産性が向上
する。
【図１】本発明の実施例を説明する製作工程図。
【図２】従来法による張り合わせ基板の製作工程を示す
説明図。
説明図。
１ シリコン基板 ２ 酸化膜 ３ ＳＯＩ膜 ４ ホットプレート
Claims (1)
- 【請求項１】 表面を鏡面に仕上げた２枚の半導体素子
形成用基板を、その鏡面同士を接触させ仮接合した後、
熱処理して接合一体化させる直接接合法において、仮接
合にさいして２枚の半導体素子形成用基板に温度差を持
たせて接触させ、内部に応力を導入せしめることを特徴
とする半導体素子形成用基板の接合方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32997491A JPH05166689A (ja) | 1991-11-19 | 1991-11-19 | 半導体基板の接合方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32997491A JPH05166689A (ja) | 1991-11-19 | 1991-11-19 | 半導体基板の接合方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166689A true JPH05166689A (ja) | 1993-07-02 |
Family
ID=18227357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32997491A Pending JPH05166689A (ja) | 1991-11-19 | 1991-11-19 | 半導体基板の接合方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166689A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518639A (ja) * | 2007-02-16 | 2010-05-27 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | ２枚の基板を接合する方法 |
| JP2010161388A (ja) * | 2010-02-18 | 2010-07-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| USRE42097E1 (en) | 1998-09-04 | 2011-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
-
1991
- 1991-11-19 JP JP32997491A patent/JPH05166689A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42097E1 (en) | 1998-09-04 | 2011-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| USRE42139E1 (en) | 1998-09-04 | 2011-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| USRE42241E1 (en) | 1998-09-04 | 2011-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US9070604B2 (en) | 1998-09-04 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| JP2010518639A (ja) * | 2007-02-16 | 2010-05-27 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | ２枚の基板を接合する方法 |
| US8349703B2 (en) | 2007-02-16 | 2013-01-08 | Soitec | Method of bonding two substrates |
| JP2010161388A (ja) * | 2010-02-18 | 2010-07-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5266824A (en) | SOI semiconductor substrate | |
| JP2856030B2 (ja) | 結合ウエーハの製造方法 | |
| US7595499B2 (en) | Method and system for fabricating strained layers for the manufacture of integrated circuits | |
| JPH01315159A (ja) | 誘電体分離半導体基板とその製造方法 | |
| JPH098124A (ja) | 絶縁分離基板及びその製造方法 | |
| EP0955670A3 (en) | Method of forming oxide film on an SOI layer and method of fabricating a bonded wafer | |
| JPH0799239A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN101675499A (zh) | Soi基板的制造方法及soi基板 | |
| JPH05166689A (ja) | 半導体基板の接合方法 | |
| Harendt et al. | Wafer fusion bonding and its application to silicon-on-insulator fabrication | |
| JPH06196377A (ja) | 半導体基板の接合方法 | |
| JP2609198B2 (ja) | 半導体基板の製造方法 | |
| JP2512243B2 (ja) | 半導体素子形成用基板の製造方法 | |
| JP2850502B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2863980B2 (ja) | ウエハの製作方法 | |
| JPS63123645A (ja) | 半導体装置の製造方法 | |
| JP2602003B2 (ja) | シリコン結晶体の接合方法 | |
| JPH10242439A (ja) | 張り合わせシリコンウェーハおよびその製造方法 | |
| JPH03265156A (ja) | 半導体装置の製造方法 | |
| JPH0824100B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JP2024062701A (ja) | 貼合せｓｏｉウェーハ、および貼合せｓｏｉウェーハの製造方法 | |
| JPS6337652A (ja) | 半導体デバイス用基板の接着方法 | |
| TW202335092A (zh) | 用於將薄層移轉至載體底材之方法 | |
| JPH06181193A (ja) | 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置 | |
| JP2535577B2 (ja) | ウェ―ハの接着方法 |