JPH0513384A - 微細パターンの形成方法 - Google Patents
微細パターンの形成方法Info
- Publication number
- JPH0513384A JPH0513384A JP16134791A JP16134791A JPH0513384A JP H0513384 A JPH0513384 A JP H0513384A JP 16134791 A JP16134791 A JP 16134791A JP 16134791 A JP16134791 A JP 16134791A JP H0513384 A JPH0513384 A JP H0513384A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- silylated
- exposed
- semiconductor substrate
- formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 解像限界以下のパターン形成を行うことがで
きる方法を提供する。 【構成】 半導体基板１上にレジスト２を形成した後、
そのレジスト２の所定部分を露光し、その後その露光し
たレジスト部分にシリル化層４ａを形成した後、そのシ
リル化層４ａを除く上記レジスト２をその途中までエッ
チングし、その後そのレジストおよび上記シリル化層４
ａ上にＣＶＤ膜を堆積した後、そのＣＶＤ膜をエッチバ
ックし、その後上記シリル化層側壁に残存する上記ＣＶ
Ｄ膜をマスク３として、上記半導体基板１が露出するま
で上記レジストをエッチングする工程を有する。
きる方法を提供する。 【構成】 半導体基板１上にレジスト２を形成した後、
そのレジスト２の所定部分を露光し、その後その露光し
たレジスト部分にシリル化層４ａを形成した後、そのシ
リル化層４ａを除く上記レジスト２をその途中までエッ
チングし、その後そのレジストおよび上記シリル化層４
ａ上にＣＶＤ膜を堆積した後、そのＣＶＤ膜をエッチバ
ックし、その後上記シリル化層側壁に残存する上記ＣＶ
Ｄ膜をマスク３として、上記半導体基板１が露出するま
で上記レジストをエッチングする工程を有する。
Description
【０００１】
【産業上の利用分野】 本発明は、ＬＳＩ製造工程にお
ける微細パターンを形成する方法に関する。
ける微細パターンを形成する方法に関する。
【０００２】
【従来の技術】 従来より、フォトリソグラフィ技術
は、超ＬＳＩの高集積化の進展に対応して、デバイスに
要求されるパターンの微細化を進める重要な基幹技術と
して位置づけられている。このフォトリソグラフィにお
ける高解像力化は、光ステッパの縮小光学系とポジレジ
スト材料やプロセスの高解像力化の双方の進展によって
いる。
は、超ＬＳＩの高集積化の進展に対応して、デバイスに
要求されるパターンの微細化を進める重要な基幹技術と
して位置づけられている。このフォトリソグラフィにお
ける高解像力化は、光ステッパの縮小光学系とポジレジ
スト材料やプロセスの高解像力化の双方の進展によって
いる。
【０００３】しかし、従来技術では、露光装置の解像限
界以下のパターン形成はできなかった。
界以下のパターン形成はできなかった。
【０００４】
【発明が解決しようとする課題】 上述したように、従
来技術では露光装置の解像限界以下のパターン形成はで
きず、さらに微細化を進展させることができなかった。
本発明では、以上の点を鑑み、デバイスにおけるパター
ンの微細化に向けて、解像限界以下のパターン形成を行
うことができる方法を提供することを目的とする。
来技術では露光装置の解像限界以下のパターン形成はで
きず、さらに微細化を進展させることができなかった。
本発明では、以上の点を鑑み、デバイスにおけるパター
ンの微細化に向けて、解像限界以下のパターン形成を行
うことができる方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】 本発明の微細パターン
の形成方法は、半導体基板上にレジストを形成した後、
そのレジストの所定部分を露光し、その後その露光した
レジスト部分にシリル化層を形成した後、そのシリル化
層を除く上記レジストをその途中までエッチングし、そ
の後そのレジストおよび上記シリル化層上にＣＶＤ膜を
堆積した後、そのＣＶＤ膜をエッチバックし、その後上
記シリル化層側壁に残存する上記ＣＶＤ膜をマスクとし
て、上記半導体基板が露出するまで上記レジストをエッ
チングする工程を有することによって特徴づけられる。
の形成方法は、半導体基板上にレジストを形成した後、
そのレジストの所定部分を露光し、その後その露光した
レジスト部分にシリル化層を形成した後、そのシリル化
層を除く上記レジストをその途中までエッチングし、そ
の後そのレジストおよび上記シリル化層上にＣＶＤ膜を
堆積した後、そのＣＶＤ膜をエッチバックし、その後上
記シリル化層側壁に残存する上記ＣＶＤ膜をマスクとし
て、上記半導体基板が露出するまで上記レジストをエッ
チングする工程を有することによって特徴づけられる。
【０００６】
【作用】 シリル化したレジストすなわち、シリル化層
は耐熱性が高く、その耐熱限界は３００℃であり、一
方、この耐熱限界が３００℃より低いＣＶＤを用い、エ
ッチングを行うので、その選択比の違いによりシリル化
層の側壁に堆積物が形成される。また、この堆積物をマ
スクとしてレジストをエッチングするから、解像限界以
下の微細パターンを形成できる。
は耐熱性が高く、その耐熱限界は３００℃であり、一
方、この耐熱限界が３００℃より低いＣＶＤを用い、エ
ッチングを行うので、その選択比の違いによりシリル化
層の側壁に堆積物が形成される。また、この堆積物をマ
スクとしてレジストをエッチングするから、解像限界以
下の微細パターンを形成できる。
【０００７】
【実施例】 図１乃至図２は、本発明実施例を経時的に
示す模式断面図である。以下にこれらの図面を参照しつ
つ説明する。まず、半導体基板１の表面上にレジスト２
を塗布した後、プリベークを行う。このレジスト２の膜
厚は約２μｍである。なお、この膜厚は後に続く下地膜
加工等で変化する〔図１（ａ）〕。
示す模式断面図である。以下にこれらの図面を参照しつ
つ説明する。まず、半導体基板１の表面上にレジスト２
を塗布した後、プリベークを行う。このレジスト２の膜
厚は約２μｍである。なお、この膜厚は後に続く下地膜
加工等で変化する〔図１（ａ）〕。
【０００８】次に、マスク３上のパターンを半導体基板
１に露光することにより、転写するし〔図１（ｂ）〕、
その後、ＨＤＭＳ〔ヘキサメチルジシラザン４<(CH3)3S
i-NH-Si(CH3)3>〕等のシリル化材雰囲気で露光部にＳｉ
リッチなシリル化層４ａを形成する。このシリル化層４
ａは耐熱性が高く、その耐熱限界温度は３００℃であ
る。なお、この工程で行われるシリル化のためのベーク
の加熱温度は約１５０〜２００℃である〔図１
（ｃ）〕。
１に露光することにより、転写するし〔図１（ｂ）〕、
その後、ＨＤＭＳ〔ヘキサメチルジシラザン４<(CH3)3S
i-NH-Si(CH3)3>〕等のシリル化材雰囲気で露光部にＳｉ
リッチなシリル化層４ａを形成する。このシリル化層４
ａは耐熱性が高く、その耐熱限界温度は３００℃であ
る。なお、この工程で行われるシリル化のためのベーク
の加熱温度は約１５０〜２００℃である〔図１
（ｃ）〕。
【０００９】次に、Ｏ2 等のプラズマ中でレジスト２を
エッチングする。この工程では、後の工程でレジスト２
の側壁を利用するので、レジスト２の途中でエッチング
を止める。この時のエッチング量は約０．５μｍである
〔図１（ｄ）〕。次いで、この基板表面上に低温のプラ
ズマＳｉＮ膜５を堆積する〔図２（ａ）〕。その後、Ｃ
Ｆ4 ＋Ｏ2 等のプラズマ中でエッチバックする〔図２
（ｂ）〕。
エッチングする。この工程では、後の工程でレジスト２
の側壁を利用するので、レジスト２の途中でエッチング
を止める。この時のエッチング量は約０．５μｍである
〔図１（ｄ）〕。次いで、この基板表面上に低温のプラ
ズマＳｉＮ膜５を堆積する〔図２（ａ）〕。その後、Ｃ
Ｆ4 ＋Ｏ2 等のプラズマ中でエッチバックする〔図２
（ｂ）〕。
【００１０】最後に、レジスト２側壁に残ったＳｉＮ膜
５をマスクにレジスト２をエッチングする。この場
合、，シリル化層とシリル化されていないレジスト２を
ＳｉＮ膜５に対して選択比が選択できるように、たとえ
ば、ＣＦ4 ＋Ｏ2 等のガスを用いる。
５をマスクにレジスト２をエッチングする。この場
合、，シリル化層とシリル化されていないレジスト２を
ＳｉＮ膜５に対して選択比が選択できるように、たとえ
ば、ＣＦ4 ＋Ｏ2 等のガスを用いる。
【００１１】
【発明の効果】 以上説明したように、本発明によれば
解像限界以下の微細パターンを形成することができるか
ら、超ＬＳＩの高集積化を進めることができ、サブミク
ロンのデバイス対応の量産プロセスの達成、さらにハー
フミクロン領域のパターン形成技術を構築する上でもそ
の寄与するところが大きい。
解像限界以下の微細パターンを形成することができるか
ら、超ＬＳＩの高集積化を進めることができ、サブミク
ロンのデバイス対応の量産プロセスの達成、さらにハー
フミクロン領域のパターン形成技術を構築する上でもそ
の寄与するところが大きい。
【図１】 本発明実施例を説明する図
【図２】 本発明実施例を説明する図
１・・・・半導体基板 ２・・・・レジスト ３・・・・マスク ４・・・・ＨＤＭＳ ４ａ・・・・シリル化層 ５・・・・ＳｉＮ
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板上にレジストを形成した後、
そのレジストの所定部分を露光し、その後その露光した
レジスト部分にシリル化層を形成した後、そのシリル化
層を除く上記レジストをその途中までエッチングし、そ
の後そのレジストおよび上記シリル化層上にＣＶＤ膜を
堆積した後、そのＣＶＤ膜をエッチバックし、その後上
記シリル化層側壁に残存する上記ＣＶＤ膜をマスクとし
て、上記半導体基板が露出するまで上記レジストをエッ
チングする工程を有する微細パターンの形成方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16134791A JPH0513384A (ja) | 1991-07-02 | 1991-07-02 | 微細パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16134791A JPH0513384A (ja) | 1991-07-02 | 1991-07-02 | 微細パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513384A true JPH0513384A (ja) | 1993-01-22 |
Family
ID=15733355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16134791A Pending JPH0513384A (ja) | 1991-07-02 | 1991-07-02 | 微細パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513384A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862860A (ja) * | 1994-08-16 | 1996-03-08 | Nec Corp | レジストパターンの形成方法 |
| US6100014A (en) * | 1998-11-24 | 2000-08-08 | United Microelectronics Corp. | Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers |
| JP2004104134A (ja) * | 2003-09-12 | 2004-04-02 | Nec Kagoshima Ltd | パターン形成方法及び薄膜トランジスタの製造方法 |
| KR100650859B1 (ko) * | 2005-11-09 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| KR100904735B1 (ko) * | 2007-10-31 | 2009-06-26 | 주식회사 하이닉스반도체 | 반도체소자의 컨택홀 형성방법 |
| JP2009147215A (ja) * | 2007-12-17 | 2009-07-02 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
| WO2009096371A1 (ja) * | 2008-01-28 | 2009-08-06 | Az Electronic Materials (Japan) K.K. | 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法 |
| US8084186B2 (en) | 2009-02-10 | 2011-12-27 | Az Electronic Materials Usa Corp. | Hardmask process for forming a reverse tone image using polysilazane |
-
1991
- 1991-07-02 JP JP16134791A patent/JPH0513384A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862860A (ja) * | 1994-08-16 | 1996-03-08 | Nec Corp | レジストパターンの形成方法 |
| US6100014A (en) * | 1998-11-24 | 2000-08-08 | United Microelectronics Corp. | Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers |
| JP2004104134A (ja) * | 2003-09-12 | 2004-04-02 | Nec Kagoshima Ltd | パターン形成方法及び薄膜トランジスタの製造方法 |
| KR100650859B1 (ko) * | 2005-11-09 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| KR100904735B1 (ko) * | 2007-10-31 | 2009-06-26 | 주식회사 하이닉스반도체 | 반도체소자의 컨택홀 형성방법 |
| JP2009147215A (ja) * | 2007-12-17 | 2009-07-02 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
| WO2009096371A1 (ja) * | 2008-01-28 | 2009-08-06 | Az Electronic Materials (Japan) K.K. | 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法 |
| US8501394B2 (en) | 2008-01-28 | 2013-08-06 | Az Electronic Materials Usa Corp. | Superfine-patterned mask, method for production thereof, and method employing the same for forming superfine-pattern |
| JP5290204B2 (ja) * | 2008-01-28 | 2013-09-18 | ＡｚエレクトロニックマテリアルズＩｐ株式会社 | 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法 |
| KR101443057B1 (ko) * | 2008-01-28 | 2014-09-22 | 에이제토 엘렉토로닉 마티리알즈 아이피 (재팬) 가부시키가이샤 | 미세 패턴 마스크 및 그 제조 방법, 및 그것을 사용한 미세 패턴의 형성 방법 |
| US8084186B2 (en) | 2009-02-10 | 2011-12-27 | Az Electronic Materials Usa Corp. | Hardmask process for forming a reverse tone image using polysilazane |
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