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JPH05102403A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05102403A
JPH05102403A JP3260215A JP26021591A JPH05102403A JP H05102403 A JPH05102403 A JP H05102403A JP 3260215 A JP3260215 A JP 3260215A JP 26021591 A JP26021591 A JP 26021591A JP H05102403 A JPH05102403 A JP H05102403A
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film
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Abstract

(57)【要約】 【構成】窒化シリコン膜３をエッチングするマスクであ
る第１のフォトレジスト膜５−１上に第２のフォトレジ
スト膜６ａを形成し、Ｐ型イオン注入層７を形成し、熱
処理を行なう。 【効果】フィールド酸化膜９ａで区画された狭チャネル
ＭＯＳトランジスタ形成領域の少なくともチャネル領域
にチャネルストッパが食込みチャネル幅を減少させるの
を防止できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にイオン注入によるチャネルストッパの形成方
法に関する。
【０００２】
【従来の技術】ここ数年、半導体装置は大容量化・高密
度化に伴なう微細化が進むと共に、高機能化・多様化も
目立つ状況となって来ている。この両方を考えてみる
と、ＭＯＳトランジスタの製造という面からは、前者は
チャネル長縮小・後者は、例えば、様々な機能を実現す
るためのいろいろなタイプのトランジスタの実現という
ように言い換えられるかもしれない。
【０００３】その多種・多様なＭＯＳトランジスタのう
ちの１つにチャネル幅の小さいトランジスタ（狭チャネ
ルトランジスタ）があるが、今までは、普通のＭＯＳト
ランジスタと変わらない製造方法で作られて来た。これ
について、素子分離用酸化膜（フィールド酸化膜）とチ
ャネルストッパ形成に焦点をあててｎＭＯＳの製造方法
について説明する。
【０００４】まず、図４（ａ）に示すように、例えばＰ
型シリコン基板１にＮウェル２を形成したのち、素子分
離絶縁膜を形成するため窒化シリコン膜（耐酸化性膜）
４を形成し、第１のフォトレジスト膜５を塗布し、素子
分離対応のマスクで露光を行なう、このとき、素子分離
絶縁膜を形成すべき部分のフォトレジスト膜は除去さ
れ、続いてフォトレジスト膜５−１，５−２，５−３を
マスクとするプラズマエッチにより、窒化シリコン膜３
を除去して耐酸化性マスクを形成する。次に、図４
（ｂ）に示すように、第２のフォトレジスト膜６を塗布
し、チャンネルストッパ対応のマスクで露光し、Ｎウェ
ル２とその近傍上にのみ第２のフォトレジスト膜６を残
す。ここで、第１，第２のフォトレジスト膜５，６をマ
スクとしてＰ型不純物をイオン注入し、Ｐ型イオン注入
層７を形成する。次に、図４（ｃ），図５に示すよう
に、第１，第２のフォトレジスト膜５，６を除去したの
ち熱酸化を行ないフィールド酸化膜８（素子分離絶縁
膜）を選択的に形成する。次いで、窒化シリコン膜４を
除去する。
【０００５】このようにしてフィールド酸化膜８で区画
されたｐＭＯＳトランジスタ形成領域１０，ｎＭＯＳト
ランジスタ形成領域１１，狭チャネルＭＯＳトランジス
タ形成領域が得られる。なお、同時に、Ｐ+ 型のチャネ
ルストッパ９は、フィールド酸化膜８の下ほぼ全面に形
成されることになる。以上はＬＯＣＯＳ法の場合につい
て説明したが、ＬＯＰＯＳ法の場合は、窒化シリコンの
下に多結晶シリコン膜を成長させる工程が追加されるの
みで他は変わらない。
【０００６】図５は図４（ｃ）に対応する平面図であ
る。ただし、参考のため狭チャネルｎＭＯＳトランジス
タ部にのみゲート電極１３を一点鎖線で示してある。ま
たチャネルストッパには平行斜線を附した。
【０００７】フィールド酸化膜８とチャネルストッパ９
はほぼ同形になるとはいえ、イオン注入条件や熱酸化条
件によっては、図示のように、チャネルストッパ９がｎ
ＭＯＳトランジスタ形成領域１１，１２内へ食込んで形
成されることになる。
【０００８】
【発明が解決しようとする課題】ところが、この従来の
半導体装置の製造方法で、狭チャネルトランジスタを作
成した場合、チャネル幅が小さい事と、チャネルストッ
パが様々な要因によって広がり得る事を考えると、実効
のチャネル幅が減少し、最悪の場合には、ほぼなくなっ
てしまう恐れがある。最も簡単な解決方法は狭チャネル
ＭＯＳトランジスタ形成領域の幅を大きくする事であ
る。その場合に、チャネルストッパによるチャネル幅の
減少を予め見込んでその分だけ狭チャネルＭＯＳトラン
ジスタ形成領域の幅を大きくする方法と、前述のチャネ
ル幅の減少が問題にならない程度のチャネル幅のトラン
ジスタを設計する方法とが考えられよう。しかし、前者
の方法は工程上のばらつきにより狭チャネルトランジス
タの特性がばらつくし、後者の方法では、狭チャネルト
ランジスタの占有面積が増大してしまう。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面部の一導電型半導体領域上
に、耐酸化性マスク膜を成長させる工程と、前記耐酸化
性マスク膜の上面にフィールド形成用マスク膜を選択的
に形成する工程と、前記フィールド形成用マスクによっ
て前記耐酸化性マスク膜を選択的に除去する工程と、前
記フィールド形成用マスク膜とゲート電極形成予定領域
との重なり部分より大きく、かつこれを内包するイオン
注入用マスク膜を選択的に形成する工程と、前記フィー
ルド形成用マスク膜と前記イオン注入用マスク膜の両方
に覆われた領域以外に自己整合的に前記一導電型半導体
領域と同じ型の不純物イオンを注入する工程と、前記フ
ィールド形成用マスク膜と前記イオン注入用マスク膜を
除去する工程と、前記耐酸化性マスク膜と自己整合的に
熱処理によりフィールド酸化膜を形成する工程とによっ
て、狭チャネルＭＯＳトランジスタ形成領域を区画する
というものである。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１１】図１（ａ）〜（ｃ）は本発明の一実施例の
説明に使用する工程順断面図である。また図２は図１
（ｃ）に対応する平面図であるが、参考のため、狭チャ
ネルｎＭＯＳトランジスタ形成領域部のみに第２のフォ
トレジスト膜６ａとゲート電極１３の位置をそれぞれ１
点鎖線および２点鎖線で示してある。
【００１２】図１（ａ）は図４（ａ）と同じであり、第
１のフォトレジスト膜５−１，５−２，５−３（フィー
ルド形成用マスク膜）を形成するまでの工程は前述の通
りである。
【００１３】次に、図１（ｂ）に示すように、第２のフ
ォトレジスト膜を塗布し、露光し、現像することによ
て、第１のフォトレジスト膜５−１，５−３上に第２の
フォトレジスト膜６ａ，６（イオン注入用マスク膜）と
して残す。第１のフォトレジスト膜５−１は狭チャネル
ｎＭＯＳトランジスタ形成領域（図２の１２）を形成す
るためのエッチングマスクであるが、平面形状は長方形
である。第２のフォトレジスト膜６ａ（イオン注入用マ
スク膜）はこの長方形の両端部を除き、第１のフォトレ
ジスト膜５−１とその下の窒化シリコン膜４の側面を覆
っている。次に、ボロンを注入してＰ型イオン注入層７
を形成し、第１，第２のフォトレジスト膜を除去し、熱
酸化を行うと図１（ｃ），図２に示すようにフィールド
酸化膜８，チャネルストッパ９ａが形成され、ｐＭＯＳ
トランジスタ形成領域１０，ｎＭＯＳトランジスタ形成
領域１１，狭チャネルｎＭＯＳトランジスタ形成領域１
２が区画される。
【００１４】その後、ゲート電極１３（１０，１１の部
分では簡単のため図示していない）を形成するが、ゲー
ト電極１３下の狭チャネルｎＭＯＳトランジスタ形成領
域１２（チャネル領域）から一定寸法離れてチャネルス
トッパ９ａが存在するよう、第２のフォトレジスト膜６
ａの寸法、形状を定めるのである。第２のフォトレジス
ト膜６ａ形成時の目合せずれや熱処理によるばらつきを
考慮して第２のフォトレジスト膜６ａの寸法を設計する
ことにより、チャネルストッパ９ａが食込むことは防止
できる。
【００１５】このように、本発明によれば、何ら特別の
工程を追加することなく、ばらつきの少ない狭チャネル
ＭＯＳトランジスタを占有面積の増大を伴なわずに形成
できる。
【００１６】なお、この実施例では、チャネル領域の外
側にチャネルストッパを形成したが、図３に示すように
狭チャネルＭＯＳトランジスタ形成領域１２の外側にチ
ャネルストッパ９ｂを形成してもよい。すなわち、フィ
ールド形成用マスク膜より大きく、かつこれを内包する
イオン注入用マスク膜を形成すればよい。
【００１７】
【発明の効果】以上説明したように本発明は、耐酸化性
マスク形成用のレジスト膜上にこれとゲート電極成形予
定領域との重なり部分より大きく、かつこれを内包する
イオン注入用マスク膜を形成してイオン注入を行なうこ
とにより、少なくとも狭チャネルＭＯＳトランジスタの
チャネル領域の外側にチャネルストッパを形成すること
ができるので、チャネルストッパの拡散層の食込みによ
る狭チャネルＭＯＳトランジスタのチャネル幅の減少を
防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例の説明に使用するため（ａ）
〜（ｃ）に分図して示す工程順断面図である。
【図２】図１（ｃ）に対応する平面図である。
【図３】一実施例の変形を示す平面図である。
【図４】従来の技術の説明に使用するため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
【図５】図４（ｃ）に対応する平面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ Ｎウェル ３ 酸化シリコン膜 ４ 窒化シリコン膜 ５−１，５−２，５−３ 第１のフォトレジスト膜 ６，６ａ 第２のフォロレジスト膜 ７ Ｐ型イオン注入層 ８ フィールド酸化膜 ９，９ａ，９ｂ チャネルストッパ １０ ｐＭＯＳトランジスタ形成領域 １１ ｎＭＯＳトランジスタ形成領域 １２ 狭チャネルｎＭＯＳトランジスタ形成領域 １３ ゲート電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面部の一導電型半導体領
    域上に、耐酸化性マスク膜を成長させる工程と、前記耐
    酸化性マスク膜の上面にフィールド形成用マスク膜を選
    択的に形成する工程と、前記フィールド形成用マスク膜
    によって前記耐酸化性マスク膜を選択的に除去する工程
    と、前記フィールド形成用マスク膜とゲート電極形成予
    定領域との重なり部分より大きく、かつこれを内包する
    イオン注入用マスク膜を選択的に形成する工程と、前記
    フィールド形成用マスク膜と前記イオン注入用マスク膜
    の両方に覆われた領域以外に自己整合的に前記一導電型
    半導体領域と同じ型の不純物イオンを注入する工程と、
    前記フィールド形成用マスク膜と前記イオン注入用マス
    ク膜を除去する工程と、前記耐酸化性マスク膜と自己整
    合的に熱処理によりフィールド酸化膜を形成する工程と
    によって、狭チャネルＭＯＳトランジスタ形成領域を区
    画することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板の表面部の一導電型半導体領
    域上に、耐酸化性マスク膜を成長させる工程と、前記耐
    酸化性マスク膜の上面にフィールド形成用マスク膜を選
    択的に形成する工程と、前記フィールド形成用マスクに
    よって前記耐酸化性マスク膜を選択的に除去する工程
    と、前記フィールド形成用マスク膜より大きく、かつこ
    れを内包するイオン注入用マスク膜を選択的に形成する
    工程と、前記フィールド形成用マスク膜と前記イオン注
    入用マスク膜の両方に覆われた領域以外の自己整合的に
    前記一導電型半導体領域と同じ型の不純物イオンを注入
    する工程と、前記フィールド形成用マスク膜と前記イオ
    ン注入用マスク膜を除去する工程と、前記耐酸化性マス
    ク膜と自己整合的に熱処理によりフィールド酸化膜を形
    成する工程とによって、狭チャネルＭＯＳトランジスタ
    形成領域を区画することを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 前記一導電型はＰ型である請求項１また
    は２記載の半導体装置の製造方法。
  4. 【請求項４】 前記耐酸化性マスク膜は窒化シリコン膜
    であり、前記フィールド形成用マスク膜と前記イオン注
    入用マスク膜はレジスト膜である請求項１または２記載
    の半導体装置の製造方法。
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