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JP7035014B2 - 性能が強化されたウェハレベルパッケージ - Google Patents

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JP7035014B2
JP7035014B2 JP2019507765A JP2019507765A JP7035014B2 JP 7035014 B2 JP7035014 B2 JP 7035014B2 JP 2019507765 A JP2019507765 A JP 2019507765A JP 2019507765 A JP2019507765 A JP 2019507765A JP 7035014 B2 JP7035014 B2 JP 7035014B2
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ハッチャー，メリル・アルバート，ジュニア
ハモンド，ジョナサン・ヘイル
チャドウィック，ジョン
コスタ，ジュリオ・シー
ヴァンダミア・ジャン，エドワード
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コーボ ユーエス，インコーポレイティド
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Description

関連出願
本願は、開示全体が参照により本明細書に組み込まれている、２０１６年８月１２日出願の米国特許仮出願第６２／３７４，３０４号の利益を主張するものである。
本開示は、ウェハレベルパッケージ、及びこれを作成するためのプロセスに関し、より詳細には、熱的性能、電気的性能、及び剛直性能が強化されたウェハレベルパッケージ、及び、ウェハレベルパッケージの熱的性能、電気的性能、及び剛直性能を強化するためのパッケージングプロセスに関する。
携帯デバイス及びワイヤレスデバイスの広範な利用によって、無線周波数（ＲＦ）技術が急速に開発されている。ＲＦデバイスが組み立てられる基板は、ＲＦ技術における高水準の性能を達成する際に重要な役割を果たしている。従来のシリコン基板上でのＲＦデバイスの組み立ては、低費用のシリコン材料、大規模な容量のウェハ製作、確立した半導体設計ツール、及び確立した半導体製造技法から利益を得る場合がある。
ＲＦデバイス組み立てに従来のシリコン基板を使用する利益にもかかわらず、従来のシリコン基板はＲＦデバイスにとって２つの望ましくない性質：高周波ひずみ及び低い比抵抗値を有する場合があることは、当業界では周知である。高周波ひずみは、シリコン基板上に作り上げられたＲＦデバイスにおける高水準の直線性を達成するのに大きな妨げとなっている。さらに、シリコン基板において遭遇する低い比抵抗は、微小電気機械システム（ＭＥＭＳ）または他の受動部品の高周波での品質係数（Ｑ）を劣化させる場合がある。
さらに、高速で高性能のトランジスタはＲＦデバイスにおいてより密に集積される。その結果として、ＲＦデバイスによって生じた熱量は、ＲＦデバイスに集積された多数のトランジスタ、トランジスタを通る大量の電力、及びトランジスタの高動作速度により大幅に増大することになる。それゆえに、より良い熱放散のための構成でＲＦデバイスをパッケージングすることが望ましい。
ウェハレベルファンアウト（ＷＬＦＯ）パッケージング技術及び組み込み型ウェハレベルボールグリッドアレイ（ＥＷＬＢ）技術は現在、ポータブルＲＦ応用において大きな注目を集めている。ＷＬＦＯ及びＥＷＬＢ技術は、パッケージのサイズを大きくすることなく高密度入力／出力ポート（Ｉ／Ｏ）を提供するように設計されている。この能力は、単一ウェハ内のＲＦデバイスを密にパッケージングすることを可能にする。
従って、ＲＦデバイスの増大した発熱に順応するために、ＲＦデバイスの有害な高周波ひずみを低減するために、及び、ＷＬＦＯ／ＥＷＬＢパッケージング技術の利点を利用するために、本開示の目的は、性能が強化された改善されたパッケージ設計を提供することである。さらに、パッケージサイズを大きくすることなくＲＦデバイスの性能を強化することも必要とされている。
本開示は、熱的性能、電気的性能、及び剛直性能が強化されたウェハレベルパッケージ、及びこれを作成するためのプロセスに関する。開示されたウェハレベルパッケージは、第１の薄肉ダイ、多層再分布構造、第１のモールドコンパウンド、及び第２のモールドコンパウンドを含む。第１の薄肉ダイは、第１のデバイス層、及び第１のデバイス層上の第１の誘電体層を含む。第１のデバイス層は、第１のデバイス層の底面にいくつかの第１のダイ接点を含む。多層再分布構造は、少なくとも１つの第１の支持パッド、いくつかのパッケージ接点、及び再分布相互接続を含む。本明細書では、第１の薄肉ダイは、多層再分布構造の上面上にある。少なくとも１つの第１の支持パッドは、多層再分布構造の底面上にあり、かつ第１の薄肉ダイと垂直に整列していることで、少なくとも１つの第１の支持パッドが第１の薄肉ダイより下に垂直に配置されるようにする。パッケージ接点はまた、多層再分布構造の底面上にある。再分布相互接続は、パッケージ接点を第１のダイ接点のうちのある特定のものに接続する。少なくとも１つの第１の支持パッドは、パッケージ接点から電気的に絶縁されている。さらに、第１のモールドコンパウンドは、多層再分布構造上にかつ第１の薄肉ダイの周りにあり、第１の薄肉ダイの上面を超えて広がって、第１のモールドコンパウンド内で第１の薄肉ダイ上に開口部を画定する。第１の薄肉ダイの上面は開口部の底部で露出している。第２のモールドコンパウンドは開口部を充填し、かつ、第１の薄肉ダイの上面と接触している。
ウェハレベルパッケージの１つの実施形態では、少なくとも１つの第１の支持パッド及びパッケージ接点は、共通の導電層から形成される。
ウェハレベルパッケージの１つの実施形態では、少なくとも１つの第１の支持パッドの底面及びそれぞれのパッケージ接点の底面は同じ平板内にある。
ウェハレベルパッケージの１つの実施形態では、多層再分布構造は、多層再分布構造の底面上にあり、第１の薄肉ダイより下に垂直に配置されない少なくとも１つの第２の支持パッドをさらに含む。本明細書において、少なくとも１つの第２の支持パッドはパッケージ接点から電気的に絶縁されている。
ウェハレベルパッケージの１つの実施形態では、少なくとも１つの第１の支持パッド及び少なくとも１つの第２の支持パッドは分離している。
ウェハレベルパッケージの１つの実施形態では、少なくとも１つの第１の支持パッド及び少なくとも１つの第２の支持パッドは共に接続される。
ウェハレベルパッケージの１つの実施形態では、第１の薄肉ダイは微小電気機械システム（ＭＥＭＳ）部品を提供する。
ウェハレベルパッケージの１つの実施形態では、第１の薄肉ダイはシリコンオンインシュレータ（ＳＯＩ）構造から形成される。第１の薄肉ダイの第１のデバイス層はＳＯＩ構造のシリコンエピタキシ層から形成され、第１の薄肉ダイの第１の誘電体層はＳＯＩ構造の埋め込み酸化層である。
別の実施形態によると、ウェハレベルパッケージは、多層再分布構造上にある第２の完全ダイをさらに含む。本明細書では、第２の完全ダイは、第２のデバイス層、及び第２のデバイス層上の完全シリコン基板を有し、第１のモールドコンパウンドは第２の完全ダイを封入する。
別の実施形態によると、ウェハレベルパッケージは、多層再分布構造上にある第３の薄肉ダイをさらに含む。本明細書では、第３の薄肉ダイは、第３のデバイス層、及び第３のデバイス層上の第２の誘電体層を有する。第１のモールドコンパウンドは、第３の薄肉ダイの上面を超えて広がって、第１のモールドコンパウンド内で第３の薄肉ダイ上に第２の開口部を画定する。第３の薄肉ダイの上面は第２の開口部の底部で露出している。第２のモールドコンパウンドは第２の開口部を充填し、かつ、第３の薄肉ダイの上面と接触している。
ウェハレベルパッケージの１つの実施形態では、多層再分布構造は、多層再分布構造の底面上に少なくとも１つの第２の支持パッド及び少なくとも１つの第３の支持パッドをさらに含む。少なくとも１つの第２の支持パッド及び少なくとも１つの第３の支持パッドは、パッケージ接点から電気的に絶縁されている。少なくとも１つの第２の支持パッドは、第１の薄肉ダイより下に垂直に配置されておらず、第３の薄肉ダイより下に垂直に配置されていない。少なくとも１つの第３の支持パッドは、少なくとも１つの第３の支持パッドが第３の薄肉ダイより下に垂直に配置されるように、第３の薄肉ダイと垂直に整列している。
ウェハレベルパッケージの１つの実施形態では、第１の薄肉ダイはＭＥＭＳ部品を提供し、第２の完全ダイは、ＭＥＭＳ部品を制御する相補型金属酸化膜半導体（ＣＭＯＳ）コントローラを提供し、第３の薄肉ダイはＳＯＩ構造から形成される。本明細書では、第３の薄肉ダイの第３のデバイス層はＳＯＩ構造のシリコンエピタキシ層から形成され、第３の薄肉ダイの第２の誘電体層はＳＯＩ構造の埋め込み酸化層である。
ウェハレベルパッケージの１つの実施形態では、多層再分布構造は少なくとも１つの構造パッドをさらに含む。本明細書では、少なくとも１つの構造パッド及び再分布相互接続は、共通の導電層から形成される。少なくとも１つの構造パッドは、第１の薄肉ダイより垂直下にあり、かつ再分布相互接続から電気的に絶縁されている。
ウェハレベルパッケージの１つの実施形態では、第２のモールドコンパウンドは２Ｗ／ｍ・Ｋを上回る熱伝導率を有する。
ウェハレベルパッケージの１つの実施形態では、第２のモールドコンパウンドは１Ｅ６ Ｏｈｍ－ｃｍを上回る電気抵抗率を有する。
ウェハレベルパッケージの１つの実施形態では、第１のモールドコンパウンドは第２のモールドコンパウンドと同じ材料から形成される。
ウェハレベルパッケージの１つの実施形態では、第１のモールドコンパウンド及び第２のモールドコンパウンドは異なる材料から形成される。
ウェハレベルパッケージの１つの実施形態では、多層再分布構造はガラス繊維がない。
ウェハレベルパッケージの１つの実施形態では、再分布相互接続と複数の第１のダイ接点との間の接続にははんだがない。
別の実施形態では、例示のウェハレベルパッケージは、第１の薄肉ダイ、多層再分布構造、第１のモールドコンパウンド、及び第２のモールドコンパウンドを含む。第１の薄肉ダイは、第１のデバイス層、及び第１のデバイス層上の第１の誘電体層を含む。第１のデバイス層は、第１のデバイス層の底面にいくつかの第１のダイ接点を含む。多層再分布構造は、少なくとも１つの構造パッド、いくつかのパッケージ接点、及び再分布相互接続を含む。本明細書では、第１の薄肉ダイは、多層再分布構造の上面上にある。パッケージ接点は、多層再分布構造の底面上にある。再分布相互接続は、パッケージ接点を第１のダイ接点のうちのある特定のものに接続する。少なくとも１つの構造パッド及び再分布相互接続は、共通の導電層から形成されるが、少なくとも１つの構造パッドは再分布相互接続から電気的に絶縁されている。少なくとも１つの構造パッドは第１の薄肉ダイより下に垂直に配置される。さらに、第１のモールドコンパウンドは、多層再分布構造上に第１の薄肉ダイの周りにあり、第１の薄肉ダイの上面を超えて広がって、第１のモールドコンパウンド内で第１の薄肉ダイ上に開口部を画定する。第１の薄肉ダイの上面は開口部の底部で露出している。第２のモールドコンパウンドは開口部を充填し、かつ第１の薄肉ダイの上面と接触している。
例示のプロセスによると、第１のダイ及び第１のモールドコンパウンドを有するモールドウェハが提供される。本明細書では、第１のダイは、第１のデバイス層、第１のデバイス層上の第１の誘電体層、及び第１の誘電体層上の第１のシリコン基板を含む。第１のデバイス層は、第１のデバイス層の底面にいくつかの第１のダイ接点を含む。第１のダイの上面は第１のシリコン基板の上面であり、第１のダイの底面は第１のデバイス層の底面である。第１のモールドコンパウンドは第１のダイの側部及び上面を封入し、第１のデバイス層の底面は露出している。次に、多層再分布構造はモールドウェハの真下に形成される。多層再分布構造は少なくとも１つの第１の支持パッド、いくつかのパッケージ接点、及び再分布相互接続を含む。少なくとも１つの第１の支持パッドは、多層再分布構造の底面上にあり、かつ、少なくとも１つの第１の支持パッドが第１のダイより下に垂直に配置されるように、第１のダイと垂直に整列している。パッケージ接点は、多層再分布構造の底面上にあり、かつ少なくとも１つの第１の支持パッドから電気的に絶縁されている。再分布相互接続は、パッケージ接点を第１のダイ接点のうちのある特定のものに接続する。第１のモールドコンパウンドは、さらにまた、第１のシリコン基板の上面を露出させるまで薄肉化される。第１のダイの第１のシリコン基板は、第１の薄肉ダイをもたらし、かつ第１のモールドコンパウンド内で第１の薄肉ダイ上に第１の開口部を形成するために、大幅に除去される。少なくとも１つの第１の支持パッドは第１の薄肉ダイより垂直下にあり、第１の薄肉ダイは第１の開口部の底部で露出した上面を有する。最後に、第２のモールドコンパウンドは、実質的に開口部を充填し、かつ第１の薄肉ダイの上面に直接接触するように適用される。
当業者は、添付の作図と関連した好ましい実施形態の下記の詳細な説明を読むことで、本開示の範囲を理解し、かつこの追加の態様を認識するであろう。
本明細書の一部に取り入れられかつこれを形成する添付の作図は、本開示のいくつかの態様を示し、この記述と共に本開示の原理を説明するのに役立つ。
本開示の１つの実施形態による例示のウェハレベルパッケージを示す図である。 本開示の別の実施形態による代替的なウェハレベルパッケージを示す図である。 本開示の別の実施形態による代替的なウェハレベルパッケージを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。 図１に示される例示のウェハレベルパッケージを組み立てるためのプロセスを示す例示のステップを示す図である。
明確に示すために、図１～図１８は一定尺度で描かれない場合があることは理解されたい。
以下に示される実施形態は、当業者が実施形態を実践できるようにするために必要な情報を表し、これらの実施形態を実践する最良形態を示す。添付の作図を考慮して以下の説明を読むことで、当業者は、本開示の概念を理解し、かつ本明細書で特に対処されていないこれらの概念の応用を認識するであろう。これらの概念及び応用は、本開示の範囲及び添付の特許請求の範囲内にあることは理解されるべきである。
本明細書において、さまざまな要素を説明するために、第１、第２などの用語が使用される場合があるが、これらの要素はこれらの用語によって限定されるものではないことは理解されるであろう。これらの用語は、１つの要素を別の要素と区別するために使用されるにすぎない。例えば、本開示の範囲から逸脱することなく、第１の要素は第２の要素と称されることが可能であり、同様に、第２の要素は第１の要素と称されることが可能である。本明細書で使用されるように、用語「及び／または」は、関連の列挙される項目の１つまたは複数のありとあらゆる組み合わせを含む。
層、領域、または基板などの要素が別の要素「上に」あるまたは別の要素「上へ」広がるといわれる時、この要素は直接的に他の要素上にある、または他の要素上へ直接広がる、または介在要素が存在する場合もあることは、理解されるであろう。対照的に、ある要素が別の要素「上に直接的に」ある、または別の要素「上へ直接的に」広がるといわれる時、介在要素は存在していない。同様に、層、領域、または基板などの要素が別の要素「にわたって」あるまたは別の要素「にわたって」広がるといわれる時、この要素は他の要素に直接わたってある、または他の要素に直接わたって広がる、または介在要素が存在する場合もあることは、理解されるであろう。対照的に、ある要素が別の要素「に直接的にわたって」ある、または別の要素「に直接的にわたって」広がるといわれる時、介在要素は存在していない。また、ある要素が別の要素に「接続される」または「結合される」といわれる時、この要素は他の要素に直接接続されるまたは結合されることが可能である、または介在要素が存在する場合があることは、理解されるであろう。対照的に、ある要素が別の要素に「直接接続される」または「直接結合される」といわれる時、介在要素は存在していない。
本明細書では、「下に」、「上に」、「上部の」、「下部の」、「水平な」、または「垂直な」などの相対的な用語を使用して、図に示される１つの要素、層、または領域の、別の要素、層、または領域に対する関係を説明する場合がある。これらの用語及び上で論じた用語が、デバイスの、図に示した向きに加えてこれと異なる向きを包含することが意図されることは、理解されるであろう。
本明細書では、専門用語は特定の実施形態を説明する目的で使用されているだけであり、本開示を限定することを意図するものではない。本明細書で使用されるように、単数形である「ａ」、「ａｎ」、及び「ｔｈｅ」は、別段文脈で明確に指示されない限り、複数形も含むことが意図される。さらに、本明細書で「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、及び／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語が使用される時、述べられる特徴、整数、ステップ、動作、要素、及び/または部品の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、部品、及び／またはこのグループの存在または追加を除外するものではないことは、理解されるであろう。
別段定められない限り、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、本開示が属する技術分野の当業者に一般的に理解されているのと同じ意味を有する。さらに、本明細書で使用される用語は、本明細書及び関連技術の文脈での意味と整合する意味を有すると解釈されるものとし、本明細書で明示的に定められない限り、理想化した意味または過度に形式的な意味で解釈されるものとしないことは、理解されるであろう。
本開示は、熱的性能、電気的性能、及び剛直性能が強化されたウェハレベルパッケージ、及び、これを作製するためのパッケージングプロセスに関する。図１は、本開示の１つの実施形態による例示のウェハレベルパッケージ１０を示す。これを例証する目的で、例示のウェハレベルパッケージ１０は、薄肉シリコンオンインシュレータ（ＳＯＩ）ダイ１２、薄肉微小電気機械システム（ＭＥＭＳ）ダイ１４、相補型金属酸化膜半導体（ＣＭＯＳ）コントローラダイ１６、多層再分布構造１８、第１のモールドコンパウンド２０、及び第２のモールドコンパウンド２２を含む。種々の応用では、ウェハレベルパッケージ１０はより少ないまたはより多い薄肉ＭＥＭＳ／ＳＯＩダイを含む場合があり、薄肉集積受動デバイスダイ（図示せず）などの他のダイを含む場合がある。例えば、いくつかの応用では、ウェハレベルパッケージ１０は、薄肉ＭＥＭＳダイ及びＣＭＯＳコントローラダイを含むだけの場合があり、いくつかの応用では、ウェハレベルパッケージ１０は薄肉ＳＯＩダイを含むだけの場合がある。
詳細には、薄肉ＳＯＩダイ１２は、第１のデバイス層２４、及び第１のデバイス層２４の上面上の第１の誘電体層２６を含む。第１のデバイス層２４は、第１のデバイス層２４の底面にいくつかの第１のダイ接点２８を含む。本明細書では、薄肉ＳＯＩダイ１２はＳＯＩ構造から形成され、これは、シリコン基板、シリコンエピタキシ層、及び、シリコン基板とシリコンエピタキシ層との間に挟まれた埋め込み酸化層を含む構造のことをいう。薄肉ＳＯＩダイ１２の第１のデバイス層２４は、ＳＯＩ構造のシリコンエピタキシ層にまたは上に電子部品（図示せず）を集積することによって形成される。薄肉ＳＯＩダイ１２の第１の誘電体層２６は、ＳＯＩ構造の埋め込み酸化（ＢＯＸ）層である。さらに、ＳＯＩ構造のシリコン基板は薄肉ＳＯＩダイ１２を完全なものにするために実質的に除去される（以下の論述にさらなる詳細）。第１のデバイス層２４は０．１μｍ～５０μｍの厚さを有し、第１の誘電体層２６は１０ｎｍ～２０００ｎｍの厚さを有する。
薄肉ＭＥＭＳダイ１４は、第２のデバイス層３０、及び第２のデバイス層３０の上面上の第２の誘電体層３２を含む。第２のデバイス層３０は、第２のデバイス層３０の底面に、典型的にはスイッチであるＭＥＭＳ部品（図示せず）、及びいくつかの第２のダイ接点３４を含む。ビア構造（図示せず）を使用して、ＭＥＭＳ部品（図示せず）を第２のダイ接点３４に接続してもよい。第２のデバイス層３０は、０．５μｍ～１００μｍの厚さを有し、誘電体層及び金属層（酸化ケイ素、窒化ケイ素、アルミニウム、チタン、または銅など）の組み合わせから形成されてもよい。第２の誘電体層３２は、１０ｎｍ～１００００ｎｍの厚さを有し、酸化ケイ素、窒化ケイ素、または窒化アルミニウムから形成されてもよい。
薄肉ＳＯＩダイ１２及び薄肉ＭＥＭＳダイ１４が、両方共、デバイス層、デバイス層上の誘電体層、及び誘電体層上の本質的非シリコン基板を有する薄肉ダイであることは、留意されたい。本明細書では、誘電体層上の本質的非シリコン基板は、誘電体層上の最大限でも２μｍのシリコン基板に言及する。望ましいケースでは、それぞれの薄肉ダイは、それぞれの薄肉ダイの上面が誘電体層の上面であるように誘電体層上にいずれのシリコン基板も含まない。他のケースでは、１つの薄肉ダイの上面は薄いシリコン基板の上面であってもよい。
ＣＭＯＳコントローラダイ１６は、第３のデバイス層３６、及び第３のデバイス層３６上のシリコン基板３８を含む。第３のデバイス層３６は、薄肉ＭＥＭＳダイ１４内のＭＥＭＳ部品（図示せず）を制御するＣＭＯＳコントローラ（図示せず）、及び第３のデバイス層３６の底面におけるいくつかの第３のダイ接点４０を含んでもよい。ビア構造（図示せず）を使用して、ＣＭＯＳコントローラ（図示せず）を第３のダイ接点４０に接続してもよい。第３のデバイス層３６は、０．１μｍ～５０μｍの厚さを有し、誘電体層及び金属層（酸化ケイ素、窒化ケイ素、アルミニウム、チタン、または銅など）の組み合わせから形成されてもよい。ＣＭＯＳコントローラダイ１６は、２５μｍ～２５０μｍまたは１０μｍ～７５０μｍの厚さを有する完全シリコン基板３８を含む完全ダイである。
本明細書において、多層再分布構造１８は、最上部の第１の誘電体パターン４２、いくつかの再分布相互接続４４、第２の誘電体パターン４６、及びいくつかのパッケージ接点４８を含む。１つの実施形態では、薄肉ＳＯＩダイ１２、薄肉ＭＥＭＳダイ１４、及びＣＭＯＳコントローラダイ１６は、直接多層再分布構造１８上にある。そのように、薄肉ＳＯＩダイ１２の第１のデバイス層２４、薄肉ＭＥＭＳダイ１４の第２のデバイス層３０、及びＣＭＯＳコントローラダイ１６の第３のデバイス層３６は、第１の誘電体パターン４２と接触している。さらに、第１のデバイス層２４の底面における第１のダイ接点２８、第２のデバイス層３０の底面における第２のダイ接点３４、及び第３のデバイス層３６の底面における第３のダイ接点４０は、第１の誘電体パターン４２を通して露出している。
これを例示する目的で、再分布相互接続４４は、５つの第１の再分布相互接続４４（１）及び１つの第２の再分布相互接続４４（２）を含む。種々の応用では、再分布相互接続４４は、より少ないまたはより多い第１の再分布相互接続４４（１）／第２の再分布相互接続４４（２）を含んでもよい。それぞれの第１の再分布相互接続４４（１）は、１つのパッケージ接点４８を、第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０のうちの対応する１つに接続する。第２の再分布相互接続４４（２）を使用して、１つの第２のダイ接点３４を対応する第３のダイ接点４０に接続することで、ＣＭＯＳコントローラダイ１６内のＣＭＯＳコントローラ（図示せず）は、薄肉ＭＥＭＳダイ１４内のＭＥＭＳ部品（図示せず）に電気的に接続する。本明細書では、それぞれの再分布相互接続４４は、第１の誘電体パターン４２を通して、第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０のうちの少なくとも１つに電気的に結合され、かつ、第１の誘電体パターン４２の真下に広がる。再分布相互接続４４、ならびに第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０の間の接続には、はんだがない。
第２の誘電体パターン４６は第１の誘電体パターン４２の真下に形成される。第２の誘電体パターン４６は、それぞれの第１の再分布相互接続４４（１）を部分的に封入する。そのように、それぞれの第１の再分布相互接続４４（１）の一部分は第２の誘電体パターン４６を通して露出している。さらに、第２の誘電体パターン４６は第２の再分布相互接続４４（２）を完全に封入する。そのように、第２の再分布相互接続４４（２）は第２の誘電体パターン４６を通して部分的に露出していない。種々の応用では、第１の誘電体パターン４６を通して再分布相互接続４４に電気的に結合される追加の再分布相互接続（図示せず）、及び追加の再分布相互接続のそれぞれを部分的に封入するために第２の誘電体パターン４６の真下に形成される追加の誘電体パターン（図示せず）があってもよい。
この実施形態では、それぞれのパッケージ接点４８は、多層再分布構造１８の底面上にあり、第２の誘電体パターン４６を通して対応する第１の再分布相互接続４４（１）に電気的に結合される。その結果として、第１の再分布相互接続４４（１）は、パッケージ接点４８を、第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０のうちのある特定のものに接続する。本明細書では、パッケージ接点４８は互いに分離しており、第２の誘電体パターン４６の真下に広がることで、空隙５０がそれぞれのパッケージ接点４８を取り囲むように形成されるようにする。空隙５０は、薄肉ＳＯＩダイ１２の少なくとも７０％の真下で広がる場合がある、及び／または薄肉ＭＥＭＳダイ１４の少なくとも７０％の真下で広がる場合がある。
本開示では、多層再分布構造１８は、多層再分布構造１８の底面上で空隙５０内に配置されるいくつかの支持パッド５２をさらに含んでもよい。支持パッド５２及びパッケージ接点４８は、共通の（金属層のような）導電層から形成されてもよく、それによって、それぞれの支持パッド５２及びそれぞれのパッケージ接点４８は、第２の誘電体パターン４６の底面から突出する同じ厚さを有する。それぞれの支持パッド５２の底面及びそれぞれのパッケージ接点４８の底面は同じ平板内にある。本明細書では、支持パッド５２はいずれのパッケージ接点４８とも接触しておらず、電気的に絶縁されている。
薄肉ＳＯＩダイ１２は０．１μｍ～５０μｍの厚さを有し、薄肉ＭＥＭＳダイ１４は０．５μｍ～１００μｍの厚さを有し、多層再分布構造１８は２μｍ～３００μｍの厚さを有する。そのように、薄肉ＳＯＩダイ１２と、薄肉ＳＯＩダイ１２の真下の多層再分布構造１８の第１の部分との第１の組み合わせ、または、薄肉ＭＥＭＳダイ１４と、薄肉ＭＥＭＳダイ１４の真下の多層再分布構造１８の第２の部分との第２の組み合わせは、数μｍといった薄い厚さを有する場合がある。薄肉ＳＯＩダイ１２より垂直下にある空隙５０の第１の部分内に支持パッド５２がない場合、成形工程中に第１の組み合わせの鉛直ひずみが生じる場合がある（以下の組み立てプロセスにおいてより詳細に説明する）。同様に、薄肉ＭＥＭＳダイ１４より垂直下にある空隙５０の第２の部分内に支持パッド５２がない場合、成形工程中に第２の組み合わせの鉛直ひずみが生じる場合がある（以下の組み立てプロセスにおいてより詳細に説明する）。空隙５０の第１の部分及び第２の部分において追加の支持がないと、第１の組み合わせ及び第２の組み合わせは垂直の高い成形圧力に耐えられない恐れがある。
本明細書では、支持パッド５２は、第１の支持パッド５２（１）、第２の支持パッド５２（２）、及び第３の支持パッド５２（３）を含んでもよい。第１の支持パッド５２（１）は、多層再分布構造１８の底面上にあり、薄肉ＳＯＩダイ１２と垂直に整合している。そのように、第１の支持パッド５２（１）は薄肉ＳＯＩダイ１２より下に垂直に配置される。第１の支持パッド５２（１）は、薄肉ＳＯＩダイ１２より垂直下にある空隙５０の第１の部分内に「スタンドオフ」を形成する。これらの「スタンドオフ」は、高い成形圧力に耐えるために薄肉ＳＯＩダイ１２に機械的支持を提供する（以下の組み立てプロセスにおいてより詳細に説明する）。隣接する第１の支持パッド５２（１）の間の距離を短縮する、及び／または第１の支持パッド５２（１）と隣接するパッケージ接点４８との間の距離を短縮することによって、薄肉ＳＯＩダイ１２と、多層再分布構造１８の第１の部分との第１の組み合わせの鉛直ひずみは許容レベルまで低減される場合がある。隣接する第１の支持パッド５２（１）の間の距離は１μｍ～１００μｍであってもよく、第１の支持パッド５２（１）と隣接するパッケージ接点４８との間の距離は１μｍ～１００μｍであってもよい。さらに、それぞれの第１の支持パッド５２（１）は同じまたは異なるサイズを有する場合があり、正方形、長方形、三角形、及び円形といった同じまたは異なる形状を有する場合がある。それぞれの第１の支持パッド５２（１）は５μｍ×５μｍ～１００μｍ×１００μｍのサイズに作られてもよい。第１の支持パッド５２（１）は結合効果を回避するようなサイズに作られかつ配置される。
第２の支持パッド５２（２）は、多層再分布構造１８の底面上に配置されるが、薄肉ＳＯＩダイ１２より下に垂直にまたは薄肉ＭＥＭＳダイ１４より下に垂直に配置されない。例えば、第２の支持パッド５２（２）は、第１のモールドコンパウンド２０より垂直下に、及び／またはＣＭＯＳコントローラ第１６より垂直下にあってもよい。第２の支持パッド５２（２）は高い成形圧力に耐えるようにウェハレベルパッケージ１０に対する追加の機械的支持を提供する。隣接する第２の支持パッド５２（２）の間の距離は１μｍ～１００μｍであってもよく、第２の支持パッド５２（２）と隣接するパッケージ接点４８との間の距離は１μｍ～１００μｍであってもよい。さらに、それぞれの第２の支持パッド５２（２）は、同じまたは異なるサイズを有する場合があり、正方形、長方形、三角形、及び円形といった同じまたは異なる形状を有する場合がある。それぞれの第２の支持パッド５２（２）は５μｍ×５μｍ～１００μｍ×１００μｍのサイズに作られてもよい。第２の支持パッド５２（２）は結合効果を回避するようなサイズに作られかつ配置される。いくつかの応用では、第２の支持パッド５２（２）はない場合がある（第１のモールドコンパウンド２０及び／またはＣＭＯＳコントローラ１６より垂直下に支持パッド５２がないことに言及している）。第１の支持パッド５２（１）が第１の平均密度で配置され、第２の支持パッド５２（２）が第２の平均密度で配置される場合、第２の平均密度は、第１の平均密度と同じまたは異なる場合がある。この実施形態では、第２の平均密度は第１の平均密度より大きくないことが望ましい。
第３の支持パッド５２（３）は、多層再分布構造１８の底面上にあり、かつ薄肉ＭＥＭＳダイ１４と垂直に整合している。そのように、第３の支持パッド５２（３）は薄肉ＭＥＭＳダイ１４より下に垂直に配置される。第３の支持パッド５２（３）は、薄肉ＭＥＭＳダイ１４より垂直下にある、空隙５０の第２の部分内に「スタンドオフ」を形成して、薄肉ＭＥＭＳダイ１４に対する機械的支持を提供する。隣接する第３の支持パッド５２（３）の間の距離を短縮すること、及び／または第３の支持パッド５２（３）と隣接するパッケージ接点４８との間の距離を短縮することによって、薄肉ＭＥＭＳダイ１４と、多層再分布構造１８の第２の部分との第２の組み合わせの鉛直ひずみは、許容レベルまで低減される場合がある。隣接する第３の支持パッド５２（３）の間の距離は１μｍ～１００μｍであってもよく、第３の支持パッド５２（３）と隣接するパッケージ接点４８との間の距離は１μｍ～１００μｍであってもよい。さらに、それぞれの第３の支持パッド５２（３）は同じまたは異なるサイズを有する場合があり、正方形、長方形、三角形、及び円形といった同じまたは異なる形状を有する場合がある。それぞれの第３の支持パッド５２（３）は５μｍ×５μｍ～１００μｍ×１００μｍのサイズに作られてもよい。第３の支持パッド５２（３）は結合効果を回避するようなサイズに作られかつ配置される。第３の支持パッド５２（３）が第３の平均密度で配置される場合、第１の平均密度、第２の平均密度、及び第３の平均密度は、同じまたは異なっている場合がある。この実施形態では、第２の平均密度は第３の平均密度より大きくないことが望ましいが、第１の平均密度は第３の平均密度と基本的に等しくてもよい。
本明細書では、第１の支持パッド５２（１）、第２の支持パッド５２（２）、及び第３の支持パッド５２（３）は電気的な理由のためのものではなく、ウェハレベルパッケージ１０全体の剛直性を高めるものである。第１の支持パッド５２（１）、第２の支持パッド５２（２）、及び第３の支持パッド５２（３）は、鉛直ひずみを低減するばかりでなく、性能への影響を最小限に抑え、かつ製造可能性規則（線、空間）に従うように、サイズ合わせして作られかつ配置される。いくつかの応用では、薄肉ＳＯＩダイ１２より垂直下のいくつかの不連続の第１の支持パッド５２（１）の代わりに１つの連続の第１の支持パッド５２（１）（図示せず）があってもよい。いくつかの応用では、薄肉ＭＥＭＳダイ１４より垂直下のいくつかの不連続の第３の支持パッド５２（３）の代わりに１つの連続の第３の支持パッド５２（３）（図示せず）があってもよい。いくつかの応用では、第１の支持パッド５２（１）、第２の支持パッド５２（２）、及び第３の支持パッド５２（３）は１つの連続の支持パッド（図示せず）として共に接続され、これは、空隙５０内に広がり、かついずれのパッケージ接点４８からも電気的に絶縁されている。
さらに、多層再分布構造１８は、ガラス繊維またはガラスがない場合がある。本明細書では、ガラス繊維は、より広いグループ分けになるように曲解すると個々のガラスストランドのことをいう。これらのガラスストランドはさらにまた、布になるように製織されてもよい。第１の誘電体パターン４２及び第２の誘電体パターン４６は、ベンゾシクロブテン（ＢＣＢ）またはポリイミドから形成されてもよい。再分布相互接続４４は銅または他の適した金属から形成されてもよい。パッケージ接点４８及び支持パッド５２は、銅、金、ニッケル、及びパラジウムのうちの少なくとも１つから形成されてもよい。
第１のモールドコンパウンド２０は、多層再分布構造１８の上面上にあり、薄肉ＳＯＩダイ１２及び薄肉ＭＥＭＳダイ１４の周りにあり、ＣＭＯＳコントローラダイ１６を封入する。さらに、第１のモールドコンパウンド２０は、薄肉ＳＯＩダイ１２の上面を超えて広がって、第１のモールドコンパウンド２０内で薄肉ＳＯＩダイ１２上に第１の開口部５４を画定し、薄肉ＭＥＭＳダイ１４の上面を超えて広がって、第１のモールドコンパウンド２０内で薄肉ＭＥＭＳダイ１４上に第２の開口部５６を画定する。本明細書では、薄肉ＳＯＩダイ１２の上面は第１の開口部５４の底部で露出しており、薄肉ＭＥＭＳダイ１４の上面は第２の開口部５６の底部で露出している。
第２のモールドコンパウンド２２は第１の開口部５４及び第２の開口部５６を実質的に充填し、かつ、薄肉ＳＯＩダイ１２の上面、及び薄肉ＭＥＭＳダイ１４の上面と接触している。第２のモールドコンパウンド２２は、２Ｗ／ｍ・Ｋを上回る、または１０Ｗ／ｍ・Ｋを上回る熱伝導率を有し、かつ１Ｅ６ Ｏｈｍ－ｃｍを上回る電気抵抗率を有する。一般に、第２のモールドコンパウンド２２の熱伝導率が高くなるほど、薄肉ＳＯＩダイ１２及び薄肉ＭＥＭＳダイ１４の熱的性能はより良くなる。さらに、第２のモールドコンパウンド２２の高い電気抵抗率は、薄肉ＭＥＭＳダイ１４のＭＥＭＳ部品（図示せず）の高周波での品質係数（Ｑ）を改善させる場合がある。
第２のモールドコンパウンド２２は、ＰＰＳ（ポリフェニレンサルファイド）、または窒化ホウ素またはアルミナ熱添加物をドープしたオーバーモールド樹脂といった、熱可塑性材料または熱硬化性材料から形成されてもよい。いくつかの応用では、ウェハレベルパッケージ１０が薄肉ＭＥＭＳダイ１４及びＣＭＯＳコントローラダイ１６のみを含む場合、第２のモールドコンパウンド２２はまた、２Ｗ／ｍ・Ｋ未満の熱伝導率を有する有機エポキシ樹脂系から形成されてもよい。第２のモールドコンパウンド２２は第１のモールドコンパウンド２０と同じまたは異なる材料から形成されてもよい。しかしながら、第２のモールドコンパウンド２２とは違って、第１のモールドコンパウンド２０は熱伝導率または電気抵抗率の要件を有さない。いくつかの応用では、第１のモールドコンパウンド２０及び第２のモールドコンパウンド２２は両方共、２Ｗ／ｍ・Ｋを上回る熱伝導率を有する。いくつかの応用では、第１のモールドコンパウンド２０は２Ｗ／ｍ・Ｋ未満の熱伝導率を有し、第２のモールドコンパウンド２２は２Ｗ／ｍ・Ｋを上回る熱伝導率を有する。いくつかの応用では、第１のモールドコンパウンド２０は２Ｗ／ｍ・Ｋを上回る熱伝導率を有し、第２のモールドコンパウンド２２は１０Ｗ／ｍ・Ｋを上回る熱伝導率を有する。本明細書では、第２のモールドコンパウンド２２の一部分は、第１のモールドコンパウンド２０の上面上にあってもよい。第２のモールドコンパウンド２２が第１のモールドコンパウンド２０によってＣＭＯＳコントローラダイ１６から分離されていることは、留意されたい。ＣＭＯＳコントローラダイ１６の上面は第１のモールドコンパウンド２０と接触している。
別の実施形態では、多層再分布構造１８は、図２に示されるように、第１の誘電体パターン４２の真下にあり、かつ第２の誘電体パターン４６によって封入されるいくつかの構造パッド５８をさらに含んでもよい。構造パッド５８及び再分布相互接続４４は、共通の（金属層のような）導電層から形成される場合があるため、それぞれの構造パッド５８及びそれぞれの再分布相互接続４４は、第１の誘電体パターン４２の底面から突出する同じ厚さを有する。その結果として、多層再分布構造１８の厚さは増大することはない。本明細書では、構造パッド５８は、いずれの再分布相互接続４４と接触しておらず、電気的に絶縁している。
構造パッド５８は、薄肉ＳＯＩダイ１２より垂直下の第１の構造パッド５８（１）、及び薄肉ＭＥＭＳダイ１４より垂直下の第２の構造パッド５８（２）を含んでもよい。第１の構造パッド５８（１）は多層再分布構造１８の構造的剛性を高め、かつ薄肉ＳＯＩダイ１２が高い成形圧力に耐えることができるようにする。その結果として、薄肉ＳＯＩダイ１２と、多層再分布構造１８の第１の部分との第１の組み合わせの鉛直ひずみは、許容レベルまで低減される場合がある。隣接する第１の構造パッド５８（１）の間の距離は１μｍ～１００μｍであってもよく、第１の構造パッド５８（１）と隣接する再分布相互接続４４との間の距離は１μｍ～１００μｍであってもよい。さらに、それぞれの第１の構造パッド５８（１）は同じまたは異なるサイズを有する場合があり、正方形、長方形、三角形、及び円形といった同じまたは異なる形状を有する場合がある。それぞれの第１の構造パッド５８（１）は５μｍ×５μｍ～１００μｍ×１００μｍのサイズに作られてもよい。第１の構造パッド５８（１）は結合効果を回避するようなサイズに作られかつ配置される。
同様に、第２の構造パッド５８（２）は、多層再分布構造１８の構造的剛性を高め、かつ薄肉ＭＥＭＳダイ１４が高い成形圧力に耐えることができるようにする。その結果として、薄肉ＭＥＭＳダイ１４と、多層再分布構造１８の第２の部分との第２の組み合わせの鉛直ひずみは、許容レベルまで低減される場合がある。隣接する第２の構造パッド５８（２）の間の距離は１μｍ～１００μｍであってもよく、第２の構造パッド５８（２）と隣接する再分布相互接続４４との間の距離は１μｍ～１００μｍであってもよい。さらに、それぞれの第２の構造パッド５８（２）は同じまたは異なるサイズを有する場合があり、正方形、長方形、三角形、及び円形といった同じまたは異なる形状を有する場合がある。それぞれの第２の構造パッド５８（２）は５μｍ×５μｍ～１００μｍ×１００μｍのサイズに作られてもよい。第２の構造パッド５８（２）は結合効果を回避するようなサイズに作られかつ配置される。いくつかの応用では、薄肉ＳＯＩダイ１２より垂直下のいくつかの不連続の第１の構造パッド５８（１）の代わりに１つの連続の第１の構造パッド５８（１）（図示せず）があってもよい。いくつかの応用では、薄肉ＭＥＭＳダイ１４より垂直下のいくつかの不連続の第２の構造パッド５８（２）の代わりに１つの連続の第２の構造パッド５８（２）（図示せず）があってもよい。
別の実施形態では、多層再分布構造１８は、構造パッド５８を含んでもよいが、図３に示されるように、支持パッド５２を含まない場合がある。薄肉ＳＯＩダイ１２より垂直下にある空隙５０の一部分内に追加の支持はないが、第１の構造パッド５８（１）は、薄肉ＳＯＩダイ１２と、多層再分布構造１８の第１の部分との第１の組み合わせが、依然、高い成形圧力に耐えるのに十分な剛直性を有してもよいように、多層再分布構造１８の構造的剛性を増大させる。薄肉ＳＯＩダイ１２と、多層再分布構造１８の第１の一部分との第１の組み合わせの鉛直ひずみは、許容レベルまで低減する場合がある。同様に、薄肉ＭＥＭＳダイ１４より垂直下にある空隙５０の第２の部分内に追加の支持がないが、第２の構造パッド５８（１）は、薄肉ＭＥＭＳダイ１４と、多層再分布構造１８の第２の部分との第２の組み合わせが、依然、高い成形圧力に耐えるのに十分な剛直性を有してもよいように、多層再分布構造１８の構造的剛性を増大させる。薄肉ＭＥＭＳダイ１４と、多層再分布構造１８の第２の部分との第２の組み合わせの鉛直ひずみは、許容レベルまで低減する場合がある。
図４～図１８は、図１に示される例示のウェハレベルパッケージ１０を組み立てるための例示のステップを提供する。例示のステップは一連で示されているが、例示のステップは必ずしもこれによる順序ではない。いくつかのステップは提示されるものと異なる順序で行われる場合がある。さらに、本開示の範囲内のプロセスは、図４～図１８に示されるものより少ないまたは多いステップを含む場合がある。
最初に、図４に示されるように、接着剤層６０はキャリア６２の上面上に加えられる。次いで、ＳＯＩダイ１２Ｄ、ＭＥＭＳダイ１４Ｄ、及びＣＭＯＳコントローラダイ１６は、図５に示されるように、接着剤層６０に取り付けられる。さまざまな応用では、接着剤層６０に取り付けられるダイはより少ないまたはより多い場合がある。例えば、いくつかの応用では、接着剤層６０に取り付けられるのはＳＯＩダイ１２Ｄのみである場合があり、いくつかの応用では、接着剤層６０に取り付けられるのはＭＥＭＳダイ１４Ｄ及びＣＭＯＳコントローラダイ１６のみである場合がある。
ＳＯＩダイ１２Ｄは、第１のデバイス層２４、第１のデバイス層２４の上面上の第１の誘電体層２６、及び第１の誘電体層２６上の第１のシリコン基板６４を含む。そのように、第１のデバイス層２４の底面はＳＯＩダイ１２Ｄの底面であり、第１のシリコン基板６４の裏面はＳＯＩダイ１２Ｄの上面である。本明細書では、ＳＯＩダイ１２ＤはＳＯＩ構造から形成され、このＳＯＩ構造は、シリコン基板、シリコンエピタキシ層、及び、シリコン基板とシリコンエピタキシ層との間に挟まれた埋め込み酸化層を含む構造のことをいう。ＳＯＩダイ１２Ｄの第１のデバイス層２４は、ＳＯＩ構造のシリコンエピタキシ層にまたは上に電子部品（図示せず）を集積することによって形成される。ＳＯＩダイ１２Ｄの第１の誘電体層２６は、ＳＯＩ構造の埋め込み酸化層である。ＳＯＩダイ１２Ｄの第１のシリコン基板６４はＳＯＩ構造のシリコン基板である。それぞれ、ＳＯＩダイ１２Ｄは２５μｍ～２５０μｍまたは１０μｍ～７５０μｍの厚さを有し、第１のシリコン基板６４は２５μｍ～２５０μｍまたは１０μｍ～７５０μｍの厚さを有する。
ＭＥＭＳダイ１４Ｄは、第２のデバイス層３０、第２のデバイス層３０の上面上の誘電体層３２、及び第２の誘電体層３２上の第２のシリコン基板６６を含む。そのように、第２のデバイス層３０の底面はＭＥＭＳダイ１４Ｄの底面であり、第２のシリコン基板６６の裏面はＭＥＭＳダイ１４Ｄの上面である。それぞれ、ＭＥＭＳダイ１４Ｄは２５μｍ～３００μｍまたは１０μｍ～８００μｍの厚さを有し、第２のシリコン基板６６は２５μｍ～３００μｍまたは１０μｍ～８００μｍの厚さを有する。この実施形態では、ＣＭＯＳコントローラダイ１６はＳＯＩダイ１２Ｄ及びＭＥＭＳダイ１４Ｄより短い場合がある。種々の応用では、ＣＭＯＳコントローラダイ１６はＳＯＩダイ１２ＤまたはＭＥＭＳダイ１４Ｄと同じ高さであってもよい、またはＣＭＯＳコントローラダイ１６はＳＯＩダイ１２Ｄ及びＭＥＭＳダイ１４Ｄより高くてもよい。
次に、第１のモールドコンパウンド２０は、図６に示されるように、ＳＯＩダイ１２Ｄ、ＭＥＭＳダイ１４Ｄ、及びＣＭＯＳコントローラダイ１６を封入するため接着剤層６０上に加えられる。第１のモールドコンパウンド２０は有機エポキシ樹脂系などであってもよく、これは、水酸化カリウム（ＫＯＨ）、水酸化ナトリウム（ＮａＯＨ）、及びアセチルコリン（ＡＣＨ）などの化学的性質をエッチングしないようにＳＯＩダイ１２Ｄ、ＭＥＭＳダイ１４Ｄ、及びＣＭＯＳコントローラダイ１６を保護するためのエッチング液バリアとして使用可能である。第１のモールドコンパウンド２０は、シート成形、オーバーモールド、圧縮成形、トランスファー成形、ダム盛土封入、またはスクリーン印刷封入といったさまざまな手順によって適用されてもよい。典型的な圧縮成形では、第１のモールドコンパウンド２０を適用するために使用される成形圧力は、１００ｐｓｉ～１０００ｐｓｉである。ＳＯＩダイ１２Ｄ、ＭＥＭＳダイ１４Ｄ、及びＣＭＯＳコントローラダイ１６が比較的厚く、かつＳＯＩダイ１２Ｄ、ＭＥＭＳダイ１４Ｄ、及びＣＭＯＳコントローラダイ１６の底面が基本的に平坦であるため、この成形工程中にＳＯＩダイ１２Ｄ、ＭＥＭＳダイ１４Ｄ、またはＣＭＯＳコントローラダイ１６に鉛直ひずみは生じない場合がある。
さらにまた、硬化工程（図示せず）を使用して、第１のモールドコンパウンド２０を硬化させる。硬化温度は、どの材料が第１のモールドコンパウンド２０として使用されるかに応じて１００℃～３２０℃である。接着剤層６０及びキャリア６２は、さらにまた、図７に示されるように、除去されて、第１のデバイス層２４の底面、第２のデバイス層３０の底面、及び第３のデバイス層３６の底面を露出させる。接着剤層６０及びキャリア６２の除去は、接着剤層６０を加熱することによって行われてもよい。
図８～図１２を参照すると、多層再分布構造１８は本開示の１つの実施形態に従って形成される。第１の誘電体パターン４２は、図８に示されるように、最初に、ＳＯＩダイ１２Ｄ、ＭＥＭＳダイ１４Ｄ、及びＣＭＯＳコントローラダイ１６の真下に形成される。そのように、第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０は、第１の誘電体パターン４２を通して露出する。
次に、再分布相互接続４４は図９に示されるように形成される。本明細書では、再分布相互接続４４は、５つの第１の再分布相互接続４４（１）及び１つの第２の再分布相互接続４４（２）を含む。種々の応用では、再分布相互接続４４は、より少ないまたはより多い第１の再分布相互接続４４（１）／第２の再分布相互接続４４（２）を含んでもよい。第１の再分布相互接続４４（１）は、第１の誘電体パターン４２を通して第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０に電気的に結合され、かつ第１の誘電体パターン４２の真下に広がる。第２の再分布相互接続４４（２）を使用して、１つの第２のダイ接点３４を対応する第３のダイ接点４０に接続することで、ＣＭＯＳコントローラダイ１６内のＣＭＯＳコントローラ（図示せず）は薄肉ＭＥＭＳダイ１４内のＭＥＭＳ部品（図示せず）を電気的に接続する。第２の再分布相互接続４４（２）はまた、第１の誘電体パターン４２の真下に広がってもよい。再分布相互接続４４、ならびに第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０の間の接続には、はんだがない。多層再分布構造１８に構造パッド５８が含まれている場合、構造パッド５８は、共通の導電層（図示せず）から再分布相互接続４４と同時に形成されてもよい。
第２の誘電体パターン４６は、図１０に示されるように、それぞれの第１の再分布相互接続４４（１）を部分的に封入するために第１の誘電体パターン４２の真下に形成される。そのように、それぞれの第１の再分布相互接続４４（１）の一部分は、第２の誘電体パターン４６を通して露出している。さらに、第２の誘電体パターン４６は、第２の再分布相互接続４４（２）を完全に封入する。そのように、第２の再分布相互接続４４（２）は第２の誘電体パターン４６を通して部分的に露出していない。多層再分布構造１８に構造パッド５８が含まれている場合、第２の誘電体パターン４６はそれぞれの構造パッド５８を完全に封入する。そのように、それぞれの構造パッド５８は第２の誘電体パターン４６を部分的に露出していない。
次いで、導電層６８は、図１１に示されるように形成される。導電層６８は、銅、金、ニッケル、及びパラジウムのうちの少なくとも１つから形成されてもよく、それぞれの第１の再分布相互接続４４（１）に電気的に結合される。導電層６８は、第２の誘電体パターン４６の真下に広がり、かつ平坦な底面を有する。最後に、パッケージ接点４８及び支持パッド５２は、図１２に示されるように、共通の導電層６８をパターン形成することによって、同時に形成される。種々の応用では、パッケージ接点４８及び支持パッド５２は、共通の層から形成されない場合があり、逐次的に形成される場合がある（図示せず）。いずれの場合でも、それぞれのパッケージ接点４８の底面及びそれぞれの支持パッド５２の底面は、同じ平板内にある。支持パッド５２は、いずれのパッケージ接点４８とも接触しておらず、電気的に絶縁されている。
この実施形態では、それぞれのパッケージ接点４８は第２の誘電体パターン４６を通して対応する第１の再分布相互接続４４（１）に電気的に結合される。その結果として、第１の再分布相互接続４４（１）はパッケージ接点４８を、第１のダイ接点２８、第２のダイ接点３４、及び第３のダイ接点４０のうちのある特定のものに接続する。支持パッド５２は、それぞれのパッケージ接点４８を取り囲んでいる空隙５０内に形成される。しかしながら、支持パッド５２は、いずれのパッケージ接点４８とも接触しておらず、電気的に絶縁されている。
本明細書では、支持パッド５２は、第１の支持パッド５２（１）、第２の支持パッド５２（２）、及び第３の支持パッド５２（３）を含んでもよい。第１の支持パッド５２（１）はＳＯＩダイ１２Ｄより下に垂直に配置される。第３の支持パッド５２（３）はＭＥＭＳダイ１４Ｄより下に垂直に配置される。第２の支持パッド５２（２）は、ＳＯＩダイ１２Ｄより下に垂直に、またはＭＥＭＳダイ１４Ｄより垂直下に配置されない。第２の支持パッド５２（２）は第１のモールドコンパウンド２０より垂直下に、及び／またはＣＭＯＳコントローラダイ１６より垂直下にあってもよい。第１の支持パッド５２（１）が第１の平均密度で形成され、第２の支持パッド５２（２）が第２の平均密度で形成され、第３の支持パッド５２（３）が第３の平均密度で形成される場合、第１の平均密度、第２の平均密度、及び第３の平均密度は、同じまたは異なる場合がある。この実施形態では、第２の平均密度は第１の平均密度または第３の平均密度より大きくないことが望ましいが、第１の平均密度は基本的に、第３の平均密度に等しくてもよい。
多層再分布構造１８が形成された後、第１のモールドコンパウンド２０は、図１３に示されるように、ＳＯＩダイ１２Ｄの第１のシリコン基板６４及びＭＥＭＳダイ１４Ｄの第２のシリコン基板６６を露出させるまで薄肉化される。薄肉化手順は機械的研磨プロセスによって行われてもよい。ＣＭＯＳコントローラダイ１６はＭＥＭＳダイ１４Ｄ及びＳＯＩダイ１２Ｄ両方よりも低い高さを有するため、ＣＭＯＳコントローラダイ１６のシリコン基板３８は、露出せず、第１のモールドコンパウンド２０によって依然封入される。
次に、第１のシリコン基板６４及び第２のシリコン基板６６は、図１４に示されるように、前駆体パッケージ７０を形成するために実質的に除去される。第１のシリコン基板６４をＳＯＩダイ１２Ｄから除去することによって、薄肉ＳＯＩダイ１２がもたらされ、第１のモールドコンパウンド２０内で薄肉ＳＯＩダイ１２上に第１の開口部５４が形成される。第２のシリコン基板６６をＭＥＭＳダイ１４Ｄから除去することによって、薄肉ＭＥＭＳダイ１４がもたらされ、第１のモールドコンパウンド２０内で薄肉ＭＥＭＳダイ１４上に第２の開口部５６が形成される。本明細書では、シリコン基板を実質的に除去することは、シリコン基板全体の少なくとも９５％を除去し、かつせいぜい２μｍのシリコン基板を残すことをいう。所望のケースでは、第１のシリコン基板６２及び第２のシリコン基板６４は完全に除去され、それによって、薄肉ＳＯＩダイ１２の第１の誘電体層２６は第１の開口部５４の底部で露出し、薄肉ＭＥＭＳダイ１４の第２の誘電体層３２は第２の開口部５６の底部で露出する。
第１のシリコン基板６２及び第２のシリコン基板６４を実質的に除去することは、ＴＭＡＨ、ＫＯＨ、ＡＣＨ、またはＮａＯＨであってもよい、ウェット／ドライエッチング液の化学的性質によるエッチングプロセスによって行われてもよい。第１の誘電体層２６は、薄肉ＳＯＩダイ１２の第１のデバイス層２４を保護するためのエッチング止め部の役割を果たし、第２の誘電体層３２は薄肉ＭＥＭＳダイ１４の第２のデバイス層３０を保護するためのエッチング止め部の役割を果たす。第１のモールドコンパウンド２０は、ＣＭＯＳコントローラダイ１６を封入して、ウェット／ドライエッチング液の化学的性質から保護する。いくつかの応用では、保護層（図示せず）はパッケージ接点４８をエッチング液の化学的性質から保護するために多層再分布構造１８の底面に配置されてもよい。保護層は、エッチングプロセスの前に加えられ、エッチングプロセスの後に除去される。さらに、ＣＭＯＳコントローラダイ１６のシリコン基板３８が第１のモールドコンパウンド２０によって封入されない（いくつかの応用では、ＣＭＯＳコントローラダイ１６はＳＯＩダイ１２Ｄ及びＭＥＭＳダイ１４Ｄと同じ高さを有しまたはこれらより高く、ＣＭＯＳコントローラダイ１６のシリコン基板３８は薄肉化プロセス中露出することになる）場合、ＣＭＯＳコントローラダイ１６をエッチング液の化学的性質から保護するためにシリコン基板３８上に配置される追加の保護層（図示せず）があってもよい。追加の保護層は、エッチングプロセスの前に加えられ、エッチングプロセスの後に除去される。
前駆体パッケージ７０は、図１５に示されるように、接着剤７４によって剛直性キャリア７２に取り付けられてもよい。本明細書では、剛直性キャリア７２は、光透過性の剛直性キャリアであってもよく、石英、石英ガラス、またはサファイアから形成されてもよい。接着剤７４は、ＵＶ感光性接着テープまたは膜であってもよい。パッケージ接点４８及び支持パッド５２は接着剤７４と接触してもよい。剛直性キャリア７２は、前駆体パッケージ７０の機械的支持の支援に役立つ場合がある。いくつかの応用では、前駆体パッケージ７０は、後の組み立て工程のために剛直性キャリア７２に取り付けられない場合がある。
第２のモールドコンパウンド２２はさらにまた、図１６に示されるように、第１の開口部５４及び第２の開口部５６を実質的に充填するために適用される。本明細書では、開口部を実質的に充填することは、開口部全体の少なくとも７５％を充填することをいう。第２のモールドコンパウンド２２は、薄肉ＳＯＩダイ１２の上面及び薄肉ＭＥＭＳダイ１４の上面上に直接置かれる。第１の開口部５４に第１のシリコン基板６４が残っておらず、第２の開口部５６に第２のシリコン基板６６が残っていない場合、第２のモールドコンパウンド２２は第１の誘電体層２６及び第２の誘電体層３２上に直接置かれる。場合によっては、第２のモールドコンパウンド２２は第１のモールドコンパウンド２０上にさらに置かれてもよい。
第２のモールドコンパウンド２２は、ＰＰＳ、または窒化ホウ素またはアルミナ熱添加物をドープしたオーバーモールド樹脂といった、熱可塑性材料または熱硬化性材料から形成されてもよい。いくつかの応用では、前駆体パッケージ７０は、薄肉ＭＥＭＳダイ１４及びＣＭＯＳコントローラダイ１６のみを含んでもよい。第２のモールドコンパウンド２２はまた、２Ｗ／ｍ・Ｋ未満の熱伝導率を有する有機エポキシ樹脂系から形成されてもよい。第２のモールドコンパウンド２２は、シート成形、オーバーモールド、圧縮成形、トランスファー成形、ダム盛土封入、及びスクリーン印刷封入といったさまざまな手順によって適用されてもよい。第２のモールドコンパウンド２２の成形プロセス中、液化及び成形圧力は、前駆体パッケージ７０全体にわたって均一でない場合がある。薄肉ＳＯＩダイ１２と、多層再分布構造１８の第１の部分との第１の組み合わせ、及び薄肉ＭＥＭＳダイ１４と、多層再分布構造１８の第２の部分との第２の組み合わせは、前駆体パッケージ７０の他の部分より大きい成形圧力をこうむる場合がある。典型的な圧縮成形では、第２のモールドコンパウンド２２が高い熱伝導率の材料（≧２Ｗ／ｍ・Ｋ）で形成される場合、第２のモールドコンパウンド２２を適用するために使用される成形圧力及び温度はそれぞれ、２５０ｐｓｉ～１０００ｐｓｉ、及び１００℃～３５０℃である。
薄肉ＳＯＩダイ１２が０．１μｍ～５０μｍの厚さを有し、薄肉ＭＥＭＳダイ１４が０．５μｍ～１００μｍの厚さを有し、多層再分布構造１８が２μｍ～３００μｍの厚さを有することは、留意されたい。そのように、薄肉ＳＯＩダイ１２と、多層再分布構造１８の第１の部分との第１の組み合わせ、または薄肉ＭＥＭＳダイ１４と、多層再分布構造１８の第２の部分との第２の組み合わせは、数μｍといった薄い厚さを有する場合がある。薄肉ＳＯＩダイ１２より垂直下にある空隙５０の第１の部分内に支持がない場合、第１の組み合わせの鉛直ひずみがより高い割合で生じる場合がある。本明細書では、それぞれのパッケージ接点４８の底面、及びそれぞれの支持パッド５２の底面は同じ平板内にあるため、第１の支持パッド５２（１）は、高い成形圧力に耐えるために薄肉ＳＯＩダイ１２に機械的支持を提供するように空隙５０の第１の部分内に「スタンドオフ」を形成する。隣接する第１の支持パッド５２（１）の間の距離を短縮すること、及び／または第１の支持パッド５２（１）と隣接するパッケージ接点４８との間の距離を短縮することによって、薄肉ＳＯＩダイ１２と、多層再分布構造１８の第１の部分との第１の組み合わせの鉛直ひずみは、許容レベルまで低減する場合がある。
同様に、薄肉ＭＥＭＳダイ１４より垂直下にある空隙５０の第２の部分内に支持がない場合、第２の組み合わせの鉛直ひずみはより高い割合で生じる場合がある。本明細書では、それぞれのパッケージ接点４８の底面及びそれぞれの支持パッド５２の底面は同じ平板内にあるため、第３の支持パッド５２（３）は、高い成形圧力に耐えるために薄肉ＭＥＭＳダイ１４に機械的支持を提供するように空隙５０の第２の部分内に「スタンドオフ」を形成する。隣接する第３の支持パッド５２（３）の間の距離を短縮すること、及び／または第３の支持パッド５２（３）と隣接するパッケージ接点４８との間の距離を短縮することによって、薄肉ＭＥＭＳダイ１４と、多層再分布構造１８の第２の部分との第２の組み合わせの鉛直ひずみは、許容レベルまで低減する場合がある。
さらに、第２の支持パッド５２（２）は、ＣＭＯＳコントローラダイ１６及び／または第１のモールドコンパウンド２０に対する機械的支持を提供する。第１の支持パッド５２（１）、第２の支持パッド５２（２）、及び第３の支持パッド５２（３）は、ウェハレベルパッケージ１０全体の剛直性を向上させる。
硬化プロセス（図示せず）を踏んで、第２のモールドコンパウンド２２を硬化させる。硬化温度はどの材料が第２のモールドコンパウンド２２として使用されるかに応じて１００℃～３２０℃である。第２のモールドコンパウンド２２の上面は次いで、図１７に示されるように、平坦化されてウェハレベルパッケージ１０を形成する。第２のモールドコンパウンド２２が第１のモールドコンパウンド２０の上面を覆わない場合、第２のモールドコンパウンド２２及び／または第１のモールドコンパウンド２０の上面は、同じ平面にあるように平坦化される（図示せず）。機械的研磨プロセスは平坦化に使用されてもよい。
最後に、剛直性キャリア７２は、図１８に示されるように、ウェハレベルパッケージ１０から剥離させる。剛直性キャリア７２が光透過性の剛直性キャリアであり、かつ接着剤７４がＵＶ感光性膜またはテープである場合、剛直性キャリア７２は剥離プロセスを達成するためにＵＶ環境に露出させる。ウェハレベルパッケージ１０は、マーキングされる、立方体に切られる、及び個々の部品に単体化される場合がある（図示せず）。
当業者は、本開示の好ましい実施形態に対する改良及び修正を認識するであろう。このような改良及び修正全ては、本明細書に開示された概念の範囲、及び続く特許請求の範囲内にあるとみなされる。

Claims (22)

  1. 第１のデバイス層、及び前記第１のデバイス層上の第１の誘電体層を含む第１の薄肉ダイであって、前記第１のデバイス層は、前記第１のデバイス層の底面に複数の第１のダイ接点を含む、前記第1の薄肉ダイと、
    少なくとも１つの第１の支持パッド、複数のパッケージ接点、及び再分布相互接続を含む多層再分布構造であって、
    前記第１の薄肉ダイは前記多層再分布構造の上面の上にあり、
    前記少なくとも１つの第１の支持パッドは前記多層再分布構造の底面の上にあり、かつ前記第１の薄肉ダイと垂直に整列されて、前記少なくとも１つの第１の支持パッドが前記第１の薄肉ダイの下に垂直に配置され、
    前記複数のパッケージ接点は前記多層再分布構造の前記底面にあり、
    前記再分布相互接続は前記複数のパッケージ接点を前記複数の第１のダイ接点のうちのある特定のものに接続し、前記少なくとも１つの第１の支持パッドは、前記複数のパッケージ接点および前記再分布相互接続と接触しておらず、かつ前記複数のパッケージ接点、前記再分布相互接続および前記複数の第１のダイ接点から電気的に絶縁された、
    前記多層再分布構造と、
    前記多層再分布構造の上にかつ前記第１の薄肉ダイの周りにある第１のモールドコンパウンドであって、前記第１の薄肉ダイの上面を超えて広がって、前記第１のモールドコンパウンド内で前記第１の薄肉ダイの上に開口部を画定し、前記第１の薄肉ダイの前記上面は前記開口部の底部で露出している、前記第１のモールドコンパウンドと、
    前記開口部を充填し、かつ前記第１の薄肉ダイの前記上面と接触している第２のモールドコンパウンドと、
    を備える、装置。
  2. 前記複数のパッケージ接点及び前記少なくとも１つの第１の支持パッドは、共通の導電層から形成される、請求項１に記載の装置。
  3. 前記少なくとも１つの第１の支持パッドの底面及び前記複数のパッケージ接点のそれぞ
    れの底面は同じ平板内にある、請求項１に記載の装置。
  4. 前記多層再分布構造の底面にあり、前記第１の薄肉ダイの下に垂直に配置されない少なくとも１つの第２の支持パッドをさらに含み、
    前記少なくとも１つの第２の支持パッドは前記複数のパッケージ接点および前記再分布相互接続から電気的に絶縁されている、請求項１に記載の装置。
  5. 前記少なくとも１つの第１の支持パッド及び前記少なくとも１つの第２の支持パッドは分離している、請求項４に記載の装置。
  6. 前記少なくとも１つの第１の支持パッド及び前記少なくとも１つの第２の支持パッドは互いに接続される、請求項４に記載の装置。
  7. 前記第１の薄肉ダイは微小電気機械システム（ＭＥＭＳ）部品を提供する、請求項１に記載の装置。
  8. 前記第１の薄肉ダイはシリコンオンインシュレータ（ＳＯＩ）構造から形成され、
    前記第１の薄肉ダイの前記第１のデバイス層は前記ＳＯＩ構造のシリコンエピタキシ層から形成され、
    前記第１の薄肉ダイの前記第１の誘電体層は前記ＳＯＩ構造の埋め込み酸化層である、請求項１に記載の装置。
  9. 前記多層再分布構造の前記上面の上にある第２のダイをさらに含み、
    前記第２のダイは、第２のデバイス層、及び前記第２のデバイス層の上のシリコン基板を有し、
    前記第１のモールドコンパウンドは前記第２のダイを封入する、請求項１に記載の装置。
  10. 前記第１の薄肉ダイはＭＥＭＳ部品を提供し、前記第２のダイは、前記ＭＥＭＳ部品を制御する相補型金属酸化膜半導体（ＣＭＯＳ）コントローラを提供する、請求項９に記載の装置。
  11. 前記多層再分布構造の前記上面の上にある第３の薄肉ダイをさらに含み、前記第３の薄肉ダイは、
    第３のデバイス層、及び前記第３のデバイス層の上の第２の誘電体層を有し、
    前記第１のモールドコンパウンドは、前記第３の薄肉ダイの上面を超えて広がって、前記第１のモールドコンパウンド内で前記第３の薄肉ダイの上に第２の開口部を画定し、前記第３の薄肉ダイの前記上面は前記第２の開口部の底部で露出しており、
    前記第２のモールドコンパウンドは前記第２の開口部を充填し、かつ前記第３の薄肉ダイの前記上面と接触している、請求項９に記載の装置。
  12. 少なくとも１つの第２の支持パッド及び少なくとも１つの第３の支持パッドをさらに含み、
    前記少なくとも１つの第２の支持パッド及び前記少なくとも１つの第３の支持パッドは、前記多層再分布構造の前記底面の上にあり、
    前記少なくとも１つの第２の支持パッド及び前記少なくとも１つの第３の支持パッドは、前記複数のパッケージ接点および前記再分布相互接続から電気的に絶縁され、
    前記少なくとも１つの第２の支持パッドは、前記第１の薄肉ダイの下に垂直に配置されておらず、かつ前記第３の薄肉ダイの下に垂直に配置されておらず、
    前記少なくとも１つの第３の支持パッドは、前記第３の薄肉ダイと垂直に整列されて、
    前記少なくとも１つの第３の支持パッドが前記第３の薄肉ダイの下に垂直に配置される、請求項１１に記載の装置。
  13. 前記第１の薄肉ダイはＭＥＭＳ部品を提供し、前記第２のダイは前記ＭＥＭＳ部品を制御するＣＭＯＳコントローラを提供し、前記第３の薄肉ダイはＳＯＩ構造から形成され、
    前記第３の薄肉ダイの前記第３のデバイス層は前記ＳＯＩ構造のシリコンエピタキシ層から形成され、前記第３の薄肉ダイの前記第２の誘電体層は前記ＳＯＩ構造の埋め込み酸化層である、請求項１１に記載の装置。
  14. 前記多層再分布構造は少なくとも１つの構造パッドをさらに含み、
    前記少なくとも１つの構造パッド及び前記再分布相互接続は共通の導電層から形成され、
    前記少なくとも１つの構造パッドは、前記第１の薄肉ダイの下に垂直にあり、かつ前記再分布相互接続および前記複数の第１のダイ接点から電気的に絶縁されている、請求項１に記載の装置。
  15. 前記第２のモールドコンパウンドは２Ｗ／ｍ・Ｋを上回る熱伝導率を有する、請求項１に記載の装置。
  16. 前記第２のモールドコンパウンドは１Ｅ６ Ｏｈｍ－ｃｍを上回る電気抵抗率を有する、請求項１に記載の装置。
  17. 前記第１のモールドコンパウンドは前記第２のモールドコンパウンドと同じ材料から形成される、請求項１に記載の装置。
  18. 前記第１のモールドコンパウンド及び前記第２のモールドコンパウンドは異なる材料から形成される、請求項１に記載の装置。
  19. 前記多層再分布構造はガラス繊維がない、請求項１に記載の装置。
  20. 前記再分布相互接続と前記複数の第１のダイ接点との間の接続にははんだがない、請求項１に記載の装置。
  21. 第１のデバイス層、及び前記第１のデバイス層の上の第１の誘電体層を含む第１の薄肉ダイであって、前記第１のデバイス層は、前記第１のデバイス層の底面に複数の第１のダイ接点を有する、前記第1の薄肉ダイと、
    少なくとも１つの構造パッド、複数のパッケージ接点、及び再分布相互接続を含む多層再分布構造であって、
    前記第１の薄肉ダイは前記多層再分布構造の上面の上にあり、
    前記複数のパッケージ接点は前記多層再分布構造の底面の上にあり、
    前記再分布相互接続は前記複数のパッケージ接点を前記複数の第１のダイ接点のうちのある特定のものに接続し、
    前記少なくとも１つの構造パッド及び前記再分布相互接続は、共通の導電層から形成され、
    前記少なくとも１つの構造パッドは、前記第１の薄肉ダイの下に垂直にあり、かつ前記再分布相互接続および前記複数の第１のダイ接点から電気的に絶縁されている、
    前記多層再分布構造と、
    前記多層再分布構造の上にかつ前記第１の薄肉ダイの周りにある第１のモールドコンパウンドであって、前記第１の薄肉ダイの上面を超えて広がって、前記第１のモールドコン
    パウンド内で前記第１の薄肉ダイの上に開口部を画定し、前記第１の薄肉ダイの前記上面は前記開口部の底部で露出している、前記第１のモールドコンパウンドと、
    前記開口部を充填し、かつ前記第１の薄肉ダイの前記上面と接触している第２のモールドコンパウンドと、
    を備える、装置。
  22. 第１のダイ及び第１のモールドコンパウンドを有するモールドウェハを提供することであって、
    前記第１のダイは、第１のデバイス層、前記第１のデバイス層の上の第１の誘電体層、及び前記第１の誘電体層の上の第１のシリコン基板を備え、前記第１のデバイス層は前記第１のデバイス層の底面に複数の第１のダイ接点を備え、
    前記第１のダイの上面は前記第１のシリコン基板の上面であり、前記第１のダイの底面は前記第１のデバイス層の前記底面であり、
    前記第１のモールドコンパウンドは前記第１のダイの側部及び上面を封入し、前記第１のデバイス層の前記底面は露出している、
    前記提供することと、
    多層再分布構造を前記モールドウェハの下に形成することであって、
    前記多層再分布構造は少なくとも１つの第１の支持パッド、複数のパッケージ接点、及び再分布相互接続を備え、
    前記少なくとも１つの第１の支持パッドは、前記多層再分布構造の底面の上にあり、かつ前記第１のダイと垂直に整列されて、前記少なくとも１つの第１の支持パッドが前記第１のダイの下に垂直に配置され、
    前記複数のパッケージ接点は、前記多層再分布構造の前記底面の上にあり、
    前記再分布相互接続は、前記複数のパッケージ接点を前記複数の第１のダイ接点のうちのある特定のものに接続し、前記少なくとも１つの第１の支持パッドは、前記複数のパッケージ接点および前記再分布相互接続と接触しておらず、かつ前記複数のパッケージ接点、前記再分布相互接続および前記複数の第１のダイ接点から電気的に絶縁された、
    前記形成することと、
    前記第１のモールドコンパウンドを薄肉化して、前記第１のシリコン基板の前記上面を露出させることと、
    第１の薄肉ダイを提供し、かつ前記第１のモールドコンパウンド内で前記第１の薄肉ダイの上に開口部を形成するために、前記第１のダイの前記第１のシリコン基板を除去することであって、前記少なくとも１つの第１の支持パッドは前記第１の薄肉ダイの下に垂直にあり、前記第１の薄肉ダイは前記開口部の底部で露出した上面を有する、前記除去することと、
    前記開口部を充填し、かつ前記第１の薄肉ダイの前記上面に直接接触するように第２のモールドコンパウンドを塗布することと、
    を含む、方法。
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