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JP6953246B2 - 半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハ - Google Patents

半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハ Download PDF

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Description

本発明は、半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハに関する。
特許文献1は、半導体ウエハの製造方法を開示している。この製造方法では、半導体ウエハから素子を分離するための仮想切断線に沿って、複数の穴が半導体ウエハに形成される。形成された複数の穴から不純物が半導体ウエハに添加され、当該不純物が添加された領域が、各穴の周りに形成される。
特表2015−19540号公報
互いに対向する第1主面と第2主面とを有する半導体基板を備えている半導体エネルギー線検出素子が存在する。この半導体エネルギー線検出素子では、半導体基板が、第1主面側に位置する第1導電型の第1半導体領域と、第1主面側に位置し、第1半導体領域とでエネルギー線感応領域を構成する、第2導電型の第2半導体領域と、第2主面側に位置し、第1半導体領域よりも高い不純物濃度を有する第1導電型の第3半導体領域と、を有している。
上述した半導体エネルギー線検出素子を動作させるために、半導体エネルギー線検出素子にバイアス電圧(たとえば、数十〜一千V程度)が印加される。この場合、第1半導体領域は、第2半導体領域から拡がる空乏層が第1主面側から第3半導体領域との界面まで到達した完全空乏化状態とされる必要がある。半導体基板(第一半導体領域)が完全空乏化される際に、空乏層が半導体基板(第一半導体層)の側面に到達すると、側面からのリーク電流が増加するおそれがある。このため、上記側面と第2半導体領域との間隔は、第1半導体層が完全空乏化された場合でも、空乏層が上記側面に到達しないように比較的大きな値に設定されることが考えられる。
半導体基板における、上記側面と第2半導体領域との間の領域は、エネルギー線の検出に貢献し難い領域(デッドエリア)である。デッドエリアを縮小することが可能であれば、エネルギー線の検出に貢献する領域(有効エリア)の拡大などを図ることが可能となる。しかし、デッドエリアを縮小すれば、上述した空乏層による側面からのリーク電流の増加が懸念される。そこで、半導体基板(第一半導体層)が完全空乏化された状態で、空乏層が半導体基板の側面に到達するのを抑制するために、半導体基板の側面側に、第1半導体領域よりも高い不純物濃度を有する第1導電型の第4半導体領域が設けられることが考えられる。
第4半導体領域を形成するために、特許文献1に開示された方法が適用された場合、以下の問題点が生じるおそれがある。穴の径が小さい場合、不純物が半導体ウエハに添加され難く、仮想切断線に沿って、不純物が添加されていない領域が存在するおそれがある。不純物が添加されていない領域が存在している場合、当該領域を通して空乏層が上記側面に到達するおそれがある。穴の径が大きい場合、不純物が半導体ウエハに添加され易いものの、不純物が添加された領域、すなわち第4半導体領域の厚みが大きくなるおそれがある。第4半導体領域は、デッドエリアであるため、第4半導体領域の厚みが大きくなると、有効エリアが縮小する。
本発明は、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハ及び半導体ウエハの製造方法、並びに、当該半導体ウエハを用いた半導体エネルギー線検出素子の製造方法を提供することを目的とする。
本発明に係る半導体ウエハの製造方法は、互いに対向する第1主面及び第2主面を含む第1導電型の第1半導体領域を有する半導体ウエハを準備する工程と、第1半導体領域の第1主面側に、該第1半導体領域とでエネルギー線感応領域を構成する第2導電型の第2半導体領域を設ける工程と、第1半導体領域の第2主面側に、第1半導体領域よりも不純物濃度が高い第1導電型の第3半導体領域を設ける工程と、第1主面に直交する方向から見て、エネルギー線感応領域を含むチップ部を画成している、第1仮想切断線と該第1仮想切断線よりも第2半導体領域の縁までの最短距離が小さい第2仮想切断線とのうち、該第2仮想切断線に沿って半導体ウエハを厚さ方向に貫通する貫通スリットを設けることで、第1半導体領域が露出する側面をチップ部に形成する工程と、側面に不純物を添加して、当該側面側に第1導電型の第4半導体領域を設ける工程と、を備える。
本発明に係る半導体ウエハの製造方法では、第1主面に直交する方向から見て、第2半導体領域の縁までの最短距離が、第1仮想切断線よりも第2仮想切断線の方が小さく設定されている。本製造方法では、上記第2仮想切断線に沿って、貫通スリットを設けることで、第1半導体領域が露出する側面を半導体ウエハに形成し、当該側面に第1導電型の第4半導体領域を設けている。このため、本製造方法によって製造される半導体ウエハは、デッドエリアが低減されていると共に第4半導体領域によって側面からのリーク電流の増加が抑制され得るチップ部を有する。貫通スリットを設けることによって露出する側面に不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物を添加し得る。
貫通スリットは、ドライエッチングによって設けられてもよい。この場合、ウェットエッチングで貫通スリットを設ける場合よりも、側面の傾斜が低減され得る。したがって、ウェットエッチングを用いることによって側面が傾斜した場合に比べ、デッドエリアが縮小され得る。
第1主面及び第2主面にメタル層を設ける工程を更に備え、不純物は、メタル層を設けた後に、イオン注入によってチップ部の側面に添加されてもよい。この場合、イオン注入によって不純物を添加することで、拡散によって不純物を添加するよりも半導体ウエハに加わる熱が低減され得る。したがって、メタル層が適切に形成され得ると共に、不純物が十分に添加されている半導体ウエハが製造され得る。
第3半導体領域は、該第3半導体領域の厚さ方向における長さが第2半導体領域の厚さ方向における長さよりも小さくなるように設けられてもよい。この場合、たとえば、軟X線などの光透過率が低いエネルギー線が第3半導体領域において吸収され難いため、検出精度が向上され得る。本製造方法では、貫通スリットを設けることによって露出する側面に不純物を添加する。このため、この場合においても、第3半導体領域と第4半導体領域とが簡易かつ適切に接続され、リーク電流の増加が抑制され得る。
本発明に係る半導体エネルギー線検出素子の製造方法は、上述した製造方法によって製造された半導体ウエハを準備する工程と、第1仮想切断線に沿ってチップ部を切り離す工程と、を備える。
本発明に係る半導体エネルギー線検出素子の製造方法では、第1主面に直交する方向から見て、第2半導体領域の縁までの最短距離が、第1仮想切断線よりも第2仮想切断線の方が小さく設定されている。この第2仮想切断線に沿って、貫通スリットを設けることで、第1半導体領域が露出する側面を半導体ウエハに形成し、当該側面に第1導電型の第4半導体領域を設けている。このため、本製造方法によって製造される半導体エネルギー線検出素子では、デッドエリアが低減されていると共に、第4半導体領域によって側面からのリーク電流の増加が抑制され得る。貫通スリットを設けることによって露出する側面に不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物を添加し得る。第2半導体領域の縁までの最短距離は、第1仮想切断線よりも第2仮想切断線の方が小さく設定されている。すなわち、第2半導体領域の縁までの最短距離が、第2仮想切断線よりも第1仮想切断線の方が大きく設定されている。したがって、空乏層が第1仮想切断線に沿った切断面に到達し難い。
本発明に係る半導体ウエハは、互いに対向する第1主面及び第2主面を有する半導体ウエハであって、第1主面に直交する方向から見て、厚さ方向に貫通している貫通スリットと仮想切断線とによって画成されていると共に、エネルギー線感応領域を含むチップ部を備え、チップ部は、第1主面側に位置している第1導電型の第1半導体領域と、第1主面側に位置していると共に、第1半導体領域とでエネルギー線感応領域を構成する第2導電型の第2半導体領域と、第2主面側に位置していると共に、第1半導体領域よりも不純物濃度が高い第1導電型の第3半導体領域と、第1主面及び第2主面に接続されている側面側に位置していると共に、第1半導体領域よりも不純物濃度が高い第1導電型の第4半導体領域と、を有し、チップ部の側面は、第2半導体領域の縁までの最短距離が仮想切断線よりも小さい。
本発明に係る半導体ウエハでは、チップ部が、側面に位置している第4半導体領域を有している。チップ部の側面は、仮想切断線よりも第2半導体領域の縁までの最短距離が小さい。このため、仮想切断線でチップ部を切断することによって、デッドエリアが低減されていると共に、第4半導体領域で側面からのリーク電流の増加が抑制され得る半導体エネルギー線検出素子が製造され得る。
本発明によれば、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハ及び半導体ウエハの製造方法、並びに、当該半導体ウエハを用いた半導体エネルギー線検出素子の製造方法を提供できる。
実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。 半導体エネルギー線検出素子の配置例を示す概略平面図である。 半導体ウエハの概略平面図である。 半導体ウエハの断面構成を説明するための図である。 半導体ウエハの製造方法を説明するための図である。 半導体ウエハの製造方法を説明するための図である。 半導体ウエハの製造方法を説明するための図である。
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図1及び図2を参照して、本実施形態に係る半導体エネルギー線検出素子ED1の構成を説明する。図1は、本実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。図2は、半導体エネルギー線検出素子の配置例を示す概略平面図である。
半導体エネルギー線検出素子ED1は、図1に示されるように、半導体基板1を備える。半導体基板1は、互いに対向する一対の主面1a,1bと、複数の側面1cと、側面1dを有する、第1導電型(たとえば、N型)のシリコン基板である。複数の側面1c及び側面1dは、一対の主面1a,1b間を連結するように一対の主面1a,1bの対向方向(厚さ方向)に延びている。
半導体基板1は、図2に示されるように、平面視で矩形状を呈している。本実施形態では、複数の半導体エネルギー線検出素子ED1が半導体エネルギー線検出素子群ED10を構成している。すなわち、半導体エネルギー線検出素子群ED10は、複数の半導体エネルギー線検出素子ED1を備えている。複数の半導体エネルギー線検出素子ED1は、厚さ方向から見て、2次元マトリックス状に配列されている。具体的には、8つの半導体エネルギー線検出素子ED1が2行4列で各側面1cを隣接した状態で配列されている。側面1cによって半導体エネルギー線検出素子群ED10の外枠の互いに対向する側面10a,10bが形成されており、側面1dによって半導体エネルギー線検出素子群ED10の外枠の互いに対向する側面10c,10dが形成されている。
半導体エネルギー線検出素子ED1は、図1に示されるように、半導体基板1に設けられた絶縁膜13及び電極15,17を有する。絶縁膜13は、半導体基板1の主面1a側に、半導体基板1の主面1aを覆うように設けられている。絶縁膜13は、たとえばSiOからなる。電極15,17は、絶縁膜13の上に設けられている。電極15,17は、たとえば、アルミニウムなどの電極材料からなる。図示は省略するが、半導体基板1の主面1b側にも電極が形成されている。
半導体エネルギー線検出素子ED1は、更に、パッシベーション膜21及びバンプ電極23を有する。パッシベーション膜21は、半導体基板1の主面1a側に、半導体基板1の主面1a、絶縁膜13、及び電極15,17を覆うように配置されている。パッシベーション膜21は、たとえばSiNからなる。バンプ電極23は、電極15の上に配置されており、パッシベーション膜21が一部除去された部分から対応する電極15にそれぞれ電気的に接続されている。バンプ電極23は、たとえばSn−Agからなる。
半導体エネルギー線検出素子ED1は、図1に示されるように、ROICチップRCに実装されている。具体的には、半導体エネルギー線検出素子ED1は、ROICチップRCにバンプ接続されている。ROICチップRCは、複数のパッド電極25を備えており、互いに対応するパッド電極25とバンプ電極23とが接続されている。半導体エネルギー線検出素子ED1とROICチップRCとは、互いに近接して配置される。半導体基板1の主面1aが、ROICチップRCに対向している。
半導体エネルギー線検出素子ED1では、上述した実施形態では、半導体基板1の主面1aが、エネルギー線が半導体基板1に入射する面(入射面)であってもよく、半導体基板1の主面1bが入射面であってもよい。本実施形態では、半導体基板1の主面1bが入射面である。
半導体エネルギー線検出素子ED1では、半導体基板1にバイアス電圧(逆バイアス電圧)が印加されることによって、半導体基板1に空乏層が拡がり、完全空乏化状態となる。完全空乏化状態とすることで、半導体エネルギー線検出素子ED1からエネルギー線に応じた信号がROICチップRCへ適切に出力され得る。
次に、図3及び図4を参照して、半導体エネルギー線検出素子ED1の半導体基板1の製造に用いられる半導体ウエハ50の構成について説明する。図3は、半導体ウエハ50の概略平面図である。図4は、図3に示した半導体ウエハ50のIV−IV線における概略断面図である。
半導体ウエハ50は、平面視で円形形状を呈しており、互いに対向する一対の主面50a,50bを有する。図3に示されているように、半導体ウエハ50は、エネルギー線感応領域αを含むチップ部51と、チップ部51を除いた余白部52とを備える。チップ部51は、平面視で矩形状を呈しており、半導体ウエハ50の中央付近に配置されている。余白部52は、チップ部51を囲むように配置されている。
チップ部51は、主面50aに直交する方向(厚さ方向)から見て、厚さ方向に貫通している貫通スリットβと仮想切断線53とによって画成されている。チップ部51と余白部52とは、仮想切断線53で接続されている。本実施形態では、チップ部51の縁の4辺のうち、3辺に沿って貫通スリットβが設けられ、残りの1辺に沿って仮想切断線53が設定されている。仮想切断線53で半導体ウエハ50を切断してチップ部51を切り離すことで、半導体基板1が形成される。図4に示されているように、チップ部51は、貫通スリットβに沿って、主面50a及び主面50bに接続されている側面50cを有している。
チップ部51は、主面50a側に位置している第1導電型(たとえば、N型)の半導体領域3と、主面50a側に位置している複数の第2導電型(たとえば、P型)の半導体領域5と、を有している。半導体領域3は、第1導電型の不純物(たとえば、アンチモン、砒素、又はリンなど)が添加された領域である。半導体領域3は、余白部52にも設けられている。チップ部51における半導体領域3は、仮想切断線53を通って余白部52の半導体領域3に接続されている。複数の半導体領域5は、厚さ方向から見て、2次元マトリクス状に配列されている。
各半導体領域5の間には、半導体領域3の一部が介在している。すなわち、半導体領域5同士は、離隔している。各半導体領域5は、第2導電型の不純物(硼素など)が添加された領域であり、半導体領域3よりも不純物濃度が高い。半導体領域3と各半導体領域5とで、PN接合によるエネルギー線感応領域αが構成されている。
チップ部51は、主面50b側に位置している第1導電型(たとえば、N型)の半導体領域7を更に有している。半導体領域7は、半導体領域3よりも不純物濃度が高い。半導体領域7は、第1導電型の不純物(たとえば、アンチモン、砒素、又はリンなど)が添加された領域であり、半導体領域3よりも不純物濃度が高い。
半導体領域7は、余白部52の主面50b側にも設けられている。チップ部51の外縁における半導体領域7は、仮想切断線53を通って余白部52の半導体領域7に接続されている。半導体領域7の厚さ方向における長さT1は、半導体領域5の厚さ方向における長さT2よりも小さい。
チップ部51は、主面50a側に、第1導電型(たとえば、N型)の半導体領域9を有している。半導体領域9も、第1導電型の不純物(たとえば、アンチモン、砒素、又はリンなど)が添加された領域であり、半導体領域3よりも不純物濃度が高い。半導体領域9は、余白部52の主面50a側にも設けられている。チップ部51の外縁における半導体領域9は、仮想切断線53を通って余白部52の半導体領域9に接続されている。
チップ部51の半導体領域9は、厚さ方向から見て、主面50a側においてチップ部51の外縁に沿って、複数の半導体領域5が位置する領域の周囲を囲むように位置している。チップ部51の半導体領域9は、ガードリングとして機能する。チップ部51において、半導体領域5と半導体領域9との間には、半導体領域3の一部が介在している。すなわち、半導体領域5と半導体領域9とは、離隔している。
図4に示されるように、最短距離L1は、最短距離L2よりも小さい。最短距離L1は、側面50cから、側面50cに最も近い半導体領域5の縁までの最短距離である。最短距離L2は、仮想切断線53から、仮想切断線53に最も近い半導体領域5の縁までの最短距離である。すなわち、側面50cは、半導体領域5の縁までの最短距離が仮想切断線53よりも小さい。半導体領域5は、上述したように、エネルギー線感応領域αを構成する。したがって、側面50cからエネルギー線感応領域αまでの最短距離は、仮想切断線53からエネルギー線感応領域αまでの最短距離よりも小さい。
チップ部51は、主面50aを覆う絶縁膜13を有し、半導体領域5、半導体領域7、及び半導体領域9の上に、電極15,17を有している。絶縁膜13が一部除去された部分から、電極15は半導体領域5に接続されており、電極17は半導体領域9に接続されている。図示は省略するが、主面50b側にも、半導体領域7に接続された電極が形成されている。チップ部51は、更に、絶縁膜13、及び電極15,17を覆うパッシベーション膜21を有し、電極15の上にパッシベーション膜21が一部除去された部分から電極15に電気的に接続されているバンプ電極23を有する。
チップ部51は、側面50c側に位置している第1導電型(たとえば、N型)の半導体領域11を有している。半導体領域11は、半導体領域3よりも不純物濃度が高い。半導体領域11は、半導体領域7及び半導体領域9と接続されている。半導体領域11は、側面50cに露出しており、側面50cの少なくとも一部を構成している。本実施形態では、側面50cに、半導体領域7、半導体領域9、及び半導体領域11が露出しており、半導体領域7、半導体領域9、及び半導体領域11が側面50cを構成している。すなわち、側面50cは、半導体領域3よりも不純物濃度が高い半導体領域により構成されている。半導体領域3は、側面50cに露出していない。半導体領域11が、側面50cの全体を構成していてもよい。
以上の構成を有する半導体ウエハ50のチップ部51は、半導体エネルギー線検出素子ED1として機能する。半導体領域5と半導体領域7との間にバイアス電圧(逆バイアス電圧)が印加されることにより、半導体領域5から半導体領域3に空乏層が拡がる。空乏層が半導体領域7に到達した状態が、完全空乏化状態である。完全空乏化状態とすることで、半導体エネルギー線検出素子ED1からエネルギー線に応じた信号が出力され得る。
次に、半導体ウエハ50の製造方法の一例について、図5〜図7を参照して説明する。図5〜図7には、図4に示した半導体ウエハ50の断面における各構成が示されている。
まず、互いに対向する主面50a及び主面50bを含む第1導電型(たとえば、N型)の半導体領域3を有する半導体ウエハ50Aを準備する。半導体ウエハ50Aは、加工前の半導体ウエハ50であり、第1導電型のシリコン基板である。
続いて、半導体領域3の主面50a側に、第2導電型(たとえば、P型)の半導体領域5を設ける。本実施形態では、イオン注入法により、第2導電型の不純物を主面50a側から半導体ウエハ50Aに添加することで、主面50a側に半導体領域5を設ける。これにより、半導体領域3と半導体領域5とでエネルギー線感応領域αが構成される。
続いて、半導体領域の主面50b側に、半導体領域3よりも不純物濃度が高い第1導電型の半導体領域7を設ける。本実施形態では、イオン注入法により、第1導電型の不純物を主面50b側から半導体ウエハ50Aに添加することで、主面50b側に半導体領域7を設ける。半導体領域7は、半導体領域7の厚さ方向における長さT1が半導体領域5の厚さ方向における長さT2よりも小さくなるように設けられる。
続いて、主面50a上に、半導体ウエハ50Aの主面50aを覆うように絶縁膜13を形成する。絶縁膜13は、たとえば、熱酸化法、スパッタ法、又はPECVD(Plasma-enhanced Chemical Vapor Deposition)法などにより形成される。続いて、半導体領域5、及び半導体領域9上に形成された絶縁膜13の一部を除去した後に、半導体領域5及び半導体領域9上にメタル層19を設けることで、電極15,17を形成する。図示は省略するが、絶縁膜13及び電極15,17の形成と同様に、主面50b上に絶縁膜を形成し、当該絶縁膜の一部を除去した後に、半導体領域7上にメタル層を設けることで、半導体領域7に接続される電極を形成する。
ここで、図4及び図5に示しているように、主面50aに直交する方向(厚さ方向)から見て、チップ部51を画成する仮想切断線53Aと仮想切断線53Bとが設定されている。すなわち、チップ部51の外縁は、仮想切断線53Aと仮想切断線53Bによって規定されている。仮想切断線53Bから、仮想切断線53Bに最も近い半導体領域5の縁までの最短距離L1は、仮想切断線53Aから、仮想切断線53Aに最も近い半導体領域5の縁までの最短距離L2よりも小さい。すなわち、仮想切断線53Bは、仮想切断線53Aよりも半導体領域5の縁までの最短距離が小さい。
続いて、図6に示しているように、仮想切断線53Bに沿って、半導体ウエハ50Aを厚さ方向に貫通する貫通スリットβを設けることで、半導体領域3が露出する側面50cをチップ部51に形成する。本実施形態では、貫通スリットβは、半導体ウエハ50Aに対してドライエッチングを行うことで設けられる。
続いて、側面50cに不純物を添加して、側面50c側に第1導電型の半導体領域11を設ける。本実施形態では、図7に示しているように、イオン注入法により、第1導電型の不純物を側面50c側から貫通スリットβを通してチップ部51に添加することで、側面50c側に第1導電型の半導体領域11を設ける。図7に示されている矢印は、不純物の注入方向を示している。すなわち、側面50cに対して交差する方向から不純物が注入される。貫通スリットβの幅が大きいほど、不純物の注入方向の側面50cに対する傾斜を大きくし得る。半導体領域5、半導体領域7、半導体領域9、及び半導体領域11は、イオン注入法でなく、拡散法によって不純物を添加することによって設けられてもよい。
続いて、半導体ウエハ50Aの主面50a側に、絶縁膜13及び電極15,17を覆うようにパッシベーション膜21を設ける。パッシベーション膜21は、たとえばCVD(Chemical Vapor Deposition)法により形成される。続いて、各電極15上に形成されたパッシベーション膜21の一部を除去した後、バンプ電極23を設ける。各バンプ電極23は、対応する電極15とそれぞれ電気的に接続されている。バンプ電極23の形成方法は、ハンダボールを搭載する手法又は印刷法を用いることができる。
以上の製造方法によって、半導体ウエハ50が製造される。半導体ウエハ50を用いて、半導体エネルギー線検出素子ED1を製造することができる。本実施形態では、半導体ウエハ50を準備し、ROICチップRCが備えている複数のパッド電極25を対応するバンプ電極23に接続した後に、半導体ウエハ50の仮想切断線53(仮想切断線53A)に沿ってチップ部51を切り離す。切り離されたチップ部51は、半導体エネルギー線検出素子ED1として機能する。本実施形態では、一般的に利用されている切削工具(ダイシングソー等)を用いて仮想切断線53(仮想切断線53A)に沿って切削を行うことで、余白部52とチップ部51とを切り離す。
以上説明したように、半導体ウエハ50の製造方法では、主面50aに直交する方向から見て、半導体領域5の縁までの最短距離が、仮想切断線53Aよりも仮想切断線53Bの方が小さく設定されている。本製造方法では、上記仮想切断線53Bに沿って、貫通スリットβを設けることで、半導体領域3が露出する側面50cを半導体ウエハ50Aに形成し、当該側面50cに第1導電型の半導体領域11を設けている。このため、本製造方法によって製造される半導体ウエハ50は、デッドエリアが低減されていると共に半導体領域11によって側面50cからのリーク電流の増加が抑制され得るチップ部51を有する。
特許文献1に示されているように半導体ウエハ50を貫通しない穴から不純物を添加して半導体領域11を形成する手法では、穴底によって不純物が遮断され、側面50cの全体に不純物が添加されないおそれがある。この場合、側面50cにおいて十分に不純物が添加されていない部分からリーク電流が増加するおそれがある。本製造方法は、貫通スリットβを設けることによって露出する側面50cに不純物を添加して半導体領域11を設けるため、穴から不純物が添加される場合よりも、側面50cの全体に半導体領域11を適切に形成できる。
上述した実施形態に係る製造方法では、貫通スリットβを設けることで露出した側面50cに第1導電型の半導体領域11を設けた後に、パッシベーション膜21、パターニング、バンプ電極23などを形成する。すなわち、パッシベーション膜21、パターニング、バンプ電極23などを形成する際に、半導体領域11が半導体ウエハ50Aに既に設けられている。このため、パッシベーション膜21、パターニング、バンプ電極23などを容易に形成できる。
貫通スリットβは、ドライエッチングによって設けられる。これにより、ウェットエッチングで貫通スリットβを設ける場合よりも、側面50cの傾斜が低減され得る。したがって、ウェットエッチングを用いることによって側面が傾斜した場合に比べ、デッドエリアが縮小され得る。また、たとえば、図2に示しているように、複数の半導体エネルギー線検出素子ED1が各側面1cを隣接して配列される場合に、半導体エネルギー線検出素子ED1における側面1c(チップ部51の側面50c)の成形の手間が削減され得る。
主面50a及び主面50bにメタル層を設ける工程を更に備え、不純物は、メタル層を設けた後に、イオン注入によって半導体ウエハ50Aの側面50cに添加されている。これにより、イオン注入によって不純物を添加することで、拡散によって不純物を添加するよりも半導体ウエハ50Aに加わる熱が低減され得る。したがって、メタル層が適切に形成され得ると共に、不純物が十分に添加されている半導体ウエハ50が製造され得る。
半導体領域7は、該半導体領域7の厚さ方向における長さT1が半導体領域5の厚さ方向における長さT2よりも小さくなるように設けられている。たとえば、軟X線などの光透過率が低いエネルギー線が半導体領域7において吸収され難い。このため、軟X線などの光透過率が低いエネルギー線について検出精度が向上され得る。
上述したように、特許文献1に示しめされているように半導体ウエハ50を貫通しない穴から不純物を添加して半導体領域11を形成する手法では、穴底によって不純物が遮断され、側面50cの全体に不純物が添加されないおそれがある。特に、光透過率が低いエネルギー線を検出するために半導体領域7の厚さ方向における長さが低減される場合、半導体領域7と半導体領域11とが接続され難く、不純物が添加されていない領域が存在するおそれがある。この場合、当該領域を通して空乏層が側面1cに到達するおそれがある。本製造方法は、貫通スリットβを設けることによって露出する側面50cに不純物を添加し、半導体領域11を形成するため、半導体領域7と半導体領域11とが簡易かつ適切に接続され、リーク電流の増加が抑制され得る。
半導体エネルギー線検出素子ED1は、上述した製造方法によって製造された半導体ウエハ50を準備し、仮想切断線53Aに沿ってチップ部51を切り離すことで製造される。本製造方法によって製造される半導体エネルギー線検出素子ED1では、デッドエリアが低減されていると共に、半導体領域11によって側面50cからのリーク電流の増加が抑制され得る。貫通スリットβを設けることによって露出する側面50cに不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物を添加し得る。
半導体エネルギー線検出素子ED1の製造方法では、半導体領域5の縁までの最短距離は、仮想切断線53Aよりも仮想切断線53Bの方が小さく設定されている。すなわち、半導体領域5の縁までの最短距離が、仮想切断線53Bよりも仮想切断線53Aの方が大きく設定されている。空乏層は、半導体領域5から拡がる。したがって、半導体エネルギー線検出素子ED1では、空乏層が仮想切断線53Aに沿った切断面に到達し難い。
半導体ウエハ50では、チップ部51が、側面50cに位置している半導体領域11を有している。側面50cは、仮想切断線53(仮想切断線53A)よりも半導体領域5の縁までの最短距離が小さい。このため、仮想切断線53(仮想切断線53A)でチップ部51を切断することによって、デッドエリアが低減されていると共に、半導体領域11で側面50cからのリーク電流の増加が抑制され得る半導体エネルギー線検出素子ED1が製造され得る。
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
上述した実施形態では、1つのチップ部51が1つの半導体ウエハ50に配置されている。しかしながら、半導体ウエハ50に配置されるチップ部51の数は、一つに限られない。複数のチップ部51が、1つの半導体ウエハ50に配置されていてもよい。
半導体基板1及びチップ部51は、上述した実施形態では平面視で矩形状であるがこれに限定されない。たとえば、平面視で六角形状であってもよい。この場合、チップ部51の縁の6辺のうち、5辺に沿って貫通スリットβが設けられ、残りの1辺に沿って仮想切断線53が設定される構成であってもよい。
半導体領域5、半導体領域7、半導体領域9、及び半導体領域11を設ける順番は、本実施形態に示した順番に限定されない。半導体領域9は設けなくてもよい。この場合、半導体ウエハ50の主面50a側において、半導体領域3に側面50c側に設けられた半導体領域11が隣接する。
絶縁膜13、電極15,17、パッシベーション膜21、バンプ電極23、及び貫通スリットβを設ける順番は、本実施形態に記載したものに限定されない。たとえば、バンプ電極23を設けた後に、貫通スリットβが設けられてもよい。絶縁膜13、電極15,17、パッシベーション膜21、及びバンプ電極23は、半導体ウエハ50を製造する段階でなく、半導体ウエハ50を用いて半導体エネルギー線検出素子ED1を製造する段階で設けられてもよい。
半導体基板1及び半導体ウエハ50は、第1導電型(たとえば、N型)の半導体領域と第2導電型(たとえば、P型)の半導体領域との位置が逆転して構成されてもよい。
3,5,7,11…半導体領域、19…メタル層、50,50A…半導体ウエハ、50a,50b…主面、50c…側面、51…チップ部、53,53A,53B…仮想切断線、α…エネルギー線感応領域、β…貫通スリット、ED1…半導体エネルギー線検出素子。

Claims (6)

  1. 互いに対向する第1主面及び第2主面を含む第1導電型の第1半導体領域を有する半導体ウエハを準備する工程と、
    前記第1半導体領域の前記第1主面側に、該第1半導体領域とでエネルギー線感応領域を構成する第2導電型の第2半導体領域を設ける工程と、
    前記第1半導体領域の前記第2主面側に、前記第1半導体領域よりも不純物濃度が高い第1導電型の第3半導体領域を設ける工程と、
    前記第1主面に直交する方向から見て、前記エネルギー線感応領域を含むチップ部を画成している、第1仮想切断線と該第1仮想切断線よりも前記第2半導体領域の縁までの最短距離が小さい第2仮想切断線とのうち、該第2仮想切断線に沿って前記半導体ウエハを厚さ方向に貫通する貫通スリットを設けることで、前記第1半導体領域が露出する側面を前記チップ部に形成する工程と、
    前記側面に不純物を添加して、当該側面側に前記第1導電型の第4半導体領域を設ける工程と、を備える、半導体ウエハの製造方法。
  2. 前記貫通スリットは、ドライエッチングによって設けられる、請求項1に記載の半導体ウエハの製造方法。
  3. 前記第1主面及び前記第2主面にメタル層を設ける工程を更に備え、
    前記不純物は、前記メタル層を設けた後に、イオン注入によって前記チップ部の側面に添加される、請求項1又は2に記載の半導体ウエハの製造方法。
  4. 前記第3半導体領域は、該第3半導体領域の厚さ方向における長さが前記第2半導体領域の厚さ方向における長さよりも小さくなるように設けられる、請求項1〜3のいずれか1項に記載の半導体ウエハの製造方法。
  5. 請求項1〜4のいずれか1項に記載の半導体ウエハの製造方法によって製造された半導体ウエハを準備する工程と、
    前記第1仮想切断線に沿ってチップ部を切り離す工程と、を備える、半導体エネルギー線検出素子の製造方法。
  6. 互いに対向する第1主面及び第2主面を有する半導体ウエハであって、
    前記第1主面に直交する方向から見て、厚さ方向に貫通している貫通スリットと仮想切断線とによって画成されていると共に、エネルギー線感応領域を含むチップ部を備え、
    前記チップ部は、
    前記第1主面側に位置している第1導電型の第1半導体領域と、
    前記第1主面側に位置していると共に、前記第1半導体領域とで前記エネルギー線感応領域を構成する第2導電型の第2半導体領域と、
    前記第2主面側に位置していると共に、前記第1半導体領域よりも不純物濃度が高い第1導電型の第3半導体領域と、
    前記第1主面及び前記第2主面に接続されている側面側に位置していると共に、前記第1半導体領域よりも不純物濃度が高い第1導電型の第4半導体領域と、を有し、
    前記チップ部は、前記第1主面に直交する方向から見て、前記チップ部の縁として複数の辺を含む多角形状を呈しており、
    前記仮想切断線は、前記第1主面に直交する方向から見て、前記複数の辺のうち、1辺に沿って設定されており、
    前記貫通スリットは、前記第1主面に直交する方向から見て、前記複数の辺のうち、少なくとも前記1辺以外の辺に沿って設けられており、
    前記チップ部の前記側面前記第2半導体領域の縁の最短距離は、前記仮想切断線と前記第2半導体領域の縁との最短距離よりも小さい、半導体ウエハ。
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