JP6380172B2 - Ｉｉｉ族窒化物半導体発光素子とその製造方法 - Google Patents

Description

本明細書の技術分野は、III 族窒化物半導体発光素子とその製造方法に関する。特に、ピットを有するIII 族窒化物半導体発光素子の製造方法に関するものである。

III 族窒化物半導体発光素子は、電子と正孔とが再結合することにより発光する発光層と、ｎ型半導体層と、ｐ型半導体層と、を有する。このIII 族窒化物半導体発光素子を製造する際には、基板の上に半導体層をエピタキシャル成長させる。この場合に、基板と半導体層との間の格子不整合に起因する貫通転位が半導体層に発生する。この貫通転位では、電子と正孔とは非発光再結合を起こす。非発光再結合とは、光とならずに熱となる再結合をいう。そのため、貫通転位の近傍に存在する電子は、貫通転位の箇所で非発光再結合を起こすおそれがある。この非発光再結合が多く生じるほど、半導体発光素子は発熱する。そして、この半導体発光素子の発光効率はこのような発熱の分だけ低い。

したがって、貫通転位での非発光再結合を抑制する技術が開発されてきている。例えば、特許文献１には、貫通転位に起因するピットをｎ型ＧａＮ層から発生させる技術が開示されている（特許文献１の段落［００１４］−［００１６］参照）。この技術では、ピットをＡｌＧａＮ埋め込み部で埋める。そのため、ＡｌＧａＮ埋め込み部が障壁となり、電子や正孔が貫通転位に到達しにくくなっている（特許文献１の段落［００１６］参照）。よって、この半導体発光素子の発光効率は高い。

特開２００２−３６８２６９号公報

このように、半導体発光素子の発光効率は、研究開発により向上してきている。しかし、より発光効率を向上させるためには、電子と正孔とを貫通転位によりさらに捕獲されないようにする必要がある。

本明細書の技術は、前述した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは、電子と正孔とが貫通転位に捕獲されることを抑制するIII 族窒化物半導体発光素子とその製造方法を提供することである。

第１の態様におけるIII 族窒化物半導体発光素子は、ｎ型半導体層と、ｎ型半導体層の上の発光層と、発光層の上のｐ型半導体層と、を有する。このIII 族窒化物半導体発光素子は、ｎ型半導体層からｐ型半導体層まで達する複数のピットを有する。ｎ型半導体層は、複数のピットの起点を含む第１の半導体層と、第１の半導体層の隣に位置するとともに複数のピットの一部を含む第２の半導体層（第１の半導体層と同一組成のものを除く）と、を有する。第１の半導体層の膜厚は、１０ｎｍ以上１００ｎｍ以下である。第２の半導体層の膜厚は、１００ｎｍ以上３００ｎｍ以下である。第１の半導体層のうちピットの起点から第２の半導体層までの部分と、第２の半導体層と、の少なくとも一部は、III 族窒化物半導体にＩｎをドープされたＩｎドープ層を有する。そして、Ｉｎドープ層のＩｎ組成は、０より大きく０．００３５以下の範囲内である。

このIII 族窒化物半導体発光素子では、ドープされたＩｎがポテンシャルバリアを形成する。そのため、電子および正孔の存在確率は、貫通転位のまわりで低い。したがって、貫通転位での非発光再結合がより抑制されている。また、Ｉｎ原子のサーファクタント効果により、半導体層の表面の平坦性は向上する。そのため、発光効率に優れた半導体発光素子が実現されている。また、Ｉｎをドープする領域によっては、この半導体発光素子の駆動電圧は低い。

第２の態様におけるIII 族窒化物半導体発光素子においては、ｎ型半導体層は、ｎ側静電耐圧層を有する。ｎ側静電耐圧層は、第１の半導体層と第２の半導体層とを有する。第１の半導体層は、ｎ型ＧａＮ層である。第２の半導体層は、ｕｄ−ＧａＮ層またはＧａＮ：Ｉｎ層である。

第３の態様におけるIII 族窒化物半導体発光素子においては、第１の半導体層および第２の半導体層は、複数のピットを形成されたピット形成領域を有する。ピット形成領域は、ピット形成領域を膜厚方向に３等分する第１の領域と第２の領域と第３の領域とを有する。第１の領域は、発光層から最も遠い領域である。第２の領域は、発光層から第１の領域の次に遠い領域である。第３の領域は、発光層から第２の領域の次に遠い領域である。Ｉｎドープ層は、第１の領域である。

第４の態様におけるIII 族窒化物半導体発光素子においては、第１の半導体層および第２の半導体層は、複数のピットを形成されたピット形成領域を有する。ピット形成領域は、ピット形成領域を膜厚方向に３等分する第１の領域と第２の領域と第３の領域とを有する。第１の領域は、発光層から最も遠い領域である。第２の領域は、発光層から第１の領域の次に遠い領域である。第３の領域は、発光層から第２の領域の次に遠い領域である。Ｉｎドープ層は、第２の領域である。

第５の態様におけるIII 族窒化物半導体発光素子においては、第１の半導体層および第２の半導体層は、複数のピットを形成されたピット形成領域を有する。ピット形成領域は、ピット形成領域を膜厚方向に３等分する第１の領域と第２の領域と第３の領域とを有する。第１の領域は、発光層から最も遠い領域である。第２の領域は、発光層から第１の領域の次に遠い領域である。第３の領域は、発光層から第２の領域の次に遠い領域である。Ｉｎドープ層は、第３の領域である。

第６の態様におけるIII 族窒化物半導体発光素子においては、Ｉｎドープ層の膜厚方向における第１の端面は、第１の半導体層の複数のピットの起点を含む面である。Ｉｎドープ層の膜厚方向における第２の端面は、第２の半導体層の中にある。Ｉｎドープ層のうち第２の半導体層の中で占める膜厚は、１００ｎｍ以上２００ｎｍ以下である。ここで、複数のピットは、第１の半導体層のほぼ同じ深さの箇所を起点として成長する。そのため、複数のピットのうち代表的なピットからみて膜厚方向に０ｎｍ以上１０ｎｍ以下だけずれていてもよい。複数のピットの起点を含む面とは、観測したピットの位置から膜厚方向に０ｎｍ以上１０ｎｍ以下だけずらしてもよい。

第７の態様におけるIII 族窒化物半導体発光素子においては、Ｉｎドープ層の膜厚方向における第１の端面は、第１の半導体層の複数のピットの起点を含む面である。Ｉｎドープ層の膜厚方向における第２の端面は、第２の半導体層の中にある。Ｉｎドープ層のうち第２の半導体層の中で占める膜厚は、２００ｎｍ以上３００ｎｍ以下である。

第８の態様におけるIII 族窒化物半導体発光素子の製造方法は、ｎ型半導体層と、ｎ型半導体層の上の発光層と、発光層の上のｐ型半導体層と、を有するIII 族窒化物半導体発光素子の製造方法である。この製造方法では、ｎ型半導体層からｐ型半導体層まで達する複数のピットを形成する。そして、半導体層を成長させる際に、ｎ型半導体層として、複数のピットの起点を含む第１の半導体層を１０ｎｍ以上１００ｎｍ以下の膜厚で形成する。第１の半導体層の隣に位置するとともに複数のピットの一部を含む第２の半導体層（第１の半導体層と同一組成のものを除く）を１００ｎｍ以上３００ｎｍ以下の膜厚で形成する。また、第１の半導体層のうちピットの起点から第２の半導体層までの部分と、第２の半導体層と、の少なくとも一部に、III 族窒化物半導体にＩｎをドープされたＩｎドープ層を形成する。そしてその際に、Ｉｎドープ層のＩｎ組成を、０より大きく０．００３５以下の範囲内とする。

本明細書では、電子と正孔とが貫通転位に捕獲されることを抑制するIII 族窒化物半導体発光素子とその製造方法が提供されている。

実施形態における発光素子の構造を示す概略構成図である。 実施形態における発光素子の半導体層の積層構造を示す図である。 実施形態の発光素子に形成されるピットを説明するための図である。 実施形態における発光素子の製造方法を説明するための図（その１）である。 実施形態における発光素子の製造方法を説明するための図（その２）である。 Ｉｎをドープする領域と全放射束Ｐｏとの関係を示すグラフである。 Ｉｎをドープする領域と駆動電圧Ｖｆとの関係を示すグラフである。 Ｉｎのドープ量と全放射束Ｐｏの向上率との関係を示すグラフである。 Ｉｎをドープする領域と静電耐圧性による歩留りとの関係を示すグラフである。 ピットＫ１の起点Ｊ１から上層に向かってＩｎをドープした場合の膜厚と全放射束Ｐｏとの関係を示すグラフである。 ピットＫ１の起点Ｊ１から上層に向かってＩｎをドープした場合の膜厚と駆動電圧Ｖｆとの関係を示すグラフである。

以下、具体的な実施形態について、半導体発光素子とその製造方法を例に挙げて図を参照しつつ説明する。しかし、これらの実施形態に限定されるものではない。また、後述する半導体発光素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってももちろん構わない。そして、それぞれの図における各層の厚みは、概念的に示したものであり、実際の厚みを示しているわけではない。また、後述するピットの大きさ等については、実際のものより大きく描いてある。

１．半導体発光素子
図１は、本実施形態の発光素子１００の概略構成を示す図である。図２は、発光素子１００における半導体層の積層構造を示す図である。発光素子１００は、フェイスアップ型の半導体発光素子である。発光素子１００は、III 族窒化物半導体から成る複数の半導体層を有する。

図１に示すように、発光素子１００は、基板１１０と、低温バッファ層１２０と、ｎ型コンタクト層１３０と、ｎ側静電耐圧層１４０と、ｎ側超格子層１５０と、発光層１６０と、ｐ型クラッド層１７０と、ｐ型コンタクト層１８０と、透明電極１９０と、ｎ電極Ｎ１と、ｐ電極Ｐ１と、を有している。低温バッファ層１２０と、ｎ型コンタクト層１３０と、ｎ側静電耐圧層１４０と、ｎ側超格子層１５０と、発光層１６０と、ｐ型クラッド層１７０と、ｐ型コンタクト層１８０とは、半導体層Ｅｐ１である。ｎ型コンタクト層１３０と、ｎ側静電耐圧層１４０と、ｎ側超格子層１５０とは、ｎ型半導体層である。ｐ型クラッド層１７０と、ｐ型コンタクト層１８０とは、ｐ型半導体層である。また、ｎ型半導体層は、ドナーをドープしていないｕｄ−ＧａＮ層等を有していてもよい。ｐ型半導体層は、アクセプターをドープしていないｕｄ−ＧａＮ層等を有していてもよい。

基板１１０の主面上には、半導体層Ｅｐ１が、低温バッファ層１２０、ｎ型コンタクト層１３０、ｎ側静電耐圧層１４０、ｎ側超格子層１５０、発光層１６０、ｐ型クラッド層１７０、ｐ型コンタクト層１８０の順に形成されている。ｎ電極Ｎ１は、ｎ型コンタクト層１３０の上に形成されている。ｐ電極Ｐ１は、透明電極１９０の上に形成されている。

基板１１０は、ＭＯＣＶＤ法により、主面上に上記の各半導体層を形成するための成長基板である。そして、その表面に凹凸加工がされていてもよい。基板１１０の材質は、サファイアである。また、サファイア以外にも、ＳｉＣ、ＺｎＯ、Ｓｉ、ＧａＮなどの材質を用いてもよい。

低温バッファ層１２０は、基板１１０の結晶性を受け継ぎつつ、上層を形成するためのものである。そのため、低温バッファ層１２０は、基板１１０の主面上に形成されている。低温バッファ層１２０の材質は、例えばＡｌＮやＧａＮである。

ｎ型コンタクト層１３０は、ｎ電極Ｎ１とオーミック接触をとるためのものである。ｎ型コンタクト層１３０は、低温バッファ層１２０の上に形成されている。また、ｎ型コンタクト層１３０の上には、ｎ電極Ｎ１が位置している。ｎ型コンタクト層１３０は、ｎ型ＧａＮである。そのＳｉ濃度は１×１０¹⁸／ｃｍ³ 以上である。また、ｎ型コンタクト層１３０を、キャリア濃度の異なる複数の層としてもよい。ｎ電極Ｎ１とのオーミック性を向上させるためである。ｎ型コンタクト層１３０の厚みは、例えば、１０００ｎｍ以上１００００ｎｍ以下である。もちろん、これ以外の厚みを用いてもよい。

ｎ側静電耐圧層１４０は、各半導体層の静電破壊を防止するための静電耐圧層である。ｎ側静電耐圧層１４０は、ｎ型コンタクト層１３０の上に形成されている。図２に示すように、ｎ側静電耐圧層１４０は、ｎ型ＧａＮ層１４１と、ｎ型ＧａＮ層１４２と、ｕｄ−ＧａＮ層１４３と、ｎ型ＧａＮ層１４４と、を有する。ここで、ｕｄ−ＧａＮ層１４３は、故意にドープされていないＧａＮ層（ｕｄ−ＧａＮ：ｕｎｉｎｔｅｎｔｉｏｎａｌｌｙ ｄｏｐｅｄ ＧａＮ）である。ｕｄ−ＧａＮ層１４３のドナー濃度は、５×１０¹⁷／ｃｍ³ 以下の程度である。ｎ型ＧａＮ層１４１は、ｎ型コンタクト層１３０の上に形成されている。ｎ型ＧａＮ層１４２は、ｎ型ＧａＮ層１４１の上に形成されている。ｕｄ−ＧａＮ層１４３は、ｎ型ＧａＮ層１４２の上に形成されている。ｎ型ＧａＮ層１４４は、ｕｄ−ＧａＮ層１４３の上に形成されている。ｎ型ＧａＮ層１４１の膜厚は、３００ｎｍ以上１０００ｎｍ以下である。ｎ型ＧａＮ層１４２の膜厚は、１０ｎｍ以上１００ｎｍ以下である。ｕｄ−ＧａＮ層１４３の膜厚は、１００ｎｍ以上１０００ｎｍ以下である。ｎ型ＧａＮ層１４４の膜厚は、１０ｎｍ以上１００ｎｍ以下である。これらの膜厚は、あくまで目安であり、これ以外の数値であってもよい。

ｎ側超格子層１５０は、発光層１６０に加わる応力を緩和するための歪緩和層である。より具体的には、ｎ側超格子層１５０は、超格子構造を有する超格子層である。ｎ側超格子層１５０は、ｎ側静電耐圧層１４０の上に形成されている。図２に示すように、ｎ側超格子層１５０は、ＩｎＧａＮ層１５１と、ＧａＮ層１５２と、ｎ型ＧａＮ層１５３と、を積層した単位積層体を繰り返し積層したものである。その繰り返し回数は、１０回以上２０回以下の範囲内である。ただし、これ以外の回数であってもよい。ＩｎＧａＮ層１５１の膜厚は、０．３ｎｍ以上１００ｎｍ以下の範囲内である。ＧａＮ層１５２の膜厚は、０．３ｎｍ以上１０ｎｍ以下の範囲内である。ｎ型ＧａＮ層１５３の膜厚は、０．３ｎｍ以上１００ｎｍ以下の範囲内である。これらの膜厚は、あくまで目安であり、これ以外の数値であってもよい。

発光層１６０は、電子と正孔とが再結合することにより発光する層である。発光層１６０は、ｎ側超格子層１５０の上に形成されている。図２に示すように、発光層１６０は、井戸層１６１と、キャップ層１６２と、障壁層１６３と、を積層した単位積層体を繰り返し積層したものである。つまり、発光層１６０は、多重量子井戸構造（ＭＱＷ構造）を有するものである。キャップ層１６２は、井戸層１６１を熱から保護するための保護層である。例えば、井戸層１６１のＩｎを昇華させないようにする役割を担っている。

この積層の繰り返し回数は、例えば、５回以上２０回以下である。もちろん、これ以外の回数であってもよい。井戸層１６１は、例えば、ＩｎＧａＮ層である。キャップ層１６２は、例えば、ＧａＮ層である。障壁層１６３は、例えば、ＧａＮ層またはＡｌＧａＮ層である。これらは、あくまで例示である。

井戸層１６１の膜厚は、１ｎｍ以上５ｎｍ以下の範囲内である。キャップ１６２の膜厚は、０．２ｎｍ以上１．８ｎｍ以下の範囲内である。障壁層１６３の膜厚は、１ｎｍ以上１０ｎｍ以下の範囲内である。これらの数値は、あくまで例示である。そのため、これら以外の数値範囲を用いてもよい。なお、発光層１６０の全体での厚みは、５００ｎｍ以上１０００ｎｍ以下の範囲内である。もちろん、これ以外の範囲内であってもよい。

ｐ型クラッド層１７０は、発光層１６０の上に形成されている。図２に示すように、ｐ型クラッド層１７０は、ｐ型ＩｎＧａＮ層１７１と、ｐ型ＡｌＧａＮ層１７２と、を繰り返し積層して形成したものである。繰り返し回数は、例えば、５回以上２０回以下である。もちろん、これ以外の回数であってもよい。ｐ型ＩｎＧａＮ層１７１のＩｎ組成比は、０．０５以上０．３０以下の範囲内である。ｐ型ＩｎＧａＮ層１７１の膜厚は、０．２ｎｍ以上５ｎｍ以下である。ｐ型ＡｌＧａＮ層１７２のＡｌ組成比は、０．１０以上０．４以下の範囲内である。ｐ型ＡｌＧａＮ層１７２の膜厚は、１ｎｍ以上５ｎｍ以下である。これらの数値は、あくまで例示である。したがって、これ以外の数値であってもよい。また、異なる構成であってもよい。

ｐ型コンタクト層１８０は、ｐ型クラッド層１７０の上に形成されている。ｐ型コンタクト層１８０の厚みは、１０ｎｍ以上１００ｎｍ以下である。ｐ型コンタクト層１８０では、Ｍｇが１×１０¹⁹／ｃｍ³ 以上１×１０²²／ｃｍ³ 以下の範囲内でドープされている。

透明電極１９０は、ｐ型コンタクト層１８０の上に形成されている。透明電極１９０の材質は、ＩＴＯ、ＩＺＯ、ＩＣＯ、ＺｎＯ、ＴｉＯ₂ 、ＮｂＴｉＯ₂ 、ＴａＴｉＯ₂ 、ＳｎＯ₂ のいずれかであるとよい。

ｐ電極Ｐ１は、透明電極１９０の上に形成されている。ｐ電極Ｐ１は、透明電極１９０の側から、Ｎｉ、Ａｕを順に形成したものである。もちろん、これ以外の構成であってもよい。

ｎ電極Ｎ１は、ｎ型コンタクト層１３０の上に形成されている。ｎ電極Ｎ１は、ｎ型コンタクト層１３０の側から、Ｖ、Ａｌを順に形成したものである。また、Ｔｉ、Ａｌを順に形成してもよい。もちろん、これ以外の構成であってもよい。

また、発光素子１００は、半導体層Ｅｐ１等を保護する保護膜を有していてもよい。

２．ピットの形状
図３は、発光素子１００のピットＫ１を示す図である。発光素子１００は、ｎ型半導体層からｐ型半導体層まで達する複数のピットＫ１を有する。図３では、ｎ型半導体層の一部を取り出して描いてある。ピットＫ１は、発光素子１００の半導体層Ｅｐ１を成長させる際に貫通転位Ｑ１の箇所から形成される。ピットＫ１は、ｎ側静電耐圧層１４０のｎ型ＧａＮ層１４２から成長する。つまり、基板１１０から上方に成長する貫通転位がｎ側静電耐圧層１４０の膜の内部で、横方向、すなわち貫通転位の成長方向に対して垂直な方向に広がる。そして、それがピットＫ１となる。そして、ピットＫ１は、ｐ型コンタクト層１８０に達するまで成長する。

ここで、ピットＫ１は、貫通転位Ｑ１における起点Ｊ１から成長し始める。半導体層は、実際には、多数のピットＫ１を有している。これらの多数のピットＫ１の起点Ｊ１は、ｎ型ＧａＮ層１４２におけるほぼ同じ深さの位置に位置している。起点Ｊ１は、ｎ型ＧａＮ層１４２とｕｄ−ＧａＮ層１４３との境界面から、深さ５ｎｍ以上３０ｎｍ以下の程度だけｎ型ＧａＮ層１４２に入った位置に位置している。

このピットＫ１のピット径は、ｎ側静電耐圧層１４０の膜厚と、ｎ側静電耐圧層１４０を成長させる成長温度とにより、変化する。ｎ側静電耐圧層１４０の膜厚を厚くするほど、ピット径は大きくなる。逆に、ｎ側静電耐圧層１４０の膜厚を薄くするほど、ピット径は小さくなる。また、ｎ側静電耐圧層１４０を成長させる成長温度を高くするほど、ピット径は小さくなる。逆に、ｎ側静電耐圧層１４０を成長させる成長温度を低くするほど、ピット径は大きくなる。

３．ｎ側静電耐圧層へのＩｎのドープ
本実施形態では、このピットＫ１の発生初期の半導体層にＩｎをドープする。つまり、ｎ側静電耐圧層１４０は、ＩｎをドープされたＩｎドープ層を有する。そして、ｎ側静電耐圧層１４０のいずれの領域にＩｎをドープするかについては、いくつかのバリエーションがある。

３−１．ピット形成領域
図３に示すように、ｎ側静電耐圧層１４０のｎ型ＧａＮ層１４２とｕｄ−ＧａＮ層１４３とは、複数のピットＫ１を形成されたピット形成領域Ｖ１を有する。ピットＫ１は、実際には、ｎ型半導体層からｐ型半導体層までに形成されているが、本実施形態のピット形成領域Ｖ１は、ｎ型ＧａＮ層１４２およびｕｄ−ＧａＮ層１４３のピットＫ１を形成された領域を指すものとする。つまり、ピット形成領域Ｖ１は、ピットＫ１の初期に形成された層を含む。本実施形態では、Ｉｎドープ層は、ピット形成領域Ｖ１の中に存在する。

ここで、仮想的に、ｎ側静電耐圧層１４０のピット形成領域Ｖ１を膜厚方向に３等分する。そのため、ピット形成領域Ｖ１は、ピット形成領域Ｖ１を膜厚方向に３等分する第１の領域Ｒ１と、第２の領域Ｒ２と、第３の領域Ｒ３と、を有する。第１の領域Ｒ１は、ピット形成領域Ｖ１のうち発光層１６０から最も遠い領域である。第２の領域Ｒ２は、ピット形成領域Ｖ１のうち発光層１６０から第１の領域Ｒ１の次に遠い領域である。第３の領域Ｒ３は、ピット形成領域Ｖ１のうち発光層１６０から第２の領域Ｒ２の次に遠い領域である。つまり、第３の領域Ｒ３は、ピット形成領域Ｖ１のうち発光層１６０に最も近い。

３−２．第１の方法（第１の領域）
第１の方法では、Ｉｎドープ層は、第１の領域Ｒ１である。第１の領域Ｒ１は、ｎ型ＧａＮ層１４２とｕｄ−ＧａＮ層１４３の一部とを有する。その際のＩｎ組成Ｘは、０＜Ｘ≦０．００３５であるとよい。好ましくは、Ｉｎ組成Ｘは、０．００１≦Ｘ≦０．００３である。

３−３．第２の方法（第２の領域）
第２の方法では、Ｉｎドープ層は、第２の領域Ｒ２である。第２の領域Ｒ２は、ｕｄ−ＧａＮ層１４３の一部を有する。その際のＩｎ組成Ｘは、０＜Ｘ≦０．００３５であるとよい。好ましくは、Ｉｎ組成Ｘは、０．００１≦Ｘ≦０．００３である。

３−４．第３の方法（第３の領域）
第３の方法では、Ｉｎドープ層は、第３の領域Ｒ３である。第３の領域Ｒ３は、ｕｄ−ＧａＮ層１４３の一部を有する。その際のＩｎ組成Ｘは、０＜Ｘ≦０．００３５であるとよい。好ましくは、Ｉｎ組成Ｘは、０．００１≦Ｘ≦０．００３である。

３−５．第４の方法（ピットの起点から上層へのＩｎのドープ）
第４の方法では、ピットＫ１の起点Ｊ１から上層に向かって一定の膜厚でＩｎをドープする。Ｉｎをドープする開始地点は、ピットＫ１の起点Ｊ１である。Ｉｎをドープする終了地点は、ｕｄ−ＧａＮ層１４３の中にある。そのため、Ｉｎドープ層の膜厚方向における第１の端面は、ｎ型ＧａＮ層１４２の複数のピットＫ１の起点Ｊ１を含む面である。Ｉｎドープ層の膜厚方向における第２の端面は、ｕｄ−ＧａＮ層１４３の中にある。Ｉｎドープ層のうちｕｄ−ＧａＮ層１４３の中で占める膜厚は、１００ｎｍ以上２００ｎｍ以下である。その際のＩｎ組成Ｘは、０＜Ｘ≦０．００３５であるとよい。好ましくは、Ｉｎ組成Ｘは、０．００１≦Ｘ≦０．００３である。

３−６．第５の方法（ピットの起点から上層へのＩｎのドープ）
第５の方法は、第４の方法と同様に、ピットＫ１の起点Ｊ１から上層に向かって一定の膜厚でＩｎをドープする。Ｉｎをドープする開始地点は、ピットＫ１の起点Ｊ１である。Ｉｎをドープする終了地点は、ｕｄ−ＧａＮ層１４３の中にある。そのため、Ｉｎドープ層の膜厚方向における第１の端面は、ｎ型ＧａＮ層１４２の複数のピットＫ１の起点Ｊ１を含む面である。Ｉｎドープ層の膜厚方向における第２の端面は、ｕｄ−ＧａＮ層１４３の中にある。Ｉｎドープ層のうちｕｄ−ＧａＮ層１４３の中で占める膜厚は、２００ｎｍ以上３００ｎｍ以下である。その際のＩｎ組成Ｘは、０＜Ｘ≦０．００３５であるとよい。好ましくは、Ｉｎ組成Ｘは、０．００１≦Ｘ≦０．００３である。

３−７．本実施形態のＩｎのドープ方法
このように、本実施形態では、ｎ型半導体層のｎ側静電耐圧層１４０は、複数のピットＫ１の起点Ｊ１を含むｎ型ＧａＮ層１４２（第１の半導体層）と、ｎ型ＧａＮ層１４２の隣に位置するとともに複数のピットＫ１の一部を含むｕｄ−ＧａＮ層１４３（第２の半導体層）と、を有する。ｎ型ＧａＮ層１４２（第１の半導体層）とｕｄ−ＧａＮ層１４３（第２の半導体層）との少なくとも一方は、ＩｎをドープされたＩｎドープ層を有する。そして、Ｉｎドープ層のＩｎ組成Ｘは、０より大きく０．００３５以下の範囲内である。

３−８．ｎ側静電耐圧層へのＩｎのドープの効果
前述したように、ピットＫ１の発生初期のｎ側静電耐圧層１４０にＩｎをドープする。このＩｎがドープされることにより、ピットＫ１の近傍にポテンシャルバリアが形成される。その結果、キャリアは、ピットＫ１の近傍に存在しにくくなる。つまり、キャリアは、貫通転位Ｑ１から遠い位置に存在している。この貫通転位Ｑ１は、非発光再結合の中心的役割を担う。したがって、Ｉｎのドープにより、非発光再結合を抑制できる。その結果、発光素子１００の発光効率は向上する。

また、Ｉｎをドープすることにより、サーファクタント効果を奏する。これにより、ｎ側静電耐圧層１４０の各層の上面は平坦となる。このように、半導体層を平坦にすることができる。したがって、発光素子１００の発光効率は向上する。ただし、サーファクタント効果により、ピットＫ１の径が小さくなる場合がある。ピットＫ１の径が小さいと、その分だけ駆動電圧Ｖｆが上昇することがある。

４．半導体発光素子の製造方法
ここで、本実施形態に係る発光素子１００の製造方法について説明する。有機金属化学気相成長法（ＭＯＣＶＤ法）により、各半導体層の結晶をエピタキシャル成長させる。ここで用いるキャリアガスは、水素（Ｈ₂ ）もしくは窒素（Ｎ₂ ）もしくは水素と窒素との混合気体（Ｈ₂ ＋Ｎ₂ ）である。窒素源として、アンモニアガス（ＮＨ₃ ）を用いる。Ｇａ源として、トリメチルガリウム（Ｇａ（ＣＨ₃ ）₃ ）を用いる。Ｉｎ源として、トリメチルインジウム（Ｉｎ（ＣＨ₃ ）₃ ）を用いる。Ａｌ源として、トリメチルアルミニウム（Ａｌ（ＣＨ₃ ）₃ ）を用いる。ｎ型ドーパントガスとして、シラン（ＳｉＨ₄ ）を用いる。ｐ型ドーパントガスとして、ビス（シクロペンタジエニル）マグネシウム（Ｍｇ（Ｃ₅ Ｈ₅ ）₂ ）を用いる。また、これら以外のガスを用いてもよい。

４−１．ｎ型コンタクト層形成工程
まず、基板１１０の主面上に低温バッファ層１２０を形成する。そして、バッファ層１２０の上にｎ型コンタクト層１３０を形成する。このときの基板温度は、１０８０℃以上１１４０℃以下である。

４−２．ｎ側静電耐圧層形成工程
次に、ｎ型コンタクト層１３０の上にｎ側静電耐圧層１４０を形成する。まず、シラン（ＳｉＨ₄ ）を供給して、ｎ型ＧａＮ層１４１を形成する。次に、シラン（ＳｉＨ₄ ）を供給して、ｎ型ＧａＮ層１４２を形成する。そして、シラン（ＳｉＨ₄ ）の供給を停止して、ｕｄ−ＧａＮ層１４３を形成する。そして、シラン（ＳｉＨ₄ ）を再び供給して、ｎ型ＧａＮ層１４４を形成する。このときの基板温度は、７５０℃以上９５０℃以下の範囲内である。そして、この工程では、図４に示すように、ピットＫ２を形成する。ピットＫ２は、この後の半導体層の成長にともなって成長し、ピットＫ１となるものである。このように、ピットＫ２を形成しつつ、ｎ側静電耐圧層１４０を形成する。

４−３．ｎ側超格子層形成工程
次に、ｎ側超格子層１５０を形成する。まずは、ｎ側静電耐圧層１４０のｎ型ＧａＮ層１４４の上にＩｎＧａＮ層１５１から形成する。次に、ＩｎＧａＮ層１５１の上にＧａＮ層１５２を形成する。そして、ＧａＮ層１５２の上にｎ型ＧａＮ層１５３を形成する。このように、ＩｎＧａＮ層１５１と、ＧａＮ層１５２と、ｎ型ＧａＮ層１５３と、を積層した単位積層体を繰り返し積層する。

４−４．発光層形成工程
次に、ｎ側超格子層１５０の上に発光層１６０を形成する。そのために、井戸層１６１と、キャップ層１６２と、障壁層１６３と、をこの順序で積層した単位積層体を繰り返し積層する。つまり、発光層形成工程は、井戸層１６１を形成する井戸層形成工程と、井戸層１６１の上にキャップ層１６２を形成するキャップ層形成工程と、キャップ層１６２の上に障壁層１６３を形成する障壁層形成工程と、を有する。そして、これらの工程を繰り返し行う。そのため、障壁層１６３の上に再び井戸層１６１を形成することとなる。井戸層１６１を成長させる際の基板温度を７３０℃以上８５０℃以下の範囲内とする。

４−５．ｐ型クラッド層形成工程
次に、発光層１６０の上にｐ型クラッド層１７０を形成する。ここでは、ｐ型ＩｎＧａＮ層１７１と、ｐ型ＡｌＧａＮ層１７２と、を繰り返し積層する。

４−６．ｐ型コンタクト層形成工程
次に、ｐ型クラッド層１７０の上にｐ型コンタクト層１８０を形成する。基板温度を、９００℃以上１０５０℃以下の範囲内とする。これにより、図５に示すように、基板１１０に各半導体層が積層されることなる。このとき、ピットＫ１は、ｎ側静電耐圧層１４０からｐ型コンタクト層１８０に達するまでの領域にわたって形成されている。

４−７．透明電極形成工程
次に、ｐ型コンタクト層１８０の上に透明電極１９０を形成する。

４−８．電極形成工程
次に、透明電極１９０の上にｐ電極Ｐ１を形成する。そして、レーザーもしくはエッチングにより、ｐ型コンタクト層１８０の側から半導体層の一部を抉ってｎ型コンタクト層１３０を露出させる。そして、その露出箇所に、ｎ電極Ｎ１を形成する。ｐ電極Ｐ１の形成工程とｎ電極Ｎ１の形成工程は、いずれを先に行ってもよい。

４−９．その他の工程
また、上記の工程の他、熱処理工程、絶縁膜形成工程、その他の工程を実施してもよい。以上により、図１に示す発光素子１００が製造される。

５．実験
５−１．第１の領域から第３の領域までの比較
ここで、第１の領域Ｒ１から第３の領域Ｒ３までのいずれか１つにＩｎをドープした場合における全放射束Ｐｏと駆動電圧Ｖｆとについて説明する。そのため、例えば、第１の領域Ｒ１にＩｎをドープした場合には、第２の領域Ｒ２および第３の領域Ｒ３にはＩｎをドープしていない。

図６は、Ｉｎをドープする領域と全放射束Ｐｏとの関係を示すグラフである。図６の左から１番目は、第１の領域Ｒ１にＩｎをドープした場合の全放射束Ｐｏである。図６の左から２番目は、第２の領域Ｒ２にＩｎをドープした場合の全放射束Ｐｏである。図６の左から３番目は、第３の領域Ｒ３にＩｎをドープした場合の全放射束Ｐｏである。ここで、Ｉｎの組成比は、いずれも０．００３（０．３％）である。

図６に示すように、第１の領域Ｒ１にＩｎをドープした場合には、全放射束Ｐｏは０．１％向上した。第２の領域Ｒ２にＩｎをドープした場合には、全放射束Ｐｏは１．８％向上した。第３の領域Ｒ３にＩｎをドープした場合には、全放射束Ｐｏは０．８％向上した。このように、第２の領域Ｒ２にＩｎをドープした場合に、全放射束Ｐｏは最も向上した。

図７は、Ｉｎをドープする領域と駆動電圧Ｖｆとの関係を示すグラフである。図７の左から１番目は、第１の領域Ｒ１にＩｎをドープした場合の駆動電圧Ｖｆである。図７の左から２番目は、第２の領域Ｒ２にＩｎをドープした場合の駆動電圧Ｖｆである。図７の左から３番目は、第３の領域Ｒ３にＩｎをドープした場合の駆動電圧Ｖｆである。図７の縦軸は、駆動電圧Ｖｆの低下幅を示す。そのため、正の値の場合には、駆動電圧Ｖｆが向上したことを意味する。ここで、Ｉｎの組成比は、いずれも０．００３（０．３％）である。

図７に示すように、第１の領域Ｒ１にＩｎをドープした場合には、駆動電圧Ｖｆは０．０５％低くなった。第２の領域Ｒ２にＩｎをドープした場合には、駆動電圧Ｖｆは０．１３％高くなった。第３の領域Ｒ３にＩｎをドープした場合には、駆動電圧Ｖｆは０．２０％高くなった。このように、第１の領域Ｒ１にＩｎをドープした場合に、駆動電圧Ｖｆは最も向上した。

したがって、全放射束Ｐｏおよび駆動電圧Ｖｆの両方を向上させたい場合には、第１の領域Ｒ１にＩｎをドープすればよい。一方、駆動電圧Ｖｆを多少犠牲にしても全放射束Ｐｏを向上させたい場合には、第２の領域Ｒ２にＩｎをドープすればよい。また、第３の領域Ｒ３にＩｎをドープした場合には、全放射束Ｐｏがある程度向上する。

５−２．Ｉｎのドープ量
図８は、Ｉｎのドープ量と全放射束Ｐｏの向上率との関係を示すグラフである。図８の横軸は、ｎ側静電耐圧層にドープしたＩｎのＩｎ組成比である。ここで、Ｉｎをドープした領域は、第１の領域Ｒ１から第３の領域Ｒ３までにわたる領域である。図８の縦軸は、その発光素子の全放射束Ｐｏの向上率である。図８に示すように、Ｉｎ組成Ｘが０＜Ｘ≦０．００３５の場合に、全放射束Ｐｏは向上する。したがって、Ｉｎ組成Ｘは、０＜Ｘ≦０．００３５である。Ｉｎ組成Ｘが０．００１≦Ｘ≦０．００３の場合に、全放射束Ｐｏは０．２％以上向上する。好ましくは、Ｉｎ組成Ｘは、０．００１≦Ｘ≦０．００３である。

５−３．第４の領域へのＩｎのドープ
図９は、Ｉｎをドープする領域と静電耐圧性による歩留りとの関係を示すグラフである。図９の横軸は、Ｉｎをドープする領域である。図９の縦軸は、静電耐圧性を指標とする歩留りである。ここでは、第１の領域Ｒ１と第２の領域Ｒ２と第３の領域Ｒ３と第４の領域Ｒ４とにＩｎをドープした。第４の領域Ｒ４は、ｎ型ＧａＮ層１４４である。第４の領域Ｒ４は、ｕｄ−ＧａＮ層１４３より発光層１６０に近い。

図９に示すように、第１の領域Ｒ１と第２の領域Ｒ２と第３の領域Ｒ３とにＩｎをドープした場合には、静電耐圧性による歩留りはほぼ１００％である。第４の領域Ｒ４、すなわち、ｎ型ＧａＮ層１４４にＩｎをドープした場合には、静電耐圧性による歩留りは７６％程度である。つまり、急激に静電耐圧層による歩留りは低下する。したがって、第４の領域Ｒ４にＩｎをドープすることは好ましくない。

５−４．ピットの起点から上層へのＩｎのドープ
図１０は、ピットＫ１の起点Ｊ１から上層に向かってＩｎをドープした場合の膜厚と全放射束Ｐｏとの関係を示すグラフである。図１０では、ｎ型ＧａＮ層１４２におけるピットＫ１の起点Ｊ１からｕｄ−ＧａＮ層１４３までＩｎをドープした。図１０の横軸は、ｕｄ−ＧａＮ層１４３におけるＩｎをドープした膜厚である。つまり、図１０の横軸の膜厚が０Åの場合には、ｎ型ＧａＮ層１４２にＩｎがドープされているが、ｕｄ−ＧａＮ層１４３にはＩｎがドープされていない状態を示している。ただし、Ｉｎがドープされているのは、ｎ型ＧａＮ層１４２においてピットＫ１が発生している領域である。

図１０に示すように、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から１７９ｎｍまでＩｎをドープした場合には、全放射束Ｐｏの向上率は０．２１％であった。このとき、第１の領域Ｒ１と、第２の領域Ｒ２の一部とに、Ｉｎがドープされている。ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から２５０ｎｍまでＩｎをドープした場合には、全放射束Ｐｏの向上率は０．７５％であった。このとき、第１の領域Ｒ１と、第２の領域Ｒ２と、第３の領域Ｒ３の一部とに、Ｉｎがドープされている。そのため、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から２５０ｎｍまでＩｎをドープすることが好ましい。

図１１は、ピットＫ１の起点Ｊ１から上層に向かってＩｎをドープした場合の膜厚と駆動電圧Ｖｆとの関係を示すグラフである。図１１の横軸は、図１０の横軸と同じである。

図１１に示すように、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から１７９ｎｍまでＩｎをドープした場合には、駆動電圧Ｖｆの向上率は０．２０％であった。ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から２５０ｎｍまでＩｎをドープした場合には、駆動電圧Ｖｆの向上率は−０．１５％であった。そのため、駆動電圧Ｖｆの観点からは、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から２５０ｎｍまでＩｎをドープするとよい。

このように、全放射束Ｐｏおよび駆動電圧Ｖｆの両方を向上させたい場合には、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から１７９ｎｍまでＩｎをドープするとよい。つまり、ｎ型ＧａＮ層１４２のピットＫ１が存在する領域と、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から１００ｎｍ以上２００ｎｍ以下までの領域と、にＩｎをドープするとよい。

また、駆動電圧Ｖｆを多少犠牲にしても全放射束Ｐｏを向上させたい場合には、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から２５０ｎｍまでＩｎをドープするとよい。つまり、ｎ型ＧａＮ層１４２のピットＫ１が存在する領域と、ｕｄ−ＧａＮ層１４３に発光層１６０の反対側から２００ｎｍ以上３００ｎｍ以下までの領域と、にＩｎをドープするとよい。

以上説明したように、Ｉｎをどの領域にドープするかによって、全放射束Ｐｏと駆動電圧Ｖｆとは、複雑に変化する。この変化は、（１）Ｉｎのポテンシャルバリアにより非発光再結合を抑制すること、（２）Ｉｎのサーファクタント効果により半導体層の平坦性が向上すること、とが複雑に絡み合った結果生じるものと考えられる。

６．変形例
６−１．ピットの埋め込み
本実施形態では、ピットＫ１は、ｎ側静電耐圧層１４０からｐ型コンタクト層１８０まで達している。しかし、ピットＫ１をｐ型クラッド層１７０まで達したところで埋め込んでもよい。ピットＫ１は、ｎ型半導体層からｐ型半導体層まで形成されていることに変わりないからである。このように、ピットＫ１は、ｐ型半導体層の途中で埋めて良い。

６−２．発光層
本実施形態では、発光層１６０は、井戸層１６１と、キャップ層１６２と、障壁層１６３と、を積層した単位積層体を繰り返し積層したものである。しかし、キャップ層１６２は、無くてもよい。その場合には、井戸層１６１と、障壁層１６３と、を単位積層体として繰り返し積層すればよい。

６−３．フリップチップ
本実施形態の発光素子１００は、フェイスアップ型の発光素子である。しかし、フリップチップ型の発光素子にも、本技術を適用することができる。

６−４．ｎ側静電耐圧層
本実施形態では、ｎ側静電耐圧層１４０は、４層構造である。しかし、これ以外の構造であってもよい。ｎ側静電耐圧層１４０は、ピットＫ１の起点Ｊ１を有する第１の半導体層と、その次の第２の半導体層と、を有すればよい。

７．本実施形態のまとめ
以上詳細に説明したように、本実施形態の発光素子１００では、ｎ側静電耐圧層１４０にＩｎをドープする。そのＩｎ組成Ｘは、０＜Ｘ≦０．００３５である。これにより、Ｉｎのポテンシャルバリアが貫通転位Ｑ１における電子と正孔との再結合を抑制する。そのため、発光素子１００の全放射束は向上する。また、Ｉｎによるサーファクタント効果によりｎ側静電耐圧層１４０より上層の半導体層の平坦性が向上する。そのため、発光素子１００の全放射束は向上する。

なお、以上に説明した実施形態は単なる例示にすぎない。したがって当然に、その要旨を逸脱しない範囲内で種々の改良、変形が可能である。積層体の積層構造については、必ずしも図に示したものに限らない。積層構造や各層の繰り返し回数等、任意に選択してよい。また、有機金属気相成長法（ＭＯＣＶＤ法）に限らない。キャリアガスを用いて結晶を成長させる方法であれば、他の方法を用いてもよい。また、液相エピタキシー法、分子線エピタキシー法等、その他のエピタキシャル成長法により半導体層を形成することとしてもよい。

１００…発光素子
１１０…基板
１２０…低温バッファ層
１３０…ｎ型コンタクト層
１４０…ｎ側静電耐圧層
１４１…ｎ型ＧａＮ層
１４２…ｎ型ＧａＮ層
１４３…ｕｄ−ＧａＮ層
１４４…ｎ型ＧａＮ層
１５０…ｎ側超格子層
１６０…発光層
１７０…ｐ型クラッド層
１８０…ｐ型コンタクト層
Ｎ１…ｎ電極
Ｐ１…ｐ電極
Ｋ１、Ｋ２…ピット

Claims (8)

1. ｎ型半導体層と、
   前記ｎ型半導体層の上の発光層と、
   前記発光層の上のｐ型半導体層と、
   を有するIII 族窒化物半導体発光素子において、
   前記ｎ型半導体層から前記ｐ型半導体層まで達する複数のピットを有し、
   前記ｎ型半導体層は、
   前記複数のピットの起点を含む第１の半導体層と、
   前記第１の半導体層の隣に位置するとともに前記複数のピットの一部を含む第２の半導体層（前記第１の半導体層と同一組成のものを除く）と、
   を有し、
   前記第１の半導体層の膜厚は、１０ｎｍ以上１００ｎｍ以下であり、
   前記第２の半導体層の膜厚は、１００ｎｍ以上３００ｎｍ以下であり、
   前記第１の半導体層のうち前記ピットの起点から前記第２の半導体層までの部分と、前記第２の半導体層と、の少なくとも一部は、
   III 族窒化物半導体にＩｎをドープされたＩｎドープ層を有し、
   前記Ｉｎドープ層のＩｎ組成は、
   ０より大きく０．００３５以下の範囲内であること
   を特徴とするIII 族窒化物半導体発光素子。
2. 請求項１に記載のIII 族窒化物半導体発光素子において、
   前記ｎ型半導体層は、
   ｎ側静電耐圧層を有し、
   前記ｎ側静電耐圧層は、
   前記第１の半導体層と前記第２の半導体層とを有し、
   前記第１の半導体層は、
   ｎ型ＧａＮ層であり、
   前記第２の半導体層は、
   ｕｄ−ＧａＮ層またはＧａＮ：Ｉｎ層であること
   を特徴とするIII 族窒化物半導体発光素子。
3. 請求項１または請求項２に記載のIII 族窒化物半導体発光素子において、
   前記第１の半導体層および前記第２の半導体層は、
   前記複数のピットを形成されたピット形成領域を有し、
   前記ピット形成領域は、
   前記ピット形成領域を膜厚方向に３等分する第１の領域と第２の領域と第３の領域とを有し、
   前記第１の領域は、前記発光層から最も遠い領域であり、
   前記第２の領域は、前記発光層から前記第１の領域の次に遠い領域であり、
   前記第３の領域は、前記発光層から前記第２の領域の次に遠い領域であり、
   前記Ｉｎドープ層は、
   前記第１の領域であること
   を特徴とするIII 族窒化物半導体発光素子。
4. 請求項１または請求項２に記載のIII 族窒化物半導体発光素子において、
   前記第１の半導体層および前記第２の半導体層は、
   前記複数のピットを形成されたピット形成領域を有し、
   前記ピット形成領域は、
   前記ピット形成領域を膜厚方向に３等分する第１の領域と第２の領域と第３の領域とを有し、
   前記第１の領域は、前記発光層から最も遠い領域であり、
   前記第２の領域は、前記発光層から前記第１の領域の次に遠い領域であり、
   前記第３の領域は、前記発光層から前記第２の領域の次に遠い領域であり、
   前記Ｉｎドープ層は、
   前記第２の領域であること
   を特徴とするIII 族窒化物半導体発光素子。
5. 請求項１または請求項２に記載のIII 族窒化物半導体発光素子において、
   前記第１の半導体層および前記第２の半導体層は、
   前記複数のピットを形成されたピット形成領域を有し、
   前記ピット形成領域は、
   前記ピット形成領域を膜厚方向に３等分する第１の領域と第２の領域と第３の領域とを有し、
   前記第１の領域は、前記発光層から最も遠い領域であり、
   前記第２の領域は、前記発光層から前記第１の領域の次に遠い領域であり、
   前記第３の領域は、前記発光層から前記第２の領域の次に遠い領域であり、
   前記Ｉｎドープ層は、
   前記第３の領域であること
   を特徴とするIII 族窒化物半導体発光素子。
6. 請求項１または請求項２に記載のIII 族窒化物半導体発光素子において、
   前記Ｉｎドープ層の膜厚方向における第１の端面は、
   前記第１の半導体層の前記複数のピットの起点を含む面であり、
   前記Ｉｎドープ層の膜厚方向における第２の端面は、
   前記第２の半導体層の中にあり、
   前記Ｉｎドープ層のうち前記第２の半導体層の中で占める膜厚は、
   １００ｎｍ以上２００ｎｍ以下であること
   を特徴とするIII 族窒化物半導体発光素子。
7. 請求項１または請求項２に記載のIII 族窒化物半導体発光素子において、
   前記Ｉｎドープ層の膜厚方向における第１の端面は、
   前記第１の半導体層の前記複数のピットの起点を含む面であり、
   前記Ｉｎドープ層の膜厚方向における第２の端面は、
   前記第２の半導体層の中にあり、
   前記Ｉｎドープ層のうち前記第２の半導体層の中で占める膜厚は、
   ２００ｎｍ以上３００ｎｍ以下であること
   を特徴とするIII 族窒化物半導体発光素子。
8. ｎ型半導体層と、
   前記ｎ型半導体層の上の発光層と、
   前記発光層の上のｐ型半導体層と、
   を有するIII 族窒化物半導体発光素子の製造方法において、
   前記ｎ型半導体層から前記ｐ型半導体層まで達する複数のピットを形成するとともに、
   前記ｎ型半導体層として、
   前記複数のピットの起点を含む第１の半導体層を１０ｎｍ以上１００ｎｍ以下の膜厚で形成し、
   前記第１の半導体層の隣に位置するとともに前記複数のピットの一部を含む第２の半導体層（前記第１の半導体層と同一組成のものを除く）を１００ｎｍ以上３００ｎｍ以下の膜厚で形成し、
   前記第１の半導体層のうち前記ピットの起点から前記第２の半導体層までの部分と、前記第２の半導体層と、の少なくとも一部に、
   III 族窒化物半導体にＩｎをドープされたＩｎドープ層を形成し、
   前記Ｉｎドープ層のＩｎ組成を、
   ０より大きく０．００３５以下の範囲内とすること
   を特徴とするIII 族窒化物半導体発光素子の製造方法。