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JP6140616B2 - ダブルパターニングされるリソグラフィプロセスのためのパターン分割分解ストラテジー - Google Patents

ダブルパターニングされるリソグラフィプロセスのためのパターン分割分解ストラテジー Download PDF

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Description

本願は、集積回路の分野に関し、更に特定して言えば、集積回路を形成するためのフォトリソグラフィプロセスに関連する。
集積回路は、その集積回路の金属相互接続ラインの所望のピッチの２倍より大きい波長を有する照明源を用いるフォトリソグラフィプロセスを用いて形成され得る。製造コストと製造歩留まりの間で望ましいトレードオフを達成することは困難であり得る。例えば、１９３ナノメートルの照明源を用いる２８ナノメートルノード及びそれを超える技術ノードは、所望の第１の金属相互接続レイアウトを得るために２つ以上のパターンステップを必要とし得る。隣接する平行ルートトラック間のクロスオーバー、及び所望の横方向寸法を有する第１の金属レベルにおいてＵターン及び分離されたラインを形成することが課題となり得る。
複数の平行ルートトラックに第１の相互接続パターンを形成し、その複数の平行ルートトラックに第２の相互接続パターンを形成するプロセスにより集積回路が形成され得る。第１の相互接続パターンは第１のリードパターンを含み、第１のリードパターンは、第１の複数の平行ルートトラックの或るインスタンス（ｉｎｓｔａｎｃｅ）における第１のポイントまで延びる。第２の相互接続パターンは第２のリードパターンを含み、第２のリードパターンは、これらの複数の平行ルートトラックの同じインスタンスにおける第２のポイントまで延び、そのため、これらの複数の平行ルートトラックの隣接する平行のリードパターン間のスペースの１倍から１と１／２倍の距離、第２のポイントが第１のポイントから横方向に離れるようになっている。第１の相互接続パターン及び第２の相互接続パターンにより画定される相互接続レベルに金属相互接続ラインを形成する金属相互接続形成プロセスが実行される。金属相互接続形成プロセスにより形成される第１のリード及び第２のリードが、それぞれ、第１のリードパターンにより画定されるエリア及び第２のリードパターンにより画定されるエリアに形成される。第１のリード及び第２のリードは、複数の平行ルートトラックの隣接する平行の金属相互接続ライン間のスペースの１から１と２分の１の距離、第１のポイント及び第２のポイントにおいて横方向に離される。第１のリード及び／又は第２のリードは、例えば、別のルートトラックへのクロスオーバーを形成するため、それぞれ、第１のポイント及び／又は第２のポイントにおいてルートトラックから外に延び得る。
本明細書に記載の実施例に従った集積回路を形成するために用いられ得るフォトリソグラフィプロセスのための例示の照明源を示す。 本明細書に記載の実施例に従った集積回路を形成するために用いられ得るフォトリソグラフィプロセスのための例示の照明源を示す。 本明細書に記載の実施例に従った集積回路を形成するために用いられ得るフォトリソグラフィプロセスのための例示の照明源を示す。
ダマシン金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。 ダマシン金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。 ダマシン金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。 ダマシン金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。 ダマシン金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。
エッチングされた金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。 エッチングされた金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。 エッチングされた金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。 エッチングされた金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。
複数の平行ルートトラックに第１の相互接続パターンを形成し、その複数の平行ルートトラックに第２の相互接続パターンを形成するプロセスにより集積回路が形成され得る。第１の相互接続パターンは第１のリードパターンを含み、第１のリードパターンは、第１の複数の平行ルートトラックの或るインスタンスにおける第１のポイントまで延びる。第２の相互接続パターンは第２のリードパターンを含み、第２のリードパターンは、これらの複数の平行ルートトラックの同じインスタンスにおける第２のポイントまで延び、そのため、これらの複数の平行ルートトラックの隣接する平行のリードパターン間のスペースの１倍から１と１／２倍の距離、第２のポイントが第１のポイントから横方向に離れるようになっている。第１の相互接続パターン及び第２の相互接続パターンにより画定される相互接続レベルに金属相互接続ラインを形成する金属相互接続形成プロセスが実行される。金属相互接続形成プロセスにより形成される第１のリード及び第２のリードが、それぞれ、第１のリードパターンにより画定されるエリア及び第２のリードパターンにより画定されるエリアに形成される。第１のリード及び第２のリードは、複数の平行ルートトラックの隣接する平行の金属相互接続ライン間のスペースの１から１と２分の１の距離、第１のポイント及び第２のポイントにおいて横方向に離される。第１のリード及び／又は第２のリードは、例えば、別のルートトラックへのクロスオーバーを形成するため、それぞれ、第１のポイント及び／又は第２のポイントにおいてルートトラックから外に延び得る。
図１Ａ〜図１Ｃは本明細書で説明する実施例に従って集積回路を形成するために用いられ得るフォトリソグラフィプロセスのための例示の照明源を示す。図１Ａは中度のダイポール構成要素を備えるオフアクシス照明源を示す。その発光エリアは、垂直方向に沿った２つの大きなダイポール領域１００、及び水平及び対角方向に沿った、より小さい光源領域１０２から構成される。図１Ｂは強度のダイポール構成要素を備えるオフアクシス照明源を示す。その発光エリアは、垂直方向に沿った２つの大きなダイポール領域１０４、及び水平及び対角方向に沿った、より小さく、より弱い、光源領域１０６から構成される。図１Ｃはダイポール構成要素を備えるオフアクシス照明源を示す。その発光エリアは、垂直方向に沿った２つのダイポール領域１０８、及び分散された環状領域１１０から構成される。
図２Ａ〜図２Ｅはダマシン金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を、製造の連続段階で示した平面図である。この実施例はダイポール構成要素を備える照明源、例えば、図１Ａ〜図１Ｃに関連して説明した任意の照明源、を用いる。図２Ａにおいて、半導体基板２０２内及び上に集積回路２００が形成される。半導体基板２０２は、例えば、単結晶シリコンウエハ、シリコンゲルマニウム領域を備えるシリコンウエハ、シリコンオンインシュレ−タ（ＳＯＩ）ウエハ、異なる結晶配向の領域を備えるハイブリッド配向技術（ＨＯＴ）ウエハ、又は集積回路２００の製造に適切な他の材料であり得る。
基板２０２の上に誘電体層２０４が形成される。誘電体層２０４は誘電体副層の積層であり得、例えば、プリメタル誘電体（ＰＭＤ）層及びインターメタル誘電体（ＩＬＤ）層を含み得る。ＰＭＤ層は、図示されていないＰＭＤライナー、ＰＭＤ主層、及び任意選択的なＰＭＤキャップ層を含み得る。ＰＭＤライナーは、集積回路２００の既存の頂部表面にプラズマエンハンスト化学蒸着（ＰＥＣＶＤ）によって堆積される１０〜１００ナノメートルの厚みの窒化珪素又は二酸化シリコンを含み得る。ＰＭＤ主層は、高アスペクト比プロセス（ＨＡＲＰ）により形成される二酸化シリコンの層に続き、二酸化シリコン、リン珪酸ガラス（ＰＳＧ）、又はほうリン珪酸ガラス（ＢＰＳＧ）の層が、一般に１００〜１０００ナノメートルの厚みで、ＰＥＣＶＤプロセスにより、ＰＭＤライナーの頂部表面に堆積され得る。ＰＭＤライナーの頂部表面は場合によっては化学機械的研磨（ＣＭＰ）プロセスにより平坦化される。任意選択的なＰＭＤキャップ層は、ＰＭＤ主層の頂部表面に形成される一般に１０〜１００ナノメートルの厚みの、窒化珪素、炭化珪素窒化物、又は炭化珪素等の硬い材料である。
ＩＬＤ層は、例えば、窒化シリコン、炭化珪素、又は炭化珪素窒化物の５〜２５ナノメートルのエッチストップ層、オルガノシリケートガラス（ＯＳＧ）、炭素ドープシリコン酸化物（ＳｉＣＯ又はＣＤＯ）等の低ｋ誘電体材料、又はメチルシルセスキオキサン（ＭＳＱ）から形成される誘電体材料、或いは多孔性ＯＳＧ（ｐ−ＯＳＧ）等の超低ｋ誘電体材料の、１００〜２００ナノメートルの主層、及び窒化珪素、炭化珪素窒化物、又は炭化珪素の、１０〜４０ナノメートルのキャップ層を含み得る。
集積回路２００の上に複数の平行ルートトラック２０６のためのエリアが画定される。図２Ａに点描パターンで示される第１の相互接続パターン２０８が誘電体層２０４の上にフォトレジストで形成されて、第１の複数の露光エリア２１０がつくられる。第１の相互接続パターン２０８は、平行ルートトラック２０６に垂直に向けられるダイポール構成要素を備えた照射源を用いて形成される。第１の複数の露光エリア２１０は、第１の複数の終端リードパターン２１２及び第１の複数の分岐リードパターン２１４を含む。第１の複数の終端リードパターン２１２は、ルートトラック２０６のインスタンスにおける第１のポイント２１６のインスタンスまで延び、そこで終端する。第１の複数の分岐リードパターン２１４は、ルートトラック２０６のインスタンスにおける第１のポイント２１６のインスタンスまで延び、そこで分岐する。本実施例において、第１の相互接続パターン２０８を生成するためフォトリソグラフィプロセスにおいて用いられる照明源のダイポール構成要素に起因して、平行ルートトラック２０６に平行の方向の第１の相互接続パターン２０８の分解可能なピッチ距離は、平行ルートトラック２０６のピッチ距離の少なくとも２倍である。複数の平行ルートトラック２０６の第１のインスタンスにおける第１の複数の露光エリア２１０の第１のインスタンスが、図２Ａに示すように複数の平行ルートトラック２０６の第１のインスタンスに直接隣接する複数の平行ルートトラック２０６の第２のインスタンスにおける第１の複数の露光エリア２１０の第２のインスタンスに直接隣接して配置され得る。本実施例の１つの変形において、照明源は、１９３ナノメートル放射を提供し得、平行ルートトラック２０６のピッチ距離は７５〜８１ナノメートルであり得る。本実施例の１つの変形において、第１の相互接続パターン２０８は、ノボラック樹脂ベースのフォトレジストで形成され得、アルカリ性水性現像液に曝すなどのポジティブトーン現像プロセスを用いて現像され得る。別の変形において、第１の相互接続パターン２０８は、フォトレジストで形成され得、ネガティブトーン現像プロセスを用いて現像され得る。
図２Ｂを参照すると、第１の相互接続トレンチエッチングプロセスが実行され、これにより、第１の複数の相互接続トレンチ２１８を形成するため第１の複数の露光エリア２１０内の誘電体層２０４から誘電性材料が取り除かれる。第１の複数の相互接続トレンチ２１８は、第１の複数の終端リードトレンチ２２０及び第１の複数の分岐リードトレンチ２２２を含む。第１の複数の終端リードトレンチ２２０は、平行ルートトラック２０６のインスタンスにおける第１のポイント２１６のインスタンスまで延び、そこで終端する。第１の複数の分岐リードトレンチ２２２は、ルートトラック２０６のインスタンスにおける第１のポイント２１６のインスタンスまで延び、そこで分岐する。第１の相互接続パターン２０８は、第１の相互接続トレンチエッチングプロセスが完了した後、例えば、集積回路２００を酸素含有プラズマに曝し、続いて湿式洗浄によって全ての有機残滓を誘電体層２０４の頂部表面から除去することにより、取り除かれる。
図２Ｃを参照すると、図２Ｃに点描パターンで示される第２の相互接続パターン２２４が誘電体層２０４の上にフォトレジストで形成されて、第２の複数の露光エリア２２６がつくられる。第２の相互接続パターン２２４は、第１の相互接続パターン２０８を形成するために用いられる照明源と実質的に等しいダイポール構成要素を有する照明源を用いて形成され、ダイポール構成要素は、平行ルートトラック２０６に垂直に向けられる。第２の複数の露光エリア２２６のインスタンスが、図２Ｃに示すように第１の複数の相互接続トレンチ２１８のインスタンスに直接隣接して配置され得る。第２の複数の露光エリア２２６は、第２の複数の終端リードパターン２２８及び第２の複数の分岐リードパターン２３０を含む。第２の複数の終端リードパターン２２８は、ルートトラック２０６のインスタンスにおける第１のポイント２１６の対応するインスタンスに近接する第２のポイント２３２のインスタンスまで延び、そこで終端する。第２の複数の分岐リードパターン２３０は、ルートトラック２０６のインスタンスにおける第１のポイント２１６の対応するインスタンスに近接する第２のポイント２３２のインスタンスまで延び、そこで分岐する。第２のポイント２３２の各インスタンスは、平行ルートトラック２０６における第１の複数の露光エリア２１０と第２の複数の露光エリア２２６の隣接する平行のインスタンス間のスペースの１倍から１と２分の１倍の横方向距離、第１のポイント２１６の対応するインスタンスから横方向に離され得る。
図２Ｄを参照すると、第２の相互接続トレンチエッチングプロセスが実行され、これにより、第２の複数の相互接続トレンチ２３４を形成するため第２の複数の露光エリア２２６内の誘電体層２０４から誘電性材料が取り除かれる。第２の複数の相互接続トレンチ２３４は、第２の複数の終端トレンチ２３６及び第２の複数の分岐トレンチ２３８を含む。第２の複数の終端トレンチ２３６は、ルートトラック２０６のインスタンスにおける第１のポイント２１６の対応するインスタンスに近接する第２のポイント２３２のインスタンスまで延び、そこで終端する。第２の複数の分岐トレンチ２３８は、ルートトラック２０６のインスタンスにおける第１のポイント２１６の対応するインスタンスに近接する第２のポイント２３２のインスタンスまで延び、そこで分岐する。第２の相互接続パターン２２４は、例えば、図２Ｂを参照して説明されるように、第２の相互接続トレンチエッチングプロセスが完了した後、取り除かれる。
図２Ｅを参照すると、ダマシン金属相互接続形成プロセスが実行されて、第１の複数の相互接続トレンチ２１８及び第２の複数の相互接続トレンチ２３４に金属相互接続ライン２４０が形成される。金属相互接続ライン２４０は、図２Ｅにスターハッチパターンで示される。ダマシン金属相互接続形成プロセスは、例えば、第１の複数の相互接続トレンチ２１８及び第２の複数の相互接続トレンチ２３４に１〜５ナノメートルの厚みの窒化タンタルのライナーを原子層蒸着（ＡＬＤ）プロセスにより形成すること、ライナー上に５〜８０ナノメートルの厚みの銅シード層をスパッタリングにより形成すること、第１の複数の相互接続トレンチ２１８及び第２の複数の相互接続トレンチ２３４を充填するようにシード層に銅を電気メッキすること、及び続いて、銅ＣＭＰプロセスにより誘電体層２０４の頂部表面から銅及びライナー金属を除去することを含み得る。
金属相互接続ライン２４０は、第１の複数の終端リードトレンチ２２０内に形成される第１の複数の終端ライン２４２、及び第１の複数の分岐リードトレンチ２２２内に形成される第１の複数の分岐ライン２４４を含む。第１の複数の終端ライン２４２は、ルートトラック２０６のインスタンスにおける第１のポイント２１６のインスタンスまで延び、そこで終端する。第１の複数の分岐ライン２４４は、ルートトラック２０６のインスタンスにおける第１のポイント２１６のインスタンスまで延び、そこで分岐する。金属相互接続ライン２４０は更に、第２の複数の終端トレンチ２３６内に形成される第２の複数の終端ライン２４６、及び第２の複数の分岐トレンチ２３８内に形成される第２の複数の分岐ライン２４８を含む。第２の複数の終端ライン２４６は、ルートトラック２０６のインスタンスにおける第１のポイント２１６の対応するインスタンスに近接する第２のポイント２３２のインスタンスまで延び、そこで終端する。第２の複数の分岐ライン２４８は、ルートトラック２０６のインスタンスにおける第１のポイント２１６の対応するインスタンスに近接する第２のポイント２３２のインスタンスまで延び、そこで分岐する。第２の複数の終端ライン２４６のインスタンスは、平行ルートトラック２０６における金属相互接続ライン２４０の隣接する平行のインスタンス間のスペースの１倍から１と２分の１倍の横方向距離、第２のポイント２３２の対応するインスタンスにおいて第１のポイント２１６の対応するインスタンスにおける第１の複数の終端ライン２４２の横方向に隣接するインスタンスから横方向に分離され得る。
図３Ａ〜図３Ｃは、エッチングされた金属プロセス、及びダイポール構成要素を備える照明源を用いて第１の実施例に従って形成される集積回路を製造の連続段階で示した平面図である。本実施例は、ダイポール構成要素を備えた照射源、例えば、図１Ａ〜図１Ｃを参照して説明する照明源の任意のもの、を用いる。図３Ａにおいて、集積回路３００が、図２Ａに関連して説明したように半導体基板３０２内及び半導体基板３０２上に形成される。図２Ａに関連して説明したように、基板３０２の上に誘電体層３０４が形成される。複数の平行ルートトラック３０６のためのエリアが集積回路３００の上に画定される。誘電体層３０４の上に相互接続金属層３０８が形成される。相互接続金属層３０８は、例えば、有機金属化学気相成長（ＭＯＣＶＤ）プロセスによって３〜１５ナノメートル厚みに形成されるチタン・タングステン又は窒化チタンの接着層、０．５〜２パーセントの銅を含むスパッタリングされたアルミニウム層、１００〜２００ナノメートルの厚みのシリコン及び／又はチタン、及びＭＯＣＶＤプロセスによって５〜２０ナノメートルの厚みに形成される窒化チタンキャップ層を含み得る。
点描パターンで図３Ａに示される第１の相互接続パターン３１０が、相互接続金属層３０８の上にフォトレジストで形成され、これにより第１の複数のマスクされたエリア３１２がつくられる。第１の相互接続パターン３１０は、平行ルートトラック３０６に垂直に向けられるダイポール構成要素を備えた照射源を用いて形成される。第１の複数のマスクされたエリア３１２は、第１の複数の終端リードパターン３１４及び第１の複数の分岐リードパターン３１６を含む。第１の複数の終端リードパターン３１４は、ルートトラック３０６のインスタンスにおける第１のポイント３１８のインスタンスまで延び、そこで終端する。第１の複数の分岐リードパターン３１６は、ルートトラック３０６のインスタンスにおける第１のポイント３１８のインスタンスまで延び、そこで分岐する。本実施例において、第１の相互接続パターン３１０を生成するためのフォトリソグラフィプロセスにおいて用いられる照明源のダイポール構成要素に起因して、平行ルートトラック３０６に平行の方向の第１の相互接続パターン３１０の分解可能なピッチ距離は、平行ルートトラック３０６のピッチ距離の少なくとも２倍である。複数の平行ルートトラック３０６の第１のインスタンスにおける第１の複数のマスクされたエリア３１２の第１のインスタンスが、図３Ａに示したように複数の平行ルートトラック３０６の第１のインスタンスに直接隣接する複数の平行ルートトラック３０６の第２のインスタンスにおける第１の複数のマスクされたエリア３１２の第２のインスタンスに直接隣接して配置され得る。本実施例の１つの変形において、照明源は、１９３ナノメートル放射を提供し得、平行ルートトラック３０６のピッチ距離は７５〜８１ナノメートルであり得る。第１の相互接続パターン３１０は、図２Ａを参照して説明されるように、ポジティブトーン現像プロセス又はネガティブトーン現像プロセスを用いて形成され得る。
図３Ｂを参照すると、レジストフリーズプロセスが実行されて、これにより、集積回路３００上に第２のフォトレジストパターンが形成され得るように第１の相互接続パターン３１０が硬化される。レジストフリーズプロセスの完了後の第１の相互接続パターン３１０を図３Ｂに粗い点描パターンで示す。レジストフリーズプロセスは、例えば、紫外線（ＵＶ）硬化ステップ、熱的硬化ステップ及び／又は化学的硬化ステップを含み得る。
図３Ｃを参照すると、点描パターンで図３Ｃに示される第２の相互接続パターン３２０が、相互接続金属層３０８の上にフォトレジストで形成され、これにより、第２の複数のマスクされたエリア３２２がつくられる。第２の相互接続パターン３２０は、第１の相互接続パターン３１０を形成するために用いられる照明源と実質的に等しいダイポール構成要素を有する照射源で形成され、ダイポール構成要素は、平行ルートトラック３０６に垂直に向けられる。複数の平行ルートトラック３０６の第１のインスタンスにおける第２の複数のマスクされたエリア３２２の第１のインスタンスが、図３Ｃに示すように、複数の平行ルートトラック３０６の第１のインスタンスに直接隣接する複数の平行ルートトラック３０６の第２のインスタンスにおける第２の複数のマスクされたエリア３２２の第２のインスタンスに直接隣接して配置され得る。第２の複数のマスクされたエリア３２２は、第２の複数の終端リードパターン３２４及び第２の複数の分岐リードパターン３２６を含む。第２の複数の終端リードパターン３２４は、ルートトラック３０６のインスタンスにおける第１のポイント３１８の対応するインスタンスに近接する第２のポイント３２８のインスタンスまで延び、そこで終端する。第２の複数の分岐リードパターン３２６は、ルートトラック３０６のインスタンスにおける第１のポイント３１８の対応するインスタンスに近接する第２のポイント３２８のインスタンスまで延び、そこで分岐する。第２のポイント３２８の各インスタンスが、平行ルートトラック３０６における第１の複数のマスクされたエリア３１２と第２の複数のマスクされたエリア３２２の隣接する平行のインスタンス間のスペースの１倍から１と２分の１倍の横方向距離、第１のポイント３１８の対応するインスタンスから横方向に分離される。
図３Ｄを参照すると、金属エッチングプロセスが実行され、これは、図３Ｄにスターハッチパターンで示されるように、金属相互接続ライン３３０を形成するように第１の相互接続パターン３１０及び第２の相互接続パターン３２０の外側の相互接続金属層３０８から金属を取り除く。この金属エッチングプロセスは、例えば、アルミニウムをエッチングするための塩素含有プラズマを備えたＲＩＥステップを含み得る。金属相互接続ライン３３０は、第１の相互接続パターン３１０及び第２の相互接続パターン３２０により画定される集積回路３００の相互接続レベルに配置される。
金属相互接続ライン３３０は、第１の複数の終端リードパターン３１４により画定されるエリアに形成される第１の複数の終端ライン３３２、及び第１の複数の分岐リードパターン３１６内に形成される第１の複数の分岐ライン３３４を含む。第１の複数の終端ライン３３２は、ルートトラック３０６のインスタンスにおける第１のポイント３１８のインスタンスまで延び、そこで終端する。第１の複数の分岐ライン３３４は、ルートトラック３０６のインスタンスにおける第１のポイント３１８のインスタンスまで延び、そこで分岐する。金属相互接続ライン３３０は更に、第２の複数の終端リードパターン３２４により画定されるエリアに形成される第２の複数の終端ライン３３６、及び第２の複数の分岐リードパターン３２６により画定されるエリアに形成される第２の複数の分岐ライン３３８を含む。第２の複数の終端ライン３３６は、ルートトラック３０６のインスタンスにおける第１のポイント３１８の対応するインスタンスに近接する第２のポイント３２８のインスタンスまで延び、そこで終端する。第２の複数の分岐ライン３３８は、ルートトラック３０６のインスタンスにおける第１のポイント３１８の対応するインスタンスに近接する第２のポイント３２８のインスタンスまで延び、そこで分岐する。第２の複数の終端ライン３３６のインスタンスは、平行ルートトラック３０６における金属相互接続ライン３３０の隣接する平行のインスタンス間のスペースの１倍から１と２分の１倍の横方向距離、第２のポイント３２８の対応するインスタンスにおいて第１のポイント３１８の対応するインスタンスにおける第１の複数の終端ライン３３２の横方向に隣接するインスタンスから横方向に分離され得る。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (10)

  1. 集積回路を形成するプロセスであって、
    基板の上に誘電体層を形成する工程と、
    前記誘電体層の頂部表面上に複数の平行ルートトラックのためのエリアを画定する工程であって、前記複数の平行ルートトラックが或るピッチ距離を有する、前記画定する工程と、
    第１のリードパターンを含む複数の第１の露光エリアをつくる第１の相互接続パターンを形成する工程であって、前記第１のリードパターンが前記複数の平行ルートトラックの１つのルートトラックに位置する、前記形成する工程と、
    前記複数の第１の露光エリアに複数の第１の相互接続トレンチを形成するために第１のトレンチエッチングプロセスを実行する工程と、
    第２のリードパターンを含む複数の第２の露光エリアをつくる第２の相互接続パターンを形成する工程であって、前記第２のリードパターンが前記複数の平行ルートトラックの前記ルートトラックに位置し、前記第２のリードパターンが、前記第１のリードパターンと前記複数の平行ルートトラックの隣接するルートトラックに位置する隣接するリードパターンとの間のスペースの１倍から１と１／２倍の距離だけ前記第１のリードパターンから分離される、前記形成する工程と、
    前記複数の第２の露光エリアに複数の第２の相互接続トレンチを形成するために第２のトレンチエッチングプロセスを実行する工程と、
    前記第１の相互接続トレンチと前記第２の相互接続トレンチとに金属相互接続ラインを形成する工程と、
    を含み、
    前記第１の相互接続パターンと前記第２の相互接続パターンとが、ダイポール照明源を有する２つの個別のフォトリソグラフィプロセスを用いて形成される、プロセス。
  2. 請求項１に記載のプロセスであって、
    前記第１のリードパターンが前記第２のリードパターンに隣接して終端する、プロセス。
  3. 請求項１に記載のプロセスであって、
    前記第１のリードパターンが前記第２のリードパターンに隣接して分岐する、プロセス。
  4. 請求項１に記載のプロセスであって、
    前記ダイポール照明源が１９３ナノメートル放射を提供し、前記複数の平行ルートトラックの前記ピッチ距離が７５〜８１ナノメートルである、プロセス。
  5. 集積回路を形成するプロセスであって、
    基板の上に誘電体層を形成する工程と、
    前記誘電体層の頂部表面上に複数の平行ルートトラックを画定する工程であって、前記複数の平行ルートトラックが或るピッチ距離を有する、前記画定する工程と、
    前記複数の平行ルートトラックに前記複数の平行ルートトラックの１つのルートトラックに位置する第１のリードパターンを含む第１の相互接続パターンを形成する工程と、
    前記複数の平行ルートトラックに前記ルートトラックに位置する第２のリードパターンを含む第２の相互接続パターンを形成する工程であって、前記第２のリードパターンが、前記複数の平行ルートトラックの隣接するルートトラックにおける相互接続パターン間のスペースの１倍から１と２分の１倍の距離だけ前記ルートトラックにおいて前記第１のリードパターンから分離される、前記形成する工程と、
    前記第１の相互接続パターンと前記第２の相互接続パターンとにより画定されるように前記誘電体層に金属相互接続ラインを形成する工程と、
    を含み、
    前記第１の相互接続パターンと前記第２の相互接続パターンとが、前記複数の平行ルートトラックの隣接するルートトラックにおける前記相互接続パターンを分解することが可能なダイポール照明源を有する２つの個別のフォトリソグラフィプロセスを用いて形成される、プロセス。
  6. 請求項５に記載のプロセスであって、
    前記ダイポール照明源が１９３ナノメートル放射を提供し、前記平行ルートトラックの前記ピッチ距離が７５〜８１ナノメートルである、プロセス。
  7. 集積回路を形成するプロセスであって、
    基板の上に誘電体層を形成する工程と、
    前記誘電体層の頂部表面上に複数の平行ルートトラックのためのエリアを画定する工程であって、前記複数の平行ルートトラックが或るピッチ距離を有する、前記画定する工程と、
    前記誘電体層の上に第１の相互接続パターンを形成する工程であって、前記第１の相互接続パターンが、前記複数の平行ルートトラックのルートトラックにおける第１のポイントまで延びる第１の複数のリードパターンをつくる、前記形成する工程と、
    前記第１の相互接続パターンを用いて第１の複数の相互接続トレンチを形成するために第１のトレンチエッチングプロセスを実行する工程と、
    前記誘電体層の上に第２の相互接続パターンを形成する工程であって、前記第２の相互接続パターンが、前記複数の平行ルートトラックの前記ルートトラックにおける第２のポイントまで延びる第２の複数のリードパターンをつくり、各第２のポイントが、前記複数の平行ルートトラックにおける第１の複数の露光エリアと第２の複数の露光エリアとの隣接する平行の露光エリア間のスペースの１倍から１及び２分の１倍の距離まで対応する第１のポイントから横方向に分離される、前記形成する工程と、
    前記第２の相互接続パターンを用いて第２の複数の相互接続トレンチを形成するために第２のトレンチエッチングプロセスを実行する工程と、
    前記第１の複数の相互接続トレンチと前記第２の複数の相互接続トレンチとに金属相互接続ラインを形成する工程と、
    を含み、
    前記金属相互接続ラインが、
    前記複数の平行ルートトラックのルートトラックにおける前記第１のポイントまで延びる第１の複数のラインと、
    前記複数の平行ルートトラックのルートトラックにおける対応する第１のポイントに近接する前記第２のポイントまで延びる第２の複数のラインと、
    を含み、
    前記第１の相互接続パターンと前記第２の相互接続パターンとが、ダイポール照明源を有する２つの個別のフォトリソグラフィプロセスを用いて形成される、プロセス。
  8. 請求項１に記載のプロセスであって、
    前記第１の複数のラインのサブセットが前記第１のポイントで終端する、プロセス。
  9. 請求項１に記載のプロセスであって、
    前記第１の複数のラインのサブセットが前記第１のポイントで分岐する、プロセス。
  10. 請求項１に記載のプロセスであって、
    前記ダイポール照明源が１９３ナノメートル放射を提供し、複数の前記平行ルートトラックの前記ピッチ距離が７５〜８１ナノメートルである、プロセス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583609B2 (en) * 2013-03-25 2017-02-28 Texas Instruments Incorporated MOS transistor structure and method of forming the structure with vertically and horizontally-elongated metal contacts
CN109983564B (zh) * 2016-11-16 2023-05-02 东京毅力科创株式会社 亚分辨率衬底图案化的方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561317A (en) * 1990-08-24 1996-10-01 Canon Kabushiki Kaisha Method of manufacturing semiconductor devices
JP3050210B2 (ja) * 1998-09-24 2000-06-12 株式会社ニコン 露光方泡および該方法を用いる素子製造方法
JP4109944B2 (ja) * 2002-09-20 2008-07-02 キヤノン株式会社 固体撮像装置の製造方法
EP1712954B1 (en) * 2005-04-12 2010-05-19 ASML MaskTools B.V. A method and program product for performing double exposure lithography
US7824842B2 (en) * 2005-10-05 2010-11-02 Asml Netherlands B.V. Method of patterning a positive tone resist layer overlaying a lithographic substrate
EP2267530A1 (en) * 2006-04-06 2010-12-29 ASML MaskTools B.V. Method and apparatus for performing dark field double dipole lithography
JP2007294500A (ja) * 2006-04-21 2007-11-08 Nec Electronics Corp 半導体装置およびその製造方法
KR100861363B1 (ko) * 2006-07-21 2008-10-01 주식회사 하이닉스반도체 이중 노광을 위한 패턴분할 방법
JP2006303541A (ja) * 2006-07-28 2006-11-02 Renesas Technology Corp 半導体集積回路装置の製造方法
JP4945367B2 (ja) * 2006-08-14 2012-06-06 エーエスエムエル マスクツールズ ビー．ブイ． 回路パターンを複数の回路パターンに分離する装置および方法
JP2008071838A (ja) * 2006-09-12 2008-03-27 Nec Electronics Corp 半導体装置の製造方法
JP5032948B2 (ja) * 2006-11-14 2012-09-26 エーエスエムエル マスクツールズ ビー．ブイ． Ｄｐｔプロセスで用いられるパターン分解を行うための方法、プログラムおよび装置
JP2008311502A (ja) * 2007-06-15 2008-12-25 Toshiba Corp パターン形成方法
JP5218227B2 (ja) * 2008-12-12 2013-06-26 信越化学工業株式会社 パターン形成方法
KR101532012B1 (ko) * 2008-12-24 2015-06-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP5235719B2 (ja) * 2009-02-27 2013-07-10 株式会社日立ハイテクノロジーズ パターン測定装置

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