Nothing Special   »   [go: up one dir, main page]

JP6035721B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6035721B2
JP6035721B2 JP2011211096A JP2011211096A JP6035721B2 JP 6035721 B2 JP6035721 B2 JP 6035721B2 JP 2011211096 A JP2011211096 A JP 2011211096A JP 2011211096 A JP2011211096 A JP 2011211096A JP 6035721 B2 JP6035721 B2 JP 6035721B2
Authority
JP
Japan
Prior art keywords
layer
buffer layer
substrate
electron supply
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011211096A
Other languages
English (en)
Other versions
JP2013074045A (ja
Inventor
文生 山田
文生 山田
毅 荒谷
毅 荒谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2011211096A priority Critical patent/JP6035721B2/ja
Priority to US13/628,405 priority patent/US8653563B2/en
Publication of JP2013074045A publication Critical patent/JP2013074045A/ja
Application granted granted Critical
Publication of JP6035721B2 publication Critical patent/JP6035721B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は半導体装置の製造方法に関する。
窒化物半導体を用いたHEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)は、高周波用出力増幅用素子として用いられる。HEMTでは、チャネル層と電子供給層との界面に生じる二次元電子ガス(2DEG)をキャリアとして利用する。HEMTのなかには半導体基板を用いるものがある。2DEGの電子が基板中のトラップに捕獲されることで電流の減少が発生することがある。また、基板の導電性に起因してリーク電流が発生することがある。電流の減少及びリーク電流を抑制するためにバッファ層を設けることがある。特許文献1には、バッファ層のアルミニウム(Al)組成比を調節する発明が記載されている。
特開2010−232377号公報
半導体基板の材料に窒化ガリウム(GaN)を用いると、基板はn−GaN基板となる。n−GaN基板のコンダクションバンドのエネルギーは低いため、リーク電流が発生しやすくなる。そこで基板とチャネル層との間に、高い障壁を有するバッファ層を形成することが求められる。バッファ層の材料に窒化アルミニウムガリウム(AlGaN)等を用いた場合、GaNとAlGaNとの格子不整合によりチャネル層の結晶性が悪化し、トラップが形成される可能性がある。また、バッファ層とチャネル層との接合界面の平坦性が低下することがある。本願発明は上記課題に鑑み、格子整合したバッファ層、及び高い平坦性を有する接合界面を得ることが可能な半導体装置の製造方法を提供することを目的とする。
本発明は、n型窒化ガリウムからなる基板と、前記基板上に設けられ、窒化物インジウムアルミニウム(InAl1−xN、0.15≦x≦0.2)からなる第1バッファ層と、前記第1バッファ層上に設けられ、厚さ1nm以上10nm以下の窒化アルミニウムからなるスペーサ層と、前記スペーサ層上に設けられた能動層と、を具備する半導体装置である。本発明によれば、格子整合したバッファ層、及び高い平坦性を有する接合界面を得ることが可能である。
上記構成において、前記能動層は、チャネル層と、前記チャネル層上に設けられた電子供給層とを備える構成とすることができる。
上記構成において、前記基板と前記第1バッファ層との間に設けられた、i型窒化ガリウム又は半絶縁性窒化ガリウムからなる第2バッファ層を具備する構成とすることができる。
上記構成において、前記第2バッファ層の厚さは10μm以上、100μm以下である構成とすることができる。
上記構成において、前記基板の不純物濃度は1×1016cm −3 以上、1×1019cm −3 以下である構成とすることができる。
上記構成において、前記電子供給層は、窒化アルミニウムガリウム又は窒化インジウムアルミニウムからなる構成とすることができる。
本発明は、n型窒化ガリウムからなる基板と、前記基板上に設けられ、i型窒化ガリウム又は半絶縁性窒化ガリウムからなる第2バッファ層と、前記第2バッファ層上に設けられ、窒化物インジウムアルミニウム(InAl1−xN、0.15≦x≦0.2)からなる第1バッファ層と、前記第1バッファ層上に設けられた能動層と、を具備する半導体装置である。本発明によれば、格子整合したバッファ層、及び高い平坦性を有する接合界面を得ることが可能である。
上記構成において、前記能動層は、チャネル層と、前記チャネル層上に設けられた電子供給層とを備える構成とすることすることができる。
上記構成において、前記第2バッファ層の厚さは10μm以上、100μm以下である構成とすることができる。
上記構成において、前記第1バッファ層上に設けられ、厚さ1nm以上10nm以下の窒化アルミニウムからなるスペーサ層を具備する構成とすることができる。
本発明によれば、格子整合したバッファ層、及び高い平坦性を有する接合界面を得ることが可能な半導体装置の製造方法を提供することができる。
図1(a)は比較例に係るHEMTを例示する断面図である。図1(b)は比較例に係るHEMTのエネルギーバンド図である。 図2(a)は実施例1に係るHEMTを例示する断面図である。図2(b)は実施例1に係るHEMTのエネルギーバンド図である。 図3は実施例2に係るHEMTを例示する断面図である。
比較例について説明する。比較例はバッファ層が設けられていない例である。図1(a)は比較例に係るHEMTを例示する断面図である。
図1(a)に示すように、比較例に係るHEMT100Rにおいて、基板110上にチャネル層116が設けられている。チャネル層116上に電子供給層118が設けられている。電子供給層118上にキャップ層120が設けられている。キャップ層120に形成されたリセス121から露出した電子供給層118上にソース電極124、及びドレイン電極126が設けられている。キャップ層120上にはゲート電極128が設けられている。保護層122は、電子供給層118及びゲート電極128上に設けられている。
基板110は、例えば不純物濃度1×10 17 cm −3 、厚さ100μmのn型GaN(n−GaN)からなり、導電性を有する。ドーパントは例えばシリコン(Si)である。チャネル層116はi−GaNからなる。電子供給層118は、例えば厚さ22nm、アルミニウム(Al)組成比25%の窒化アルミニウムガリウム(AlGaN)からなる。キャップ層120は、例えば厚さ5nm、キャリア濃度が1×1018cm−3のn−GaNからなる。保護層122は例えば窒化シリコン(SiN)等の絶縁体からなる。ソース電極124及びドレイン電極126は、電子供給層118に近い方から例えばチタン層及びアルミニウム層(Ti/Al)を積層したオーミック電極である。ゲート電極128は、キャップ層120に近い方から例えばニッケル層及び金層(Ni/Au)を積層した電極である。
図1(b)は比較例に係るHEMTのエネルギーバンド図である。横軸はHEMTの積層方向における深さを表し、右端は基板110の下面、左端はキャップ層120の上面を表す。縦軸はエネルギーを表す。点線はフェルミエネルギーEfを表す。実線はコンダクションバンドのエネルギーEcを表す。図1(b)において、HEMT100Rの各部位に対応する領域は、破線で区切り、図1(a)と同じ符号で示す。また格子斜線の領域は2DEGを示す。
図1(b)に示すように、基板110とチャネル層116との間においてエネルギーEcは連続的に変化し、かつ基板110のエネルギーEcは低い。このため、2DEGの電子は基板110側に移動しやすい。従ってリーク電流が大きくなる。また基板110には不純物等によりトラップが形成される。2DEGの電子が基板110中のトラップに捕獲されることにより、2DEG付近のEcが上昇し、2DEGの電子濃度が低下する。この結果、ドレイン電流が減少する。
実施例1はバッファ層を設ける例である。図2(a)は実施例1に係るHEMTを例示する断面図である。図2(b)は実施例1に係るHEMTのエネルギーバンド図である。図1(a)と同じ構成については説明を省略する。
図2(a)に示すように、実施例1に係るHEMT100(半導体装置)において、基板10上に第1バッファ層12が設けられている。第1バッファ層12上にスペーサ層14が設けられている。スペーサ層14上には下から順にチャネル層16及び電子供給層18からなる能動層が積層され、電子供給層18上には下から順にキャップ層20、及び保護層22が積層されている。第1バッファ層12は基板10の上面に、スペーサ層14は第1バッファ層12の上面に、チャネル層16はスペーサ層14の上面に、それぞれ接触している。電子供給層18はチャネル層16の上面に、キャップ層20は電子供給層18の上面に、それぞれ接触している。ソース電極24及びドレイン電極26は電子供給層18の上面に接触している。ゲート電極28はキャップ層20の上面に接触している。ソース電極24及びドレイン電極26は、キャップ層20に近いほうからTi/Alを積層した電極であり、ゲート電極28は、キャップ層20に近いほうからNi/Auを積層した電極である。
基板10は、例えば不純物濃度1×10 18 cm −3 、厚さ100μmのn−GaNからなり、ドーパントはシリコン(Si)である。基板10にはn−GaN以外に、i−GaNを用いてもよい。第1バッファ層12は、例えば厚さ0.3μm、インジウム組成比18%の窒化インジウムアルミニウム(InAl1−xN、x=0.18)からなる。スペーサ層14は、例えば厚さ5nmの窒化アルミニウム(AlN)からなる。チャネル層16は、例えば厚さ0.3μmのi−GaNからなる。他の構成は比較例と同じである。
図2(b)に示すように、第1バッファ層12により、基板10とチャネル層16との間に高い障壁が形成される。これにより2DEGの電子が障壁を越えて基板10に移動することは困難となる。従って、リーク電流は抑制される。また2DEGの電子が基板10中のトラップに捕獲されることが抑制されるため、2DEG付近のEcの上昇による電子濃度の低下も抑制される。この結果、ドレイン電流の減少が抑制される。
第1バッファ層12には、GaNからなるチャネル層16よりバンドギャップが大きい材料を用いる。例えばAlGaNを用いた場合、格子不整合によりトラップが生じる。そこでバンドギャップが大きく、かつGaNからなるチャネル層16と格子整合をとることができるInAlNを用いる。第1バッファ層12とチャネル層16との格子整合を得ることにより、チャネル層16の結晶性が良好になり、トラップが生じにくい。その結果、HEMT100の特性が改善する。格子整合を得るためには、第1バッファ層12を形成するInAl1−xNのInの組成比は15%以上20%以下(0.15≦x≦0.2)が好ましい。またInの組成比を16%以上19%以下、17%以上18%以下としてもよいし、15%より大きく20%未満としてもよい。In組成比を15%未満、又は20%より大きくした場合、格子整合を得るのが困難となるためである。有効な障壁を形成するためには、第1バッファ層12の厚さを0.1μm以上1μm以下とすることが好ましい。第1バッファ層12は、厚さが1μmより厚い場合、表面に荒れが発生し、結晶性が低下するためである。
上記条件のInAlNを設けることで、GaNからなるチャネル層16と格子整合を得られるが、第1バッファ層12と接触するようにチャネル層16を設けた場合、第1バッファ層12のチャネル層16との接合界面に荒れが生じ、チャネル層16の結晶性が低下する。接合界面の荒れは、成長温度の低い第1バッファ層12と成長温度の高いチャネル層16との成長温度の違いによって生じる、第1バッファ層12の結晶の不均一性に起因する。これは、成長温度の高いチャネル層16を成長する際に、第1バッファ層12のInが蒸発することでInAlN表面が荒れてしまうからである。実施例1では、第1バッファ層12とチャネル層16との間にスペーサ層14を設け、第1バッファ層12とチャネル層16との接合界面の荒れを抑制する。第1バッファ層12とスペーサ層14との間、及びスペーサ層14とチャネル層16との間において、高い平坦性を有する接合界面が形成される。この結果、チャネル層16の結晶性が向上する。ただし、スペーサ層14が厚すぎるとスペーサ層14とチャネル層16との格子不整合が生じ、トラップが形成される。スペーサ層14が薄すぎると平坦な接合界面を得ることが難しくなる。従って、スペーサ層14の厚さは1nm以上10nm以下とすることが好ましく、2nm以上8nm以下、3nm以上7nm以下、1nmより大きく10nm未満としてもよい。
基板10を形成するn−GaN中の不純物濃度は1×1016cm −3 以上1×1019cm −3 以下、1×1017cm −3 以上1×1018 cm −3 以下、又は1×1016cm −3 より大きく1×1019cm −3 未満等とすることもできる。キャップ層20は設けてもよいし、設けなくてもよい。キャップ層20を設けない場合、ソース電極24、ドレイン電極26及びゲート電極28は電子供給層18上面に接触するように設けられる。キャップ層20を設ける場合、図2(a)の例以外に、ソース電極24及びドレイン電極26がキャップ層20の上面に接触するように設けられてもよい(不図示)。
電極は単層、又は三層以上の構造でもよいし、上記の材料以外の金属により形成してもよい。電子供給層18はInAlGaN以外の窒化物半導体からなるとしてもよい。キャップ層20はn−GaN以外の窒化物半導体からなるとしてもよい。窒化物半導体とは、窒素(N)を含む半導体であり、例えば窒化インジウムガリウム(InGaN)、窒化インジウム(InN)、及び窒化アルミニウムインジウムガリウム(AlInGaN)等がある。電子供給層18は、窒化物半導体のうちInAlN、AlInGaN等からなるとしてもよい。
実施例1に係るHEMT100の製造方法について説明する。MOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長)法により、基板10上に第1バッファ層12を形成する。成長条件は以下の通りである。
原料:トリメチルアルミニウム(Tri Methyl Aluminum:TMA)、トリメチルインジウム(Tri Methyl Indium:TMI)、アンモニア(NH
キャリアガス:窒素(N)、水素(H
TMAの流量:10〜500sccm(1.69×10−2〜8.45×10−1Pa・m/s)
TMIの流量:10〜500sccm
NHの流量:0.1〜100slm(1.69×10−1〜1.69×10Pa・m/s)
炉内圧力:大気圧(101.3kPa)〜100Torr(13.3MPa)
成長温度(成長時の基板の温度):500〜1000℃
第1バッファ層12に上にスペーサ層14を形成する。以下に示す成長条件を使用する。上記と共通する成長条件は省略する。
原料:TMA、NH
成長温度:500〜1200℃
スペーサ層14上にチャネル層16を形成する。
原料:トリメチルガリウム(Tri Methyl Gallium:TMG)、NH
TMGの流量:20〜1000sccm(3.38×10−2〜1.69Pa・m/s)
成長温度:800〜1200℃
チャネル層16上に電子供給層18を形成する。
原料:TMA、TMG、NH
成長温度:700〜1400℃
電子供給層18上にキャップ層20を形成する。
原料:TMG、NH
成長温度:800〜1200℃
キャップ層20上に、例えば第1SiN層を形成する。第1SiN層をパターニングして、電子供給層18を露出させる。露出した電子供給層18上に、例えば蒸着法を用いてオーミック電極を形成する。オーミック電極はソース電極24及びドレイン電極26として機能する。その後、アニール処理を行う。第1SiN層をさらにパターニングして、電子供給層18を露出させる。例えば蒸着法を用いて、電子供給層18上にショットキー電極を形成する。ショットキー電極はゲート電極28として機能する。ショットキー電極の形成後、アニール処理を行う。第1SiN層、電子供給層18及びゲート電極28上に、第2SiN層を設ける。第1SiN層と第2SiN層とで、保護層22が形成される。以上によりHEMT100が形成される。
実施例2は第2バッファ層を設けた例である。図3は実施例2に係るHEMTを例示する断面図である。
図3に示すように、実施例2に係るHEMT200においては、基板10と第1バッファ層12との間に第2バッファ層30が設けられている。第2バッファ層30は基板10の上面に接触し、第1バッファ層12は第2バッファ層30の上面に接触する。第2バッファ層30は、例えば厚さ10μm以上100μm以下のi−GaNからなる。第1バッファ層12の上のエピタキシャル構造は図2(a)と同様であるため、説明は省略する。
実施例2によれば、第2バッファ層30が設けられているため、基板10とチャネル層16との間の絶縁性が向上する。また、基板10とチャネル層16との距離が大きくなる。このため高周波動作、高出力時のHEMT200の特性が改善する。第1バッファ層12を厚くすることも可能である。しかし第1バッファ層12を形成するInAlNの成長速度は例えば1μm/h程度と遅いため、HEMTを効率的に製造することが困難である。これに対し、第2バッファ層30を形成するi−GaNの成長速度は例えば10μm/h程度と速い。このため、HEMTの製造工程が効率的になり、HEMTの低コスト化が可能となる。第2バッファ層30の厚さは20μm以上90μm以下、30μm以上80μm以下、又は10μmより大きく100μm未満としてもよい。第2バッファ層30は、例えば半絶縁性窒化ガリウム(Semi insulating-GaN:SI−GaN)からなるとしてもよい。SI−GaNとはGaNに例えば鉄(Fe)をドープしたものである。またスペーサ層14を設けてもよいし、設けなくてもよい。実施例2において、実施例1と同様にスペーサ層14を設けることで、第1バッファ層12とチャネル層16との接合界面の荒れを抑制することができ、結晶性の良いチャネル層16を形成することができる。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 基板
12 第1バッファ層
14 スペーサ層
16 チャネル層
18 電子供給層
20 キャップ層
24 ソース電極
26 ドレイン電極
28 ゲート電極
30 第2バッファ層
100、200 HEMT

Claims (5)

  1. n型窒化ガリウムからなる基板の上に、窒化物インジウムアルミニウム(InAl1−xN、0.15≦x≦0.2)からなる第1バッファ層を設ける工程と、
    前記第1バッファ層の上面に接触する、厚さ1nm以上10nm以下の窒化アルミニウムからなるスペーサ層を設ける工程と、
    前記スペーサ層の上面に接触する能動層を設ける工程と、を具備し、
    前記スペーサ層の成長温度は、前記能動層の成長温度より低く、
    前記能動層の成長温度は前記第1バッファ層の成長温度より高い半導体装置の製造方法。
  2. 前記能動層を設ける工程は、チャネル層を設ける工程と、前記チャネル層上に電子供給層を設ける工程とを含む請求項記載の半導体装置の製造方法。
  3. 前記チャネル層は窒化ガリウムにより形成され、
    前記電子供給層は、窒化アルミニウムガリウム又は窒化インジウムアルミニウムにより形成される請求項記載の半導体装置の製造方法。
  4. 前記基板と前記第1バッファ層との間に、i型窒化ガリウム又は半絶縁性窒化ガリウムからなる第2バッファ層を形成する工程を有することを特徴とする請求項1から3のいずれか一項に記載の半導体装置の製造方法。
  5. 前記能動層の上にソース電極、ドレイン電極およびゲート電極を設ける工程を有する請求項1から4のいずれか一項に記載の半導体装置の製造方法。
JP2011211096A 2011-09-27 2011-09-27 半導体装置の製造方法 Expired - Fee Related JP6035721B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011211096A JP6035721B2 (ja) 2011-09-27 2011-09-27 半導体装置の製造方法
US13/628,405 US8653563B2 (en) 2011-09-27 2012-09-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011211096A JP6035721B2 (ja) 2011-09-27 2011-09-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013074045A JP2013074045A (ja) 2013-04-22
JP6035721B2 true JP6035721B2 (ja) 2016-11-30

Family

ID=47910281

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011211096A Expired - Fee Related JP6035721B2 (ja) 2011-09-27 2011-09-27 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8653563B2 (ja)
JP (1) JP6035721B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI497721B (zh) * 2013-05-27 2015-08-21 Univ Nat Chiao Tung 增強型氮化鎵電晶體及其形成方法
JP6319975B2 (ja) * 2013-09-11 2018-05-09 学校法人 名城大学 窒化物半導体混晶の製造方法
US9620598B2 (en) * 2014-08-05 2017-04-11 Semiconductor Components Industries, Llc Electronic device including a channel layer including gallium nitride
JP6261523B2 (ja) * 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
JP2017041542A (ja) * 2015-08-20 2017-02-23 株式会社東芝 半導体装置
KR102403038B1 (ko) * 2016-08-23 2022-05-27 큐로미스, 인크 가공된 기판과 통합된 전자 전력 디바이스
JP2018056319A (ja) * 2016-09-28 2018-04-05 富士通株式会社 半導体装置、半導体装置の製造方法、電源装置及び増幅器
US20220157980A1 (en) * 2019-03-20 2022-05-19 Panasonic Corporation Nitride semiconductor device
CN113130645A (zh) * 2020-12-18 2021-07-16 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
US20220199817A1 (en) 2020-12-18 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN112750689A (zh) * 2021-01-18 2021-05-04 西安电子科技大学 镓极性面氮化镓材料及同质外延生长方法
CN113555431B (zh) * 2021-07-21 2022-12-02 西安电子科技大学 基于P型GaN漏电隔离层的同质外延氮化镓高电子迁移率晶体管及制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3728332B2 (ja) * 1995-04-24 2005-12-21 シャープ株式会社 化合物半導体発光素子
JPH09186363A (ja) * 1995-12-27 1997-07-15 Toshiba Corp 半導体発光素子及びその製造方法
JP3740744B2 (ja) * 1996-07-12 2006-02-01 ソニー株式会社 半導体の成長方法
EP1421626A2 (en) * 2001-08-07 2004-05-26 Jan Kuzmik High electron mobility devices
JP4077731B2 (ja) * 2003-01-27 2008-04-23 富士通株式会社 化合物半導体装置およびその製造方法
KR100661708B1 (ko) * 2004-10-19 2006-12-26 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
US8575651B2 (en) * 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7326971B2 (en) * 2005-06-08 2008-02-05 Cree, Inc. Gallium nitride based high-electron mobility devices
EP2096675B1 (en) * 2008-02-28 2013-08-21 Universität Ulm III-V nitride semiconductor device comprising a diamond layer
CN101981677B (zh) * 2008-03-24 2013-10-30 日本碍子株式会社 半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法
JP5487631B2 (ja) * 2009-02-04 2014-05-07 富士通株式会社 化合物半導体装置及びその製造方法
JP5634681B2 (ja) 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 半導体素子
JP2011040676A (ja) * 2009-08-18 2011-02-24 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2011049271A (ja) * 2009-08-26 2011-03-10 Sanken Electric Co Ltd 半導体装置
DE102009041548A1 (de) * 2009-09-15 2011-03-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterstruktur
JP2011077386A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、エピタキシャル基板、及び高電子移動度トランジスタを作製する方法

Also Published As

Publication number Publication date
US8653563B2 (en) 2014-02-18
JP2013074045A (ja) 2013-04-22
US20130075753A1 (en) 2013-03-28

Similar Documents

Publication Publication Date Title
JP6035721B2 (ja) 半導体装置の製造方法
JP5323527B2 (ja) GaN系電界効果トランジスタの製造方法
JP5810293B2 (ja) 窒化物半導体装置
JP5634681B2 (ja) 半導体素子
JP5825017B2 (ja) 化合物半導体装置及びその製造方法
JP5566670B2 (ja) GaN系電界効果トランジスタ
JP5343910B2 (ja) 化合物半導体装置の製造方法
US10600901B2 (en) Compound semiconductor device and manufacturing method thereof
JP2014027187A (ja) 化合物半導体装置及びその製造方法
US20220029007A1 (en) Semiconductor structure and semiconductor device
JP5871785B2 (ja) ヘテロ接合電界効果トランジスタ及びその製造方法
JP7074282B2 (ja) 高電子移動度トランジスタ
JP2015095605A (ja) 半導体装置および半導体基板
JP5648307B2 (ja) 縦型AlGaN/GaN−HEMTおよびその製造方法
JP2006286698A (ja) 電子デバイス及び電力変換装置
JP7069486B2 (ja) 高電子移動度トランジスタ
JP2017085014A (ja) 半導体結晶基板、半導体装置、半導体結晶基板の製造方法及び半導体装置の製造方法
JP6096523B2 (ja) 半導体装置とその製造方法
TWI798728B (zh) 半導體結構及其製造方法
TW201445737A (zh) 增強型氮化鎵電晶體及其形成方法
JP7231826B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP2023019923A (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP6185508B2 (ja) 半導体装置とその製造方法
WO2015005083A1 (ja) 窒化物半導体積層基板、窒化物半導体装置および窒化物半導体積層基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140918

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161017

R150 Certificate of patent or registration of utility model

Ref document number: 6035721

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees