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JP6032131B2 - 温度センサ回路 - Google Patents

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JP6032131B2
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本明細書で開示される技術は、温度センサ回路に関する。本明細書で開示される技術は特に、IC化に適した温度センサ回路に関する。
発振回路から出力されるクロック信号のパルス幅は、温度に対して変動する温度依存特性を有していることが多い。この温度依存特性を利用して温度を測定する温度センサ回路が開発されており、その一例が特許文献1及び2に開示されている。
この種の温度センサ回路は、2つの発振回路を備えており、一方の発振回路からは温度依存クロック信号が生成され、他方の発振回路からは温度に依存しない基準クロック信号が生成される。この種の温度センサ回路では、基準クロック信号を用いて温度依存クロック信号のパルス幅の変動を計測し、温度情報を得ることを特徴としている。
特開2007−187659号公報 特開2009−236603号公報
上記したように、この種の温度センサ回路では、温度依存特性を有しない高精度な基準クロック信号を必要とする。しかしながら、実際には、プロセスバラツキの影響によって、高精度な基準クロック信号を生成することは難しい。基準クロック信号を用いないで温度情報を得ることが可能な温度センサ回路が必要とされている。
本明細書で開示される温度センサ回路は、発振回路、遅延回路、遅延時間計測回路及び電流調整回路を備える。発振回路は、CMOSインバータの複数個がリング状に接続されているリングオシレータを有しており、クロック信号を生成する。遅延回路は、CMOSインバータの複数個が直列に接続されているインバータチェーンを有しており、クロック信号を利用して遅延信号を生成する。遅延時間計測回路は、遅延信号の遅延時間をクロック信号のクロック数に基づいて計測する。電流調整回路は、リングオシレータのCMOSインバータの出力端子とインバータチェーンのCMOSインバータの出力端子の少なくともいずれか一方に接続されている。本明細書で開示される温度センサ回路では、クロック信号のパルス幅の温度に対する温度依存特性と遅延信号の遅延時間の温度に対する温度依存特性の相違に基づいて、遅延時間計測回路で計測されるクロック数が温度に対して変動するように構成されている。
上記温度センサ回路では、クロック信号のパルス幅と遅延信号の遅延時間の温度依存特性の相違を利用することを特徴としている。このため、温度依存特性を有するクロック信号を用いて遅延信号の遅延時間を計測したとしても、計測されるクロック数は温度に依存して変動することができるので、そのクロック数から温度情報が得られる。上記温度センサ回路によると、温度依存特性を有しない高精度な基準クロック信号を用いないで温度情報を得ることができる。さらに、上記温度センサ回路では、電流調整回路が設けられているので、高温範囲においても正確な温度情報を得ることができる。
図1は、温度センサ回路の概略を示すブロック図である。 図2は、発振回路に含まれるリングオシレータの概略を示す図である。 図3は、遅延回路に含まれるインバータチェーンの概略を示す図である。 図4は、リングオシレータ及びインバータチェーンを構成するCMOSインバータの回路図である。 図5は、遅延時間計測回路で計測されるカウント数の温度依存特性を示す図である。 図6Aは、比較例において、低い温度Taのときの動作波形を示す。 図6Bは、比較例において、高い温度Taのときの動作波形を示す。 図7Aは、実施例において、低い温度Taのときの動作波形を示す。 図7Bは、実施例において、高い温度Taのときの動作波形を示す。 図8は、バイナリカウンタを利用する温度センサ回路の概略を示すブロック図である。 図9は、比較例におけるデジタル出力値の温度依存特性を示す。 図10は、実施例におけるデジタル出力値の温度依存特性を示す。 図11は、リングオシレータ及びインバータチェーンを構成するCMOSインバータの模式的な断面図である。 図12は、CMOSインバータを構成するp型MOSFETのゲート幅をパラメータとしたときの、温度と遅延時間の関係を示す。 図13は、CMOSインバータを構成するn型MOSFETのゲート幅をパラメータとしたときの、温度と遅延時間の関係を示す。 図14は、高温範囲において遅延時間の変化率が増加又は低下するCMOSインバータに対しての対策の一例を示す。 図15は、リングオシレータ及びインバータチェーンを構成するCMOSインバータの理想的な温度と遅延時間の関係を示す。 図16Aは、インバータチェーンを構成するCMOSインバータの遅延時間の変化率が高温範囲で大きく増加する場合の対策の一例を示す。 図16Bは、インバータチェーンを構成するCMOSインバータの遅延時間の変化率が高温範囲で大きく低下する場合の対策の一例を示す。 図17Aは、リングオシレータを構成するCMOSインバータの遅延時間の変化率が高温範囲で大きく増加する場合の対策の一例を示す。 図17Bは、リングオシレータを構成するCMOSインバータの遅延時間の変化率が高温範囲で大きく低下する場合の対策の一例を示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
(特徴1)温度センサ回路の一実施形態は、発振回路、遅延回路、遅延時間計測回路及び電流調整回路を備えていてもよい。発振回路は、CMOSインバータの複数個がリング状に接続されているリングオシレータを有しており、クロック信号を生成するものである。クロック信号のパルス幅は、温度に対して変動してもよい。クロック信号のパルス幅は、温度に対して増加する正の温度依存特性を有していてもよく、温度に対して減少する負の温度依存特性を有していてもよい。遅延回路は、CMOSインバータの複数個が直列に接続されているインバータチェーンを有しており、クロック信号を利用して遅延信号を生成するものである。ここで、「クロック信号を利用して」とは、クロック信号を直接的に遅延させて遅延信号を生成してもよく、クロック信号を起源とする信号を遅延させて遅延信号を生成してもよい。後者の例には、クロック信号を低周波化させた低周波信号を遅延させて遅延信号を生成する例が含まれる。遅延信号の遅延時間も、温度に対して変動してもよい。遅延信号の遅延時間は、温度に対して増加する正の温度依存特性を有していてもよく、温度に対して減少する負の温度依存特性を有していてもよい。なお、クロック信号のパルス幅が正の温度依存特性を有する場合、遅延信号の遅延時間が正の温度依存特性を有しているのが望ましい。なお、この実施形態では、発振回路と遅延回路の双方がCMOS(Complementary Metal Oxide Semiconductor)で構成することができるので、1チップ化が容易である。遅延時間計測回路は、遅延信号の遅延時間をクロック信号のクロック数に基づいて計測するものである。遅延時間計測回路は、アナログ回路を利用して遅延時間を計測してもよく、デジタル回路を利用して遅延時間を計測してもよい。遅延時間計測回路は、回路構成の簡単化、小サイズ化のためには、デジタル回路を利用するのが望ましい。クロック信号のパルス幅の温度依存特性と遅延信号の遅延時間の温度依存特性が異なっている。電流調整回路は、リングオシレータのCMOSインバータの出力端子とインバータチェーンのCMOSインバータの出力端子の少なくともいずれか一方に接続されている。電流調整回路は、リングオシレータに設けられる場合、リングオシレータを構成する複数のCMOSインバータの各々の出力端子に接続されていてもよい。同様に、電流調整回路は、インバータチェーンに設けられる場合、インバータチェーンを構成する複数のCMOSインバータの各々の出力端子に接続されていてもよい。電流調整回路は、温度特性を有しており、高温範囲において、CMOSインバータの遅延時間の温度に対する変化率を調整可能に構成されている。電流調整回路の一例には、ダイオード、抵抗素子、容量素子、又はMOSFET等のトランジスタが含まれる。
(特徴2)インバータチェーンのCMOSインバータを構成する電界効果型トランジスタのゲート長が、リングオシレータのCMOSインバータを構成する電界効果型トランジスタのゲート長よりも長くてよい。この場合、電流調整回路は、インバータチェーンのCMOSインバータの出力端子に接続されていてもよい。ゲート長について上記関係が成立していると、温度センサ回路の出力が正の温度依存性を有することができる。ところが、上記関係を成立させるために、CMOSインバータを構成する電界効果型トランジスタのゲート長を長く設定すると、CMOSインバータの温度に対する遅延時間の変化率の線形性が崩れることが本願明細書において確認されている。したがって、遅延時間の変化率の線形性が崩れるCMOSインバータに対して電流調整回路を設けることで、遅延時間の変化率の線形性の崩れを改善することができ、正確な温度情報を取得可能な温度センサ回路が実現される。
(特徴3)特徴2において、インバータチェーンのCMOSインバータを構成するp型の電界効果型トランジスタのゲート幅が、インバータチェーンのCMOSインバータを構成するn型の電界効果型トランジスタのゲート幅よりも長くてよい。この場合、p型の電界効果型トランジスタを流れるリーク電流値が、n型の電界効果型トランジスタを流れるリーク電流値と電流調整回路を流れる電流値の合計値に略等しくてもよい。この実施形態によると、インバータチェーンのCMOSインバータにおいて、温度に対する遅延時間の変化率が線形性を有することができる。
(特徴4)リングオシレータのCMOSインバータを構成する電界効果型トランジスタとインバータチェーンのCMOSインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されていてもよい。この実施形態によると、チャネル長変調効果の相違によって、リングオシレータの温度依存特性とインバータチェーンの温度依存特性が異なるものとなる。すなわち、リングオシレータで生成されるクロック信号のパルス幅の温度依存特性とインバータチェーンで生成される遅延信号の遅延時間の温度依存特性が異なることとなる。この実施形態では、リングオシレータとインバータチェーンの双方のCMOSインバータを構成する電界効果型トランジスタのチャネルのレイアウトを調整するだけで、異なる温度依存特性のクロック信号と遅延信号を生成することができる。
(特徴5)温度センサ回路は、クロック信号を低い周波数に変換した低周波信号を生成し、遅延回路に提供する分周回路をさらに備えていてもよい。この実施形態では、遅延時間が、低周波信号の立ち上がりと遅延信号の立ち上がりの時間差とすることができる。
(特徴6)分周回路は、複数段のバイナリカウンタを有していてもよい。この場合、遅延時間計測回路は、バイナリカウンタのカウント値を記憶可能に構成されている記憶装置を有していてもよい。さらに、記憶装置は、遅延回路の出力の立ち上がりに応答して、バイナリカウンタのカウント値を記憶してもよい。この実施形態によると、遅延時間の遅延時間において、バイナリカウンタがカウントしたクロック数が記憶装置に記憶される。また、バイナリカウンタの最上位ビットによって、記憶装置に記憶されるクロック数がリセットされるのが望ましい。
図1に示されるように、温度センサ回路1は、1チップ化された回路であり、発振回路2と分周回路3と遅延回路4と遅延時間計測回路5とを備えている。発振回路2は、クロック信号CLKを生成するように構成されている。クロック信号CLKは、例えばデューティー比が50%の矩形波である。分周回路3は、クロック信号CLKを低い周波数の低周波信号S1に変換するように構成されている。分周回路3は、例えばクロック信号CLKの周波数を1/1024倍又は1/2048倍に低周波化する。遅延回路4は、低周波信号S1を遅延させた遅延信号S2を生成するように構成されている。遅延時間計測回路5は、低周波信号S1と遅延信号S2の時間差(遅延信号S2の遅延時間に相当する)をクロック信号CLKのクロック数に基づいて計測するように構成されている。また、遅延時間計測回路5は、その計測されたクロック数をデジタルの温度情報Doutに変換して出力するように構成されている。
図2に示されるように、発振回路2は、第1インバータINV1の複数個がリング状に接続されたリングオシレータで構成されている。リングオシレータは、例えば11段の第1インバータINV1を有している。
図3に示されるように、遅延回路4は、第2インバータINV2の複数個が直列に接続されたインバータチェーンで構成されている。インバータチェーンは、例えば50段の第2インバータINV2を有している。
図4に示されるように、リングオシレータの第1インバータINV1とインバータチェーンの第2インバータINV2はいずれも、正電源ライン(Vddライン)と負電源ライン(Vss)の間に直列に接続された第1トランジスタTr1と第2トランジスタTr2を有するCMOSを備えている。第1トランジスタTr1は、p型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、ドレインがVddラインに接続されており、ソースが第2トランジスタTr2のドレインに接続されている。第2トランジスタTr2は、n型のMOSFETであり、ドレインが第1トランジスタTr1のソースに接続されており、ソースが負電源ラインVssに接続されている。第1トランジスタTr1と第2トランジスタTr2の接続点が、次段のCMOSインバータを構成するトランジスタのゲートに接続されている。なお、第1寄生ダイオードD1及び第2寄生ダイオードD2については、後述する高温範囲の対策の説明において詳細する。
本実施例では、リングオシレータの第1インバータINV1を構成するトランジスタTr1,Tr2によるチャネル長変調効果とインバータチェーンの第2インバータINV2を構成するトランジスタTr1,Tr2によるチャネル長変調効果が異なるように構成されていることを特徴としている。具体的には、ゲート幅を一定としたときに、リングオシレータの第1インバータINV1を構成するトランジスタTr1,Tr2のゲート長が、インバータチェーンの第2インバータINV2を構成するトランジスタTr1,Tr2のゲート長よりも短く構成されている。なお、この例では、第1インバータINV1の第1トランジスタTr1のゲート長が第2インバータINV2の第1トランジスタTr1のゲート長よりも短く、さらに、第1インバータINV1の第2トランジスタTr2のゲート長が第2インバータINV2の第2トランジスタTr2のゲート長よりも短い。この例に代えて、第1インバータINV1の第1トランジスタTr1と第2トランジスタTr2のいずれか一方のゲート長のみが短くてもよい。
通常、トランジスタTr1,Tr2は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、リングオシレータの第1インバータINV1では、低温よりも高温で動作速度が低下するので、発振するクロック信号CLKのパルス幅が増加する。すなわち、クロック信号CLKのパルス幅は、温度に対して略一次関数で増加する正の温度依存特性を有している。また、インバータチェーンの第2インバータINV2でも、低温よりも高温で動作速度が低下するので、遅延信号S2の遅延時間が増加する。すなわち、遅延信号S2の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。ここで、チャネル長変調効果とは、IV特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が異なるとは、IV特性の飽和領域における電流増加量が異なることをいう。本実施例では、リングオシレータの第1インバータINV1を構成するトランジスタTr1,Tr2のゲート長がインバータチェーンの第2インバータINV2を構成するトランジスタTr1,Tr2のゲート長よりも短いので、IV特性の飽和領域における電流増加量に関しては、リングオシレータの第1インバータINV1を構成するトランジスタTr1,Tr2の方がインバータチェーンの第2インバータINV2を構成するトランジスタTr1,Tr2よりも大きい。このため、低温から高温に変化したときに、リングオシレータのトランジスタTr1,Tr2での電流変化量は相対的に小さく、インバータチェーンのトランジスタTr1,Tr2での電流変化量は相対的に大きくなる。この結果、低温から高温に変化したときに、リングオシレータの動作速度の低下量が相対的に小さく、インバータチェーンの動作速度の低下量が相対的に大きくなる。
図5〜7を参照して、本実施例の温度センサ回路1の特徴を説明する。まず、図5及び図6を参照し、比較例の温度センサ回路の動作を説明する。比較例の温度センサ回路は、リングオシレータの第1インバータINV1を構成するトランジスタTr1,Tr2のチャネル長変調効果とインバータチェーンの第2インバータINV2を構成するトランジスタTr1,Tr2のチャネル長変調効果が一致している例(第1インバータINV1と第2インバータINV2の双方のトランジスタTr1,Tr2のゲート幅及びゲート長が一致している)である。このため、比較例では、低温から高温に変化したときに、リングオシレータの動作速度の低下量とインバータチェーンの動作速度の低下量が一致するので、リングオシレータで生成されるクロック信号CLKの温度依存特性とインバータチェーンで生成される遅延信号S2の温度依存特性が一致する。前記したように、クロック信号CLKのパルス幅は、温度に対して略一次関数で増加する正の温度依存特性を有している。遅延信号S2の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、クロック信号CLKのパルス幅の温度に対する変化率(基準温度のパルス幅を「1」としたときの任意温度におけるパルス幅の比)と遅延信号S2の遅延時間の温度に対する変化率(基準温度の遅延時間を「1」としたときの任意温度における遅延時間の比)が略等しい関係となっており、双方の温度依存特性が一致している。
図6A,6Bに示されるように、遅延信号S2が正の温度依存特性を有することから、低周波信号S1と遅延信号S2の時間差(遅延信号S2の遅延時間T1,T2)は、相対的に低い温度Ta(図5参照)のときよりも、相対的に高い温度Tb(図5参照)のほうが長くなる。しかしながら、クロック信号CLKのパルス幅も正の温度依存特性を有しており、また、クロック信号CLKと遅延信号S2の温度依存特性が一致していることから、相対的に低い温度Taと相対的に高い温度Tbのそれぞれの遅延時間T1,T2で計測されるクロック信号CLKのクロック数が同一数の5となる。このように、リングオシレータで生成されるクロック信号CLKの温度依存特性とインバータチェーンで生成される遅延信号S2の温度依存特性が一致すると、図5に示されるように、クロック信号CLKのカウント数は温度に対して変動しない。比較例では、高感度に温度を計測することが難しい。
一方、本実施例の温度センサ回路1では、リングオシレータの第1インバータINV1を構成するトランジスタTr1,Tr2のチャネル長変調効果とインバータチェーンの第2インバータINV2を構成するトランジスタTr1,Tr2のチャネル長変調効果が異なっており、このため、本実施例では、低温から高温に変化したときに、リングオシレータの動作速度の低下量とインバータチェーンの動作速度の低下量が異なっており、リングオシレータで生成されるクロック信号CLKの温度依存特性とインバータチェーンで生成される遅延信号S2の温度依存特性が異なっている。前記したように、クロック信号CLKのパルス幅は、温度に対して略一次関数で増加する正の温度依存特性を有している。遅延信号S2の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、遅延信号S2の遅延時間の温度に対する変化率(基準温度のパルス幅を「1」としたときの任意温度におけるパルス幅の比)がクロック信号CLKのパルス幅の温度に対する変化率(基準温度の遅延時間を「1」としたときの任意温度における遅延時間の比)よりも大きい関係となっており、双方の温度依存特性が異なっている。
このため、図7Aに示されるように、相対的に低い温度Taでは、遅延信号S2の遅延時間T3で計測されるクロック信号CLKのクロック数が6である。図7Bに示されるように、相対的に高い温度Tbでは、遅延信号S2の遅延時間T4で計測されるクロック信号CLKのクロック数が9である。このように、リングオシレータで生成されるクロック信号CLKの温度依存特性とインバータチェーンで生成される遅延信号S2の温度依存特性が相違していると、図5に示されるように、遅延時間計測回路5で計測されるクロック数が温度に対して変動する。本実施例では、クロック信号CLKの温度依存特性と遅延信号S2の温度依存特性の相違を利用して温度情報を得ることができる。
(シミュレーション結果)
図8に、シミュレーションに用いた温度センサ回路10の構成を示す。この温度センサ回路10は、発振回路12と分周回路13と遅延回路14と遅延時間計測回路15とを備えている。発振回路12は、図2及び図4で例示したように、第1インバータINV1の11段で構成されたリングオシレータである。分周回路13は、NAND型のD型フリップフロップで構成された10ビットのバイナリカウンタである。このため、分周回路13は、クロック信号CLKの周波数を1/1024倍に低周波化する。遅延回路14は、図3及び図4で例示したように、第2インバータINV2の50段で構成されたインバータチェーンである。遅延時間計測回路15は、D型フリップフロップで構成された記憶装置(11ビット×2のラッチ回路である)を有するエンコーダである。遅延時間計測回路15は、分周回路13のカウンタ値を入力可能に構成されている。ここで、分周回路13の最上位ビットは、遅延回路14に入力するとともに、遅延時間計測回路15の記憶装置のリセット端子にも入力している。遅延回路14の出力は、遅延時間計測回路15の記憶装置のセット端子に入力している。遅延時間計測回路15の記憶装置は、セット端子に「1」が入力した時に分周回路13のカウント値を記憶し、リセット端子に「1」が入力した時に記憶していたカウント値を消去する。
リングオシレータの第1インバータINV1では、第1トランジスタTrのサイズ(W/L)が1μm/0.35μmであり、第2トランジスタTr2のサイズ(W/L)が3μm/0.35μmである。今回のシミュレーションでは、インバータチェーンの第2インバータINV2において、第1トランジスタTr1と第2トランジスタTr2のゲート幅Wを一致させ、ゲート長Lをパラメータとした。
まず、温度センサ回路10の動作を説明する。温度センサ回路10では、分周回路13の最上位ビットが「1」になる時(低周波信号S1の立ち上がり時に相当する)に、遅延時間計測回路15の記憶装置に記憶されていたカウント値が消去される。遅延回路14の出力が「1」になる時(遅延信号S2が立ち上がる時に相当する)に、遅延時間計測回路15の記憶装置が分周回路13のカウンタ値を記憶する。すなわち、低周波信号S1の立ち上がりから遅延信号S2の立ち上がりまで(遅延信号S2の遅延時間に相当する)において、分周回路13がクロック信号CLKに応じてカウントしたクロック数を遅延時間計測回路15が記憶する。遅延時間計測回路15は、計測されたクロック数をデジタル出力値である温度情報Doutに変換して出力する。
図9に、第1インバータINV1と第2インバータINV2のゲート長を一致させた場合のシミュレーション結果を示す。温度に対してデジタルの出力値が略一定であることが分かる。高感度に温度情報を得ることが難しい。
図10に、第2インバータINV2の第1トランジスタTr1と第2トランジスタTr2の双方のゲート長を0.35μm,5μm,10μmに変えたときの結果を示す。ゲート長を大きくするほど、デジタル出力値が温度に対して大きく変動することが分かる。このように、第1インバータINV1と第2インバータINV2のゲート長を変えることで、第1インバータINV1と第2インバータINV2の温度依存特性が相違し、その相違に基づいて温度情報が得られることが分かる。
以下、本実施例の温度センサ回路1,10の他の特徴を列記する。
(1)本実施例の温度センサ回路1,10は、1つの発振回路2,12から出力されるクロック信号CLKが、直列に接続された回路要素間のラインを経由するように構成されている。例えば、従来の温度センサ回路のように、2つの発振回路から出力される温度依存クロック信号と基準クロック信号が、並列に設けられた2つのラインを経由する場合に比して、回路構成を簡単化できる。
(2)従来の温度センサ回路では、温度依存クロック信号の周波数と基準クロック信号の周波数の絶対値を利用するものであり、それぞれの周波数を正確に調整する必要がある。しかしながら、プロセスバラツキの影響により、それぞれの周波数の正確に調整することは困難である。一方、本実施例の温度センサ回路1,10では、リングオシレータの第1インバータINV1の温度依存特性とインバータチェーンの第2インバータINV2の温度依存特性の相対的な差を利用するので、プロセスバラツキの影響が抑制される。
(3)また、本実施例の温度センサ回路1,10は、全ての回路要素をデジタル回路で構成することが可能である。このため、設計が容易であること、異なる製造プロセスに柔軟に対応できること、プロセスバラツキが抑制されること、低電圧で低消費電力化に対応できること、等のメリットがある。
(高温範囲での対策)
図11に、リングオシレータ及びインバータチェーンを構成するCMOSのインバータINV1,INV2(図4参照)の断面図を模式的に示す。図11に示されるように、p型MOSFETである第1トランジスタTr1ではp+型ソースとn型ウェルの間に寄生の第1寄生ダイオードD1が存在しており、n型MOSFETである第2トランジスタTr2ではn+型ドレインとp型基板の間に寄生の第2寄生ダイオードD2が存在している。
寄生ダイオードD1,D2においては、高温範囲で逆方向のリーク電流が流れる。このリーク電流に起因して、リングオシレータが生成するクロック信号CLKの温度依存特性及びインバータチェーンが生成する遅延信号S2の温度依存特性については、高温範囲でその線形性が崩れることがある。
図12及び図13に、インバータINV1,INV2における温度と遅延時間の関係を示す。図12の例では、第1トランジスタTr1及び第2トランジスタTr2のゲート長を0.25μmに固定し、第2トランジスタTr2のゲート幅を0.3μmに固定し、第1トランジスタTr1のゲート幅を変動させたときの結果である。図13の例では、第1トランジスタTr1及び第2トランジスタTr2のゲート長を0.25μmに固定し、第1トランジスタTr1のゲート幅を0.9μmに固定し、第2トランジスタTr2のゲート幅を変動させたときの結果である。なお、リングオシレータは複数個の第1インバータINV1で構成されているので、個々の第1インバータINV1の遅延時間は、リングオシレータで生成されるクロック信号CLKのパルス幅の温度に対する温度依存特性に影響する。同様に、インバータチェーンは複数個の第2インバータINV2で構成されているので、個々の第2インバータINV2の遅延時間は、インバータチェーンで生成される遅延信号S2の温度に対する温度依存特性に影響する。
図12に示されるように、p型MOSFETである第1トランジスタTr1のゲート幅が長くなると、高温範囲において温度に対する遅延時間の線形性が崩れ、遅延時間の変化率が低温範囲よりも高温範囲で低下する傾向にある。一方、図13に示されるように、n型MOSFETである第2トランジスタTr2のゲート幅が長くなると、高温範囲において温度に対する遅延時間の線形性が崩れ、遅延時間の変化率が低温範囲よりも高温範囲で増加する傾向にある。このように、インバータINV1,INV2を構成する第1トランジスタTr1及び第2トランジスタTr2のゲートのサイズ(W/L)設計に基づいて、温度に対する遅延時間の変化率が高温範囲で低下することもあれば、増加することもある。
例えば、リングオシレータを構成する第1インバータINV1の遅延時間の変化率が高温範囲で低下すると、リングオシレータが生成するクロック信号CLKのパルス幅の温度に対する変化率も高温範囲で低下する。このとき、インバータチェーンを構成する第2インバータINV2の遅延時間の変化率が高温範囲で一定又は増加すると、インバータチェーンが生成する遅延信号S2の遅延時間の変化率が高温範囲において一定又は増加する。この結果、遅延時間計測回路15で計測されるクロック数の温度に対する変化率が低温範囲よりも高温範囲で増加し、クロック数と温度の関係の線形性が高温範囲で崩れ、正確な温度情報を得ることが困難になる。
あるいは、リングオシレータを構成する第1インバータINV1の遅延時間の変化率が高温範囲で増加すると、リングオシレータが生成するクロック信号CLKのパルス幅の温度に対する変化率も高温範囲で増加する。このとき、インバータチェーンを構成する第2インバータINV2の遅延時間の変化率が高温範囲で一定又は低下すると、インバータチェーンが生成する遅延信号S2の遅延時間の変化率が高温範囲において一定又は低下する。この結果、遅延時間計測回路15で計測されるクロック数の温度に対する変化率が低温範囲よりも高温範囲で低下し、クロック数と温度の関係の線形性が高温範囲で崩れ、正確な温度情報を得ることが困難になる。
このような問題に対策する一例を図14に示す。例えば、高温範囲において遅延時間の変化率が増加するようなインバータINV1,INV2に対しては、その出力端子とVddラインの間に第1ダイオードD11を接続する。第1ダイオードD11の向きは、インバータINV1,INV2を構成するp型MOSFETの第1トランジスタTr1に寄生する第1寄生ダイオードD1(図4参照)と同一の向きである。図12で例示するように、この向きに挿入される第1ダイオードD11は、インバータINV1,INV2の温度に対する遅延時間の変化率を高温範囲で低下させる傾向にある。この結果、第1ダイオードD11が挿入されたインバータINV1,INV2では、温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となる。また、高温範囲において温度に対する遅延時間の変化率が低下するようなインバータINV1,INV2に対しては、その出力端子とVssラインの間に第2ダイオードD12を接続する。第2ダイオードD12の向きは、インバータINV1,INV2を構成するn型MOSFETの第2トランジスタTr2に寄生する寄生ダイオードD2(図4参照)と同一の向きである。図13で例示するように、この向きに挿入された第2ダイオードD12は、インバータINV1,INV2の温度に対する遅延時間の変化率を高温範囲で増加させる傾向にある。この結果、第2ダイオードD12が挿入されたインバータINV1,INV2では、温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定となる。
図15に、理想的なインバータINV1,INV2の遅延時間を示す。リングオシレータの第1インバータINV1及びインバータチェーンの第2インバータINV2の各々において、温度に対する遅延時間の変化率が低温範囲から高温範囲まで一定であり、その変化率についてはインバータチェーンの第2インバータINV2の方が大きい。このような関係が得られていると、遅延時間計測回路15で計測されるクロック数の温度に対する変化率が低温範囲から高温範囲まで一定となり、クロック数と温度の関係の線形性が低温範囲から高温範囲まで維持され、正確な温度情報が得られる。
以下、様々な対策パターンを例示する。以下では、対策が施されていないときの温度と遅延時間の関係を実線で示し、対策を施したときの温度と遅延時間の関係を破線で示す。
図16Aに示される例では、インバータチェーンを構成する第2インバータINV2の温度に対する遅延時間の変化率が、高温範囲で増加している。このような場合、インバータチェーンを構成する第2インバータINV2に対して第1ダイオードD11を挿入し、高温範囲における遅延時間の変化率を低下させてもよい。あるいは、リングオシレータの第1インバータINV1に対して第2ダイオードD12を挿入し、高温範囲における遅延時間の変化率を増加させてもよい。
図16Bに示される例では、インバータチェーンを構成する第2インバータINV2の温度に対する遅延時間の変化率が、高温範囲で低下している。このような場合、インバータチェーンを構成する第2インバータINV2に対して第2ダイオードD12を挿入し、高温範囲における遅延時間の変化率を増加させてもよい。あるいは、リングオシレータの第1インバータINV1に対して第1ダイオードD11を挿入し、高温範囲における遅延時間の変化率を低下させてもよい。
図17Aに示される例では、リングオシレータを構成する第1インバータINV1の温度に対する遅延時間の変化率が、高温範囲で増加している。このような場合、インバータチェーンを構成する第2インバータINV2に対して第2ダイオードD12を挿入し、高温範囲における遅延時間の変化率を増加させてもよい。あるいは、リングオシレータの第1インバータINV1に対して第1ダイオードD11を挿入し、高温範囲における遅延時間の変化率を低下させてもよい。
図17Bに示される例では、リングオシレータを構成する第1インバータINV1の温度に対する遅延時間の変化率が、高温範囲で低下している。このような場合、インバータチェーンを構成する第2インバータINV2に対して第1ダイオードD11を挿入し、高温範囲における遅延時間の変化率を低下させてもよい。あるいは、リングオシレータを構成する第1インバータINV1に対して第2ダイオードD12を挿入し、高温範囲における遅延時間の変化率を増加させてもよい。
図16及び図17の例では、リングオシレータを構成する第1インバータINV1とインバータチェーンを構成する第2インバータINV2のいずれか一方の線形性が崩れている場合を例示しているが、第1インバータINV1と第2インバータINV2の双方の線形性が崩れる場合には、図16及び図17に例示される技術を適宜に組合せることで対策することが可能である。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1,10:温度センサ回路
2,12:発振回路
3,13:分周回路
4,14:遅延回路
5,15:遅延時間計測回路

Claims (7)

  1. CMOSインバータの複数個がリング状に接続されているリングオシレータを有しており、クロック信号を生成する発振回路と、
    CMOSインバータの複数個が直列に接続されているインバータチェーンを有しており、前記クロック信号を利用して遅延信号を生成する遅延回路と、
    前記遅延信号の遅延時間を前記クロック信号のクロック数に基づいて計測する遅延時間計測回路と、
    前記リングオシレータの前記CMOSインバータの出力端子と前記インバータチェーンの前記CMOSインバータの出力端子の少なくともいずれか一方に接続されている電流調整回路と、を備えており、
    前記クロック信号のパルス幅の温度に対する温度依存特性と前記遅延信号の前記遅延時間の温度に対する温度依存特性の相違に基づいて、前記遅延時間計測回路で計測される前記クロック数が温度に対して変動するように構成されている温度センサ回路。
  2. 前記インバータチェーンの前記CMOSインバータを構成する電界効果型トランジスタのゲート長が、前記リングオシレータの前記CMOSインバータを構成する電界効果型トランジスタのゲート長よりも長く、
    前記電流調整回路は、前記インバータチェーンの前記CMOSインバータの出力端子に接続されている請求項1に記載の温度センサ回路。
  3. 前記インバータチェーンの前記CMOSインバータを構成するp型の電界効果型トランジスタのゲート幅が、前記インバータチェーンの前記CMOSインバータを構成するn型の電界効果型トランジスタのゲート幅よりも長く、
    前記p型の電界効果型トランジスタを流れるリーク電流値が、前記n型の電界効果型トランジスタを流れるリーク電流値と前記電流調整回路を流れる電流値の合計値に略等しい請求項2に記載の温度センサ回路。
  4. 前記電流調整回路は、ダイオードである請求項1〜3のいずれか一項に記載の温度センサ回路。
  5. 前記リングオシレータの前記CMOSインバータを構成する電界効果型トランジスタと前記インバータチェーンの前記CMOSインバータを構成する電界効果型トランジスタが、異なるチャネル長変調効果を有するように構成されている請求項1〜4のいずれか一項に記載の温度センサ回路。
  6. 前記クロック信号を低い周波数に変換した低周波信号を生成し、前記遅延回路に提供する分周回路をさらに備えており、
    前記遅延時間は、前記低周波信号の立ち上がりと前記遅延信号の立ち上がりの時間差である請求項1〜5のいずれか一項に記載の温度センサ回路。
  7. 前記分周回路は、複数段のバイナリカウンタを有しており、
    前記遅延時間計測回路は、前記バイナリカウンタのカウント値を記憶可能に構成されている記憶装置を有しており、
    前記記憶装置は、前記遅延回路の出力の立ち上がりに応答して、前記バイナリカウンタの前記カウント値を記憶する請求項6に記載の温度センサ回路。
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