JP6000508B2 - スイッチングレギュレータ - Google Patents
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Description
本発明は，スイッチングレギュレータに関する。
スイッチングレギュレータは，供給される電源電圧から負荷回路が使用する内部電源電圧を生成する。直流電源電圧から直流の内部電源電圧を生成するスイッチングレギュレータは，ＤＣＤＣコンバータとも称される。
スイッチングレギュレータは，高い電源電圧側に接続される第１のトランジスタと，低い電源電圧（グランド）側に接続される第２のトランジスタとを有し，両トランジスタの接続ノードに接続したＬＣ平滑化回路を介して出力電圧を負荷回路に供給する。両トランジスタのスイッチング動作を適宜制御することで，出力電圧を所望の電位に維持する。このＬＣ平滑化回路は，スイッチングレギュレータが形成される集積回路チップの外側に設けられたり，集積回路チップ内に設けられたりする。
スイッチングレギュレータは，出力電圧をモニタし，出力電圧が所望の電位に維持されるように第１，第２のトランジスタを交互に導通させる。たとえば，負荷が重くなり出力電圧が低下すれば第１のトランジスタを導通する期間を長くして，出力電圧の低下を抑制する。または，スイッチングレギュレータは，出力電流をモニタし，出力負荷の大きさに応じて変化する出力電流の大きさに応じて，第１のトランジスタの導通期間を制御する。
スイッチングレギュレータの効率を高めるために，軽負荷時に両トランジスタのスイッチング回数を減らすことが行われる。例えば，軽負荷になるとスイッチング周波数を低くして，スイッチング回数を減らす。または，軽負荷になると両トランジスタのスイッチング動作を休止するようにして，一定期間内のスイッチング回数を減らす。これにより，軽負荷時において，スイッチング動作に伴って生じるスイッチングロスを減らして効率を高めることができる。
しかしながら，スイッチング回数を減らしたり，スイッチング動作を休止すると，出力に電流が供給されない期間が発生し，その間の出力電圧の垂下により出力電圧の変動（リップル）が大きくなるという問題が生じる。特に，軽負荷時でも徐々に負荷が重くなると，出力電圧の垂下の程度も大きくなり，出力電圧変動（リップル）も大きくなる。
そこで，本発明の目的は，出力電圧のリップルを抑制したスイッチングレギュレータを提供することにある。
スイッチングレギュレータの第１の側面は，高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有し，前記第１，第２のトランジスタの接続ノードを出力端子とする出力回路と，
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視し，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成する第１のコンパレータとを有し，
前記駆動制御ユニットは，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止する休止動作と生成するスイッチング動作を行い，さらに，前記負荷回路の負荷の増大に応じて，休止動作からスイッチング動作への切り替わりタイミングを早めるタイミング制御信号を前記第１のコンパレータに出力する。
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視し，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成する第１のコンパレータとを有し，
前記駆動制御ユニットは，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止する休止動作と生成するスイッチング動作を行い，さらに，前記負荷回路の負荷の増大に応じて，休止動作からスイッチング動作への切り替わりタイミングを早めるタイミング制御信号を前記第１のコンパレータに出力する。
第１の側面によれば，出力電圧のリップルを抑制できる。
本実施の形態にかかるスイッチングレギュレータは，高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有する出力回路と，第１，第２のトランジスタの接続ノードである出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するスイッチング制御ユニットとを有する。スイッチングレギュレータの具体的な構成は，後で詳述する。
図１は，スイッチングレギュレータの動作を示す図である。負荷電流Ioが大きい重負荷では，スイッチング制御ユニットは，負荷回路の負荷に応じてパルス幅変調（Pulse Width Modulation :PWM）した第１，第２のスイッチングパルスを継続して生成する。図中，スイッチング波形のパルス幅は一定に示されているが，実際には負荷に応じてそのパルス幅が制御される。たとえば，負荷が重くなれば第１のトランジスタをオンにする時間を長くし，負荷が軽くなれば短くする。その結果，出力電圧はほぼ一定に保たれる。
一方，軽負荷では，スイッチング制御ユニットは，パルス幅変調などにより第１，第２のスイッチングパルスを生成するスイッチング動作期間（図中SW）と，第１，第２のスイッチングパルスの生成を休止する休止動作期間（図中ST）とを交互に繰り返す。その結果，出力電圧は，スイッチング期間SWに上昇し，休止期間STに下降し，リップル電圧を有する。
このように，重負荷モードでは，PWM変調により第１，第２のトランジスタがスイッチング動作し，一方，軽負荷モードでは，スイッチング期間SWと休止期間STとを交互に繰り返す。つまり，軽負荷モードではスイッチングパルスの密度が低下するので，一種のPFM変調である。
図２は，スイッチングレギュレータの負荷電流Ioと効率の関係を示す図である。効率は，入力電力に対する負荷回路に供給される電力の割合である。図２に示されるとおり，軽負荷ほど，負荷回路に供給される電力に対して，スイッチング動作での消費電力の割合が大きい為，効率が低下する。特に，軽負荷時の休止期間STでの消費電流を小さくすることが効率を高くするためには不可欠である。そのため，軽負荷時のスイッチング期間SWと休止期間STとを制御するコンパレータでは，休止期間中の電流消費量を最小限に抑えるため，そのバイアス電流は最小限に設定される。
図３は，電流モード方式のスイッチングレギュレータの構成図である。供給される電源電圧Vinから負荷回路１０に供給する出力電圧Voが生成される。スイッチングレギュレータは，電源電圧Vin側に接続されるPチャネルMOSトランジスタPMOS（第１のトランジスタ）と，グランドVss側に接続されるNチャネルMOSトランジスタNMOS（第２のトランジスタ）とを有する出力回路を有する。２つのトランジスタの接続ノードLXには，インダクタLoとキャパシタCoとからなる平滑化回路が接続される。出力電圧Voは，平滑化回路を介して生成される。このインダクタLoとキャパシタCoからなる平滑化回路は，スイッチングレギュレータが形成される半導体チップ外に設けられる場合が多い。ただし，半導体チップ内に設けられることもある。
これらの第１，第２のトランジスタは，第１，第２のスイッチングパルスPout，Noutにより交互に導通，非導通する。第１のトランジスタPMOSが導通し，第２のトランジスタNMOSが非導通になると，接続ノードLXは電源電位になり，電流IpがインダクタLoに流れる。第１のトランジスタPMOSが導通した後，インダクタLoに流れる電流ILo（＝Ip）は徐々に増大する。その後，第１のトランジスタPMOSが非導通，第２のトランジスタNMOSが導通すると，第２のトランジスタNMOSからの電流InがインダクタLoに流れる。インダクタLoに流れる電流ILoは，増大した電流値から徐々に減少する。やがて電流ILoはゼロになり，図３中の矢印とは逆方向に流れる場合がある。
インダクタLoを流れる電流のうち，AC成分はキャパシタCoに充電され，一方DC成分は負荷回路１０に負荷電流Ioとして流れる。負荷が重くなると電流Ipは大きくなり，負荷が軽くなると電流Ipは小さくなる。
スイッチングレギュレータのスイッチング制御ユニット２０は，出力電圧Voを抵抗Ra,Rbで分圧したフィードバック電圧FBと第１の基準電圧Vref1との差分を増幅するエラーアンプERRAMPと，第１のトランジスタPMOSと電源Vinとの間の抵抗R1を流れる電流Ipを電圧に変換するI/V変換回路２２と，その変換された電圧VdrとエラーアンプERRAMPが出力する差分電圧Verrとを比較し，パルス幅変調（PWM）信号PWM_outを出力する第２のコンパレータ（PWMコンパレータ）COMP2とを有する。
エラーアンプERRAMPは，フィードバック電圧FBが第１の基準電圧Vref1に等しくなるように制御される。また，負荷の重さに依存する電流Ipとそれから変換された電圧Vdrは，第１のトランジスタPMOSのスイッチング動作に同期して間欠的に発生する。したがって，PWM信号PWM_outは，負荷の大きさに応じたデューティ比を有するパルス信号である。
エラーアンプERRAMPは，フィードバック容量C1を有し，負荷が重くなり出力電圧Voが下降しフィードバック電圧FBが下降すると，出力の差分電圧Verrが上昇する。逆に負荷が軽くなり出力電圧Voが上昇すると，差分電圧Verrは下降する。つまり，差分電圧Verrは出力電圧Voと逆相で変化する。
前述のとおり，負荷が重くなると電流Ipが大きくなるので電圧Vdrが大きくなる。その結果，PWMコンパレータCOMP2が生成するPWM信号PWM_outのパルス幅は広くなる。逆に，負荷が軽くなると電圧Vdrが小さくなりPWM信号PWM_outのパルス幅は狭くなる。
スイッチング制御ユニット２０は，さらに，第１，第２のスイッチングパルスPout,Noutを生成するパルス生成回路２１と，基準クロックOSC_REFを生成する発振器OSCとを有する。パルス生成回路２１，基準クロックOSC_REFに同期して，PWM信号PWM_outに基づいてデューティ比制御された第１，第２のスイッチングパルスPout,Noutを生成する。
また，スイッチング制御ユニット２０は，エラーアンプが生成する差分電圧Verr（マイナス入力）と第２の基準電圧（PFM閾値電圧）pfmvth（プラス入力）とを比較する第１のコンパレータ（PFMコンパレータ）COMP1を有する。PFMコンパレータCOMP1は，軽負荷状態のPFMモードでのスイッチング動作と休止動作のタイミングを決定する。すなわち，PFMコンパレータCOMP1は，出力電圧Voが上昇し差分電圧Verrが下降すると，出力信号compoutをHレベルにし，逆に出力電圧Voが下降し差分電圧Verrが上昇すると，出力電圧compoutをLレベルにする。
パルス生成回路２１は，compoutがHレベルの時は，第１，第２のスイッチングパルスPout,Noutの生成を休止し，compoutがLレベルの時は，第１，第２のスイッチングパルスPout,Noutを生成する。つまり，PFMコンパレータCOMP1はPFM制御信号compoutを生成するコンパレータである。そして，PFM制御信号compoutはパルス休止制御信号であり，第２の基準電圧pfmvthは，PFMモードでの休止動作とスイッチング動作とを区別するPFM閾値電圧である。
したがって，重負荷では出力電圧Voは所望の電圧に維持され，PFM制御信号compoutはLレベルに維持され，パルス生成回路２１は，第１，第２のスイッチングパルスPout,Noutの生成を継続する。逆に，軽負荷のPFM動作では出力電圧Voがリップルを有し，出力電圧Voが上昇すればPFM制御信号compoutはHレベルになり，パルス生成回路２１はスイッチングパルスを生成しない休止動作になり，出力電圧Voが下降すればPFM制御信号compoutはLレベルになり，パルス生成回路２１はスイッチングパルスを生成するスイッチング動作になる。
図４は，図３のスイッチングレギュレータの動作を示す図である。図中，軽負荷状態であって軽い状態から重い状態まで３つの状態と，さらに重負荷状態が示されている。出力電流Ioは，負荷が重くなるほど大きくなる。前述のとおり，重負荷状態では，パルス生成回路２１がPWM制御された第１，第２のスイッチングパルスPout,Noutを継続して生成する。一方，軽負荷状態では，第１，第２のスイッチングパルスが生成されるスイッチング期間SWと，生成されない休止期間STとが交互に繰り返される。
出力電圧Voの変化に対応してエラーアンプの差分電圧Verrは，出力電圧Voと逆相で変化する。差分電圧VerrがPFM閾値電圧pfmvthより低くなると，PFM制御信号compoutはHレベルになり，スイッチング休止期間STになる。図中，t1,t3,t5とT1,T3,T5の通りである。逆に，差分電圧Verrがpfmvthより高くなると，PFM制御信号compoutはLレベルになり，スイッチング期間SWになる。図中t2,t4,t6とT2,T4,T6の通りである。
ただし，第１のコンパレータCOMP1の応答速度により，差分電圧Verrが閾値pfmvthを横切る時間t1〜t6に対して，PFM制御信号compoutが変化する時間T1〜T6は所定の遅延時間を要する。
休止期間STでは，第１，第２のトランジスタがスイッチング動作しないので，平滑化回路への電流供給はない。そのため，負荷回路の負荷電流により出力電圧Voは，休止期間ST中は垂下する。しかも，図示されるとおり，軽負荷状態でもその負荷の大きさに応じて出力電圧Voの垂下する電圧は異なる。最も負荷が小さい軽負荷１の状態よりも，最も負荷が大きい軽負荷３の状態のほうが，出力電圧Voの垂下レベルは大きい。
その結果，軽負荷状態でのスイッチング期間SWと休止期間STとを交互に繰り返すPFMモードでは，出力電圧Voの変動電圧，リップル電圧が，負荷が重いほど大きくなる。このようなリップル電圧の増加は，DCDCコンバータであるスイッチングレギュレータの出力電圧としては低品質であり，好ましくない。
図５は，コンパレータ方式のスイッチングレギュレータの構成図である。コンパレータ方式の場合，PFM制御信号compoutを生成するPFMコンパレータCOMP1は，出力電圧Voを抵抗Ra,Rbで分圧したフィードバック電圧FB（マイナス入力）と，基準電圧（PFM閾値電圧）Vref3（プラス入力）とを比較する。PFMコンパレータCOMP1の出力はインバータ２４を介してPFM制御信号compoutになる。
また，PWM回路２３は，出力電圧Voを監視し，Voに応じたパルス幅に変調されたPWMパルスPWM_outを生成する。そして，パルス生成回路２１は，このPWMパルスPWM_outに基づいて図示しない基準クロックに同期した第１，第２のスイッチングパルスPout,Noutを生成する。
さらに，パルス生成回路２１は，軽負荷状態のPFM制御では，PFM制御信号compoutに応じて第１，第２のスイッチングパルスを生成するスイッチング期間SWと，生成しない休止期間STとを繰り返し，重負荷状態ではPWM制御で第１，第２のスイッチングパルスを生成する。
図６は，図５のスイッチングレギュレータの動作を示す図である。図６中も，図４と同様に，軽負荷状態であって軽い状態から重い状態まで３つの状態と，さらに重負荷状態が示されている。出力電流Ioは，負荷が重くなるほど大きくなる。また，重負荷状態では，パルス生成回路２１がPWM制御された第１，第２のスイッチングパルスPout,Noutを継続して生成する。一方，軽負荷状態では，第１，第２のスイッチングパルスが生成されるスイッチング期間SWと，生成されない休止期間STとが交互に繰り返されるPFM制御になる。
PFMコンパレータCOMP1は，出力電圧Voの分圧電圧FBを基準電圧Vref3と比較し，出力電圧Voが上昇して基準電圧Vref3を超えれば，PFM制御信号compoutをHレベルにする。時間t1,t3,t5とT1,T3,T5の通りである。逆にコンパレータCOMP1は，出力電圧Voが低下して基準電圧Vref3より低くなると，PFM制御信号compoutをLレベルにする。時間t2,t4,t6とT2,T4,T5のとおりである。時間T1，T3，T5で休止期間STになり，時間T2,T4,T6でスイッチング期間SWになる。
ただし，PFMコンパレータCOMP1の応答時間により，出力電圧Voが基準電圧Vref3を横切る時間t1〜t6に対して，PFM制御信号compoutが変化する時間T1〜T6は所定の遅延時間後である。
コンパレータ方式の場合も，休止期間STでは，第１，第２のトランジスタがスイッチング動作しないので，平滑化回路への電流供給はなく，負荷回路の負荷電流により出力電圧Voは休止期間ST中に低下する。しかも，軽負荷状態でもその負荷の大きさに応じて出力電圧Voの垂下する電圧は異なる。最も負荷が小さい軽負荷１の状態よりも，最も負荷が大きい軽負荷３の状態のほうが，出力電圧Voの垂下レベルは大きい。
その結果，軽負荷状態でのスイッチング期間SWと休止期間STとを交互に繰り返すPFMモードでは，出力電圧Voの変動電圧，つまりリップル電圧が，負荷が重いほど大きくなる。
［第１の実施の形態］
図７は，第１の実施の形態におけるスイッチングレギュレータの構成図である。これは電流モード方式のスイッチングレギュレータであり，図３と同じ構成要素には同じ引用番号が与えられている。
図７は，第１の実施の形態におけるスイッチングレギュレータの構成図である。これは電流モード方式のスイッチングレギュレータであり，図３と同じ構成要素には同じ引用番号が与えられている。
図７において，図３と異なるところは，パルス生成回路２１が，軽負荷状態のPFMモードにおいて，スイッチング期間SWでのスイッチング回数に対応する制御信号CTLを出力し，第１のコンパレータCOMP1の応答速度がこの制御信号CTLに応じて制御されることである。スイッチング回数が多いほど応答速度がより速く制御され，PFM制御信号compoutの切り替わりタイミングがより速く制御される。つまり，制御信号CTLは，PFMコンパレータCOMP1の切り替わりタイミングを速く制御するタイミング制御信号である。そして，応答速度の制御は，後述する例では，第１のコンパレータCOMP1のバイアス電流値を制御することで行われる。すなわち，バイアス電流を大きくすることで応答速度が速くなる。
図８は，パルス生成回路２１の構成図である。パルス生成回路２１では，アンチシュート回路３０が，基準クロックOSC_REFに同期し，PWM信号PWM_outに対応するデューティ比を有する第１，第２のスイッチングパルスPout,Noutを生成する。さらに，アンチシュート回路３０は，第１，第２のトランジスタが同時にオン状態にならないように第１，第２のスイッチングパルスPout,Noutを生成する。このアンチシュート回路３０は，PFM制御信号compoutに応じて，スイッチング期間SW（compout=L）では第１，第２のスイッチングパルスPout,Noutを生成し，休止期間ST（compout=H）では生成を休止する。
さらに，パルス生成回路２１では，カウンタ３２が，スイッチング期間SWでのスイッチング回数SWCをカウントするカウンタ３２を有し，カウンタ３２のカウント信号A〜Dは，制御信号CTLとして出力される。カウント信号A〜Dは，スイッチング回数が増えるほど「１」になるA〜Dの数が増える。そして，PFM制御信号compoutがLレベルからHレベルに立ち上がるときに，カウント値がPFMコンパレータCOMP1にロードされ，その直後にリセットされる。
図９は，PFMコンパレータCOMP1の回路図である。図９には，PFMコンパレータのバイアス電流回路３５と差動トランジスタ回路３４とが示されている。バイアス電流回路３５は，カレントミラー回路３３と，制御信号CTLのカウント信号A〜Dでオンオフ制御されるスイッチSW1〜SW4とからなる。
カレントミラー回路３３では，基準電流Irefのトランジスタサイズ（正確にはゲート幅）比に応じた電流が，トランジスタP1,P2,P3,P4に流れる。そこで，カウント信号A〜Dが「１」になるとスイッチSW1,SW2,SW3,SW4がそれぞれ導通し，差動トランジスタ回路３４に流れるバイアス電流Ibiasが増加する。バイアス電流Ibiasが増加すれば，差動トランジスタ回路３４の応答特性が速くなり，差分電圧Verrが閾値pfmvthを超えてからPFM制御信号cmpoutが反転するまでの時間が短くなる。
図１０は，第１の実施の形態のスイッチングレギュレータの動作を示す図である。図１０には，図４と同様の出力電流Ioと，出力電圧Voと，差分電圧Verrと，接続ノードLXの電圧と，PFM制御信号compoutに加えて，カウンタ３２のカウント値，PFMコンパレータCOMP1のバイアス電流Ibiasと，第１，第２のスイッチングパルスPout,Noutとが示されている。
図１０においても，軽負荷モードのPFMモードと，重負荷モードのPWMモードとが示され，軽負荷モードでは，最も負荷が軽い軽負荷１と，次に負荷が軽い軽負荷２と，最も負荷が重い軽負荷３とに順番に変化している。出力電圧Voと差分電圧Verrとは逆相の関係である。また，軽負荷のPFMモードでは，PFMコンパレータCOMP1は，差分電圧Verrが閾値pfmvthより低くなるとPFM制御信号compoutがHレベルになり，パルス生成回路を休止動作STにし，逆になるとPFM制御信号compoutがLレベルになり，パルス生成回路をスイッチング動作SWにする。
さらに，重負荷モードのPWMモードでは，電流Ipが大きくなるにしたがいスイッチングパルスPout,Noutのデューティ比を可変制御して，トランジスタPMOSによる駆動時間を長くする。ただし，図１０では簡単のためにパルス幅は一定になっている。
図示されるとおり，時間t1〜t6での差分電圧Verrの変化に対応して，PFMコンパレータCOMP1は所定時間遅延してPFM制御信号compoutをHレベルまたはLレベルに反転する。
図４において，軽負荷のPFMモードでの休止動作期間STでの出力電圧Voの垂下の幅が大きくリップル電圧が大きくなるのを抑制するために，このスイッチングレギュレータでは以下の動作を行う。
まず，カウンタ３２が，軽負荷のPFMモードにおいて，スイッチング動作期間SWでのスイッチング回数をカウントする。スイッチング動作期間SWでは，第１，第２のスイッチングパルスPout,Noutが生成され，第１のスイッチングパルスPoutがLレベルのときの第１のトランジスタPMOSの駆動動作により，出力電圧Voが上昇する。そして，出力電圧Voがある電圧まで上昇すると，差分電圧Verrが閾値pfmvthより低くなり（時間t1,t3,t5），PFMコンパレータCOMP1がその状態に応答してPFM制御信号compoutをHレベルに反転する（時間T1,T3,T5）。compout=Hになると，PFMコンパレータは休止動作期間STになる。
さらに，休止動作期間STでは，第１，第２のトランジスタが動作しないので，負荷電流により，出力電圧Voは垂下する。そして，出力電圧がある電圧まで低下すると，差分電圧Verrが閾値pfmvthより高くなり(t2,t4,t6)，PFMコンパレータCOMP1がその状態に応答してPFM制御信号compoutをLレベルに反転する（時間T2,T4,T6）。この時間t2,t4,t6から時間T2,T4,T6までのそれぞれの遅延時間が，PFMコンパレータCOMP1の応答速度に対応する。
スイッチング動作期間SWでは，負荷が軽いときは少ないスイッチング回数で出力電圧Voは所望のレベルまで上昇するのでカウンタのカウント値が小さく，逆に，重いときはカウント値が大きくなる。そこで，そのカウント値が増大することに対応して，PFMコンパレータのバイアス電流Ibiasを増大させてPFMコンパレータの応答速度を速め，時間t2,t4,t6から時間T2,T4,T6までのそれぞれの遅延時間を短くしている。時間T2-T3でのカウント値が「２」であるので，時間T3-T4でのバイアス電流Ibiasが大きくなり，時間T4-T5でのカウント値が「３」であるので，時間T5-T6でのバイアス電流Ibiasが更に大きくなっている。
その結果，時間t4からT4までの遅延時間，時間t6からT6までの遅延時間がこの順番で短くなり，負荷が重くなる軽負荷２，軽負荷３では休止動作STの終了タイミングが早められ，休止動作期間STでの出力電圧Voの垂下レベルを小さくしている。これにより，出力電圧Voのリップル電圧を抑制することができる。
一方，重負荷のPWMモードでは，PFM制御信号compoutがLレベルからHレベルになることはないので，カウンタのカウント値の制御信号CTLがPFMコンパレータのバイアス回路３５にロードされて反映されることはない。
本実施の形態では，最も負荷が軽い軽負荷１で必要最小限のPFMコンパレータのバイアス電流を設定しておくのが好ましい。そして，カウンタとPFMコンパレータCOMP1のバイアス電流回路により，負荷の大きさをPFM制御信号compout=Lのスイッチング動作SW中に検出し，次のcompout＝Hの休止動作期間STでのバイアス電流Ibiasをその負荷の大きさに応じて増加するようにしている。これにより，負荷が重くなる時だけPFMコンパレータのバイアス電流を大きくして，効率の向上を図っている。
［第２の実施の形態］
図１１は，第２の実施の形態におけるスイッチングレギュレータの構成図である。このスイッチングレギュレータは，コンパレータ方式のものであり，図５と同じである。ただし，図５と異なるところは，パルス生成回路２１が，軽負荷状態のPFMモードにおいて，スイッチング期間SWでのスイッチング回数に対応する制御信号CTLを出力し，第１のコンパレータCOMP1の応答速度がこの制御信号CTLに応じて制御されることである。その動作は，第１の実施の形態とほぼ同等である。
図１１は，第２の実施の形態におけるスイッチングレギュレータの構成図である。このスイッチングレギュレータは，コンパレータ方式のものであり，図５と同じである。ただし，図５と異なるところは，パルス生成回路２１が，軽負荷状態のPFMモードにおいて，スイッチング期間SWでのスイッチング回数に対応する制御信号CTLを出力し，第１のコンパレータCOMP1の応答速度がこの制御信号CTLに応じて制御されることである。その動作は，第１の実施の形態とほぼ同等である。
図１２は，パルス生成回路の構成図である。パルス生成回路２１は，PWM信号PWM_outに基づいて，第１，第２のスイッチングパルスPout,Noutを同時オンしないように生成するアンチシュート回路３０と，軽負荷のPFMモードでのスイッチング動作期間SWでのスイッチ回数をカウントするカウンタ３２とを有する。カウンタ３２の動作は，第１の実施の形態と同じである。
第２の実施の形態においても，PFMコンパレータCOMP1のバイアス電流が，カウンタ値に応じて可変制御される。PFMコンパレータの構成は，図９と同じである。したがって，スイッチング動作期間SWでのスイッチ回数が多いほど負荷が重くなることを意味するので，PFMコンパレータのバイアス電流を増加するように制御される。これにより，軽負荷モードにおいて負荷が重くなるほどPFMコンパレータの応答速度が速くなり，休止期間STを短くし，出力電圧Voの垂下レベルを抑制することができる。
図１３は，第２の実施の形態におけるスイッチングレギュレータの動作を示す図である。この動作図では，第１の実施の形態の動作図である図１０とは，PFMコンパレータCOMP1が出力電圧Voと基準電圧Vref3との比較で，PFM制御信号compoutを生成していることが異なる。それ以外の軽負荷でのPFM制御信号compout，カウント値counter，PFMコンパレータのバイアス電流Ibiasの制御は，図１０と同じである。
すなわち，図１０と同様に，カウンタ３２は，スイッチング動作期間SWでのスイッチング回数をカウントし，負荷が軽いときはそのカウント値が小さく，重いときはカウント値が大きくなる。そこで，そのカウント値が増加することに対応して，PFMコンパレータのバイアス電流Ibiasを増加させてPFMコンパレータの応答速度を速め，時間t2,t4,t6から時間T2,T4,T6までのそれぞれの遅延時間を短くしている。時間T2-T3でのカウント値が「２」であるので，時間T3-T4でのバイアス電流Ibiasが大きくなり，時間T4-T5でのカウント値が「３」であるので，時間T5-T6でのバイアス電流Ibiasが更に大きくなっている。
その結果，時間t4からT4までの遅延時間，時間t6からT6までの遅延時間がこの順番で短くなり，負荷が重くなる軽負荷２，軽負荷３では休止動作期間STの終了タイミングが早められ，休止動作期間STでの出力電圧Voの垂下レベルを小さくしている。これにより負荷が重い場合の出力電圧Voのリップルが抑制される。図１３に示されるとおり，出力電圧Voのリップル電圧は小さくなり，その結果，軽負荷時の出力電圧Voの平均電圧は，重負荷時の理想的な出力電圧Voの平均値とほぼ等しくなっている。
［第３の実施の形態］
第１，第２の実施の形態では，軽負荷でのPFMモードにおいて，負荷を測定し負荷が重くなるにしたがいPFMコンパレータのバイアス電流を増加させてその応答速度を速め，休止動作STからスイッチング動作SWへの切り替わりタイミングを早めている。
第１，第２の実施の形態では，軽負荷でのPFMモードにおいて，負荷を測定し負荷が重くなるにしたがいPFMコンパレータのバイアス電流を増加させてその応答速度を速め，休止動作STからスイッチング動作SWへの切り替わりタイミングを早めている。
それに対して，第３の実施の形態では，コンパレータ方式において，負荷が重くなるにしたがいPFMコンパレータのオフセット電圧を大きくし，PFMコンパレータCOMP1に基準電圧Vref3よりも高いレベルと比較動作を行わせる。
図１４は，第３の実施の形態におけるコンパレータ方式でのPFMコンパレータCOMP1の回路図である。このPFMコンパレータは，バイアス電流回路３５は一定のバイアス電流Ibiasを生成する。それに対して，差動トランジスタ回路３４は，ゲートにマイナス入力のフィードバック電圧FBが印加されるPチャネルトランジスタP10と，ゲートにプラス入力の基準電圧Vref3が印加されるPチャネルトランジスタ群P11〜P14と，Nチャネルの負荷トランジスタN10,N11と，抵抗R12と，NチャネルトランジスタN12とを有する。さらに，差動トランジスタ回路３４は，トランジスタ群P11〜P14に対応してスイッチSW11〜SW14をそれぞれ有する。
まず，全てのスイッチSW11〜SW14が導通した状態で，トランジスタ群P11〜P14の合計トランジスタサイズ（ゲート幅）が，トランジスタP10と等しく，かつトランジスタP10とトランジスタ群P11〜P14の合計オフセット電圧が0となるよう設計される。そして，スイッチSW11〜SW14がカウンタ信号A〜Dによりそれぞれ制御されて，プラス入力側のトランジスタサイズ（ゲート幅）が可変制御される。
負荷回路の負荷が重くなると「１」になるカウント信号A〜Dが増えて，差動トランジスタを構成するトランジスタ群P11〜P14の個数を減らす。その結果，トランジスタ群P11〜P14の合計トランジスタサイズ（ゲート幅）が小さくなる。それにより，差動トランジスタ回路３４のオフセット電圧が変化し，フィードバック電圧FBが低下する場合，基準電圧Vref3より高いレベルでトランジスタP10側が導通し，トランジスタN12がオフになり，PFM制御信号compoutをLレベルにする。
このように，カウント信号A〜DによりPFMコンパレータCOMP1のオフセット電圧を変更することで，負荷が軽いときよりも負荷が重いときのほうがPFMコンパレータの切り替わりタイミングが早くなる。
図１５は，第３の実施の形態におけるコンパレータ方式のスイッチングレギュレータの動作を示す図である。図６と比較すると分かるとおり，カウンタ値が「２」「３」になる時間T2-T3とT4-T5の後の休止期間STでは，PFMコンパレータCOMP1のオフセット電圧offsetがより高くなっている。それにより，出力電圧Voが基準電圧Vref3より高いレベルまで低下すると（時間t4,t6），PFMコンパレータCOMP1が切り替わり動作を開始し，応答時間後にPFM制御信号compoutをHレベルからLレベルにする。
つまり，オフセット電圧を制御することで，休止動作STからスイッチング動作SWへの切り替わりタイミングを早めることができ，休止期間中の出力電圧Voの垂下レベルを抑制する。その結果，出力電圧Voのリップル電圧を小さく抑えることができる。図１５では，軽負荷時の出力電圧Voの平均値は，重負荷時の平均値と一致している。
第３の実施の形態では，PFMコンパレータCOMP1のバイアス電流Ibiasをその最低必要な動作速度に合わせて最小値に設定し，そのバイアス電流Ibiasを増やすことなく，オフセット電圧を可変制御することが好ましい。したがって，軽負荷モードでのPFMコンパレータの消費電流をより抑えることができ，効率を上げることができる。
［第４の実施の形態］
第４の実施の形態におけるスイッチングレギュレータは，電流モード方式であり，第３の実施の形態の図１４に示したPFMコンパレータCOMP1を適用したスイッチングレギュレータである。
第４の実施の形態におけるスイッチングレギュレータは，電流モード方式であり，第３の実施の形態の図１４に示したPFMコンパレータCOMP1を適用したスイッチングレギュレータである。
図１６は，第４の実施の形態における電流モード方式でのPFMコンパレータCOMP1の回路図である。図１４と異なり，マイナス入力側にエラーアンプの出力Verrが，プラス入力側にPFM閾値電圧pfmvthがそれぞれ入力されている。そして，１つのスイッチSW11が導通した状態で，トランジスタP11のトランジスタサイズ（ゲート幅）が，トランジスタP10と等しく，かつトランジスタP11とトランジスタ群P11-P14のオフセット電圧が0となるよう設計される。
スイッチSW11〜SW14がカウンタ信号A〜Dによりそれぞれ制御されて，プラス入力側のトランジスタサイズ（ゲート幅）が可変制御され，コンパレータのオフセット電圧が可変制御されることは図１４と同じである。
負荷回路の負荷が重くなると「１」になるカウント信号A〜Dが増えて，差動トランジスタを構成するトランジスタ群P11〜P14の個数が増える。その結果，トランジスタ群P11〜P14の合計トランジスタサイズ（ゲート幅）が大きくなる。それにより，差動トランジスタ回路３４のオフセット電圧が変化し，差分電圧Verrが上昇する場合，閾値電圧pfmvthより低いレベルでトランジスタP10側が非導通になり，トランジスタN12がオンになり，PFM制御信号compoutをLレベルにする。
このように，カウント信号A〜DによりPFMコンパレータCOMP1のオフセット電圧を変更することで，負荷が軽いときよりも負荷が重いときのほうがPFMコンパレータの切り替わりタイミングが早くなる。
このように，電流モード方式では，PFMコンパレータCOMP1は，出力電圧Voと逆相のエラーアンプの出力Verrを閾値電圧pfmvthと比較する。軽負荷モードにおいて，負荷が重くなるにしたがい「１」になるカウント信号A〜Dが増えて，それに伴って接続されるトランジスタ群P11〜P14の個数が増え，合計トランジスタサイズ（ゲート幅）が大きくなる。そのためオフセット電圧が変化し，差分電圧Verrが上昇するとき，閾値電圧pfmvthより低いレベルでトランジスタP10側が非導通状態に切り替わり，PFM制御信号compoutをLレベルにする。
このように，カウント信号A〜DによりPFMコンパレータCOMP1のオフセット電圧を変更することで，PFMコンパレータの切り替わりタイミングを早めることができ，出力電圧Voの垂下レベルを小さくできる。
図１７は，第４の実施の形態におけるスイッチングレギュレータの動作図である。負荷回路の負荷が重くなる軽負荷２，軽負荷３では，PFMコンパレータCOMP1は，差分電圧Verrが上昇するとき，閾値電圧pfmvthより低いレベルで切り替わり動作が発生する（時間t4,t6）。その結果，休止動作STからスイッチング動作PWMへの切り替わり時間T4,T6が早くなっている。この場合も，軽負荷時の出力電圧Voの平均値は，重負荷時の平均値と一致している。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有し，前記第１，第２のトランジスタの接続ノードを出力端子とする出力回路と，
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視し，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ，低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成する第１のコンパレータとを有し，
前記駆動制御ユニットは，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止する休止動作と生成するスイッチング動作を行い，さらに，前記負荷回路の負荷の増大に応じて，休止動作からスイッチング動作への切り替わりタイミングを早めるタイミング制御信号を前記第１のコンパレータに出力するスイッチングレギュレータ。
高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有し，前記第１，第２のトランジスタの接続ノードを出力端子とする出力回路と，
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視し，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ，低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成する第１のコンパレータとを有し，
前記駆動制御ユニットは，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止する休止動作と生成するスイッチング動作を行い，さらに，前記負荷回路の負荷の増大に応じて，休止動作からスイッチング動作への切り替わりタイミングを早めるタイミング制御信号を前記第１のコンパレータに出力するスイッチングレギュレータ。
（付記２）
付記１において，
前記タイミング制御信号に応じて，前記第１のコンパレータは応答速度を速めるスイッチングレギュレータ。
付記１において，
前記タイミング制御信号に応じて，前記第１のコンパレータは応答速度を速めるスイッチングレギュレータ。
（付記３）
付記２において，
前記第１のコンパレータは，バイアス電流源と当該バイアス電流源の電流が供給される差動トランジスタ対とを有し，前記差動トランジスタ対は，前記出力電圧と第１の基準電圧との差分電圧または前記出力電圧と，第１の基準電圧とを比較して，前記パルス休止制御信号を出力し，
前記タイミング制御信号に応じて，前記バイアス電流源の電流値が増加し，前記パルス休止制御信号の休止状態からスイッチング状態への切り替わりタイミングが早くなるスイッチングレギュレータ。
付記２において，
前記第１のコンパレータは，バイアス電流源と当該バイアス電流源の電流が供給される差動トランジスタ対とを有し，前記差動トランジスタ対は，前記出力電圧と第１の基準電圧との差分電圧または前記出力電圧と，第１の基準電圧とを比較して，前記パルス休止制御信号を出力し，
前記タイミング制御信号に応じて，前記バイアス電流源の電流値が増加し，前記パルス休止制御信号の休止状態からスイッチング状態への切り替わりタイミングが早くなるスイッチングレギュレータ。
（付記４）
付記２において，
前記第１のコンパレータは，バイアス電流源と当該バイアス電流源の電流が供給される差動トランジスタ対とを有し，前記差動トランジスタ対は，前記出力電圧と第１の基準電圧との差分電圧または前記出力電圧と，第１の基準電圧とを比較して，前記パルス休止制御信号を出力し，
前記タイミング制御信号に応じて，前記差動トランジスタ対のオフセットが大きくなり，前記パルス休止制御信号の休止状態からスイッチング状態への切り替わりタイミングが早くなるスイッチングレギュレータ。
付記２において，
前記第１のコンパレータは，バイアス電流源と当該バイアス電流源の電流が供給される差動トランジスタ対とを有し，前記差動トランジスタ対は，前記出力電圧と第１の基準電圧との差分電圧または前記出力電圧と，第１の基準電圧とを比較して，前記パルス休止制御信号を出力し，
前記タイミング制御信号に応じて，前記差動トランジスタ対のオフセットが大きくなり，前記パルス休止制御信号の休止状態からスイッチング状態への切り替わりタイミングが早くなるスイッチングレギュレータ。
（付記５）
付記４において，
前記第１のコンパレータでは，前記タイミング制御信号に応じて，前記差動トランジスタ対の一方のトランジスタゲート幅が変化して，前記差動トランジスタ対のオフセットが大きくなるスイッチングレギュレータ。
付記４において，
前記第１のコンパレータでは，前記タイミング制御信号に応じて，前記差動トランジスタ対の一方のトランジスタゲート幅が変化して，前記差動トランジスタ対のオフセットが大きくなるスイッチングレギュレータ。
（付記６）
付記１または２において，
前記スイッチング制御ユニットは，前記休止期間に挟まれたスイッチング期間における前記第１，第２のスイッチングパルスのスイッチング回数をカウントし，当該カウント値に基づいて前記タイミング制御信号を生成するスイッチングレギュレータ。
付記１または２において，
前記スイッチング制御ユニットは，前記休止期間に挟まれたスイッチング期間における前記第１，第２のスイッチングパルスのスイッチング回数をカウントし，当該カウント値に基づいて前記タイミング制御信号を生成するスイッチングレギュレータ。
（付記７）
付記１〜６のいずれかにおいて，
前記スイッチング制御ユニットは，前記負荷回路の負荷に応じて，前記第１，第２のスイッチングパルスの生成を継続する重負荷モードと，前記第１，第２のスイッチングパルスを生成するスイッチング動作と前記第１，第２のスイッチングパルスの生成を休止する休止動作とを繰り返す軽負荷モードとを有するスイッチングレギュレータ。
付記１〜６のいずれかにおいて，
前記スイッチング制御ユニットは，前記負荷回路の負荷に応じて，前記第１，第２のスイッチングパルスの生成を継続する重負荷モードと，前記第１，第２のスイッチングパルスを生成するスイッチング動作と前記第１，第２のスイッチングパルスの生成を休止する休止動作とを繰り返す軽負荷モードとを有するスイッチングレギュレータ。
（付記８）
付記７において，
さらに，前記出力電圧と第１の基準電圧との差分を生成するエラーアンプと，
前記エラーアンプの差分出力と前記第１のトランジスタを流れる駆動電流値とを比較して，前記第１，第２のスイッチングパルスのパルス幅を制御するパルス幅制御信号を生成する第２のコンパレータとを有し，
前記第１のコンパレータは，前記エラーアンプの差分出力と第１の基準電圧とを比較して，前記軽負荷モードでのスイッチング動作と休止動作とを示す前記パルス休止制御信号を生成するスイッチングレギュレータ。
付記７において，
さらに，前記出力電圧と第１の基準電圧との差分を生成するエラーアンプと，
前記エラーアンプの差分出力と前記第１のトランジスタを流れる駆動電流値とを比較して，前記第１，第２のスイッチングパルスのパルス幅を制御するパルス幅制御信号を生成する第２のコンパレータとを有し，
前記第１のコンパレータは，前記エラーアンプの差分出力と第１の基準電圧とを比較して，前記軽負荷モードでのスイッチング動作と休止動作とを示す前記パルス休止制御信号を生成するスイッチングレギュレータ。
（付記９）
付記７において，
前記第１のコンパレータは，前記出力電圧と基準電圧とを比較して，前記軽負荷モードでのスイッチング動作と休止動作とを示す前記パルス休止制御信号を生成するスイッチングレギュレータ。
付記７において，
前記第１のコンパレータは，前記出力電圧と基準電圧とを比較して，前記軽負荷モードでのスイッチング動作と休止動作とを示す前記パルス休止制御信号を生成するスイッチングレギュレータ。
（付記１０）
高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有し，前記第１，第２のトランジスタの接続ノードを出力端子とする出力回路と，
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視し，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成する第１のコンパレータとを有し，
前記駆動制御ユニットは，前記負荷回路の負荷に応じて，前記第１，第２のスイッチングパルスの生成を継続する重負荷モードと，前記第１，第２のスイッチングパルスを生成するスイッチング動作と前記第１，第２のスイッチングパルスの生成を休止する休止動作とを繰り返す軽負荷モードとを有し，
前記駆動制御ユニットは，前記軽負荷モードにおいて，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止し，さらに，前記負荷回路の負荷の増大に応じて，前記休止動作からスイッチング動作への切り替わりタイミングを早めるタイミング制御信号を前記第１のコンパレータに出力するスイッチングレギュレータ。
高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有し，前記第１，第２のトランジスタの接続ノードを出力端子とする出力回路と，
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視し，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成する第１のコンパレータとを有し，
前記駆動制御ユニットは，前記負荷回路の負荷に応じて，前記第１，第２のスイッチングパルスの生成を継続する重負荷モードと，前記第１，第２のスイッチングパルスを生成するスイッチング動作と前記第１，第２のスイッチングパルスの生成を休止する休止動作とを繰り返す軽負荷モードとを有し，
前記駆動制御ユニットは，前記軽負荷モードにおいて，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止し，さらに，前記負荷回路の負荷の増大に応じて，前記休止動作からスイッチング動作への切り替わりタイミングを早めるタイミング制御信号を前記第１のコンパレータに出力するスイッチングレギュレータ。
（付記１１）
付記１０において，
前記スイッチング制御ユニットは，前記スイッチング動作の期間における前記第１，第２のスイッチングパルスのスイッチング回数をカウントして前記負荷回路の負荷を検出し，当該カウント値に基づいて前記タイミング制御信号を生成するスイッチングレギュレータ。
付記１０において，
前記スイッチング制御ユニットは，前記スイッチング動作の期間における前記第１，第２のスイッチングパルスのスイッチング回数をカウントして前記負荷回路の負荷を検出し，当該カウント値に基づいて前記タイミング制御信号を生成するスイッチングレギュレータ。
（付記１２）
付記１１において，
前記タイミング制御信号に応じて，前記第１のコンパレータの電流値が増大するスイッチングレギュレータ。
付記１１において，
前記タイミング制御信号に応じて，前記第１のコンパレータの電流値が増大するスイッチングレギュレータ。
（付記１３）
付記１１において，
前記タイミング制御信号に応じて，前記第１のコンパレータのオフセット値が増大するスイッチングレギュレータ。
付記１１において，
前記タイミング制御信号に応じて，前記第１のコンパレータのオフセット値が増大するスイッチングレギュレータ。
PMOS，NMOS:第１，第２のトランジスタ Pon,Non:第１，第２のスイッチングパルス
Lo,Co:平滑化回路 Vo:出力電圧
１０：負荷回路 COMP1:PFMコンパレータ
ERRAMP:エラーアンプ COMP2:PWMコンパレータ
Compout:パルス休止制御信号，PFM制御信号
PWM_out:PWM制御信号
Lo,Co:平滑化回路 Vo:出力電圧
１０：負荷回路 COMP1:PFMコンパレータ
ERRAMP:エラーアンプ COMP2:PWMコンパレータ
Compout:パルス休止制御信号，PFM制御信号
PWM_out:PWM制御信号
Claims (10)
- 高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有し，前記第１，第２のトランジスタの接続ノードを出力端子とする出力回路と，
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するように構成されるスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視するように構成され，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ，低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成するように構成される第１のコンパレータとを有し，
前記スイッチング制御ユニットは，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止する休止動作と生成するスイッチング動作を行い，さらに，タイミング制御信号を前記第１のコンパレータに出力するように構成され，前記第１のコンパレータは，前記タイミング制御信号に応じて，前記負荷回路の負荷の増大につれて，休止動作からスイッチング動作への切り替わりタイミングを減少させるように構成されるスイッチングレギュレータ。 - 請求項１において，
前記タイミング制御信号に応じて，前記第１のコンパレータは応答速度を速めるように構成される，スイッチングレギュレータ。 - 請求項２において，
前記第１のコンパレータは，バイアス電流源と当該バイアス電流源の電流が供給される差動トランジスタ対とを有し，前記差動トランジスタ対は，前記出力電圧と第１の基準電圧との差分電圧または前記出力電圧と，第２の基準電圧とを比較するように構成され，前記パルス休止制御信号を出力するように構成され，
前記タイミング制御信号に応じて，前記バイアス電流源の電流値が増加し，前記パルス休止制御信号の休止状態からスイッチング状態への切り替わりタイミングが早くなるスイッチングレギュレータ。 - 請求項２において，
前記第１のコンパレータは，バイアス電流源と当該バイアス電流源の電流が供給される差動トランジスタ対とを有し，前記差動トランジスタ対は，前記出力電圧と第１の基準電圧との差分電圧または前記出力電圧と，第２の基準電圧とを比較して，前記パルス休止制御信号を出力するように構成され，
前記タイミング制御信号に応じて，前記差動トランジスタ対のオフセットが大きくなり，前記パルス休止制御信号の休止状態からスイッチング状態への切り替わりタイミングが早くなるスイッチングレギュレータ。 - 請求項４において，
前記第１のコンパレータでは，前記タイミング制御信号に応じて，前記差動トランジスタ対の一方のトランジスタのゲート幅が変化して，前記差動トランジスタ対のオフセットが大きくなるスイッチングレギュレータ。 - 請求項３〜５のいずれかにおいて，
前記スイッチング制御ユニットは，前記負荷回路の負荷に応じて，前記第１，第２のスイッチングパルスの生成を継続する重負荷モードと，前記第１，第２のスイッチングパルスを生成するスイッチング動作と前記第１，第２のスイッチングパルスの生成を休止する休止動作とを繰り返す軽負荷モードとを有するスイッチングレギュレータ。 - 請求項６において，
さらに，前記出力電圧と前記第１の基準電圧との差分を生成するように構成されるエラーアンプと，
前記エラーアンプの差分出力と前記第１のトランジスタを流れる駆動電流値とを比較して，前記第１，第２のスイッチングパルスのパルス幅を制御するパルス幅制御信号を生成するように構成される第２のコンパレータとを有し，
前記第１のコンパレータは，前記エラーアンプの差分出力と前記第２の基準電圧とを比較するように構成され，前記軽負荷モードでのスイッチング動作と休止動作とを示す前記パルス休止制御信号を生成するように構成されるスイッチングレギュレータ。 - 請求項６において，
前記第１のコンパレータは，さらに，前記出力電圧と前記第２の基準電圧とを比較するように構成され，前記軽負荷モードでのスイッチング動作と休止動作とを示す前記パルス休止制御信号を生成するように構成されるスイッチングレギュレータ。 - 高電源側に接続された第１のトランジスタと，低電源側に接続された第２のトランジスタとを有し，前記第１，第２のトランジスタの接続ノードを出力端子とする出力回路と，
前記出力端子に平滑化回路を介して接続される負荷回路の負荷に応じて，前記第１，第２のトランジスタを交互にスイッチングする第１，第２のスイッチングパルスを生成するように構成されるスイッチング制御ユニットと，
前記平滑化回路により生成される出力電圧を監視するように構成され，前記出力電圧が上昇したときに前記第１，第２のスイッチングパルスの生成を休止させ低下したときに前記第１，第２のスイッチングパルスを生成させるパルス休止制御信号を生成するように構成される第１のコンパレータとを有し，
前記駆動制御ユニットは，前記負荷回路の負荷に応じて，前記第１，第２のスイッチングパルスの生成を継続する重負荷モードと，前記第１，第２のスイッチングパルスを生成するスイッチング動作と前記第１，第２のスイッチングパルスの生成を休止する休止動作とを繰り返す軽負荷モードとを有し，
前記スイッチング制御ユニットは，前記軽負荷モードにおいて，前記パルス休止制御信号に応答して前記第１，第２のスイッチングパルスの生成を休止するように構成され，さらに，タイミング制御信号を前記第１のコンパレータに出力するように構成され，前記第１のコンパレータは，前記タイミング制御信号に応じて，前記負荷回路の負荷の増大につれて，休止動作からスイッチング動作への切り替わりタイミングを減少させるように構成されるスイッチングレギュレータ。 - 請求項９において，
前記スイッチング制御ユニットは，前記スイッチング動作の期間における前記第１，第２のスイッチングパルスのスイッチング回数をカウントして前記負荷回路の負荷を検出するように構成され，当該カウント値に基づいて前記タイミング制御信号を生成するように構成されるスイッチングレギュレータ。
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