JP5853486B2 - 撮像装置および撮像表示システム - Google Patents

Description

本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。

従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。例えば特許文献１には、そのような光電変換素子を有する撮像装置の一例として、いわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられている。

特開２０１１−１３５５６１号公報

ところで、上記したような撮像装置では一般に、複数の画素を駆動（撮像駆動）することによって撮像画像が得られる。このような撮像駆動の手法についても、従来より種々のものが提案されているが、撮像駆動の際の動作（例えばタイミング等）の自由度を向上させることを可能とする撮像装置の提案が望まれる。

本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像駆動の際の動作の自由度を向上させることが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。

本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、光電変換素子により得られた信号電荷を画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、画素内の信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行うと共に、線順次読み出し駆動および線順次リセット駆動の際に複数の画素に対する順次走査を行う走査部を有する駆動部とを備えたものである。線順次リセット駆動の際の駆動期間には、リセット動作の期間が複数含まれている。また、線順次リセット駆動が１フレーム期間内で間欠的に複数回行われることにより、１フレーム期間内において各画素でリセット動作が前記複数回行われると共に、一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とが部分的に重畳する期間である、駆動オーバーラップ期間が設けられている。上記駆動部は、上記一の線順次リセット駆動による各リセット動作の期間と上記他の一の線順次リセット駆動による各リセット動作の期間とが全く重ならない期間であるリセット非重畳期間が、上記駆動オーバーラップ期間内において少なくとも一部に設けられるように、複数回の線順次リセット駆動を行う。また、上記走査部は、線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路部と、各列のシフトレジスタ回路部からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路とを有している。

本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。

本開示の撮像装置および撮像表示システムでは、上記読み出し動作を線順次で行うための線順次読み出し駆動と、上記リセット動作を線順次で行うための線順次リセット駆動とが行われる。このとき、線順次リセット駆動が１フレーム期間内で間欠的に複数回行われることにより、リセット動作後における画素内の残留電荷（信号電荷の残存量）が低減される。ここで、これら複数回の線順次リセット駆動では、上記駆動オーバーラップ期間内において、上記リセット非重畳期間が少なくとも一部に設けられる。これにより、例えば、上記駆動オーバーラップ期間内において上記リセット非重畳期間が全く設けられていない（上記駆動オーバーラップ期間内の各リセット動作の期間が全て重なっている）場合とは異なり、複数回の線順次リセット駆動の際の各リセット動作のタイミング等が、任意に設定可能となる。

本開示の撮像装置および撮像表示システムによれば、複数回の線順次リセット駆動の際に、上記駆動オーバーラップ期間内において上記リセット非重畳期間が少なくとも一部に設けられるようにしたので、それら複数回の線順次リセット駆動の際の各リセット動作のタイミング等を、任意に設定することができるようになる。よって、撮像駆動の際の動作の自由度を向上させることが可能となる。

本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した撮像部の概略構成例を表す模式図である。 図１に示した画素等の詳細構成例を表す回路図である。 図１に示した行走査部の詳細構成例を表すブロック図である。 図１に示した列選択部の詳細構成例を表すブロック図である。 露光期間および読み出し／第１リセット期間における動作状態の一例を表す回路図である。 ラテラル型構造のＰＩＮ型のフォトダイオードである場合における光電変換素子での蓄積状態および空乏状態について説明するための模式図である。 バーティカル型構造のＰＩＮ型のフォトダイオードからなる光電変換素子の構成例を表す模式断面図である。 画素内の寄生容量に起因した電荷分配現象について説明するための回路図である。 残留電荷発生のメカニズムを説明するための特性図である。 読み出し／第１リセット期間後の経過時間とＤｅｃａｙ電流との関係の一例を表す特性図である。 残留電荷量とＤｅｃａｙ電流との関係について説明するための特性図である。 実施の形態に係る撮像動作の概要を説明するためのタイミング波形図である。 第２のリセット期間における動作状態の例を表す回路図である。 ２回目のリセット動作により低減される残留電荷量について説明するための特性図である。 実施の形態に係る線順次撮像駆動の一例を表すタイミング波形図である。 図１６に示した線順次撮像駆動の一部を拡大して表すタイミング波形図である。 実施の形態に係る線順次撮像駆動の他の例を表すタイミング波形図である。 実施の形態に係る線順次撮像駆動の他の例を表すタイミング波形図である。 比較例に係る線順次撮像駆動を表すタイミング波形図である。 変形例１に係る画素等の構成を表す回路図である。 変形例２に係る画素等の構成を表す回路図である。 変形例３に係る画素等の構成を表す回路図である。 パッシブ型およびアクティブ型の画素回路における線順次撮像駆動の一例を表すタイミング波形図である。 変形例４，５に係る撮像部の概略構成を表す模式図である。 適用例に係る撮像表示システムの概略構成を表す模式図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（パッシブ型の画素回路の例１）
２．変形例
変形例１（パッシブ型の画素回路の例２）
変形例２，３（アクティブ型の画素回路の例）
変形例４，５（放射線に基づいて撮像を行う撮像部の例）
３．適用例（撮像表示システムへの適用例）
４．その他の変形例

＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、撮像光に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６が、本開示における「駆動部」の一具体例に対応し、行走査部１３が、本開示における「走査部」の一具体例に対応する。

（撮像部１１）
撮像部１１は、入射した撮像光に応じて電気信号を発生させるもの（撮像領域）である。この撮像部１１では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部（後述する光電変換素子２１）を有する画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されている。なお、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。

図２は、この撮像部１１の概略構成例を表したものである。撮像部１１には、上記した複数の画素２０が配置された光電変換層１１１が設けられている。この光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。

図３は、画素２０の回路構成例（いわゆるパッシブ型の回路構成例）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成例とともに表したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。なお、この光電変換素子２１のカソードは、蓄積ノードＮに接続されている。

トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。ただし、トランジスタ２２がＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。このトランジスタ２２はまた、例えば、微結晶シリコン（Ｓｉ）または多結晶シリコン（ポリシリコン）等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いて構成してもよい。微結晶シリコン、多結晶シリコンおよび酸化物半導体は、非晶質シリコン（アモルファスシリコン）と比べて移動度μが高いため、例えばトランジスタ２２による信号電荷の高速読み出しが可能となる。

この画素２０では、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、光電変換素子２１のカソード（蓄積ノードＮ）に接続されている。また、光電変換素子２１のアノードは、ここではグランド（接地）に接続されている。

（行走査部１３）
図１に示した行走査部１３は、後述するシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する線順次読み出し駆動や線順次リセット駆動等の線順次撮像駆動の際に、そのような線順次走査を行う。なお、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われるようになっている。

図４は、行走査部１３のブロック構成例を表したものである。行走査部１３は、Ｖ方向に沿って延在する複数の単位回路１３０を有している。なお、ここでは、図中に示した４つの単位回路１３０に接続された８つの読み出し制御線Ｌreadを、上から順に、Ｌread（１）〜Ｌread（８）として示している。

各単位回路１３０は、複数列（ここでは２列）のシフトレジスタ回路１３１，１３２（図中のブロック内では便宜上、「Ｓ／Ｒ」と記載；以下同様）と、４つのＡＮＤ回路（論理積回路）１３３Ａ〜１３３Ｄと、２つのＯＲ回路（論理和回路）１３４Ａ，１３４Ｂと、２つのバッファ回路１３５Ａ，１３５Ｂとを有している。これらのうち、ＡＮＤ回路１３３Ａ〜１３３ＤおよびＯＲ回路１３４Ａ，１３４Ｂが、本開示における「論理回路」の一具体例に対応している。

シフトレジスタ回路１３１は、システム制御部１６から供給されるスタートパルスＶＳＴ１およびクロック信号ＣＬＫ１に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路１３２は、システム制御部１６から供給されるスタートパルスＶＳＴ２およびクロック信号ＣＬＫ２に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。これらのシフトレジスタ回路１３１，１３２は、後述する複数回の線順次リセット駆動における実行回数（ここでは２回）に対応して設けられたものである（実行回数に対応して２列設けられている）。すなわち、例えば、シフトレジスタ回路１３１は、１回目の線順次リセット駆動用のパルス信号を生成する役割を担う一方、シフトレジスタ回路１３２は、２回目の線順次リセット駆動用のパルス信号を生成する役割を担っている。

ＡＮＤ回路１３３Ａ〜１３３Ｄにはそれぞれ、シフトレジスタ回路１３１，１３２から出力される各パルス信号（各出力信号）の有効期間を制御（規定）するための４種類のイネーブル信号ＥＮ１〜ＥＮ４が入力されている。具体的には、ＡＮＤ回路１３３Ａでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ１が入力されている。ＡＮＤ回路１３３Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路１３３Ｃでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３が入力されている。ＡＮＤ回路１３３Ｄでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ４が入力されている。

ＯＲ回路１３４Ａは、ＡＮＤ回路１３３Ａからの出力信号とＡＮＤ回路１３３Ｂからの出力信号との論理和信号（ＯＲ信号）を生成する回路である。同様に、ＯＲ回路１３４Ｂは、ＡＮＤ回路１３３Ｃからの出力信号とＡＮＤ回路１３３Ｄからの出力信号との論理和信号を生成する回路である。このようにして、上記したＡＮＤ回路１３３Ａ〜１３３ＤとＯＲ回路１３４Ａ，１３４Ｂとによって、シフトレジスタ回路１３１，１３２からの出力信号（パルス信号）同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回の線順次リセット駆動の際の駆動タイミング等が規定されるようになっている。

バッファ回路１３５Ａは、ＯＲ回路１３４Ａからの出力信号（パルス信号）に対するバッファとして機能する回路であり、バッファ回路１３５Ｂは、ＯＲ回路１３４Ｂからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路１３５Ａ，１３５Ｂによるバッファ後のパルス信号（行走査信号）は、読み出し制御線Ｌreadを介して撮像部１１内の各画素２０へ出力されるようになっている。

（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、図１に示したように、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。

各列選択部１７は、例えば図３および図５に示したように、チャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、図５に示したように、信号線Ｌsigごとに１つずつ設けられている。一方、マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７全体として１つ設けられている。

チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。また、チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。すなわち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。なお、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御されるようになっている。このようにして、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１によって、上記したＱ−Ｖ変換を行うチャージアンプ回路が形成されている。

Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。

マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。

Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。

（列走査部１５・システム制御部１６）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力されるようになっている。

システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、このシステム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このようにして、システム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ撮像部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得されるようになっている。

［撮像装置１の作用・効果］
（１．基本動作）
この撮像装置１では、図２に示したように、後述する露光期間Ｔexにおいて撮像光Ｌinが撮像部１１へ入射すると、光電変換層１１１（図３に示した各画素２０内の光電変換素子２１）では、この撮像光Ｌinが信号電荷に変換（光電変換）される。この光電変換によって発生した信号電荷により、蓄積ノードＮでは蓄積ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が印加される。このトランジスタ２２へ供給される入力電圧Ｖinは、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、その電荷が画素２０から信号線Ｌsigへ読み出される（読み出し期間）。

このようにして読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷ごとに、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ回路１７２からの出力電圧Ｖca）ごとに、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される。

（２．露光期間Ｔex・読み出し期間における動作）
ここで、図６（Ａ），（Ｂ）を参照して、上記した露光期間Ｔexおよび読み出し期間における画素２０および列選択部１７内のチャージアンプ回路の動作について、詳細に説明する。なお、以下では説明の便宜上、トランジスタ２２のオン・オフ状態を、スイッチを用いて図示している。

まず、図６（Ａ）に示したように、画素２０内の光電変換素子２１へ撮像光Ｌinが入射する露光期間Ｔexでは、蓄積ノードＮに蓄積された信号電荷が露光期間Ｔex中には信号線Ｌsig側へ出力されない（読み出されない）よう、トランジスタ２２はオフ状態となっている。なお、このときチャージアンプ回路では、後述するアンプリセット動作（チャージアンプ回路のリセット動作）がなされた後の状態であるため、スイッチＳＷ１がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。

一方、上記した読み出し期間は、本実施の形態では、画素２０内に蓄積された信号電荷をリセットするためのリセット動作（画素リセット動作）を行う期間ともなっている。すなわち、本実施の形態の画素２０はパッシブ型の画素回路となっていることに起因して、光電変換素子２１により得られた信号電荷を画素２０から読み出す「読み出し動作」と、上記した「リセット動作」とが、実質的に同時に（並行して）行われる。換言すると、詳細は後述するが、この読み出し動作を線順次で行うための線順次読み出し駆動と、リセット動作を線順次で行うための線順次リセット駆動とが、単一の線順次駆動によって（実質的に）同時に行われるようになっている。なお、このときのリセット動作は、後述する複数回（ここでは２回）のリセット動作のうちの１回目のリセット動作に対応していることから、以下では、この読み出し動作と１回目のリセット動作とが実質的同時に行われる期間を、「読み出し／第１リセット期間Ｔｒ１」と称する。

この読み出し／第１リセット期間Ｔｒ１では、図６（Ｂ）に示したように、トランジスタ２２がオン状態となることにより、画素２０内の蓄積ノードＮから信号線Ｌsig側へ信号電荷が読み出される（図中の矢印Ｐ１１参照）。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。ここで、この読み出し／第１リセット期間Ｔｒ１では、チャージアンプ回路におけるスイッチＳＷ１は、オフ状態となっている。すなわち、チャージアンプ回路が読み出し動作状態となっている。したがって、このチャージアンプ回路へ入力された信号電荷は容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（出力電圧Ｖca）がチャージアンプ１７２から出力される。このようにしてチャージアンプ回路において、信号電荷から信号電圧への変換（Ｑ−Ｖ変換）がなされる。なお、このようにして容量素子Ｃ１に蓄積された電荷は、後述するアンプリセット動作の際にスイッチＳＷ１がオン状態となることにより、リセットされる（アンプリセット動作がなされる）ようになっている。

また、このような読み出し動作とともに、この読み出し／第１リセット期間Ｔｒ１では、以下のようにして１回目のリセット動作（第１のリセット動作）が行われる。すなわち、図中の矢印Ｐ１２で示したように、チャージアンプ回路（チャージアンプ１７２）における仮想短絡（イマジナリー・ショート）現象を利用して、１回目のリセット動作がなされる。つまり、この仮想短絡現象によって、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなることから、トランジスタ２２を介して画素２０内の蓄積ノードＮも、このリセット電圧Ｖrstとなるのである。このようにして、上記した読み出し動作に伴い、蓄積ノードＮの蓄積電荷が所定のリセット電圧Ｖrstにリセットされる。

（３．１回目のリセット動作後における画素２０内での信号電荷の残存について）
ところで、上記のような１回目のリセット動作（第１のリセット動作）を行ったにも関わらず、この１回目のリセット動作前に蓄積された信号電荷の一部が画素２０内に残存してしまう場合がある。このように信号電荷の一部が画素２０内に残ってしまうと、次の読み出し動作時（次のフレーム期間での撮像時）においてその残留電荷に起因した残像が発生し、撮像画質が低下してしまうという問題がある。以下、図７〜図１２を参照して、このような１回目のリセット動作後における画素２０内での信号電荷の残存（蓄積電荷の残留）について、詳細に説明する。

まず、光電変換素子２１がＰＩＮ型のフォトダイオード（薄膜フォトダイオード）の場合、以下の２つの構造のものに大別される。すなわち、図７（Ａ），（Ｂ）に示したような、いわゆるラテラル型（横型）構造のものと、図８に示したような、いわゆるバーティカル型（縦型）構造のものである。

図７（Ａ），（Ｂ）に示したラテラル型構造の場合、光電変換素子２１は横方向（積層面内方向）に沿って、ｐ型半導体層２１Ｐ、真性半導体層（ｉ層）２１Ｉおよびｎ型半導体層２１Ｎを、この順に有している。また、真性半導体層２１Ｉ付近でゲート絶縁膜（図示せず）を介して対向配置された、ゲート電極２１Ｇを有している。一方、図８に示したバーティカル型構造の場合、光電変換素子２１は縦方向（積層方向）に沿って、例えば、下部電極２１１ａ、ｎ型半導体層２１Ｎ、真性半導体層２１Ｉ、ｐ型半導体層２１Ｐおよび上部電極２１１ｂを、この順に有している。

（３−１．強外光が照射されて画素２０内の電荷が飽和する場合の発生メカニズム）
ここで、上記した信号電荷の残存が発生するメカニズムの一例として、強外光が照射されて画素２０内の電荷が飽和してしまう場合について、上記したラテラル型構造のＰＩＮ型のフォトダイオードからなる光電変換素子２１を例に挙げて説明する。この構造の光電変換素子２１では、ゲート電極２１Ｇに印加されるゲート電圧により、真性半導体層２１Ｉが、蓄積状態（飽和状態）、空乏状態、反転状態のいずれかの状態となる。ここで、薄膜フォトダイオードの場合、この蓄積状態もしくは反転状態においてゲート電極２１Ｇ側の界面に電荷が誘起された状態（図７（Ａ））から、空乏状態（図７（Ｂ））に遷移するには、数百μｓオーダーの時間が必要となる。通常、ＰＩＮ型のフォトダイオードは、空乏状態で光感度が最大となるため空乏状態で使用するが、例えば強外光が照射されてＶｎｐ＜０Ｖの状態になると、蓄積状態に移行する。なお、Ｖｎｐは、ｐ型半導体層２１Ｐ側から見たｎ型半導体層２１Ｎの電位である。

このため、例えば、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作（１回目のリセット動作）が行われてＶｎｐ＞０の状態に戻っても、数百μｓの間は蓄積状態から空乏状態に遷移できない。このとき、空乏状態と、蓄積状態もしくは反転状態とでは、上記したゲート電極２１Ｇ側の界面に誘起された電荷の影響により、ＰＩＮ型のフォトダイオードにおける容量特性が異なることが知られている。すなわち、図７（Ａ），（Ｂ）に示したように、ゲート電極２１Ｇとｐ型半導体層２１Ｐと間に形成される寄生容量Ｃｇｐは、蓄積状態では大きく、空乏状態では小さい。

一方、画素２０内の蓄積ノードＮ（蓄積容量）は、上記した１回目のリセット動作によって所定のリセット電圧Ｖrstとなるが、この１回目のリセット動作後にトランジスタ２２がオン状態からオフ状態に遷移する際に、以下の現象が起こる。すなわち、例えば図９に示したように、画素２０内の寄生容量（トランジスタ２２のゲート・ドレイン間に形成された寄生容量Ｃｇｄ）に蓄積された電荷に起因して、蓄積ノードＮの電位がリセット電圧Ｖrstから微小に変動する（図中の矢印Ｐ２参照）。このような現象は、電荷分配現象（チャージインジェクション現象）と呼ばれる。

ここで、上述したように、蓄積ノードＮに接続されているＰＩＮ型のフォトダイオード（光電変換素子２１）における寄生容量Ｃｇｐが、空乏状態と蓄積もしくは反転常態とで異なる場合、この光電変換素子２１の状態によって、画素２０内における全体のカップリング量（寄生容量の大きさ）が変化してしまう。これが影響して、１回目のリセット動作後においても、直前まで入射していた光（撮像光Ｌin）の情報（電荷）が、蓄積ノードＮに残ってしまう。このようなメカニズムにより、強外光が照射されて画素２０内の電荷が飽和してしまう場合には、１回目のリセット動作を行ったにも関わらず、この１回目のリセット動作前に蓄積された信号電荷の一部が、画素２０内に残存してしまうのである。なお、ここでは、図７（Ａ），（Ｂ）に示したラテラル型構造の場合を例に挙げて説明したが、例えば図８に示したバーティカル型構造の場合においても、強外光が照射されて画素２０内の電荷が飽和したときには、同様のメカニズムによって信号電荷の残存が生じる。

（３−２．一般的な発生メカニズム）
次いで、上記したような場合（強外光が照射されて画素２０内の電荷が飽和してしまう場合）には限定されない、信号電荷の残存（残留電荷）の一般的な発生メカニズムについて説明する。つまり、上記したような、容量変化が発生するような強外光が照射されなくても、以下説明するＤｅｃａｙ電流が光電変換素子２１（ＰＩＮ型のフォトダイオード）から生ずることによって、残留電荷が発生することについて説明する。

図１０（Ａ），（Ｂ）はそれぞれ、前述したＰＩＮ型のフォトダイオードにおける、エネルギーバンド構造（各層の位置とエネルギー準位との関係）を表したものである。これらの図から分かるように、真性半導体層２１Ｉには多数の欠陥準位Ｅｄが存在している。そして、図１０（Ａ）に示したように、読み出し／第１リセット期間Ｔｒ１（１回目のリセット動作）の終了直後においては、これらの欠陥準位Ｅｄに電荷ｅが捕獲（トラップ）された状態となっている。ところが、例えば図１０（Ｂ）に示したように、読み出し／第１リセット期間Ｔｒ１からある程度の時間が経過すると、欠陥準位Ｅｄにトラップされている電荷ｅが、真性半導体層２１Ｉからフォトダイオード（光電変換素子２１）の外部へ放出される（図中の破線の矢印参照）。これにより、上記したＤｅｃａｙ電流Ｉdecayが光電変換素子２１から発生する。

ここで、図１１（Ａ），（Ｂ）はそれぞれ、読み出し／第１リセット期間Ｔｒ１後の経過時間ｔとＤｅｃａｙ電流Ｉdecayとの関係の一例を表したものである。図１１（Ａ）では、縦軸および横軸とも対数（ｌｏｇ）スケールで示し、図１１（Ｂ）では、縦軸を対数スケールで示す一方、横軸については線形（リニア）スケールで示している。なお、図１１（Ａ），（Ｂ）中には、特性線のうちの一部の共通領域を、符号Ｇ１で示している。これらの図から分かるように、Ｄｅｃａｙ電流Ｉdecayは、読み出し／第１リセット期間Ｔｒ１の終了時（ｔ＝０）から時間の経過とともに相乗的に減少していく傾向にある（Ｉdecay＝（Ｉ₀／ｔ），Ｉ₀：定数値）。また、このときに発生する残留電荷（ｑ１とする）は、例えば図１２に示したように、Ｄｅｃａｙ電流Ｉdecay＝（Ｉ₀／ｔ）を経過時間ｔで積分することにより求められることが分かる。

以上のような一般的な発生メカニズムにより、１回目のリセット動作を行ったにも関わらず、この１回目のリセット動作前に蓄積された信号電荷の一部が、画素２０内に残存してしまう（上記した残留電荷ｑ１が発生してしまう）のである。

（４．複数回のリセット動作を利用した残留電荷の低減作用）
そこで本実施の形態では、例えば図１３に示したように、複数回（ここでは２回）のリセット動作を行うことによって上記した残留電荷を低減し、この残留電荷に起因した残像を抑えるようにしている。以下、この複数回のリセット動作を利用した残留電荷の低減作用について詳細に説明する。

図１３において、（Ａ）は読み出し制御線Ｌreadの電位Ｖreadのタイミング波形を、（Ｂ）は、チャージアンプ１７２からの出力電圧Ｖcaのタイミング波形を、（Ｃ）は信号線Ｌsigの電位Ｖsigのタイミング波形を、（Ｄ）は蓄積ノードＮの電位Ｖｎのタイミング波形を、それぞれ示す。また、これらの各タイミング波形は、１垂直期間（１フレーム期間）ΔＴｖを含む前後の期間についてのものである。

この１フレーム期間ΔＴｖでは、まずタイミングｔ１１〜ｔ１２の露光期間Ｔexにおいて、図６（Ａ）等を用いて前述したようにして、露光動作が行われる。すなわち、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１では、この撮像光Ｌinが信号電荷に変換（光電変換）される。そして、この信号電荷が画素２０内の蓄積ノードＮに蓄積され、その電位Ｖｎが徐々に変化する（図１３中の矢印Ｐ３１参照）。なお、この露光動作に伴って、電位Ｖｎがリセット電圧Ｖrst側から０Ｖへ向けて徐々に低下していっているのは、ここでは光電変換素子２１のカソード側が蓄積ノードＮとなっているためである。

次いで、タイミングｔ１３〜ｔ１４の読み出し／第１リセット期間Ｔｒ１では、図６（Ｂ）等を用いて前述したようにして、読み出し動作と１回目のリセット動作（画素リセット動作）とが行われる。すなわち、画素２０から信号電荷を読み出す読み出し動作と、この画素２０内の信号電荷をリセットするための１回目のリセット動作とが、実質的に同時に行われる。ただし、図１３中の矢印Ｐ３２で示したように、この１回目のリセット動作後において蓄積ノードＮの電位Ｖｎが徐々に低下していき、前述した残留電荷ｑ１が発生してしまっている。

なお、その後のタイミングｔ１５では、チャージアンプ回路におけるスイッチＳＷ１がオン状態となることにより、このチャージアンプ回路内の容量素子Ｃ１に蓄積された電荷がリセットされる。すなわち、チャージアンプ回路のリセット動作（アンプリセット動作）が行われる。

続いて、その後のタイミングｔ１６〜ｔ１７において、以下説明する２回目のリセット動作（第２リセット動作）が行われる（第２リセット期間Ｔｒ２）。

この第２リセット期間Ｔｒ２では、具体的には、例えば図１４（Ａ）に示した第１の動作例のようにして、２回目のリセット動作が行われる。すなわち、この第１の動作例では、画素２０内のトランジスタ２２がオン状態になると共に、チャージアンプ回路におけるスイッチＳＷ１もオン状態となり、チャージアンプ１７２を用いたボルテージフォロワ回路が形成される。このため、このチャージアンプ１７２における帰還特性（フィードバック特性）により、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなる。このように第１の動作例では、チャージアンプ１７２における帰還特性を利用して、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに設定される（２回目のリセット動作がなされる）。

一方、図１４（Ｂ）に示した第２の動作例では、前述した１回目のリセット動作のときと同様に、チャージアンプ回路（チャージアンプ１７２）における仮想短絡現象を利用して、２回目のリセット動作がなされる（図中の矢印Ｐ４２参照）。つまり、この仮想短絡現象によって、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに設定される。なお、このときは、読み出し／第１リセット期間Ｔｒ１のときと同様に、画素２０内のトランジスタ２２がオン状態であると共にチャージアンプ回路におけるスイッチＳＷ１がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印Ｐ４１で示したように、この第２の動作例では、蓄積ノードＮに残存している電荷をチャージアンプ回路によって読み出すことも可能となっている。

このようにして本実施の形態では、画素２０内の蓄積電荷のリセット動作（後述する線順次リセット駆動）が、１フレーム期間内で間欠的に（独立して）複数回行われる。具体的には、ここでは１回目のリセット動作（読み出し／第１リセット期間Ｔｒ１）と２回目のリセット動作（第２リセット期間Ｔｒ２）とが、間欠的に行われるように設定されている。これにより、１回目のリセット動作後における画素２０内の残留電荷ｑ１（信号電荷の残存量）がより確実にリセットされ、そのような残留電荷ｑ１が低減される（図１３中に示した矢印Ｐ３３参照）。

具体的には、１回目のリセット動作の終了時（Ｔｒ１の終了時）から２回目のリセット動作の終了時（Ｔｒ２の終了時）までの時間をΔｔ１２とすると（図１３参照）、発生した残留電荷ｑ１のうちの低減される電荷量は、例えば図１５に示したようになる。すなわち、例えば図１２において説明した残留電荷ｑ１のうち、時間Δｔ１２の開始時ｔ１（＝０）から終了時ｔ２までの時間積分値に対応する電荷ｑ１２が、この２回目のリセット動作によって排出される（低減する）電荷量に相当する。また、（ｑ１−ｑ１２）＝ｑ２３により算出される電荷ｑ２３が、２回目のリセット動作後においても残存する電荷量に相当する。このため、上記した時間Δｔ１２ができるだけ長くなるように設定するのが望ましいと言える。以上のようにして、１回目のリセット動作後における画素２０内の残留電荷ｑ１が低減され、その結果、次の読み出し動作時（次のフレーム期間での撮像時）において、この残留電荷に起因した残像の発生が抑えられ、撮像画質を向上させることができる。

なお、このような複数回のリセット動作（線順次リセット駆動）は、例えば１水平期間（１水平走査期間：一例として３２μｓ程度）を超える期間に亘って間欠的に行われるようにするのが望ましい。これは、以下の理由によるものである。すなわち、前述したように、ＰＩＮ型のフォトダイオードにおける状態遷移には、数百μｓ程度の時間がかかる。このことから、例えば１００μｓ程度の時間、リセット電圧Ｖrstを連続的または間欠的に蓄積ノードＮに与えることで、残留電荷の発生を低減することができると考えられる。ただし、実際には、このリセット電圧Ｖrstを与える期間が１水平期間（例えば３２μｓ程度）を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。

（５．線順次リセット駆動の際の各リセット動作のタイミング等について）
また、本実施の形態では、例えば以下の図１６〜図１９に示したようにして、線順次撮像駆動（線順次読み出し駆動および線順次リセット駆動）の際の各動作のタイミングが設定されている。

図１６は、本実施の形態に係る線順次撮像駆動の一例を、タイミング波形図で表わしたものである。ここで、（Ａ）〜（Ｆ）はそれぞれ、読み出し制御線Ｌread（１）〜Ｌread（３），Ｌread（ｎ−２）〜Ｌread（ｎ）の電位Ｖread（１）〜Ｖread（３），Ｖread（ｎ−２）〜Ｖread（ｎ）のタイミング波形を示している。また、図中に示したΔＴｈは、１水平期間（１水平走査期間）を表している。なお、後述する図１７〜図１９ではそれぞれ、前述したアンプリセット制御線Ｌcarstの電位Ｖcarstを、前述した第１の動作例の場合（各図の（Ｄ））および第２の動作例の場合（各図の（Ｅ））の各々について示している。

まず、図１６（Ａ）〜（Ｆ）から分かるように、１回目のリセット動作等（読み出し／第１リセット期間Ｔｒ１の動作）が線順次で行われる駆動期間（線順次駆動期間ΔＴｒ１）と、２回目のリセット動作が線順次で行われる駆動期間（線順次駆動期間ΔＴｒ２）とでは、部分的に重畳期間（駆動オーバーラップ期間ΔＴol1）が存在している。

そして、本実施の形態では、この駆動オーバーラップ期間ΔＴol1内における各リセット動作の期間（読み出し／第１リセット期間Ｔｒ１および第２リセット期間Ｔｒ２）が、以下のように設定されている。具体的には、１回目の線順次リセット駆動の際の各リセット動作（線順次駆動期間ΔＴｒ１内の各読み出し／第１リセット期間Ｔｒ１）と、２回目の線順次リセット駆動の際の各リセット動作（線順次駆動期間ΔＴｒ２内の各第２リセット期間Ｔｒ２）とが、次のように設定される。すなわち、これらの線順次駆動期間ΔＴｒ１内の各読み出し／第１リセット期間Ｔｒ１と線順次駆動期間ΔＴｒ２内の各第２リセット期間Ｔｒ２とがいずれも重ならない非重畳期間（非オーバーラップ期間）が、少なくとも一部に存在するように設定される（例えば、図１６中の符号Ｐ５で示した期間参照）。

詳細には、図１７（Ａ）〜（Ｅ）に拡大して示したタイミング波形（符号Ｐ５で示した期間付近の拡大波形）の例では、以下のように設定されている。すなわち、この例では、駆動オーバーラップ期間ΔＴol1内における各読み出し／第１リセット期間Ｔｒ１および各第２リセット期間Ｔｒ２が、全ての期間で上記した非オーバーラップ期間となっている。換言すると、各読み出し／第１リセット期間Ｔｒ１および各第２リセット期間Ｔｒ２が、互いに全くオーバーラップしていない。なお、この例では、符号Ｐ５で示した期間内において、Ｖread（２）（第２リセット期間Ｔｒ２）→Ｖread（ｎ−２）（読み出し／第１リセット期間Ｔｒ１）→Ｖread（３）（第２リセット期間Ｔｒ２）の順に、行走査信号に相当する電位Ｖreadが印加されている。

一方、例えば図１８（Ａ）〜（Ｅ）中に示した符号Ｐ５ａの期間内では、図１６，図１７中に示した符号Ｐ５の期間とは異なり、以下の順番で、行走査信号に相当する電位Ｖreadが印加されている。すなわち、Ｖread（ｎ−２）（読み出し／第１リセット期間Ｔｒ１）→Ｖread（２）（第２リセット期間Ｔｒ２）→Ｖread（３）（第２リセット期間Ｔｒ２）の順に、電位Ｖreadが印加されている。ただし、この場合においても、符号Ｐ５の期間と同様に、駆動オーバーラップ期間ΔＴol1内における各読み出し／第１リセット期間Ｔｒ１および各第２リセット期間Ｔｒ２が、全ての期間で上記した非オーバーラップ期間となっている。

また、例えば図１９（Ａ）〜（Ｅ）中に示した符号Ｐ５ｂの期間では、図１６〜図１８中に示した符号Ｐ５，Ｐ５ａの期間とは異なり、以下のように設定されている。すなわち、駆動オーバーラップ期間ΔＴol1内の各読み出し／第１リセット期間Ｔｒ１および各第２リセット期間Ｔｒ２において、上記した非オーバーラップ期間が一部の期間でのみ設けられている。換言すると、図中に示したように、読み出し／第１リセット期間Ｔｒ１と第２リセット期間Ｔｒ２との一部に、重畳期間（動作オーバーラップ期間ΔＴol2）が存在している。ただし、この場合においても、そのような動作オーバーラップ期間ΔＴol2は部分的に設けられているだけであるため、上記した非オーバーラップ期間が一部には存在していることになる。

ここで、このような線順次撮像駆動（線順次読み出し駆動および線順次リセット駆動）の際の各動作のタイミング等は、例えば図４に示した単位回路１３０を有する行走査部１３によって実現されている。具体的には、線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路１３１，１３２と、各列のシフトレジスタ回路１３１，１３２からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路（ＡＮＤ回路１３３Ａ〜１３３ＤおよびＯＲ回路１３４Ａ，１３４Ｂ）と、によって実現されている。

このように本実施の形態では、線順次駆動期間ΔＴｒ１と線順次駆動期間ΔＴｒ２との駆動オーバーラップ期間ΔＴol1内のリセット動作の期間（読み出し／第１リセット期間Ｔｒ１および第２リセット期間Ｔｒ２）に、上記した非オーバーラップ期間が少なくとも一部に存在するように設定される。これにより、例えば図２０（Ａ）〜（Ｆ）に示した比較例（駆動オーバーラップ期間ΔＴol1内のリセット動作の期間に非オーバーラップ期間が全く設けられていない（駆動オーバーラップ期間ΔＴol1内の各リセット動作の期間がいずれもオーバーラップしている））場合とは異なり、以下のようになる。すなわち、複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等が、任意に設定可能となる。

なお、このような動作タイミング等を実現している本実施の形態の行走査部１３に対して、従来の標準的な行走査回路（ゲートドライバ回路）では、異なる走査線に接続される画素における動作同士を、少なくとも一部がオーバーラップしないタイミング等で行うことはできない。

また、特に図１９に示した例のように、駆動オーバーラップ期間ΔＴol1内の各読み出し／第１リセット期間Ｔｒ１および各第２リセット期間Ｔｒ２において、非オーバーラップ期間が一部の期間でのみ設けられているようにした場合には、以下のことも言える。すなわち、例えば図１６〜図１８に示したように、駆動オーバーラップ期間ΔＴol1内における各読み出し／第１リセット期間Ｔｒ１および各第２リセット期間Ｔｒ２が、全ての期間で非オーバーラップ期間となっている場合と比べ、線順次撮像駆動の高速化（高フレームレート化）が実現される。

以上のように本実施の形態では、複数回の線順次リセット駆動の際に、駆動オーバーラップ期間ΔＴol1内の各リセット動作の期間において、上記した非オーバーラップ期間が少なくとも一部に設けられるようにしたので、それら複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等を、任意に設定することができるようになる。よって、撮像駆動（線順次撮像駆動）の際の動作の自由度を向上させることが可能となり、最適なタイミング等で撮像駆動を行うことが可能となる。

また、駆動オーバーラップ期間ΔＴol1内の各リセット動作の期間において、非オーバーラップ期間が一部の期間でのみ設けられているようにした場合には、線順次撮像駆動の高速化（高フレームレート化）を実現することも可能となる。

＜変形例＞
続いて、上記実施の形態の変形例（変形例１〜５）について説明する。なお、実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

［変形例１］
図２１は、変形例１に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例とともに表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０Ａには画素２０と同様に、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

ただし、画素２０Ａでは、光電変換素子２１の配置方向（向き）が、画素２０とは逆になっている。すなわち、この画素２０Ａでは、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。

このような構成の画素２０Ａを有する撮像装置においても、上記実施の形態の撮像装置１と同様の作用により同様の効果を得ることが可能である。

［変形例２，３］
（回路構成）
図２２は、変形例２に係る画素（画素２０Ｂ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。また、図２３は、変形例３に係る画素（画素２０Ｃ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの変形例２，３に係る画素２０Ｂ，２０Ｃはそれぞれ、これまで説明した画素２０，２０Ａとは異なり、いわゆるアクティブ型の回路構成となっている。

具体的には、このアクティブ型の画素２０Ｂ，２０Ｃには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｂ，２０Ｃにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadおよびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

画素２０Ｂ，２０Ｃではそれぞれ、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、光電変換素子２１のカソード（図２２に示した画素２０Ｂ）またはアノード（図２３に示した画素２０Ｃ）（蓄積ノードＮ）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。このトランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。光電変換素子２１のアノード（画素２０Ｂ）またはカソード（画素２０Ｃ）は、グランド（接地）に接続されている。

また、図２２および図２３に示した変形例２，３に係る列選択部１７Ｂは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。なお、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。

（作用・効果）
このようなアクティブ型の回路構成からなる画素２０Ｂ，２０Ｃを有する変形例２，３の撮像装置では、以下のようにして撮像動作（線順次撮像駆動）がなされる。

すなわち、まず、これまで説明したパッシブ型の回路構成からなる画素２０，２０Ａを有する撮像装置では、例えば図２４（Ａ）に示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と線順次リセット駆動とが、単一の線順次駆動（読み出し／第１リセット期間Ｔｒ１の線順次動作を行うための駆動）によって、実質的に同時に行われる。

これに対して、変形例２，３のように、アクティブ型の回路構成からなる画素２０Ｂ，２０Ｃを有する撮像装置では、例えば図２４（Ｂ）に示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と各回（ここでは１回目および２回目）の線順次リセット駆動とが、互いに独立して個別に行われる。すなわち、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動と、１回目のリセット期間（第１リセット期間Ｔｒ１ｂ）の線順次動作を行うための１回目の線順次リセット駆動と、２回目のリセット期間（第２リセット期間Ｔｒ２）の線順次動作を行うための２回目の線順次リセット駆動とが、互いに独立して個別に行われる。なお、このアクティブ型の回路構成の場合、各回の線順次リセット駆動の際のリセット動作は、リセット用トランジスタとして機能するトランジスタ２４がオン状態となることによって行われるようになっている。

このように、アクティブ型の回路構成からなる画素２０Ｂ，２０Ｃを有する撮像装置においても、これまで説明したパッシブ型の回路構成の場合と同様のことが言える。すなわち、駆動オーバーラップ期間ΔＴol1内の各リセット動作の期間において、前述した非オーバーラップ期間が少なくとも一部に設けられるようにすることにより、それら複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等を、任意に設定することができるようになる。したがって、これらの場合においても、撮像駆動（線順次撮像駆動）の際の動作の自由度を向上させることが可能となり、最適なタイミング等で撮像駆動を行うことが可能となる。

［変形例４，５］
図２５（Ａ），（Ｂ）はそれぞれ、変形例４，５に係る撮像部（撮像部１１Ａ，１１Ｂ）の概略構成を模式的に表したものである。

まず、図２５（Ａ）に示した変形例４に係る撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１に加え、波長変換層１１２を更に有している。具体的には、光電変換層１１１上（撮像部１１Ａの受光面（撮像面）側）に、波長変換層１１２が設けられている。

波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば光電変換層１１１の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をＣｓＩ、ＮａＩ、ＣａＦ₂等によって形成することにより得られる。

一方、図２５（Ｂ）に示した変形例５に係る撮像部１１Ｂは、上記実施の形態で説明した光電変換層１１１の代わりに、光電変換層１１１Ｂを有している。この光電変換層１１１Ｂは、入射した放射線Ｒradに応じて電気信号を直接発生させるものである。つまり、図２５（Ａ）に示した変形例４の撮像部１１Ａは、いわゆる間接型の放射線撮像装置に適用されるものであるのに対し、変形例５の撮像部１１Ｂは、いわゆる直接型の放射線撮像装置に適用されるものとなっている。なお、このような直接型に適用される光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。

このような構成の撮像部１１Ａ，１１Ｂを有する変形例４，５に係る撮像装置では、撮像部１１Ａ，１１Ｂが、入射した放射線Ｒradに応じて電気信号を発生するものとなっており、放射線撮像装置として構成されている。このような放射線撮像装置は、例えば医療機器（Digital Radiography等のＸ線撮像装置）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。

＜適用例＞
続いて、上記実施の形態および各変形例（変形例１〜５）に係る撮像装置の撮像表示システムへの適用例について説明する。

図２６は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。この撮像表示システム５は、上記実施の形態等に係る撮像部１１（１１Ａ，１１Ｂ）等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）として構成されている。

画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。

このような構成からなる撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。

このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。すなわち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。

なお、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。

＜その他の変形例＞
以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。

例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｃの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。

また、上記実施の形態等では、１フレーム期間内で２回の線順次リセット駆動を行う場合を例に挙げて説明したが、これには限られず、１フレーム期間内で３回以上の線順次リセット駆動を行うようにしてもよい。

更に、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。

なお、本技術は以下のような構成を取ることも可能である。
（１）
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行う駆動部と
を備え、
前記駆動部は、
前記線順次リセット駆動を１フレーム期間内で間欠的に複数回行うと共に、
一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内における前記リセット動作の期間において、前記一の線順次リセット駆動による各リセット動作と前記他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行う
撮像装置。
（２）
前記オーバーラップ期間内における前記リセット動作の期間において、前記非オーバーラップ期間が一部の期間でのみ設けられている
上記（１）に記載の撮像装置。
（３）
前記オーバーラップ期間内における前記リセット動作の期間が、全ての期間で前記非オーバーラップ期間となっている
上記（１）に記載の撮像装置。
（４）
前記駆動部は、前記線順次読み出し駆動および前記線順次リセット駆動の際に前記複数の画素に対する順次走査を行う走査部を有する
上記（１）ないし（３）のいずれかに記載の撮像装置。
（５）
前記走査部は、
前記線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路部と、
各列のシフトレジスタ回路部からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路と
を有する上記（４）に記載の撮像装置。
（６）
前記線順次読み出し駆動と１回目の前記線順次リセット駆動とが、単一の線順次駆動によって同時に行われる
上記（１）ないし（５）のいずれかに記載の撮像装置。
（７）
前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に所定のリセット電圧が他方の入力端子に入力されるチャージアンプを有し、
前記チャージアンプにおける仮想短絡現象を利用して、前記リセット動作が行われる
上記（６）に記載の撮像装置。
（８）
前記チャージアンプにおける帰還特性または仮想短絡現象を利用して、２回目以降の前記線順次リセット駆動の際の前記リセット動作が行われる
上記（７）に記載の撮像装置。
（９）
前記線順次読み出し駆動と各回の前記線順次リセット駆動とが、互いに独立して個別に行われる
上記（１）ないし（５）のいずれかに記載の撮像装置。
（１０）
各画素はリセット用トランジスタを有し、
前記リセット用トランジスタがオン状態となることによって、前記リセット動作が行われる
上記（９）に記載の撮像装置。
（１１）
前記線順次リセット駆動が、１水平期間を超える期間に亘って間欠的に複数回行われる
上記（１）ないし（１０）のいずれかに記載の撮像装置。
（１２）
前記光電変換素子が、ＰＩＮ型のフォトダイオードからなる
上記（１）ないし（１１）のいずれかに記載の撮像装置。
（１３）
前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
上記（１）ないし（１２）のいずれかに記載の撮像装置。
（１４）
前記撮像部は、
前記光電変換素子を構成する光電変換層と、
前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
を有する上記（１３）に記載の撮像装置。
（１５）
前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
上記（１３）に記載の撮像装置。
（１６）
前記放射線がＸ線である
上記（１３）ないし（１５）のいずれかに記載の撮像装置。
（１７）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行う駆動部と
を備え、
前記駆動部は、
前記線順次リセット駆動を１フレーム期間内で間欠的に複数回行うと共に、
一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とのオーバーラップ期間内における前記リセット動作の期間において、前記一の線順次リセット駆動による各リセット動作と前記他の一の線順次リセット駆動による各リセット動作とがいずれも重ならない非オーバーラップ期間が少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行う
撮像表示システム。

１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３…行走査部、１３０…単位回路、１３１，１３２…シフトレジスタ回路（Ｓ／Ｒ）、１３５Ａ，１３５Ｂ…バッファ回路、１３３Ａ〜１３３Ｄ…ＡＮＤ回路、１３４Ａ，１３４Ｂ…ＯＲ回路、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ｂ…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、２０，２０Ａ〜２０Ｃ…画素（撮像画素）、２１…光電変換素子、２１Ｐ…ｐ型半導体層、２１Ｎ…ｎ型半導体層、２１Ｉ…真性半導体層（ｉ領域）、２１Ｇ…ゲート電極、２２，２３，２４…トランジスタ、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｄ１…撮像信号、Ｖrst…リセット電圧、Ｎ…蓄積ノード、ＳＷ１，ＳＷ２…スイッチ、Ｃ１…容量素子、Ｃgp，Ｃdp…寄生容量、ＶＳＴ１，ＶＳＴ２…スタートパルス信号、ＣＬＫ１，ＣＬＫ２…クロック信号、ＥＮ１〜ＥＮ４…イネーブル信号、ΔＴｖ…１垂直期間（１フレーム期間）、ΔＴｈ…１水平期間、ΔＴol1…駆動オーバーラップ期間、ΔＴol2…動作オーバーラップ期間、Ｔex…露光期間、Ｔｒ１…読み出し／第１リセット期間、Ｔｒ１ａ…読み出し期間、Ｔｒ１ｂ…第１リセット期間、Ｔｒ２…第２リセット期間、ΔＴｒ１，ΔＴｒ２…線順次駆動期間、Ｌin…撮像光、Ｒrad…放射線。

Claims (15)

1. 各々が光電変換素子を含む複数の画素を有する撮像部と、
   前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行うと共に、前記線順次読み出し駆動および前記線順次リセット駆動の際に前記複数の画素に対する順次走査を行う走査部を有する駆動部と
   を備え、
   前記線順次リセット駆動の際の駆動期間に、前記リセット動作の期間が複数含まれており、
   前記線順次リセット駆動が１フレーム期間内で間欠的に複数回行われることにより、前記１フレーム期間内において各画素で前記リセット動作が前記複数回行われると共に、
   一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とが部分的に重畳する期間である、駆動オーバーラップ期間が設けられており、
   前記駆動部は、
   前記一の線順次リセット駆動による各リセット動作の期間と前記他の一の線順次リセット駆動による各リセット動作の期間とが全く重ならない期間であるリセット非重畳期間が、前記駆動オーバーラップ期間内において少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行い、
   前記走査部は、
   前記線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路部と、
   各列のシフトレジスタ回路部からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路と
   を有する撮像装置。
2. 前記駆動オーバーラップ期間内において、前記リセット非重畳期間が一部の期間でのみ設けられている
   請求項１に記載の撮像装置。
3. 前記駆動オーバーラップ期間内における前記リセット動作の期間が、全ての期間で前記リセット非重畳期間となっている
   請求項１に記載の撮像装置。
4. 前記線順次読み出し駆動と１回目の前記線順次リセット駆動とが、単一の線順次駆動によって同時に行われる
   請求項１ないし請求項３のいずれか１項に記載の撮像装置。
5. 前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に所定のリセット電圧が他方の入力端子に入力されるチャージアンプを有し、
   前記チャージアンプにおける仮想短絡現象を利用して、前記１回目の線順次リセット駆動の際の前記リセット動作が行われる
   請求項４に記載の撮像装置。
6. 前記チャージアンプにおける帰還特性または仮想短絡現象を利用して、２回目以降の前記線順次リセット駆動の際の前記リセット動作が行われる
   請求項５に記載の撮像装置。
7. 前記線順次読み出し駆動と各回の前記線順次リセット駆動とが、互いに独立して個別に行われる
   請求項１ないし請求項３のいずれか１項に記載の撮像装置。
8. 各画素はリセット用トランジスタを有し、
   前記リセット用トランジスタがオン状態となることによって、前記各回の線順次リセット駆動の際の前記リセット動作が行われる
   請求項７に記載の撮像装置。
9. 前記線順次リセット駆動が、１水平期間を超える期間に亘って間欠的に複数回行われる
   請求項１ないし請求項８のいずれか１項に記載の撮像装置。
10. 前記光電変換素子が、ＰＩＮ型のフォトダイオードからなる
    請求項１ないし請求項９のいずれか１項に記載の撮像装置。
11. 前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
    請求項１ないし請求項１０のいずれか１項に記載の撮像装置。
12. 前記撮像部は、
    前記光電変換素子を構成する光電変換層と、
    前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
    を有する請求項１１に記載の撮像装置。
13. 前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
    請求項１１に記載の撮像装置。
14. 前記放射線がＸ線である
    請求項１１ないし請求項１３のいずれか１項に記載の撮像装置。
15. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    各々が光電変換素子を含む複数の画素を有する撮像部と、
    前記光電変換素子により得られた信号電荷を前記画素から読み出す読み出し動作を線順次で行うための線順次読み出し駆動と、前記画素内の前記信号電荷をリセットするためのリセット動作を線順次で行うための線順次リセット駆動とを行うと共に、前記線順次読み出し駆動および前記線順次リセット駆動の際に前記複数の画素に対する順次走査を行う走査部を有する駆動部と
    を備え、
    前記線順次リセット駆動の際の駆動期間に、前記リセット動作の期間が複数含まれており、
    前記線順次リセット駆動が１フレーム期間内で間欠的に複数回行われることにより、前記１フレーム期間内において各画素で前記リセット動作が前記複数回行われると共に、
    一の線順次リセット駆動の際の駆動期間と他の一の線順次リセット駆動の際の駆動期間とが部分的に重畳する期間である、駆動オーバーラップ期間が設けられており、
    前記駆動部は、
    前記一の線順次リセット駆動による各リセット動作の期間と前記他の一の線順次リセット駆動による各リセット動作の期間とが全く重ならない期間であるリセット非重畳期間が、前記駆動オーバーラップ期間内において少なくとも一部に設けられるように、前記複数回の線順次リセット駆動を行い、
    前記走査部は、
    前記線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路部と、
    各列のシフトレジスタ回路部からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路と
    を有する撮像表示システム。

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