JP5664327B2 - Ｄｃ−ｄｃコンバータの制御装置 - Google Patents

Description

本発明は、ＤＣ−ＤＣコンバータを構成するスイッチング素子を駆動するＤＣ−ＤＣコンバータの制御装置に関する。

この種のＤＣ−ＤＣコンバータの制御装置としては、例えば図６に記載した構成が知られている。このＤＣ−ＤＣコンバータの制御装置は、ＤＣ−ＤＣコンバータ部１００と、このＤＣ−ＤＣコンバータ部１００を制御する制御部１０１とを備えている。
ＤＣ−ＤＣコンバータ部１００は、チョークコイルＬの一端を、スイッチング素子１０２を介して正の電源に接続し、他端を出力端子１０３に接続するとともに、チョークコイルＬとスイッチング素子１０２との接続点と接地との間にアノードを接地側とする整流用ダイオードＤが接続され、チョークコイルＬと出力端子１０３との間の接続点と接地との間に平滑用コンデンサＣを接続した構成を有する。

一方、制御部１０１は、出力端子１０３に出力される出力信号が分圧抵抗Ｒｄ１及びＲｄ２によって分圧されて帰還される帰還電圧Ｖｄが反転入力側に供給され、非反転入力側に基準電圧Ｖｒｅｆが供給され、両者の差電圧を増幅して誤差電圧Ｖｅａを出力する誤差増幅器１０５と、基準電圧Ｖｒｅｆに付加電圧ΔＶを加算して基準電圧Ｖｒｅｆより高い第二の過電圧閾値Ｖｒｅｆ２が反転入力側に供給され、非反転入力側に帰還電圧Ｖｄが供給されて両者を比較してスキップ信号Ｖｓｋｐを出力する過電圧比較器１０６と、誤差増幅器１０５の誤差電圧Ｖｅａ及び過電圧比較器１０６のスキップ信号Ｖｓｋｐが入力されてパルス幅変調信号であるパルス駆動信号Ｖｄｒｖを生成するパルス幅変調信号生成回路１０７とを備えている。そして、パルス幅変調信号生成回路１０７から出力されるパルス駆動信号Ｖｄｒｖが前述したスイッチング素子１０２に供給されて、このスイッチング素子１０２がオン・オフ駆動される。

ここで、誤差増幅器１０５の誤差電圧Ｖｅａに対するパルス駆動信号Ｖｄｒｖのオン時間Ｔｏｎは、パルス幅変調信号生成回路１０７の回路ブロック中の特性線図に示されるものとなる。この特性線図は、誤差電圧Ｖｅａが０から設定電圧Ｖｅａ１に達するまでの間はオン時間Ｔｏｎが最小オン時間Ｔｍｉｎを維持し、誤差電圧Ｖｅａが設定電圧Ｖｅａ１を超えると誤差電圧Ｖｅａの増加に正比例してオン時間Ｔｏｎが増加するように設定されている。パルス駆動信号Ｖｄｒｖはオン時間Ｔｏｎに基づいて形成されるので、オン時間Ｔｏｎが最小オン時間Ｔｍｉｎに設定されたときにパルス幅変調信号であるパルス駆動信号Ｖｄｒｖのパルス幅が最小値となり、オン時間Ｔｏｎが最小オン時間Ｔｍｉｎを超えるとパルス幅も増加する。

また、パルス幅変調信号生成回路１０７では、帰還電圧Ｖｄが過電圧閾値Ｖｒｅｆ２（＝Ｖｒｅｆ＋ΔＶ）以上となったときに過電圧比較器１０６からハイレベルのスキップ信号Ｖｓｋｐが入力されると、このスキップ信号Ｖｓｋｐがハイレベルの間パルス駆動信号のパルスをスキップする。
ここで、過電圧比較器１０６には、軽負荷時のスイッチング損失の低減と過渡応答時の許容できない過電圧の防止との２通りの用途が考えられる。

軽負荷時のスイッチング損失の低減は、出力端子１０３に接続される負荷が軽くなった場合に、パルス駆動信号のパルスをスキップさせてスイッチング損失を低減させるとともに、出力電圧Ｖｏｕｔの上昇を防止することである。パルス駆動信号Ｖｄｒｖのパルス幅が最小値Ｔｍｉｎに達した場合、誤差増幅器１０５の誤差電圧Ｖｅａが低下しても、パルス幅は最小値Ｔｍｉｎを維持して狭くならない。このため、このままでは出力電圧Ｖｏｕｔが上昇し続けてしまい、これに連動して帰還電圧Ｖｄも増加する。これを防ぐために、過電圧比較器１０６を用いて帰還電圧Ｖｄが過電圧閾値Ｖｒｅｆ２以上となると、スキップ信号Ｖｓｋｐがハイレベルとなってパルス幅変調信号生成回路１０７で出力するパルス駆動信号のパルスをスキップする。これにより、軽負荷時にスイッチング素子１０２のスイッチング回数を減らし、スイッチングによる損失を減らすことができ、出力電圧の出力電圧Ｖｏｕｔの上昇を防止することができる。出力電圧の出力電圧Ｖｏｕｔの上昇を防止することができる機能に着目し、意図的に最小パルス幅を設定することもある。この場合には、出力電圧の制御は、過電圧比較器１０６によって行われており、誤差増幅器１０５は関与していない。過電圧比較器１０６のスキップ信号Ｖｓｋｐがハイレベルからローレベルになると最小パルス幅でのスイッチングが起きて帰還電圧Ｖｄが少し上昇し、この帰還電圧Ｖｄが過電圧閾値Ｖｒｅｆ２以上となると過電圧比較器１０６から出力されるスキップ信号Ｖｓｋｐがハイレベルに反転し、スイッチング素子１０２のスイッチングが停止される。そして、負荷電流によって帰還電圧Ｖｄが過電圧閾値Ｖｒｅｆ２未満に低下すると、再び過電圧比較器１０６から出力されるスキップ信号Ｖｓｋｐがローレベルとなるという動作を繰り返すことで出力電圧Ｖｏｕｔを一定値に維持する。したがって、この制御方法においては、出力電圧Ｖｏｕｔを目標値に近づけるために、付加電圧ΔＶを小さくして過電圧閾値Ｖｒｅｆ２を基準電圧Ｖｒｅｆに近づけることが好ましい。

一方、スイッチングコンバータ装置に接続した機器の待機時（軽負荷時）における電源部の消費電力の低減を目的とし、スイッチングコンバータ装置における前記スイッチングパルスのオン期間の最小値を設けたスイッチングコンバータ装置において、誤差増幅器の出力電圧が所定電圧以下になるとスイッチングパルスをスキップさせてスイッチング損失を低減させることも提案されている（例えば、特許文献１参照）。

特開２００１−１６８４９号公報

誤差増幅器１０５の誤差電圧Ｖｅａがある程度高く、パルス幅が最小値Ｔｍｉｎに達していない場合でも、例えば負荷がマイクロプロセッサなどの大規模集積回路で当該負荷がスタンバイモードに切り替える場合などのように、負荷電流が急減することがある。この場合、誤差増幅器１０５の誤差電圧Ｖｅａの低下が間に合わず、出力電圧Ｖｏｕｔが上昇して、帰還電圧Ｖｄが過電圧閾値Ｖｒｅｆ２を越えると、過電圧比較器１０６から出力されるスキップ信号Ｖｓｋｐがハイレベルに反転し、スイッチング素子１０２のスイッチングが停止される。この結果、帰還電圧Ｖｄが過電圧閾値Ｖｒｅｆ２を超えないように、出力電圧Ｖｏｕｔの上昇が抑えられる。そして、誤差増幅器１０５の誤差電圧Ｖｅａは、帰還電圧Ｖｄと基準電圧Ｖｒｅｆの差に応じた速さで低下し、誤差増幅器１０５の誤差電圧Ｖｅａが負荷電流に応じた所定値の近傍まで低下すると、誤差増幅器１０５による通常の出力電圧制御に復帰する。この場合、付加電圧ΔＶが小さいと、帰還電圧Ｖｄが低い値に制限されるため、誤差電圧Ｖｅａの低下が遅くなり、誤差増幅器１０５による制御に復帰するまでの時間が長くなってしまう。したがって、付加電圧ΔＶは、出力電圧Ｖｏｕｔの上昇を許容値に抑えられる範囲において、高く設定することが望ましい

すなわち、従来技術には、付加電圧ΔＶを小さく設定すると、パルス幅がＴｍｉｎに達し、出力電圧Ｖｏｕｔが過電圧比較器１０６により制御されるような軽負荷状態において、出力電圧Ｖｏｕｔと目標値との誤差を小さくすることが可能になるが、定常状態において出力電圧Ｖｏｕｔが誤差増幅器１０５によって制御されるような重負荷時には、過渡時の過電圧保護として過電圧比較器１０６が動作した後、誤差増幅器１０５による制御への復帰が遅くなる。一方、付加電圧ΔＶを大きく設定した場合には、この逆となるため、軽負荷における出力電圧精度の向上と、重負荷における過電圧保護動作後の速やかな通常制御への復帰を共に実現することができないという課題がある。

また、上記特許文献１に記載された従来例にあっては、誤差増幅器の出力電圧に基づきスイッチングパルスをスキップさせているので、上記のように負荷が急変して出力電圧Ｖｏｕｔが急上昇する場合には対応できない。そのため、過電圧保護回路を別途設けることが必須となってしまう。従い、スイッチングパルスをスキップさせる（停止させる）という機能が誤差増幅器と過電圧保護回路とで二重に設けられることになり、回路規模が大きくなってしまうとともに、両者の出力が異なる場合にどう調整するか、という課題が生じてしまう。

そこで、本発明は、上述した従来例の未解決の課題に着目してなされたものであり、スイッチングパルスのスキップを、誤差増幅器の出力には拠らず、過電圧保護回路の出力によって行うとともに、軽負荷における出力電圧精度の向上と重負荷における過電圧保護動作後の速やかな通常制御への復帰とを共に実現することができるＤＣ−ＤＣコンバータの制御装置を提供することを目的としている。

上述した目的を達成するために、本発明の一形態に係るＤＣ−ＤＣコンバータの制御装置は、出力信号の帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、前記帰還電圧が前記基準電圧より高く設定された過電圧閾値を超えた場合にスキップ信号を出力する過電圧比較器と、前記誤差増幅器の出力電圧に基づいてパルス幅を設定された最小値以上で変化させて前記ＤＣ−ＤＣコンバータ動作を行うスイッチング素子を駆動するパルス駆動信号を生成するとともに、該パルス駆動信号のパルスを前記過電圧比較器のスキップ信号によってスキップするパルス幅変調信号生成回路と、前記パルス幅変調信号生成回路から出力される前記パルス駆動信号のパルス幅が前記最小値であるか否かを検出してパルス幅検出信号を出力するパルス幅検出部と、該パルス幅検出部から前記パルス駆動信号のパルス幅が前記最小値であることを示すパルス幅検出信号が出力されたときに、前記過電圧閾値を、該パルス駆動信号のパルス幅が前記最小値ではないときの前記過電圧閾値より低下させる過電圧閾値制御部とを備えたことを特徴としている。

また、本発明の他の形態によるＤＣ−ＤＣコンバータの制御装置は、前記過電圧閾値制御部は、前記パルス駆動信号のパルス幅が前記最小値ではないときに選択される第１の過電圧閾値を出力する第１の過電圧閾値出力部と、該第１の過電圧閾値出力部の第１の過電圧閾値より低い第２の過電圧閾値を出力する第２の過電圧閾値出力部と、前記パルス幅検出部のパルス幅検出信号に基づいて前記第１の過電圧閾値出力部又は前記第２の過電圧閾値出力部の出力を選択する閾値選択部とを備えていることを特徴としている。

さらに、本発明の他の形態に係るＤＣ−ＤＣコンバータの制御装置は、前記パルス幅変調信号生成回路は、前記誤差増幅器の出力電圧をパルス幅変調基礎信号に変換するパルス幅変調信号形成回路と、該パルス幅変調信号形成回路の出力信号と前記過電圧比較器から出力されるスキップ信号との論理積信号を出力する論理積回路と、該論理積回路の論理積信号に基づいてパルス幅が前記最小値以上となる前記パルス駆動信号を出力する駆動信号出力部とを備えていることを特徴としている。

さらにまた、本発明の他の形態に係るＤＣ−ＤＣコンバータの制御装置は、前記パルス幅検出部は、前記誤差増幅器の出力電圧が前記パルス幅変調信号生成回路で前記パルス駆動信号のパルス幅を前記最小値とする電圧以下であるか否かを検出してパルス幅検出信号を出力するように構成されていることを特徴としている。
また、本発明の他の形態に係るＤＣ−ＤＣコンバータの制御装置は、前記駆動信号出力部は、前記論理積回路の出力信号がクロック入力端子に入力されるとともに、データ端子に正の電源が入力されたＤ型フリップフロップ回路を備え、該Ｄ型フリップフロップ回路の出力端子から前記パルス駆動信号が出力され、反転出力端子から出力される反転出力が立ち下がり遅延回路に供給され、前記論理積回路の出力信号及び前記立ち下がり遅延回路の遅延出力がノアゲートに入力され、該ノアゲートの出力が前記Ｄ型フリップフロップ回路のクリア端子に入力された構成を有することを特徴としている。

さらに、本発明の他の形態に係るＤＣ−ＤＣコンバータの制御装置は、前記パルス幅検出部は、前記立ち下がり遅延回路の遅延出力がデータ入力端子に、前記論理積回路の出力信号の反転信号がクロック端子に入力されたＤ型フリップフロップ回路で構成され、前記Ｄ型フリップフロップ回路の反転出力端子からパルス幅検出信号を出力するように構成されていることを特徴としている。

本発明によれば、パルス幅変調信号生成回路から出力されるパルス駆動信号のパルス幅が最小値であるときに、過電圧比較器で誤差増幅器の出力信号と比較する過電圧閾値を、パルス駆動信号のパルス幅が最小値以外であるときの過電圧閾値より低下させるようにしたので、軽負荷時には、小さな誤差で出力電圧制御を行って出力電圧を安定させて制御精度を向上させ、重負荷時には過電圧保護として動作し、過電圧保護動作後速やかに誤差増幅器による通常制御へと復帰することができるＤＣ−ＤＣコンバータの制御装置を提供することができる。

本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの制御装置を示すブロック図である。 図１のパルス幅変調信号生成回路の具体的構成を示すブロック図である。 本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの制御装置を示すブロック図である。 図３のパルス幅変調信号生成回路の具体的構成を示すブロック図である。 本発明の第２の実施形態の動作の説明に供する信号波形図である。 ＤＣ−ＤＣコンバータの制御装置の従来例を示すブロック図である。

以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明に係るＤＣ−ＤＣコンバータの制御装置の第１実施形態を示すブロック図である。
図中、１はチョッパ方式のＤＣ−ＤＣコンバータ部であって、このＤＣ−ＤＣコンバータ部１は、チョークコイルＬを有する。このチョークコイルＬは、その一端が例えばＭＯＳ電界効果トランジスタ等で構成されるスイッチング素子２を介して正の電源３に接続され、他端が出力端子４に接続されている。そして、スイッチング素子２及びチョークコイルＬとの接続点と接地との間に帰還用ダイオードＤがそのアノードを接地側として接続されている。また、チョークコイルＬと出力端子４との接続点と接地との間に平滑用コンデンサＣが接続されている。

このＤＣ−ＤＣコンバータ部１では、スイッチング素子２が後述する制御装置１０からのパルス駆動信号Ｖｄｒｖによってオン・オフ制御される。スイッチング素子２がオン状態であるときに、直流電源３から出力端子４に流れる電流によりチョークコイルＬにエネルギーが蓄えられ、スイッチング素子２がオン状態からオフ状態となったときにチョークコイルＬは蓄えたエネルギーを放出して、電流変化を妨げる向きに起電力を発生し誘導電流を流すことにより直流電流が得られ、この直流電流が平滑用コンデンサＣで平滑化されて出力端子４に出力される。

そして、ＤＣ−ＤＣコンバータ部１のスイッチング素子２が制御装置１０によって駆動制御される。この制御装置１０は、平滑用コンデンサＣの端子電圧が分圧抵抗Ｒｄ１及びＲｄ２で分圧されて帰還電圧Ｖｄが形成され、この帰還電圧Ｖｄが誤差増幅器１１の反転入力端子に入力される。この誤差増幅器１１の非反転入力端子には、基準電圧源１２から第１の基準電圧Ｖｒｅｆが供給されている。そして、誤差増幅器１１は、帰還電圧Ｖｄと第１の基準電圧Ｖｒｅｆとの差電圧を増幅した誤差電圧Ｖｅａを出力する。

また、帰還電圧Ｖｄは過電圧比較器１３の非反転入力端子にも入力され、この過電圧比較器１３の反転入力端子に、過電圧閾値制御部１４から出力される過電圧閾値Ｖｔｏが入力されている。この過電圧比較器１３では、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ未満であるときにはローレベルのスキップ信号Ｖｓｋｐを出力し、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ以上であるときにハイレベルのスキップ信号Ｖｓｋｐを出力する。

また、過電圧閾値制御部１４は、基準電圧源１２から出力される基準電圧Ｖｒｅｆが入力されている。この過電圧閾値制御部１４は、基準電圧Ｖｒｅｆに前述した従来例と同様の付加電圧ΔＶに相当する付加電圧ΔＶ１を加算して後述するパルス駆動信号Ｖｄｒｖのパルス幅が最小値ではない通常時の第１の過電圧閾値Ｖｔｏ１を形成する直流電源で構成される第１の過電圧閾値出力部１５と、パルス幅が最小値となっているときに基準電圧Ｖｒｅｆに付加電圧ΔＶ１より低い付加電圧ΔＶ２を加算して第２の過電圧閾値Ｖｔｏ２を形成する直流電源で構成される第２の過電圧閾値出力部１６と、第１及び第２の過電圧閾値出力部１５及び１６から出力される第１の過電圧閾値Ｖｔｏ１及び第２の過電圧閾値Ｖｔｏ２を選択して過電圧閾値Ｖｔｏとして過電圧比較器１３の反転入力端子に供給する閾値選択部としての選択スイッチ１７とを備えている。ここで、選択スイッチ１７は後述するパルス幅検出部２３から入力される選択信号Ｖｓｅｌがハイレベルであるときに過電圧閾値Ｖｔｏ１を選択し、ローレベルであるときに過電圧閾値Ｖｔｏ２を選択する。

そして、誤差増幅器１１から出力される誤差電圧Ｖｅａと過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐとがパルス幅変調（ＰＷＭ）信号生成回路１８に供給されている。このパルス幅変調信号生成回路１８は、図２に示すように、誤差増幅器１１から出力される誤差電圧Ｖｅａが入力され、この誤差電圧Ｖｅａに基づいて図２のブロック内に示す特性線図のうち誤差電圧Ｖｅａに比例して増加する部分に相当するパルス幅変調基礎信号を出力するパルス幅変調信号形成回路１９と、一方の入力側にパルス幅変調信号形成回路１９から出力されるパルス幅変調基礎信号が、他方の入力側に過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐがインバータ２０で論理反転されてそれぞれ入力される論理積回路２１と、論理積回路２１の出力に基づきパルス駆動信号Ｖｄｒｖを生成・出力する延長回路２２とで構成されている。パルス幅変調信号形成回路１９の出力であるパルス幅変調基礎信号は最小パルス幅が最小オン時間Ｔｍｉｎより短くなる信号なので、延長回路２２はこの信号に最小オン時間Ｔｍｉｎを設定して（最小パルス幅をＴｍｉｎまで延長させて）パルス駆動信号Ｖｄｒｖにする回路である。延長回路２２の構成例については、図４により後述する。そして、延長回路２２の出力信号であるパルス駆動信号ＶｄｒｖがＤＣ−ＤＣコンバータ部１のスイッチング素子２に供給される。

ここで、スキップ信号Ｖｓｋｐがローレベルのとき、誤差増幅器１１の誤差電圧Ｖｅａに対するパルス駆動信号Ｖｄｒｖのオン時間Ｔｏｎは、図１のパルス幅変調信号生成回路１８内に記載した特性線図に示されるものとなる。この特性線図は、誤差電圧Ｖｅａが０から設定電圧Ｖｅａ１に達するまでの間はオン時間Ｔｏｎが最小オン時間Ｔｍｉｎを維持し、誤差電圧Ｖｅａが設定電圧Ｖｅａ１を超えると誤差電圧Ｖｅａの増加に正比例してオン時間Ｔｏｎが増加するように設定されている。オン時間Ｔｏｎに基づいてパルス幅変調信号であるパルス駆動信号Ｖｄｒｖが形成されるので、オン時間Ｔｏｎが最小オン時間Ｔｍｉｎに設定されたときにパルス幅変調信号であるパルス駆動信号Ｖｄｒｖのパルス幅が最小値となり、オン時間Ｔｏｎが最小オン時間Ｔｍｉｎを超えるとパルス駆動信号Ｖｄｒｖのパルス幅も増加する。なお、スキップ信号Ｖｓｋｐがハイレベルのとき、パルス駆動信号Ｖｄｒｖはローレベルのままとなり、スイッチング素子２はオフのままとなる。

また、誤差増幅器１１から出力される誤差電圧Ｖｅａは、パルス幅検出部２３にも供給されている。このパルス幅検出部２３は、非反転入力端子に誤差増幅器１１らか出力される誤差電圧Ｖｅａが入力され、反転入力端子にパルス幅変調信号形成回路１９の特性線図における設定電圧Ｖｅａ１に設定された下限閾値電圧Ｖｌｉｍが入力された比較器２４で構成されている。比較器２４は、誤差電圧Ｖｅａが下限閾値電圧Ｖｌｉｍ（＝Ｖｅａ１）を超えているときにハイレベルの選択信号Ｖｓｅｌを過電圧閾値制御部１４の選択スイッチ１７に出力し、誤差電圧Ｖｅａが下限閾値電圧Ｖｌｉｍ以下であるときにローレベルの選択信号Ｖｓｅｌを過電圧閾値制御部１４の選択スイッチ１７に出力する。

次に、上記第１の実施形態の動作を説明する。
今、ＤＣ−ＤＣコンバータ部１の出力端子４に接続されている負荷が中負荷又は重負荷の場合には、通常、誤差増幅器１１から出力される誤差電圧Ｖｅａは設定電圧Ｖｅａ１より高い電圧となっている。このため、パルス幅変調信号生成回路１８から出力されるパルス駆動信号Ｖｄｒｖのオン時間Ｔｏｎは最小オン時間Ｔｍｉｎよりも大きくなっている。

一方、誤差増幅器１１から出力される誤差電圧Ｖｅａがパルス幅検出部２３の比較器２４にも供給され、この比較器２４で、誤差電圧Ｖｅａが下限閾値電圧Ｖｌｉｍを超えているので、ハイレベルの選択信号Ｖｓｅｌが過電圧閾値制御部１４の選択スイッチ１７に供給される。このため、選択スイッチ１７で第１の過電圧閾値出力部１５から出力される通常時の過電圧閾値Ｖｔｏ１が選択されて、これが過電圧閾値Ｖｔｏとして過電圧比較器１３の反転入力端子に供給される。

この状態で、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ未満であるときには、過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐがローレベルとなる。このスキップ信号Ｖｓｋｐがパルス幅変調信号生成回路１８のインバータ２０で反転されてハイレベルとなって論理積回路２１の一方の入力側に供給される。
このため、パルス幅変調信号形成回路１９から出力される比較的パルス幅の広いパルス幅変調基礎信号がそのままパルス駆動信号Ｖｄｒｖとしてパルス幅変調信号生成回路１８から出力され、このパルス駆動信号ＶｄｒｖがＤＣ−ＤＣコンバータ部１のスイッチング素子２に供給される。このため、スイッチング素子２からオン状態のパルス幅が広いパルス信号がチョークコイルＬに供給されるので、出力端子４の出力電圧Ｖｏｕｔが目標値に維持される。

この中・重負荷状態で、負荷が急に軽くなって、出力電圧Ｖｏｕｔがオーバーシュートする状態となると、これに応じて帰還電圧Ｖｄも高くなって過電圧閾値Ｖｔｏ１を超えることになる。このため、過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐがハイレベルとなり、パルス幅変調信号生成回路１８のインバータ２０によって反転されてローレベルとなって論理積回路２１に供給される。したがって、パルス幅変調信号生成回路１８においてパルス幅変調信号形成回路１９から出力されるパルス幅の広いパルス幅変調基礎信号がスキップされることになり、パルス駆動信号がオフ状態となる。このため、ＤＣ−ＤＣコンバータ部１のスイッチング素子２がオフ状態となり、出力端子４の出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｄも緩やかに低下する。

そして、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ１以下に低下すると、過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐがローレベルに復帰し、パルス幅変調信号生成回路１８からのパルス駆動信号Ｖｄｒｖの出力が再開される。
このパルス駆動信号Ｖｄｒｖの出力が再開された時点で、再びオーバーシュートが発生すると、再度スキップ信号Ｖｓｋｐがハイレベルとなって、パルス幅変調信号生成回路１８でパルス駆動信号Ｖｄｒｖの出力が停止される。上記動作を繰り返すうちに、誤差電圧Ｖｅａが所定値まで低下し、当該誤差電圧Ｖｅａに基づくパルス駆動信号Ｖｄｒｖによってスイッチング素子２がオン・オフしてもオーバーシュートが起こらなくなると、再び、誤差増幅器１１による制御へと移行する。

このとき、過電圧閾値Ｖｔｏが比較的高い通常時の過電圧閾値Ｖｔｏ１に設定されているので、スイッチング素子のオン動作がスキップされる期間が長くなり、誤差電圧Ｖｅａの低下を速め、出力電圧Ｖｏｕｔの静定を速めることができる。
この中・重負荷状態から、負荷が軽くなって軽負荷状態となって誤差増幅器１１から出力される誤差電圧Ｖｅａが低下し、設定電圧Ｖｅａ１以下となると、パルス幅変調信号生成回路１８から出力されるパルス駆動信号Ｖｄｒｖのパルス幅が最小値Ｔｍｉｎに設定される。

このように、誤差電圧Ｖｅａが設定電圧Ｖｅａ１以下となると、パルス幅検出部２３の比較器２４で誤差電圧Ｖｅａが下限閾値電圧Ｖｌｉｍ以下となる。このため、比較器２４から出力される選択信号Ｖｓｅｌがローレベルとなり、過電圧閾値制御部１４の選択スイッチ１７において第２の過電圧閾値出力部１６から出力される前述した中・重負荷時の過電圧閾値Ｖｔｏ１より低い過電圧閾値Ｖｔｏ２が選択され、これが過電圧閾値Ｖｔｏとして過電圧比較器１３の反転入力端子に供給される。

この軽負荷状態でのパルス幅が最小値で動作される場合には、誤差増幅器１１から出力される誤差電圧Ｖｅａが下がっても、パルス駆動信号Ｖｄｒｖのパルス幅は最小値Ｔｍｉｎに維持されて下がることはないため、出力電圧Ｖｏｕｔが上昇することになる。
しかしながら、過電圧比較器１３の反転入力端子に供給される過電圧閾値Ｖｔｏが通常時の過電圧閾値Ｖｔｏ１より小さい値の過電圧閾値Ｖｔｏ２に設定されているので、Ｖｄ＞Ｖｔｏ２となると、過電圧比較器１３からハイレベルのスキップ信号Ｖｓｋｐが出力され、このスキップ信号Ｖｓｋｐがインバータ２０で反転されて論理積回路２１に供給される。

このため、パルス駆動信号Ｖｄｒｖがスキップされ、ＤＣ−ＤＣコンバータ部１のスイッチング素子２がオフ状態となり、出力電圧Ｖｏｕｔが低下される。その後、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ２を超える（Ｖｄ＜Ｖｔｏ２、となる）と、再度パルス駆動信号Ｖｄｒｖの出力が再開される。過電圧閾値Ｖｔｏ２が通常時の過電圧閾値Ｖｔｏ１に比較して小さい値に設定されているので、以上の動作を繰り返すことで出力電圧Ｖｏｕｔの変動幅を小さくして目標値に近づけることができる。
したがって、中・重負荷時には、過電圧閾値Ｖｔｏを通常の大きな値の過電圧閾値Ｖｔｏ１とすることにより通常の過電圧保護回路として動作し、過電圧保護動作への移行や通常制御への復帰を速やかに実行するとともに、軽負荷時には小さな誤差を実現できるオン・オフ制御的な制御を行って出力電圧を安定させて制御精度を向上させることができる。

次に、本発明の第２の実施形態を図３〜図５により説明する。図３は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの制御装置を示すブロック図である。また、図４は図３のパルス幅変調信号生成回路の具体的構成を示すブロック図であり、図５は図４に示す回路の動作を説明するための信号波形図（タイミングチャート）である。
この第２の実施形態では、パルス幅変調信号形成回路１９から出力されるパルス幅変調基礎信号のパルス幅が最小値Ｔｍｉｎより小さくなっていることをパルス幅変調信号生成回路１８側で検出するようにしたものである。また、延長回路２２の構成例を示すものでもある。

すなわち、第２の実施形態に係る図３においては、前述した第１の実施形態におけるパルス幅検出部２３が省略され、これに代えて、パルス幅変調信号生成回路１８内に後述するパルス幅検出部３６が設けられ、このパルス幅変調信号生成回路１８から選択信号Ｖｓｅｌが過電圧閾値制御部１４に出力されていることを除いては前述した第１の実施形態と同様の構成を有し、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。

ここで、パルス幅変調信号生成回路１８は、図４に示すように、前述した第１の実施形態と同様に、パルス幅変調信号形成回路１９、インバータ２０及び論理積回路２１を有するとともに、論理積回路２１の出力信号Ｖｐ１がＤ型フリップフロップ回路３２のクロック入力端子に供給されている。このＤ型フリップフロップ回路３２は、データ入力端子Ｄに所定電圧の直流電源の直流電圧が入力され、出力端子Ｑからパルス駆動信号Ｖｄｒｖが出力され、反転出力端子Ｑｂから出力される反転パルス駆動信号Ｖｐ２が立ち下がり遅延回路３３に出力される。

この立ち下がり遅延回路３３では、反転パルス駆動信号Ｖｐ２の立ち下がりを前述した第１実施形態における最小オン時間Ｔｍｉｎだけ遅延させる。逆に言うと、パルス幅変調信号生成回路１８は、この立ち下がり遅延回路３３の遅延時間が最小オン時間Ｔｍｉｎとなる回路構成となっている。
この立ち下がり遅延回路３３から出力される遅延信号Ｖｐ３は、一方の入力側に論理積回路２１の出力信号Ｖｐ１が入力されたノア回路３４の他方の入力側に供給されている。このノア回路３４の出力信号Ｖｐ４がＤ型フリップフロップ回路３２のクリア端子に供給されている。

また、立ち下がり遅延回路３３から出力される遅延信号Ｖｐ３と論理積回路２１の出力信号Ｖｐ１とがパルス幅検出部３６に入力されている。
このパルス幅検出部３６は、立ち下がり遅延回路３３から出力される遅延信号Ｖｐ３がデータ入力端子Ｄに入力され、クロック端子に論理積回路２１の出力信号Ｖｐ１がインバータ３７で反転されて入力されるＤ型フリップフロップ回路３８を有する。そして、Ｄ型フリップフロップ回路３８の反転出力端子Ｑｂから選択信号Ｖｓｅｌが前述した過電圧閾値制御部１４の選択スイッチ１７に出力される。

次に、上記第２の実施形態の動作を説明する。
今、ＤＣ−ＤＣコンバータ部１の出力端子４に接続された負荷が中・重負荷状態では、これに応じて誤差増幅器１１から出力される誤差電圧Ｖｅａが設定電圧Ｖｅａ１より高い電圧となり、オン時間Ｔｏｎが比較的長くなり、パルス幅変調信号生成回路１８のパルス幅変調信号形成回路１９から出力されるパルス幅変調基礎信号のオン状態のパルス幅が比較的広くなる。

このとき、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ１より小さいものとすると、過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐがローレベルとなる。このため、パルス幅変調信号生成回路１８では、スキップ信号Ｖｓｋｐがインバータ２０で反転されてハイレベルとなり、これが論理積回路２１に供給されるので、この論理積回路２１から上述したパルス幅変調基礎信号がそのまま出力信号Ｖｐ１として出力される。

この論理積回路２１の出力信号Ｖｐ１は、図５（ａ）に示すように、オン状態のパルス幅が比較的広いパルス形状となる。この出力信号Ｖｐ１がＤ型フリップフロップ回路３２のクロック入力端子に入力されるので、出力信号Ｖｐ１の立ち上がり時点ｔ１で、Ｄ型フリップフロップ回路３２の出力端子Ｑから出力されるパルス駆動信号Ｖｄｒｖが図５（ｃ）に示すように立ち上がってハイレベルとなる。

これに応じてＤ型フリップフロップ回路３２の反転出力端子Ｑｂから出力される反転パルス駆動信号Ｖｐ２が図５（ｄ）に示すように、時点ｔ１で立ち下がってローレベルとなる。この反転パルス駆動信号Ｖｐ２が立ち下がり遅延回路３３に供給されるので、この立ち下がり遅延回路３３から出力される遅延信号Ｖｐ３は、図５（ｅ）に示すように、時点ｔ１から最小オン時間Ｔｍｉｎだけ遅れた時点ｔ２で立ち下がってローレベルとなる。
その後、時点ｔ３で論理積回路２１から出力されるパルス幅変調基礎信号に基づく出力信号Ｖｐ１が立ち下がってローレベルとなると、これに応じてインバータ３７から出力される反転出力信号Ｖｐ１ｂが図５（ｂ）に示すように立ち上がってハイレベルとなる。

反転出力信号Ｖｐ１ｂが立ち上がると、これをクロック信号とするＤ型フリップフロップ回路３８が、立ち下がり遅延回路３３から出力される遅延信号Ｖｐ３を読み込む。この遅延信号Ｖｐ３は、図５（ｅ）に示すように時点ｔ３においてローレベルとなっているので、Ｄ型フリップフロップ回路３８の反転出力端子Ｑｂから出力される選択信号Ｖｓｅｌは、図５（ｇ）に示すように、時点ｔ３以前の出力と同じハイレベルを維持し、この選択信号Ｖｓｅｌが過電圧閾値制御部１４の選択スイッチ１７に出力される。

このため、過電圧閾値制御部１４の選択スイッチ１７は第１の過電圧閾値出力部１５から出力される通常時の過電圧閾値Ｖｔｏ１を選択して過電圧閾値Ｖｔｏとして過電圧比較器１３の反転入力側に供給する。
このため、前述した第１の実施形態と同様に、出力端子４の出力電圧Ｖｏｕｔを中・重負荷において目標値に維持することができる。

一方、時点ｔ３では、図５（ｅ）に示すように、遅延信号Ｖｐ３がローレベルとなっているとともに、図５（ａ）に示すように、論理積回路２１の出力信号Ｖｐ１が立ち下がってローレベルとなることから、図５（ｆ）に示すように、ノア回路３４から出力される出力信号Ｖｐ４が立ち上がってハイレベルとなる。
この出力信号Ｖｐ４がＤ型フリップフロップ回路３２のクリア端子に入力されるので、このＤ型フリップフロップ回路３２がクリアされて、出力端子Ｑから出力されるパルス駆動信号Ｖｄｒｖが図５（ｃ）に示すように立ち下がってローレベルとなり、反転出力端子Ｑｂから出力される反転パルス駆動信号Ｖｐ２が図５（ｄ）に示すように立ち上がってハイレベルとなる。

立ち下がり遅延回路３３から出力される遅延信号Ｖｐ３は立ち上がりについては遅延されないので、遅延信号Ｖｐ３はこのタイミングで図５（ｅ）に示すように立ち上がってハイレベルとなる。ノア回路３４では入力される遅延信号Ｖｐ３がハイレベルとなるので、ノア回路３４の出力信号Ｖｐ４は、図５（ｆ）に示すように、ハイレベルとなってから短時間でローレベルに復帰する。
その後、再度パルス幅変調信号形成回路１９から出力されるパルス幅変調基礎信号がハイレベルに立ち上がると、時点ｔ１〜ｔ３の動作を繰り返して、ローレベルの選択信号Ｖｓｅｌを出力するとともに、出力電圧Ｖｏｕｔに応じたパルス幅のパルス駆動信号ＶｄｒｖをＤＣ−ＤＣコンバータ部１のスイッチング素子２に出力して、出力電圧Ｖｏｕｔを目標値に維持する。

この中・重負荷状態で、急に負荷が軽くなって出力電圧Ｖｏｕｔが上昇し、これに伴って帰還電圧Ｖｄが上昇することにより、過電圧閾値Ｖｔｏ１を超える過電圧状態となると、過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐがハイレベルとなる。このため、パルス幅変調信号生成回路１８のインバータ２０の出力信号がローレベルとなることにより、論理積回路２１からパルス幅変調信号形成回路１９で形成したパルス幅変調基礎信号の出力が停止される。これと同時に、Ｄ型フリップフロップ回路３２の出力端子Ｑから出力されるパルス駆動信号Ｖｄｒｖがハイレベルであるときには、反転出力端子Ｑｂから出力される反転パルス駆動信号Ｖｐ２がローレベルであるので、立ち下がり遅延回路３３から出力される遅延信号Ｖｐ３は立ち上がり遅延時にはハイレベルであるが遅延時間経過後にはローレベルとなる。このため、遅延信号Ｖｐ３がハイレベルであるときにはこれがローレベルとなった時点で、ノア回路３４からハイレベルの出力信号Ｖｐ４が出力される。また、遅延信号Ｖｐ３がローレベルであるときには論理積回路２１の出力信号Ｖｐ１がローレベルとなった時点で、ノア回路３４からハイレベルの出力信号Ｖｐ４が出力される。いずれの場合でも、ハイレベルの出力信号Ｖｐ４がＤ型フリップフロップ回路３２のクリア端子に入力されるので、このＤ型フリップフロップ回路３２がクリアされて、パルス駆動信号Ｖｄｒｖがローレベルとなる。したがって、ＤＣ−ＤＣコンバータ部１のスイッチング素子２がオフ状態となって出力電圧Ｖｏｕｔが低下される。

また、スキップ信号Ｖｓｋｐがハイレベルとなったときに、Ｄ型フリップフロップ回路３２の出力端子Ｑから出力されるパルス駆動信号Ｖｄｒｖがローレベルであるときには、反転出力端子Ｑｂから出力される反転パルス駆動信号Ｖｐがハイレベルであり、立ち下がり遅延回路３３の出力もハイレベルとなる。このため、ノア回路３４の出力はローレベルを維持してＤ型フリップフロップ回路３２がクリアされないが、Ｄ型フリップフロップ回路３２から出力されるパルス駆動信号Ｖｄｒｖがローレベルを維持するので、ＤＣ−ＤＣコンバータ部１のスイッチング素子２がオフ状態を継続し出力電圧Ｖｏｕｔが低下される。

そして、出力電圧Ｖｏｕｔが低下して、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ１以下となると過電圧比較器１３から出力されるスキップ信号Ｖｓｋｐがローレベルに復帰して、パルス幅変調信号生成回路１８の論理積回路２１からパルス幅変調基礎信号が出力され、Ｄ型フリップフロップ回路３２の出力端子Ｑからパルス駆動信号Ｖｄｒｖが出力される状態に復帰される。

一方、出力端子４に接続された負荷が軽負荷状態となって、誤差増幅器１１から出力される誤差電圧Ｖｅａが設定電圧Ｖｅａ１より小さくなると、パルス幅変調信号生成回路１８のパルス幅変調信号形成回路１９から出力されるパルス幅変調基礎信号のオン時間（１周期中にハイレベルとなっている時間）が最小オン時間Ｔｍｉｎより短くなる。
この状態で、パルス幅変調信号生成回路１８の論理積回路２１から出力される出力信号Ｖｐ１が、図５（ａ）に示すように、時点ｔ１１でローレベルから立ち上がってハイレベルとなると、その反転出力信号Ｖｐ１ｂは、図５（ｂ）に示すように、ハイレベルから立ち下がってローレベルとなる。

そして、論理積回路２１の出力信号Ｖｐ１が立ち上がることにより、Ｄ型フリップフリップ回路３２の出力端子Ｑから出力されるパルス駆動信号Ｖｄｒｖが図５（ｃ）に示すように立ち上がってハイレベルとなり、反転出力端子Ｑｂから出力される反転パルス駆動信号Ｖｐ２は図５（ｄ）に示すようにハイレベルから立ち下がってローレベルとなる。
このため、立ち下がり遅延回路３３では、遅延信号Ｖｐ３が、図５（ｅ）に示すように、最小オン時間Ｔｍｉｎが経過した時点ｔ１３でハイレベルから立ち下がってローレベルとなる。

しかしながら、パルス幅変調信号形成回路１９から出力されるパルス幅変調基礎信号のオン幅（ハイレベルとなっている時間）は、最小オン時間Ｔｍｉｍより短いことから、論理積回路２１から出力される出力信号Ｖｐ１は、図５（ａ）に示すように、遅延信号Ｖｐ３が立ち下がる前の時点ｔ１２でハイレベルからローレベルに立ち下がり、出力信号Ｖｐ１をインバータ３７で反転した反転出力信号Ｖｐ１ｂは図５（ｂ）に示すように時点ｔ１２でローレベルから立ち上がってハイレベルとなる。

このため、パルス幅検出部３６のＤ型フリップフロップ回路３８では、時点ｔ１２でハイレベルの遅延信号Ｖｐ３を読み込んで保持することになり、反転出力端子Ｑｂから出力される選択信号Ｖｓｅｌは、図５（ｇ）に示すように、ハイレベルから立ち下がってローレベルとなる。
そして、選択信号Ｖｓｅｌが過電圧閾値制御部１４の選択スイッチ１７に供給されるので、この選択スイッチ１７でパルス幅が最小値となったときの、通常時の過電圧閾値Ｖｔｏ１より小さい過電圧閾値Ｖｔｏ２を選択し、この過電圧閾値Ｖｔｏ２を過電圧閾値Ｖｔｏとして過電圧比較器１３の反転入力端子に供給する。

その後、立ち下がり遅延回路３３の遅延時間Ｔｍｉｎが経過して時点ｔ１３で遅延信号Ｖｐ３がローレベルとなり、このとき論理積回路２１の出力信号Ｖｐ１はローレベルであるので、ノア回路３４の出力信号Ｖｐ４が図５（ｆ）に示すようにハイレベルになり、Ｄ型フリップフロップ回路３２がクリアされる。Ｄ型フリップフロップ回路３２がクリアされると、反転出力端子Ｑｂから出力される反転パルス駆動信号Ｖｐ２およびそれを受けた遅延信号Ｖｐ３がハイレベルに戻り、ノア回路３４の出力信号Ｖｐ４はローレベルに戻る。従い、このときの遅延信号Ｖｐ３はローレベルの短パルス信号となり、ノア回路３４の出力信号Ｖｐ４はハイレベルの短パルス信号となる。

この軽負荷状態でのパルス幅が最小値で動作される場合には、誤差増幅器１１から出力される誤差電圧Ｖｅａが下がっても、一度ハイレベルになったパルス駆動信号Ｖｄｒｖは、遅延時間Ｔｍｉｎが経過して立ち下がり遅延回路３３の遅延信号Ｖｐ３がローレベルになるまでハイレベルを保持する。これにより、軽負荷において、パルス駆動信号Ｖｄｒｖに最小オン時間Ｔｍｉｍが設定（付加）される。すなわち、Ｄ型フリップフリップ回路３２，立ち下がり遅延回路３３およびノア回路３４が前述の延長回路２２を構成している。このように、パルス駆動信号Ｖｄｒｖのパルス幅が軽負荷においても最小値Ｔｍｉｎ以下に下がることはないため、出力電圧Ｖｏｕｔが上昇することになる。

しかしながら、過電圧比較器１３の反転入力端子に供給される過電圧閾値Ｖｔｏが通常時の過電圧閾値Ｖｔｏ１より小さい値の過電圧閾値Ｖｔｏ２に設定されているので、Ｖｄ＞Ｖｔｏ２となると、過電圧比較器１３からハイレベルのスキップ信号Ｖｓｋｐが出力され、このスキップ信号Ｖｓｋｐがインバータ２０で反転されて論理積回路２１に供給される。

このため、論理積回路２１で、パルス幅変調基礎信号がスキップされとともに、Ｄ型フリップフロップ回路３２の出力端子Ｑから出力されるパルス駆動信号Ｖｄｒｖがローレベルとなるか又はローレベルを維持する。このため、ＤＣ−ＤＣコンバータ部１のスイッチング素子２がオフ状態となり、出力電圧Ｖｏｕｔが低下される。その後、帰還電圧Ｖｄが過電圧閾値Ｖｔｏ２を超えると、再度パルス駆動信号Ｖｄｒｖの出力が再開される。以上の動作を繰り返すことで出力電圧Ｖｏｕｔを小さい電圧に維持することができる。このとき、過電圧閾値Ｖｔｏ２が通常時の過電圧閾値Ｖｔｏ１に比較して小さい値に設定されているので、出力電圧Ｖｏｕｔの変動幅を小さくして目標値に近づけることができる。

その後、時点ｔ２１で中・重負荷状態に復帰すると、前述した時点ｔ１〜ｔ３と同様の動作が行われ、時点ｔ２３で、選択信号Ｖｓｅｌがハイレベルに復帰される。これによって、過電圧閾値制御部１４の選択スイッチ１７で通常時の過電圧閾値Ｖｔｏ１が選択されて過電圧比較器１３の反転入力端子に供給される。
したがって、中・重負荷時には、過電圧閾値Ｖｔｏを通常の大きな値の過電圧閾値Ｖｔｏ１とすることにより通常の過電圧保護として動作し、過電圧保護動作後速やかに誤差増幅器による通常制御へと復帰させ、軽負荷時には小さな誤差で出力電圧制御を行って出力電圧を安定させて制御精度を向上させることができる。

なお、上記第１及び第２の実施形態においては、第１及び第２の過電圧閾値出力部１５及び１６で基準電圧Ｖｒｅｆに直流電源の付加電圧ΔＶ１及びΔＶ２を加えて、第１の過電圧閾値Ｖｔｏ１及び第２の過電圧閾値Ｖｔｏ２を形成する場合について説明したが、これに限定されるものではなく、基準電圧源１２とは切り離して個別の直流電圧源を適用するようにしてもよい。あるいは、付加電圧ΔＶ１及びΔＶ２は、過電圧比較器１３に入力オフセット電圧を持たせることにより実現してもよい。

また、上記第１及び第２の実施形態においては、本発明をチョッパ形のＤＣ−ＤＣコンバータに適用した場合について説明したが、これに限定されるものではなく、チョークコイルＬの一端を直流電源の正極側に直接接続し、チョークコイルの他端をダイオードを介して出力端子に接続し、チョークコイル及びダイオード間の接続点と直流電源の負極側との間にスイッチング素子を接続するブースト形のＤＣ−ＤＣコンバータや他の構成のＤＣ−ＤＣコンバータにも本発明を適用することができる。

１…ＤＣ−ＤＣコンバータ部、２…スイッチング素子、３…直流電源、４…出力端子、Ｒｄ１，Ｒｄ２…分圧抵抗、１０…制御装置、１１…誤差増幅器、１２…基準電圧源、１３…過電圧比較器、１４…過電圧閾値制御部、１５…第１の過電圧閾値出力部、１６…第２の過電圧閾値出力部、１７…選択スイッチ、１８…パルス幅変調信号生成回路、１９…パルス幅変調信号形成回路、２０…インバータ、２１…論理積回路、２２…延長回路、２３…パルス幅検出部、２４…比較器、３２…Ｄ型フリップフロップ回路、３３…立ち下がり遅延回路、３４…ノア回路、３６…パルス幅検出部、３７…インバータ、３８…Ｄ型フリップフロップ回路

Claims (6)

1. 出力信号の帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、
   前記帰還電圧が前記基準電圧より高く設定された過電圧閾値を超えた場合にスキップ信号を出力する過電圧比較器と、
   前記誤差増幅器の出力電圧に基づいてパルス幅を設定された最小値以上で変化させて前記ＤＣ−ＤＣコンバータ動作を行うスイッチング素子を駆動するパルス駆動信号を生成するとともに、該パルス駆動信号のパルスを前記過電圧比較器のスキップ信号によってスキップするパルス幅変調信号生成回路と、
   前記パルス幅変調信号生成回路から出力される前記パルス駆動信号のパルス幅が前記最小値であるか否かを検出してパルス幅検出信号を出力するパルス幅検出部と、
   該パルス幅検出部から前記パルス駆動信号のパルス幅が前記最小値であることを示すパルス幅検出信号が出力されたときに、前記過電圧閾値を、該パルス駆動信号のパルス幅が前記最小値ではないときの前記過電圧閾値より低下させる過電圧閾値制御部と
   を備えたことを特徴とするＤＣ−ＤＣコンバータの制御装置。
2. 前記過電圧閾値制御部は、前記パルス駆動信号のパルス幅が前記最小値ではないときに選択される第１の過電圧閾値を出力する第１の過電圧閾値出力部と、該第１の過電圧閾値出力部の第１の過電圧閾値より低い第２の過電圧閾値を出力する第２の過電圧閾値出力部と、前記パルス幅検出部のパルス幅検出信号に基づいて前記第１の過電圧閾値出力部又は前記第２の過電圧閾値出力部の出力を選択する閾値選択部とを備えていることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御装置。
3. 前記パルス幅変調信号生成回路は、前記誤差増幅器の出力電圧をパルス幅変調基礎信号に変換するパルス幅変調信号形成回路と、該パルス幅変調信号形成回路の出力信号と前記過電圧比較器から出力されるスキップ信号との論理積信号を出力する論理積回路と、該論理積回路の論理積信号に基づいてパルス幅が前記最小値以上となる前記パルス駆動信号を出力する駆動信号出力部とを備えていることを特徴とする請求項１又は２に記載のＤＣ−ＤＣコンバータの制御装置。
4. 前記パルス幅検出部は、前記誤差増幅器の出力電圧が前記パルス幅変調信号生成回路で前記パルス駆動信号のパルス幅を前記最小値とする電圧以下であるか否かを検出してパルス幅検出信号を出力するように構成されていることを特徴とする請求項１乃至３の何れか１項に記載にＤＣ−ＤＣコンバータの制御装置。
5. 前記駆動信号出力部は、前記論理積回路の出力信号がクロック入力端子に入力されるとともに、データ端子に正の電源が入力されたＤ型フリップフロップ回路を備え、該Ｄ型フリップフロップ回路の出力端子から前記パルス駆動信号が出力され、反転出力端子から出力される反転出力が立ち下がり遅延回路に供給され、前記論理積回路の出力信号及び前記立ち下がり遅延回路の遅延出力がノアゲートに入力され、該ノアゲートの出力が前記Ｄ型フリップフロップ回路のクリア端子に入力された構成を有することを特徴とする請求項３に記載のＤＣ−ＤＣコンバータの制御装置。
6. 前記パルス幅検出部は、前記立ち下がり遅延回路の遅延出力がデータ入力端子に、前記論理積回路の出力信号の反転信号がクロック端子に入力されたＤ型フリップフロップ回路で構成され、前記Ｄ型フリップフロップ回路の反転出力端子からパルス幅検出信号を出力するように構成されていることを特徴とする請求項５に記載のＤＣ−ＤＣコンバータの制御装置。

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