JP5536620B2 - 抵抗分圧型ｄ／ａコンバータ - Google Patents

Description

本発明はデジタル信号をアナログ信号に変換する抵抗分圧型Ｄ／Ａコンバータに関する。

Ｎビットのデジタル信号をアナログ信号に変換する抵抗分圧型Ｄ／Ａコンバータとしては、図１に示すような回路が知られている。図１に示した回路は、Ｎビット（図１においては４ビット）のデジタル信号をアナログ信号に変換する回路である。図１に示した回路は、第１の基準電位と第２の基準電位との間に直列接続された２⁴個の抵抗素子からなる基準電圧発生回路９１と、前記２⁴個の抵抗素子の第２の基準電位側のノードの各々に一端が接続され、他端が出力のノードに接続される２⁴個のスイッチ群９２と、からなる抵抗分圧型Ｄ／Ａコンバータ９０と、ＡＤ変換部１００を含むＡ／Ｄコンバータ回路である。コンパレータ９３の非反転入力端子には抵抗分圧型Ｄ／Ａコンバータの２⁴個の抵抗素子の中心となるノードから基準電圧Ｖ_REFが出力される。コンデンサの一端には反転入力端子にはスイッチＳＷ１によって入力電圧Ｖ_INまたは抵抗分圧型Ｄ／Ａコンバータの出力Ｖ_DACのいずれか一方が入力される。

アナログ信号である入力電圧Ｖ_INが、抵抗分圧型Ｄ／Ａコンバータ９０からのアナログ信号Ｖ_DACおよびＶ_REFによってデジタル信号に変換される。

［動作説明］
（１）サンプルフェイズ
まず、スイッチＳＷ１を入力電圧Ｖ_IN側に接続し、スイッチＳＷ２をオンすることにより、コンデンサＣには、Ｃ×（Ｖ_REF1−Ｖ_IN）の電荷が蓄えられる。（Ｖ_REF1はサンプルフェイズにおける基準電圧）
（２）変換フェイズ
次に、スイッチＳＷ１を抵抗分圧型Ｄ／Ａコンバータの出力Ｖ_DAC側に接続し、スイッチＳＷ２をオフし、Ｄ／Ａコンバータ制御回路９４からのＮビットのデジタル信号によって抵抗分圧型Ｄ／Ａコンバータのスイッチ群９２を最上位のビットから順に切り替えていき、アナログ信号Ｖ_DACを出力していく。

このとき、Ｃに蓄えられる電荷は保存されるので、変換フェイズにおけるＣの電荷；Ｃ×（Ｖ_REF2−Ｖ_DAC）とサンプルフェイズにおけるＣの電荷；Ｃ×（Ｖ_REF1−Ｖ_IN）とは等しくなる。（Ｖ_REF2は変換フェイズにおける基準電圧）
よって、Ｖ_REF2＝Ｖ_REF1＋Ｖ_DAC−Ｖ_INの関係が成り立つ。

そこで、Ｖ_REF2とＶ_REF1が等しければ、Ｖ_DAC−Ｖ_IN＞０でコンパレータの出力がＨＩＧＨからＬＯＷになり、抵抗分圧型Ｄ／Ａコンバータ９０でＤ／Ａ変換された信号（Ｖ_DAC，Ｖ_REF）によって、入力電圧Ｖ_INがＡ／Ｄ変換される。

Ｎビットのデジタル信号をアナログ信号に変換する抵抗分圧型Ｄ／Ａコンバータとしては、図２に示すような回路も知られている。図２に示した回路は、Ｎビット（図２においては４ビット）のデジタル信号を上位Ｍビット（図２において２ビット）の信号と下位（Ｎ−Ｍ）ビットの信号に分けてアナログ信号に変換する回路である。図２に示した回路は、直列接続された２^(4-2)個の抵抗素子からなる２²個の抵抗素子群が、第１の基準電位と第２の基準電位との間に直列接続されてなる基準電圧発生回路と、前記２²個の抵抗素子群各々の２^(4-2)個の抵抗素子の第２の基準電位側のノードのうち、第１の基準電位側から数えて同じ箇所のノードの各々を選択して出力する２²個のマルチプレクサからなる第１の選択回路と、前記第１の選択回路の２²個のマルチプレクサの各々の出力のうちいずれか一つを選択して出力端に出力するマルチプレクサからなる第２の選択回路と、を備える回路である。第１の選択回路に下位２ビットの信号が入力されて、第２の選択回路に上位２ビットの信号が入力される。例えば［０００１］というデジタル信号をアナログ信号に返還する場合、該デジタル信号の下位２ビットの信号［０１］が第１の選択回路に入力されて、各抵抗素子群の第２の基準電位側から２番目のノードＮ１，Ｎ５，Ｎ９，Ｎ１３に接続されたスイッチＳＷ０１，ＳＷ１１，ＳＷ２１，ＳＷ３１がオンされ、上位２ビットの信号［００］が第２の選択回路のマルチプレクサの下から１番目のノードＮ１６に接続されるスイッチＳＷ４０をオンするので、Ｖ_DACとしては第１の基準電位と第２の基準電位の間の電位差を２⁴個の抵抗素子が１／１６に分圧した値が理論上出力される。

なお、上記スイッチとしては図３（ａ）に示すようなＮ型ＭＯＳＦＥＴや、図３（ｂ）に示すようなＰ型ＭＯＳＦＥＴや、図３（ｃ）に示すようなＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを組み合わせたものが使用される。

例えばスイッチをオンオフするための駆動電圧がＶ_DDとＧＮＤである場合、第１の基準電圧がＶ_DDより十分に低い場合は図３（ａ）に示したスイッチが使用可能であり、第２の基準電圧がＧＮＤよりも十分に高い場合は図３（ｂ）に示したスイッチが使用可能である。図３（ｃ）に示したスイッチであれば、第１の基準電圧および第２の基準電圧によって制限されないため、用途によっては図３（ｃ）に示したスイッチを用いることが好ましい。

特開２０００−１８３７４７号公報

図１に示した回路において、スイッチが図３（ａ）に示したＮ型ＭＯＳＦＥＴであり、スイッチをオンオフする駆動電圧がＶ_DDとＧＮＤであり、どのノードが選択されても選択されたノードに接続されるスイッチがオンするように、第１の基準電圧＜Ｖ_DD−Ｎ型ＭＯＳＦＥＴのＶ_THであり、第２の基準電圧がＧＮＤである場合、ノードＮ１に接続されているスイッチ以外のスイッチをオフするために、オフしたいＭＯＳＦＥＴのゲート電位をグラウンドにする。このとき、オフしたいＭＯＳＦＥＴのゲート−ソース間電圧Ｖ_GSは−Ｖ_DACとなり、該ＭＯＳＦＥＴには下記式（１）で表されるリーク電流がそれぞれ発生する。

（Ｖ_GS：ゲート−ソース間電圧、Ｖ_T：閾値電圧、Ｖ_DS：ドレイン−ソース間電圧、β＝（Ｗ／Ｌ）＊μＣｏｘで表される定数、γ：定数、ｅ：電子の電荷、ｋＢ：ボルツマン定数、Ｔ：絶対温度［Ｋ］）

なお、上記式（１）において、Ｖ_DS＞０．１Ｖの場合は、下記式（２）に近似することが出来る。

選択されるノードが第２の基準電圧側から数えてｋ番目とすると、ｋ番目のノードに接続されるスイッチを流れる電流Ｉ_k-1は以下の式（３）で表される。

上記式（２）（３）より、選択されるノードによって基準電圧発生回路に流れる電流Ｉ_DACは該リーク電流の影響を受けて一律に各抵抗素子に流れず、各抵抗素子における電圧降下が１／２^Nにそろわない。選択されるノードによって各抵抗素子における電圧降下が１／２^Nにそろわないことにより、変換フェイズの基準電圧ＶＲＥＦ２の値が異なってしまう。よって、ＶＲＥＦ１とＶＲＥＦ２の値が一致しないため、変換エラーが生じてしまう。

また、スイッチが図３（ｂ）に示したＰ型ＭＯＳＦＥＴの場合も、下記式（４）で表されるリーク電流が発生し、選択されるノードによって基準電圧発生回路に流れる電流Ｉ_DACは該リーク電流の影響を受けて一律に各抵抗素子に流れず、各抵抗素子における電圧降下が１／２^Nにそろわず、同様の変換エラーが生じてしまう。

また、スイッチが図３（ｃ）に示したＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを組み合わせたものであっても、式（１）（４）で表されるリーク電流が発生し、同様の変換エラーが生じてしまう。

図２に示した回路では、Ｎ２０にはグラウンドからＮ１→Ｎ１６→Ｎ２０を介してＩ_DAC×Ｒの電圧が出力される。また、Ｖ_REFには理想的にはＩ_DAC×８Ｒの電圧が出力される。このとき、ＳＷ４１〜４３のＮＭＯＳのゲートにはスイッチをオフするためにＧＮＤが接続されるが、ＳＷ４１〜４３のＮＭＯＳのゲート−ソース間電圧Ｖ_GS＝−Ｉ_DAC×Ｒとなる。この値がＭＯＳのＶ_Tに対して十分に低い値では無い場合、ＳＷ４１〜４３のＮＭＯＳには式（１）で表されるリーク電流Ｉ１７〜Ｉ１９が発生してしまい、このリーク電流の影響でＩ_DACの値が変動してしまい、図１の場合と同様に、該リーク電流の影響によって選択されるノードによって各抵抗素子における電圧降下が１／２^Nにそろわないことにより、変換フェイズの基準電圧Ｖ_REF2の値が異なるため、Ｖ_REF1とＶ_REF2の値が一致せず変換エラーが生じてしまうことがある。

すなわち、本発明は、選択されるノードによってそれぞれ発生するリーク電流が回路に与える影響を抑制した抵抗分圧型Ｄ／Ａコンバータおよび該抵抗分圧型Ｄ／Ａコンバータを含むＡ／Ｄコンバータを提供することを目的とする。

本発明者らは上記課題を解決するために鋭意検討したところ、デジタル信号の上位Ｍビットの信号と下位（Ｎ−Ｍ）ビットの信号によってＮビットのデジタル信号をアナログ信号に変換する抵抗分圧型Ｄ／Ａコンバータであって、直列接続された２^(N-M)個の抵抗素子からなる２^M個の抵抗素子群が、第１の基準電位と第２の基準電位との間に直列接続されてなる基準電圧発生回路と、前記２^M個の抵抗素子群各々の２^(N-M)個の抵抗素子の第２の基準電位側のノードのうち、第１の基準電位側から数えて同じ箇所のノードの各々を選択して出力する、２^M個のマルチプレクサからなる第１の選択回路と、前記第１の選択回路の２^M個のマルチプレクサの各々の出力のうちいずれか一つを選択して出力端に出力するマルチプレクサからなる第２の選択回路と、一端が第１の基準電位に接続されるスイッチと、ドレインが前記スイッチの他端に接続され、ゲートとバックゲートが互いに接続されるＭＯＳＦＥＴと、からなる２^M−１個の制御回路を備え、前記２^M−１個の制御回路のＭＯＳＦＥＴのゲートの各々が前記２^M個の抵抗素子群の各々の間の２^M−１個のノードに接続され、該ＭＯＳＦＥＴのソースの各々が前記第１の選択回路の２^M個のマルチプレクサの出力ノードのうち第１の基準電圧側から２^M−１個の出力ノードに接続される抵抗分圧型Ｄ／Ａコンバータにより、上記課題を解決し得ることを見出し本発明を完成させた。

本発明によれば、選択されるノードによってそれぞれ発生するリーク電流が回路に与える影響を抑制した抵抗分圧型Ｄ／Ａコンバータおよび該抵抗分圧型Ｄ／Ａコンバータを含むＡ／Ｄコンバータを提供することが可能になる。

従来の抵抗分圧型Ｄ／Ａコンバータを含むＡ／Ｄコンバータの第１の例を示す図である。 従来の抵抗分圧型Ｄ／Ａコンバータの第２の例を示す図である。 スイッチの回路構成を示す図である。 本発明の抵抗分圧型Ｄ／Ａコンバータおよび抵抗分圧型Ｄ／Ａコンバータを含むＡ／Ｄコンバータの第１の実施形態の一例を示す図である。 本発明の抵抗分圧型Ｄ／Ａコンバータの第２の実施形態の一例を示す図である。 本発明の抵抗分圧型Ｄ／Ａコンバータの第３の実施形態の一例を示す図である。

［第１の実施形態］
図４は、デジタル信号の上位２ビットの信号と下位（４−２）ビットの信号によって４ビットのデジタル信号をアナログ信号に変換する抵抗分圧型Ｄ／Ａコンバータおよび、該抵抗分圧型Ｄ／Ａコンバータを含むＡ／Ｄコンバータであって、前記抵抗分圧型Ｄ／Ａコンバータが、直列接続された２^(4-2)個の抵抗素子からなる２²個の抵抗素子群が、第１の基準電位と第２の基準電位との間に直列接続されてなる基準電圧発生回路（１０）と、前記２²個の抵抗素子群各々の２^(4-2)個の抵抗素子の第２の基準電位側のノードのうち、第１の基準電位側から数えて同じ箇所のノードの各々を選択して出力する、２²個のマルチプレクサからなる第１の選択回路（２０）と、前記第１の選択回路の２²個のマルチプレクサの各々の出力のうちいずれか一つを選択して出力端に出力するマルチプレクサからなる第２の選択回路（３０）と、一端が第１の基準電位に接続されるスイッチと、ドレインが前記スイッチの他端に接続され、ゲートとバックゲートが互いに接続されるＭＯＳＦＥＴと、からなる２²−１個の制御回路（４０）を備え、前記２²−１個の制御回路のＭＯＳＦＥＴのゲートの各々が前記２²個の抵抗素子群の各々の間の２²−１個のノードに接続され、該ＭＯＳＦＥＴのソースの各々が前記第１の選択回路の２²個のマルチプレクサの出力ノードのうち第１の基準電圧側から２²−１個の出力ノードに接続される抵抗分圧型Ｄ／Ａコンバータである。

前記Ａ／Ｄコンバータは、前記抵抗分圧型Ｄ／Ａコンバータと、前記抵抗分圧型Ｄ／Ａコンバータの出力ノードの電圧または入力電圧のいずれか一方を容量素子Ｃの一端に接続する第１のスイッチＳＷ１と、反転入力端子に前記容量素子Ｃの他端が接続され、非反転入力端子に前記抵抗分圧型Ｄ／Ａコンバータの直列接続された２^M個の抵抗素子の中心のノードが接続されるコンパレータ５３と、前記コンパレータの反転入力端子と非反転入力端子の間に設けられた第２のスイッチＳＷ２と、前記コンパレータの出力が入力され、前記第１の選択回路および第２の選択回路の制御信号を出力するＤ／Ａコンバータ制御回路５４と、からなるＡＤ変換部と、を備えるＡ／Ｄコンバータである。

［前提となる動作の説明］
図４に示すＡ／Ｄコンバータにおいて、図３（ａ）に示すスイッチを用いている。このスイッチは、式（１）において、Ｖ_GS＜−０．２Ｖでリーク電流がほぼ流れなくなるＮ型ＭＯＳＦＥＴである。スイッチをオンするときにはＮＭＯＳ側のゲートにＶ_DDを接続し、オフするときにはＮＭＯＳ側のゲートにＧＮＤを接続する。なお、いずれのノードが選択されても、選択されたノードに接続されたＮＭＯＳのＶ_GSがＶ_THよりも大きくなるように、Ｖ_DDは第１の基準電圧よりも十分大きい値に設定される（例えば第１の基準電圧がＶ_DDの場合、ＳＷ３３にＶ_DDを接続してオンしようとしてもＶ_GS＝Ｖ_G−Ｖ_S＝Ｖ_DD−（Ｖ_DD−Ｉ_DAC×Ｒ）＝Ｉ_DAC×Ｒとなってしまい、Ｉ_DACやＲの値によってはＶ_THよりも小さくなってしまい、正常にオンしなくなる）。

Ｍ５１〜５３のＮＭＯＳには、ＳＷ４１〜４３のスイッチのＮＭＯＳと同じサイズのＮＭＯＳが採用される。

抵抗は各々同一の抵抗値（Ｒ）である。

［動作例］
次に、図４に示す第１の実施形態に係るＡ／Ｄコンバータの具体的な動作について説明する。

この動作例の説明において、入力する制御信号は、上記例と同様に［０００１］の４ビットの信号であり、Ｄ／Ａコンバータ制御回路５４から入力される。また、ノードＮ０の一端がグランドに接続されており、第２の基準電圧はグラウンドと同電位となっている。

４ビットの信号における下位２ビットの制御信号［０１］は、ＭＵＸ０〜３にそれぞれ入力される。これにより、ＳＷ０１，ＳＷ１１，ＳＷ２１，ＳＷ３１がＯＮされ、その他のスイッチはＯＦＦされる。また、４ビットの信号における上位２ビットの信号［００］はＭＵＸ４に入力される。これによりＳＷ４０がオンされ、その他のスイッチはＯＦＦされる。

このときノードＮ２０にはＳＷ０１およびＳＷ４０を介して、グラウンドからＩ_DAC×Ｒの電圧が発生する。

ＳＷ４１〜４３をオフするためにＳＷ４１〜４３のＮＭＯＳのゲート電位ＶＧは０Ｖ（ＧＮＤ）に接続されるので、これによりＳＷ４１〜ＳＷ４３のＮＭＯＳのゲート−ソース間電圧Ｖ_GSは−Ｉ_DAC×Ｒとなる。この値が−０．２Ｖ以上であるとＳＷ４１〜４３のＮＭＯＳには式（１）で表されるリーク電流が発生する。

ここで、Ｍ５１のゲート電位ＶＧはノードＮ４と等しいので、Ｉ_DAC×４Ｒとなる。一方、Ｍ５１のソース電位ＶＳは、ノードＮ１７と等しくなり、ノードＮ１７の電位はＳＷ１１を介してＮ５と略等しくなるのでＩ_DAC×５Ｒとなる。
したがって、Ｍ５１のソース−ゲート間電圧Ｖ_GS＝ＶＧ−ＶＳ＝−Ｉ_DAC×Ｒとなる。

以上より、Ｍ５１のＶ_GSとＳＷ４１のＮＭＯＳのＶ_GSは−Ｉ_DAC×Ｒで一致する。またＳＷ４１のＮＭＯＳのドレイン−ソース間電圧ＶＤＳ＝Ｎ１７の電位−Ｎ２０の電位＝Ｉ_DAC×４Ｒとなるで、Ｉ_DAC×４Ｒ＞０．１Ｖとなるように回路を設計することでＳＷ４１のＮＭＯＳに流れるリーク電流は前記式（２）に近似することが出来るので、ＳＷ５１をオンすることでＭ５１に流れる電流とＳＷ４１のＮＭＯＳに流れる電流は式（２）より一致する。

上記説明はＳＷ４１が接続されるＭＵＸ１の経路で説明したが、ＳＷ４２，４３が接続されるＭＵＸ２，３の経路でも同様の動作となる。

以上より、ＳＷ４１〜ＳＷ４３のＮＭＯＳに流れるリーク電流と同じ大きさの電流がＭ５１〜Ｍ５３から供給されることでＩ_DACはＳＷ４１〜ＳＷ４３のＮＭＯＳに流れるリーク電流の影響を受けなくなる。なお、ＳＷ４１〜ＳＷ４３で発生したリーク電流自体はＳＷ４０およびＳＷ０１を介して第２の基準電圧に流れるが、第２の基準電圧までのインピーダンスが十分に小さくなっているため無視することが出来る。

以上より、第１の基準電圧であるＶ_DDから供給されるＩ_DACは全ての抵抗素子に略均一に流れ、各抵抗素子における電圧降下が１／２^Nになり、選択されるノードによらず変換フェーズでのＶ_REFを一定にすることが可能となる。

なお、ＭＵＸ４のスイッチに流れるリーク電流は、選択されるノードの電圧によりＮ２０の電圧がグラウンドに近いときに顕著に発生し、逆に選択されるノードの電圧によりＮ２０の電圧がグラウンドよりも十分に高い電圧の時にはオフしているスイッチのＶ_GSには高い負の電圧がかかるために該リーク電流は発生し難くなる。

なお、ＳＷ４１〜４３のいずれかがオンしているときにはＳＷ５１〜５３はオフとなる。

すなわち、図４においては、ＳＷ４１〜４３のいずれかがオンしたときにはＮ２０の電圧が十分に高くなり、ＳＷ４０〜４３のうちオフされたスイッチのＶ_GSが十分に大きい負の電圧になり、オフされたスイッチにはリーク電流が発生しないように設計されているため、ＳＷ４１〜４３のいずれかがオンしたときにはＳＷ５１〜５３はオフとなるように制御される。

上記説明は図３（ａ）に示したＮＭＯＳをスイッチとして採用した場合について説明したが、オフしたとき（ＶＧ＝Ｖ_DDとしたとき）のリーク電流が十分無視できるようなＰＭＯＳであれば図３（ｃ）に示したスイッチを用いても所望のアナログ信号を得ることが可能となる。図３（ｃ）に示したスイッチであれば、第１の基準電圧がスイッチの駆動電圧Ｖ_DDと近い値であっても、選択したいノードを正常にオンさせることが可能になる。

具体的な例を挙げると、第１の基準電圧＝Ｖ_DDであり、Ｎ１５を選択するためにＳＷ３３のＮＭＯＳのゲートにＶ_DDを、ＰＭＯＳのゲートにＧＮＤを印加した場合、ＮＭＯＳのＶ_GS＝Ｖ_DD−（Ｖ_DD−Ｉ_DAC×Ｒ）、ＰＭＯＳのＶ_GS＝０−（Ｖ_DD−Ｉ_DAC×Ｒ）となり、Ｉ_DAC×Ｒが小さくＮＭＯＳが正常にオンできない場合にはＰＭＯＳがオンするような値で設計すれば、上述の通り第１の基準電圧がスイッチの駆動電圧Ｖ_DDと近い値であっても、選択したいノードを正常にオンさせることが可能になる。

［第２の実施形態］
［前提となる動作の説明］
図５に示すＤ／Ａコンバータは、図３（ｂ）のスイッチを用いており、式（４）においてＶ_GS＞０．２Ｖでリーク電流が流れなくなるＰ型ＭＯＳＦＥＴを用いている。スイッチをオンするときにはＰＭＯＳのゲートにＧＮＤを接続し、オフするときにはＰＭＯＳのゲートにＶ_DDを接続するようになっている。なお、いずれのノードが選択されても、選択されたノードに接続されるＰＭＯＳのＶ_GSがＶ_GS＜Ｖ_THP（Ｖ_THPはＰＭＯＳの閾値電圧）となるように、第２の基準電圧はＧＮＤよりも十分大きい値とした（例えば第２の基準電圧がＧＮＤだと、ＳＷ０１にＧＮＤを接続してオンしようとしてもＶ_GS＝Ｖ_G−Ｖ_S＝０−（０−Ｉ_DAC×Ｒ）となってしまい、Ｉ_DACやＲの値によってはＶ_GS＞Ｖ_THPになってしまい、正常にオンしなくなる）。

Ｍ６１〜６３のＰＭＯＳには、ＳＷ４１〜４３のスイッチのＰＭＯＳと同じサイズのＰＭＯＳを採用している。

抵抗は各々同一の抵抗値（Ｒ）である。

［動作例］
次に、図５に示す第２の実施形態に係るＡ／Ｄコンバータの具体的な動作について説明する。

この動作例の説明において、入力する制御信号としては、［１１０１］の４ビットの信号を採用した例である。

４ビットの信号における下位２ビットの制御信号［０１］は、ＭＵＸ０〜３にそれぞれ入力される。これにより、ＳＷ０１，ＳＷ１１，ＳＷ２１，ＳＷ３１がＯＮされ、その他のスイッチはＯＦＦされる。また、４ビットの信号における上位２ビットの信号［１１］はＭＵＸ４に入力される。これによりＳＷ４３がオンされ、その他のスイッチはＯＦＦされる。

このときノードＮ２０にはＳＷ３１およびＳＷ４３を介して、Ｖ_DD−Ｉ_DAC×３Ｒの電圧が発生する。これはＳＷ４０〜４２のソース電位ＶＳである。

ＳＷ４０〜４２をオフするためにＳＷ４０〜４２のＰＭＯＳのゲートにはゲート電圧ＶＧ＝Ｖ_DDをかけるため、ＳＷ４０〜ＳＷ４２のＰＭＯＳにはゲート−ソース間電圧Ｖ_GS＝ＶＧ−ＶＳ＝Ｉ_DAC×３Ｒがかかる。この値が０．２Ｖ以下であるとＳＷ４０〜４２には式（４）で表されるリーク電流が発生する。

ここで、Ｍ６１のゲート電位ＶＧはノードＮ４と等しいので、Ｖ_DD−Ｉ_DAC×１２Ｒとなる。一方、Ｍ６１のソース電位ＶＳは、ノードＮ１６と等しくなり、ノードＮ１６の電位はＳＷ０１を介してＮ１と略等しくなるのでＶ_DD−Ｉ_DAC×１５Ｒとなる。したがって、Ｍ６１のソース−ゲート間電圧Ｖ_GS＝ＶＧ−ＶＳ＝Ｉ_DAC×３Ｒとなる。

以上より、Ｍ６１のＶ_GSとＳＷ４０のＰＭＯＳのＶ_GSはＩ_DAC×３Ｒで一致する。またＳＷ４０のＰＭＯＳのドレイン−ソース間電圧ＶＤＳ＝Ｎ１６の電位−Ｎ２０の電位＝Ｉ_DAC×１２Ｒとなるので、ＳＷ４０のＰＭＯＳに流れるリーク電流は前記式（２）に近似することが出来るので、Ｍ６１に流れる電流とＳＷ４０のＰＭＯＳに流れる電流は式（２）より一致する。

上記説明はＳＷ４０が接続されるＭＵＸ０の経路で説明したが、ＳＷ４１，４２が接続されるＭＵＸ１，２の経路でも同様の動作となる。

このように、ＳＷ４０〜ＳＷ４２のＰＭＯＳに流れるリーク電流と同じ大きさの電流がＭ６１〜Ｍ６３から供給されることでＩ_DACはＳＷ４０〜ＳＷ４２のＰＭＯＳに流れるリーク電流の影響を受けなくなる。

以上より、第１の基準電圧であるＶ_DDから供給されるＩ_DACは全ての抵抗素子に略均一に流れ、各抵抗素子における電圧降下が１／２^Nになり、選択されるノードによらず変換フェーズでのＶ_REFが一定となる。

上記説明は図３（ｂ）に示したＰＭＯＳをスイッチとして採用した場合について説明したが、オフしたとき（ＶＧ＝ＧＮＤとしたとき）のリーク電流が十分無視できるようなＮＭＯＳであれば図３（ｃ）に示したスイッチを用いることも出来る。図３（ｃ）に示したスイッチであれば、第２の基準電圧がスイッチの駆動電圧ＧＮＤと近い値であっても、選択したいノードを正常にオンさせることが可能になる（第２の基準電圧＝ＧＮＤであり、Ｎ１を選択するためにＳＷ０１のＮＭＯＳにＶ_DDをＰＭＯＳにＧＮＤを接続した場合、ＰＭＯＳのＶ_GS＝０−Ｉ_DAC×ＲなのでＩ_DACやＲによってはＶ_THよりも大きくなり正常にオンしない場合があるが、ＮＭＯＳのＶ_GS＝Ｖ_DD−Ｉ_DAC×Ｒなので正常にオンする）。

［その他の実施形態］
なお、図３の（ｃ）のスイッチを用い、かつ、スイッチのＮＭＯＳは式（１）において、Ｖ_GS＜−０．２Ｖでリーク電流はほぼ流れなくなるＮ型ＭＯＳＦＥＴであり、ＰＭＯＳは式（４）においてＶ_GS＞０．２Ｖでリーク電流が流れなくなるＰ型ＭＯＳＦＥＴである場合、図６に示すように、図４に示したリーク電流キャンセル回路と、図５に示したリーク電流キャンセル回路との両方を備える抵抗分圧型Ｄ／Ａコンバータとすることにより、Ｉ_DACはＮ型ＭＯＳＦＥＴに流れるリーク電流およびＰ型ＭＯＳＦＥＴに流れるリーク電流のいずれの影響も受けなくなり、所望のアナログ信号を得ることが可能になる。

１０、９１ 基準電圧発生回路
２０ 第１の選択回路
３０ 第２の選択回路
４０ 制御回路
９０ 抵抗分圧型Ｄ／Ａコンバータ
９２ スイッチ群
５３、９３ コンパレータ
５４、９４ Ｄ／Ａコンバータ制御回路
９５ 抵抗素子群
１００ ＡＤ変換部

Claims (4)

1. デジタル信号の上位Ｍビットの信号と下位（Ｎ−Ｍ）ビットの信号によってＮビットのデジタル信号をアナログ信号に変換する抵抗分圧型Ｄ／Ａコンバータであって、
   直列接続された２^(N-M)個の抵抗素子からなる２^M個の抵抗素子群が、第１の基準電位と第２の基準電位との間に直列接続されてなる基準電圧発生回路と、
   前記２^M個の抵抗素子群各々の２^(N-M)個の抵抗素子の第２の基準電位側のノードのうち、第１の基準電位側から数えて同じ箇所のノードの各々を選択して出力する、２^M個のマルチプレクサからなる第１の選択回路と、
   前記第１の選択回路の２^M個のマルチプレクサの各々の出力のうちいずれか一つを選択して出力端に出力するマルチプレクサからなる第２の選択回路と、
   一端が第１の基準電位に接続されるスイッチと、
   ドレインが前記スイッチの他端に接続され、ゲートとバックゲートが互いに接続されるＭＯＳＦＥＴと、からなる２^M−１個の制御回路を備え、
   前記２^M−１個の制御回路のＭＯＳＦＥＴのゲートの各々が前記２^M個の抵抗素子群の各々の間の２^M−１個のノードに接続され、該ＭＯＳＦＥＴのソースの各々が前記第１の選択回路の２^M個のマルチプレクサの出力ノードのうち第１の基準電圧側から２^M−１個の出力ノードに接続される
   抵抗分圧型Ｄ／Ａコンバータ。
2. 前記基準電圧発生回路の２^M個の抵抗素子群のうち、最も第２の基準電位側の抵抗素子群の抵抗素子のいずれかが出力端に接続されたときに、前記制御回路のスイッチをオンするように制御される請求項１に記載の抵抗分圧型Ｄ／Ａコンバータ。
3. 請求項１または２に記載の抵抗分圧型Ｄ／Ａコンバータと、
   前記抵抗分圧型Ｄ／Ａコンバータの出力ノードの電圧または入力電圧のいずれか一方を容量素子の一端に接続する第１のスイッチと、
   反転入力端子に前記容量素子の他端が接続され、非反転入力端子に前記抵抗分圧型Ｄ／Ａコンバータの直列接続された２^M個の抵抗素子のいずれか一つのノードが接続されるコンパレータと、
   を備えるＡ／Ｄコンバータ。
4. 前記抵抗分圧型Ｄ／Ａコンバータの直列接続された２^M個の抵抗素子の中心のノードが前記コンパレータの非反転入力端子に接続される請求項３に記載のＡ／Ｄコンバータ。

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