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JP5313626B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

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昌宏 春原
秀明 坂口
浩 清水
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Shinko Electric Industries Co Ltd
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Shinko Electric Industries Co Ltd
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Description

本発明は、半導体チップなどの電子部品が内蔵された電子部品内蔵基板及びその製造方法に関する。
従来、半導体チップなどの電子部品が内蔵された電子部品内蔵基板がある。そのような電子部品内蔵基板では、配線基板の上に半導体チップを実装し、絶縁層で半導体チップを埋め込んだ後に、レーザやフォトリソグラフィによって半導体チップの接続パッドに到達するビアを開口し、そのビアを介して半導体チップと配線基板が電気接続される（特許文献１及び２）。
特許文献３には、銅ポストを形成した半導体チップを配線基板に実装し、半導体チップを絶縁層で埋め込んだ後に、絶縁層を研磨することにより銅ポストを露出させる手法が記載されている。
また、特許文献４には、配線基板の配線層の上に半導体素子をその機能面を上側にして搭載し、半導体素子の機能面が露出するようにそれと略同じ厚みの絶縁層を形成した後に、半導体素子の電極端子から絶縁層上に延出する接続パターンを形成することが記載されている。
また、特許文献５には、導電層内蔵ドライフィルムをスタッドバンプが形成された半導体ウェハに貼り付けてスタッドバンプを導体層に貫通させ、ベースフィルムを引き剥してスタッドバンプを露出させた後に、電解銅めっき層を形成し、それをパターニングすることにより、再配線用回路を形成することが記載されている。
特開２００４−１７９２８８号公報 特開２００２−２４６７５７号公報 特開２００１−３３２６４３号公報 特開２０００−３２３６４５号公報 特開２００４−４７７２５号公報
後述する関連技術の欄で説明するように、半導体チップが埋設された絶縁層にレーザでビアホールを形成する手法の場合、半導体チップをレーザから保護するため半導体チップの接続パッドの上にレーザのストップ層をパターン化して形成する必要がある。ストップ層は半導体ウェハの状態で煩雑な工程を経て形成されるので、実装ラインにウェハプロセス用の各種製造装置が必要になり、コスト上昇を招く問題がある。
また、絶縁層を研磨して半導体チップの銅ポストを露出させる方法（特許文献３）では、同様に、半導体ウェハの状態で銅ポストを形成する必要があるので、コスト上昇を招くおそれがある。
本発明は以上の課題を鑑みて創作されたものであり、簡易な方法によって低コストで製造できる電子部品内蔵基板及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は電子部品内蔵基板の製造方法に係り、接続パッドと、該接続パッドを被覆して一面全体に形成された金属保護層とを備えた電子部品を、前記接続パッドを上側に向けて配線基板の上に実装する工程と、前記配線基板及び前記電子部品の上に絶縁層を形成することにより、前記絶縁層で前記電子部品を埋め込む工程と、前記絶縁層を厚み方向に加工することにより、前記電子部品の側方に前記絶縁層を残すと共に、前記電子部品の前記金属保護層を露出させる工程と、前記電子部品の前記金属保護層及び前記絶縁層の上にシード層を形成する工程と、前記シード層の上に、上側配線層が形成される部分に開口部が設けられためっきレジストを形成する工程と、前記シード層をめっき給電経路に利用する電解めっきにより、前記めっきレジストの開口部に金属めっき層を形成する工程と、前記めっきレジストを除去する工程と、前記金属めっき層をマスクにして前記シード層をエッチングし、続いて前記電子部品の前記金属保護層をエッチングすることにより、前記上側配線層を形成する工程とを有し、前記上側配線層は、前記金属保護層がパターン化された下地金属パターン層とその上の前記シード層及び前記金属めっき層とから形成されて、前記接続パッドに接続されるチップ内配線部と、前記チップ内配線部に繋がって前記絶縁層の上に延びて形成され、前記前記シード層及び前記金属めっき層と同一層からなる延出配線部とを含み、前記下地金属パターン層は前記電子部品の上面のみに配置されることを特徴とする。
本発明では、まず、接続パッドとそれを被覆して一面全体に形成された金属保護層とを備えた電子部品（半導体チップなど）を用意し、接続パッドを上側に向けた状態で電子部品を配線基板の上に実装する。
次いで、電子部品の全体を絶縁層で埋め込んだ後に、絶縁層を厚み方向に加工することにより、電子部品の側方に絶縁層を残すと共に、電子部品の金属保護層を露出させる。好適な態様では、絶縁層（樹脂）が酸素プラズマによりエッチングされる。
さらに、金属保護層がパターン化された下地金属パターン層とその上に形成された導電パターン層とから構成されるチップ内配線部を電子部品の上に形成すると共に、チップ内配線部に繋がって該導電パターン層と同一層からなる延出配線部を絶縁層上に延出させて形成する。チップ内配線部は電子部品の上面に接触した状態で接続パッドに接続される。
本発明では、電子部品の上面全体に金属保護層を設けたので、電子部品にダメージを与えることなく、電子部品を埋め込む絶縁層を加工して電子部品の上面を露出させることができる。
これにより、電子部品の上面に接触させた状態でファンアウト配線（上側配線層）を電子部品上から外側の絶縁層上に延出させて形成することができる。従って、後述する関連技術と違って、電子部品を被覆する絶縁層にレーザでビアホールを形成し、ビアホールから上側に持ち上げて上側配線層を形成する必要がない。
これにより、関連技術よりも配線構造が簡易となり、製造コストを低減することができる。しかも、配線長を短くできるので、配線基板の電気特性を向上させることができる。
さらには、電子部品の上にレーザビアを形成しないので、電子部品として熱に弱い半導体チップを使用する場合であっても、半導体チップが熱ダメージを受けることがなく、信頼性を向上させることができる。
また、本発明では、金属保護層を備えた電子部品を配線基板上に実装した後に、上側配線層を形成する工程で金属保護層を同時にパターン化して上側配線層の一部として利用している。このため、ウェハ状態でレーザ加工のストップ層をパターン化して形成する手法と違って、実装ラインにウェハプロセス用の各種の製造装置を導入する必要がないので、設備投資を抑制することができる。
また、絶縁層を酸素プラズマでエッチングして電子部品を露出させる場合は、研磨装置を導入する必要がないので、既存の実装ラインの製造装置で対応することができ、低コスト化を図ることができる。
以上説明したように、本発明では、簡易な方法によって低コストで電子部品内蔵基板を製造することができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（関連技術）
本実施形態の電子部品内蔵基板の製造方法を説明する前に、本発明に関連する関連技術の問題点について説明する。図１〜図３は関連技術の電子部品内蔵基板の製造方法を示す断面図である。
図１（ａ）に示すように、まず、上面側に、接続パッドＣとその上に開口部１２０ａが設けられたパッシベーション層１２０とを備えたシリコンウェハ１００を用意する。シリコンウェハ１００にはトランジスタなどの回路素子（不図示）とそれらを配線する多層配線（不図示）が形成されており、接続パッドＣは多層配線に接続されている。
その後に、図１（ｂ）に示すように、セミアディティブ法により、接続パッドＣの上にレーザ加工のストッパとなるストップ層２００を形成する。ストップ層２００は、シード層２２０及び銅めっき層２４０から構成される。
ストップ層２００の形成方法を説明すると、まず、接続パッドＣ及びパッシベーション層１２０の上に、下から順にチタン（Ｔｉ）層／銅（Ｃｕ）層をスパッタ法によって形成してシード層とする。さらに、接続パッドＣの上に開口部が設けられためっきレジストをフォトリソグラフィによって形成する。
続いて、シード層をめっき給電経路に利用する電解めっきによりめっきレジストの開口部に銅めっき層を形成する。さらに、めっきレジストを剥離した後に、銅めっき層をマスクにしてシード層をエッチングする。
これにより、接続パッドＣの上にシード層２２０及び銅めっき層２４０から構成されるストップ層２００がパターン化されて形成される。
次いで、図１（ｃ）に示すように、シリコンウェハ１００の背面をグラインダによって研削することにより、シリコンウェハ１００を所望の厚みに薄型化する。
さらに、図１（ｄ）に示すように、シリコンウェハ１００をダイサーで切断することにより、個々の半導体チップ３００を得る。
次いで、図２（ａ）に示すように、第１配線層４２０を備えた配線基板４００を用意する。配線基板４００はコア基板の上に配線層と絶縁層が交互に積層された多層配線構造を有する。
そして、配線基板４００の上に上記した半導体チップ３００を実装する。半導体チップ３００はその接続パッドＣ側が上側を向いた状態でその背面がダイアタッチ材３２０によって配線基板４００に固着される。
続いて、図２（ｂ）に示すように、半導体チップ３００の上に樹脂フィルムを圧着することにより層間絶縁層５００を形成する。次いで、図２（ｃ）に示すように、レーザによって層間絶縁層５００を加工することにより、半導体チップ３００のストップ層２００に到達する深さの第１ビアホールＶＨ１を形成する。このとき、レーザ加工は半導体チップ３００のストップ層２００で概ね止まり、その下の接続パッドＣがレーザから保護される。
さらに、配線基板４００の第１配線層４２０に到達する深さの第２ビアホールＶＨ２が層間絶縁層５００に形成される。
次いで、図３（ａ）に示すように、第１ビアホールＶＨ１（ビア導体）を介して半導体チップ３００のストップ層２００（接続パッドＣ）に接続されると共に、第２ビアホールＶＨ２（ビア導体）を介して第１配線層４２０に接続される第２配線層４４０を形成する。つまり、半導体チップ３００のストップ層２００（接続パッドＣ）は第２配線層４４０を介して配線基板４００の第１配線層４２０に接続される。
その後に、図３（ｂ）に示すように、第２配線層４４０の接続部上に開口部４６０ａが設けられたソルダレジスト４６０が形成される。以上により、関連技術の電子部品内蔵基板が得られる。
前述したように、関連技術の電子部品内蔵基板の製造方法では、レーザによって半導体チップ３００上の層間絶縁層５００に第１ビアホールＶＨ１を形成するので、半導体チップ３００の接続パッドＣの上にレーザ加工のストッパとなるストップ層２００を形成する必要がある。半導体チップ３００にストップ層２００を形成しない場合、接続パッドＣ（Ａｌパッド）がレーザによってエッチングされて周囲に飛散し、引いては接続パッドＣの一部が消失してしまい、回路素子にダメージを与えてしまうからである。
前述した図１（ｂ）での説明のように、ストップ層２００はシリコンウェハ１００の状態で接続パッドＣの上にパターン化して形成する必要がある。ストップ層２００を形成するためには、シード層の形成工程、めっきレジストの形成工程（塗布、露光、現像）、銅の電解めっき工程、めっきレジストの剥離工程、シード層のエッチング工程が必要である。従って、実装ラインにおいて、シリコンウェハに対応するウェハプロセス用の各種製造装置を導入する必要があるので、製造コストの上昇を招きやすい問題がある。
また、半導体チップ３００にストップ層２００を設けるとしても、特に熱に弱い半導体チップ３００では、レーザによる熱ダメージを無視できないことがあり、半導体チップ３００の信頼性が低下するおそれがある。
さらに、半導体チップ３００の接続パッドＣは、ストップ層２００と第１ビアホールＶＨ１内で上側に持ち上げられたビア導体とを介して第２配線層４４０に接続される。このため、半導体チップ３００と第２配線層４４０とのコンタクト抵抗が高くなったり、配線長が長くなって電気特性が不利になる場合が想定される。
以下に説明する本発明の電子部品内蔵基板の製造方法は前述した不具合を解消することができる。
（第１の実施の形態）
図４〜図１２は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図、図１３は同じく電子部品内蔵基板を示す断面図である。
本発明の第１実施形態の電子部品内蔵基板の製造方法では、図４（ａ）に示すように、上面側に、接続パッドＣとその上に開口部１２ａが設けられたパッシベーション層１２（絶縁保護層）とを備えたシリコンウェハ１０を用意する。本実施形態では、半導体ウェハとしてシリコンウェハ１０を例示する。
シリコンウェハ１０にはトランジスタなどの回路素子（不図示）とそれらを配線する多層配線（不図示）が形成されており、接続パッドＣは多層配線に接続されている。シリコンウェハ１０の厚みは例えば７２５μｍである。
次いで、図４（ｂ）に示すように、接続パッドＣ及びパッシベーション層１２の上にスパッタ法により金属保護層１４を形成する。つまり、シリコンウェハ１０の一面全体に金属保護層１４が形成される。
図４（ｂ）の例では、金属保護層１４は積層膜からなり、下から順に、膜厚が３０〜１００ｎｍのチタン（Ｔｉ）層１４ａと、膜厚が２００〜５００ｎｍの銅（Ｃｕ）層１４ｂにより構成される。又は、下から順に、クロム（Ｃｒ）層と、銅（Ｃｕ）層とを積層して金属保護層１４としてもよいし、あるいは単層の金属層を使用してもよい。
後述するように、金属保護層１４は、酸素プラズマやデスミア処理から半導体チップを防御すると共に、最終的には配線層の一部として利用される。そのような機能を満足できる金属層であれば上記した金属の他に各種の金属材料を使用することができる。
続いて、図４（ｃ）に示すように、シリコンウェハ１０の背面をグラインダで研削することにより所望の厚みに薄型化する。さらに、シリコンウェハ１０の背面の研削面をライト研磨することにより、研削によって生じたダメージ層を除去する。シリコンウェハ１０は１００μｍ以下（好適には３０〜５０μｍ）の厚みになるように研削される。
その後に、図４（ｄ）に示すように、シリコンウェハ１０をダイサーで切断することにより、個々の半導体チップ５（ＬＳＩチップ）を得る。シリコンウェハ１０には多数のチップ領域が画定されており、各チップ領域から半導体チップ５がそれぞれ得られる。
後述するように、本実施形態では、半導体チップ５を配線基板に実装した後に、金属保護層１４がパターン化されるので、半導体チップ５の状態ではその上面全体に金属保護層１４が残されている。
本実施形態では、シリコンウェハ１０の状態では金属保護層１４を成膜するだけでそれをパターン化しないので、実装ラインにウェハプロセス用の装置として成膜装置（スパッタ装置や蒸着装置）を導入するだけよい。従って、関連技術よりも設備投資を抑制することができ、低コスト化を図ることができる。
次に、上記した半導体チップ５を実装するための配線基板について説明する。まず、図５（ａ）に示すような構造体を用意する。図５（ａ）では、ガラスエポキシ樹脂などの絶縁性のコア基板２０にスルーホールＴＨが設けられており、スルーホールＴＨの内壁にはスルーホールめっき層２２が形成されている。スルーホールＴＨの孔には樹脂２４が充填されている。さらに、コア基板２０の両面側には、スルーホールめっき層２２を介して相互接続された第１配線層３０がそれぞれ形成されている。
あるいは、コア基板２０のスルーホールＴＨ内に貫通電極が充填され、第１配線層３０が貫通電極を介して相互接続されていてもよい。
次いで、図５（ｂ）に示すように、コア基板２０の両面側に第１配線層３０を被覆する第１層間絶縁層４０をそれぞれ形成する。さらに、コア基板２０の両面側の第１層間絶縁層４０をレーザなどで加工することにより、第１配線層３０に到達する深さの第１ビアホールＶＨ１をそれぞれ形成する。
続いて、コア基板２０の両面側の第１層間絶縁層４０の上に、第１ビアホールＶＨ１（ビア導体）を介して第１配線層３０に接続される第２配線層３２をそれぞれ形成する。
本実施形態では、図５（ｂ）の構造体を前述した半導体チップ５を実装するための配線基板１として使用する。
次いで、図６（ａ）に示すように、前述した半導体チップ５を用意する。そして、半導体チップ５の接続パッドＣが設けられた面（素子形成面）を上側にして、半導体チップ５の背面をダイアタッチ材６によって配線基板１の第１層間絶縁層４０の上に固着して実装する。
続いて、図６（ｂ）に示すように、配線基板１及び半導体チップ５の上に未硬化の樹脂フィルムを圧着した後に、２００℃程度の温度雰囲気で樹脂フィルムを熱処理して硬化させることにより第２層間絶縁層４２を形成する。これにより、半導体チップ５の全体が第２層間絶縁層４２に埋設された状態となる。コア基板２０の下面側にも、同様に、第２配線層３２を被覆する第２層間絶縁層４２が形成される。第２層間絶縁層４２の材料としては、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂が使用される。
次いで、図７に示すように、酸素プラズマにより、コア基板２０の上面側の第２層間絶縁層４２（樹脂）を半導体チップ５の金属保護層１４が露出するまでエッチングする。層間絶縁層４２（樹脂）の有機成分が酸素イオンや酸素ラジカルと反応して層間絶縁層４２がエッチングされる。
酸素プラズマのプラズマ源としては、異方性ドライエッチング装置（ＲＩＥ装置など）を使用してもよいし、あるいは、レジストアッシングで使用される等方性のアッシング装置を使用してもよい。酸素プラズマは、酸素ガスを主要ガスとして使用するプラズマであり、酸素ガスにＣＦ4などのハロゲン原子を含むガスや不活性ガスなどが添加されていてもよい。
これにより、第２層間絶縁層４２の厚みは半導体チップ５の高さと略同一となり、半導体チップ５の上面（金属保護層１４）が露出した状態となる。後述するように、半導体チップ５上から第２層間絶縁層４２上にファンアウト配線が延出して形成される。このため、第２層間絶縁層４２と半導体チップ５との上面が同じ高さになって平坦化されることが好ましいが、ファンアウト配線が断線しない程度に第２層間絶縁層４２が半導体チップ５から多少沈み込んでエッチングされても差し支えない。
このとき、半導体チップ５の上面全体には金属保護層１４が形成されているため、金属保護層１４の下のパッシベーション層１２が酸素プラズマでエッチングされやすいポリイミドからなる場合であっても、パッシベーション層１２は酸素プラズマから防御され、損傷を受けることはない。また、接続パッドＣも金属保護層１４によって酸素プラズマから防御されるので、接続パッドＣやその下側の回路素子にダメージを与えることもない。
なお、酸素プラズマの代わりに、ＣＭＰ（Chemical Mechanical Polish）によって第２層間絶縁層４２を半導体チップ５の保護絶縁層１４が露出するまで研磨してもよい。半導体チップ５のパッシベーション層１２の開口部１２の段差部に樹脂残渣が発生する場合は、ＣＭＰで第２層間絶縁層４２の厚みの大部分を研磨した後に、等方性の酸素プラズマによって樹脂残渣を除去してもよい。
続いて、図８に示すように、コア基板２０の上面側の第２層間絶縁層４２をレーザなどで加工することにより、第２配線層３２に到達する深さの第２ビアホールＶＨ２を形成する。さらに、コア基板２０の下面側の第２層間絶縁層４２にも、同様に、第２配線層３２に到達する深さの第２ビアホールＶＨ２が形成される。
その後に、コア基板２０の両面側において、第２ビアホールＶＨ２内をデスミア処理することにより、第２ビアホールＶＨ２内に残留する樹脂スミアを除去してクリーニングする。デスミア処理としては、例えば、過マンガン酸カリウム法が採用される。デスミア処理を行う際に、半導体チップ５の上面が露出している状態となっているが、半導体チップ５の内部は金属保護層１４でデスミア液から防御されるので、デスミア処理によって半導体チップ５がダメージを受けるおそれがない。
次いで、図９に示すように、コア基板２０の上面側において、半導体チップ５及び第２層間絶縁層４２の上と、第２ビアホールＶＨ２の内面とに、無電解めっきによって銅層などを形成することによりシード層３４ａを得る。コア基板２０の下面側の第２層間絶縁層４２の上及び第２ビアホールＶＨ２の内面にも同様にシード層３４ａが形成される。
さらに、図１０に示すように、コア基板２０の両面側において、第３配線層を形成する部分に開口部が設けられためっきレジスト３３をフォトリソグラフィによってシード層３４ａの上に形成する。
次いで、図１１に示すように、コア基板２０の両面側において、シード層３４ａをめっき給電経路に利用する電解めっきにより、めっきレジスト３３の開口部及び第２ビアホールＶＨ２内に銅などの金属めっき層３４ｂを形成する。第２ビアホールＶＨ２内では、その内壁のシード層３４ａから内側に向けてめっきが施され、第２ビアホールＶＨ２に金属めっき層が充填されてビア導体が得られる。
その後に、図１２に示すように、めっきレジスト３３を除去する。さらに、金属めっき層３４ｂをマスクにしてシード層３４ａをエッチングする。このとき、半導体チップ５上では、シード層３４ａをエッチングした後に、続けて金属保護層１４をエッチングする。シード層３４ａ（銅層）及び金属保護層１４の銅層１４ｂ（図４（ｄ））は硫酸と過酸化水素水の混合液でエッチングされ、その下の金属保護層１４のチタン層１４ａ（図４（ｄ））は過酸化水素水と燐酸又はアンモニア水との混合液によってエッチングされる。
これにより、半導体チップ５の上では、金属保護層１４がパターン化された下地金属パターン層１４ｘと、その上に形成されたシード層３４ａ及び金属めっき層３４ｂから構成される導電パターン層３４ｘとによってチップ内配線部３５が形成される。
一方、第２層間絶縁層４２上では、シード層３４ａ及び金属めっき層３４ｂから構成される導電パターン層３４ｙからなる延出配線部３６が形成される。延出配線部３６はチップ内配線部３５に繋がって半導体チップ５上から外側の第２層間絶縁層４２上に延出して形成される。チップ内配線部３５と延出配線層３６とにより第３配線層３４（上側配線層）が構成される。
チップ内配線部３５は半導体チップ５の接続パッドＣに接続され、延出配線部３６は第２ビアホールＶＨ２を介して配線基板１の第２配線層３２に接続される。すなわち、半導体チップ５の接続パッドＣは第３配線層３４を介して配線基板１の第２配線層３２に電気接続される。
なお、本実施形態では、セミアディティブ法によって、半導体チップ５及び第２層間絶縁層４２の上に第３配線層３４（チップ内配線層３５及び延出配線層３６）を形成したが、サブトラクティブ法によって第３配線層３４を形成してもよい。
この場合は、特に図示しないが、まず、半導体チップ５及び第２層間絶縁層４２の上及び第２ビアホールＶＨ２内にめっき法やスパッタ法により銅などの導電層をブランケット状に形成する。その後に、導電層の上にレジストをパターニングし、そのレジストをマスクにして導電層及び金属保護層１４をエッチングする。
サブトラクティブ法で形成する場合は、第３配線層３４の導電パターン層３４ｘ、３４ｙを図１２の層構成（シード層３４ａ及び金属めっき層３４ｂ）と異なる層構成で形成することも可能である。
また、コア基板２０の下面側においても、金属めっき層３４ｂをマスクにしてシード層３４ａがエッチングされる。これにより、コア基板２０の下面側の第２層間絶縁層４２の上に第２ビアホールＶＨ２を介して第２配線層３２に接続される第３配線層３４が形成される。
続いて、図１３に示すように、コア基板２０の両面側において、第３配線層３４の接続部上に開口部４４ａが設けられたソルダレジスト４４がそれぞれ形成される。さらに、コア基板２０の両面側において、第３配線層３４の接続部に、下から順にニッケル／金めっき層などを形成してコンタクト部（不図示）をそれぞれ設ける。
以上により、本実施形態の電子部品内蔵基板２が得られる。配線基板１として、多面取りの大型基板を使用する場合は、配線基板１に画定された多数のチップ搭載領域に半導体チップ５がそれぞれ実装され、個々の電子部品内蔵基板２が得られるように配線基板１が切断される。
以上説明したように、本実施形態の電子部品内蔵基板の製造方法では、半導体チップ５の上面全体に金属保護層１４を設けたので、半導体チップ５にダメージを与えることなく、半導体チップ５を埋め込む第２層間絶縁層４２を酸素プラズマでエッチングして半導体チップ５の上面を露出させることができる。
これにより、半導体チップ５上から外側の第２層間絶縁層４２上に延出する第３配線層３４（ファンアウト配線）を容易に形成することができる。このとき、半導体チップ５の金属保護層１４は第３配線層３４の一部として利用される。
従って、関連技術と違って、半導体チップ５上の層間絶縁層にレーザでビアホールを形成し、ビアホールから上側に持ち上げて上側配線層を形成する必要がない。
これにより、関連技術よりも配線構造が簡易となり、製造コストを低減することができる。しかも、関連技術に比べて配線長を短くできるので、配線基板の電気特性を向上させることができる。
さらには、半導体チップ５の上にレーザビアを形成しないので、熱に弱い半導体チップを使用する場合であっても半導体チップが熱ダメージを受けることがなく、信頼性を向上させることができる。
また、第２層間絶縁層４２を酸素プラズマでエッチングして半導体チップ５を露出させる場合は、研磨装置を導入する必要がないので、既存の実装ラインの製造装置で対応することができ、低コスト化を図ることができる。
図１３に示すように、本実施形態の電子部品内蔵基板２では、前述した配線基板１の上に、接続パッドＣとその上に開口部１２ａが設けられたパッシベーション層１２（保護絶縁層）とを備えた半導体チップ５が実装されている。半導体チップ５はその接続パッドＣ側（素子形成面）が上側になった状態で、その背面がダイアタッチ材６によって配線基板１の第１層間絶縁層４０上に固着されている。
半導体チップ５の側方にはそれと略同一の厚みの第２層間絶縁層４２が形成されており、半導体チップ５はその側面上部まで第２層間絶縁層４２に埋設されている。
図１４は、図１３の第３配線層３４の配置の様子を上側からみた部分平面図である。図１４では図１３のソルダレジスト４４が省略されている。
図１３に図１４の部分平面図を加えて参照すると、半導体チップ５の接続パッドＣは周縁部にペリフェラル型で並んで配置されている。そして、接続パッドＣに接続された複数の第３配線層３４（上側配線層）が半導体チップ５の四辺から外側にそれぞれ延出して形成されている。第３配線層３４は、半導体チップ５上に形成されたチップ内配線部３５とそれに繋がって第２層間絶縁層４２上に延びる延出配線部３６とにより構成される。
前述したように、図１３の例では、第３配線層３４のチップ内配線部３５は上面に金属保護層１４が設けられた半導体チップ５の上にセミアディティブ法に基づいて形成される。従って、半導体チップ５上のチップ内配線部３５は、下から順に、金属保護層１４がパターン化された下地金属パターン層１４ｘと、シード層３４ａ及び金属めっき層３４ｂからなる導電パターン層３４ｘとにより構成される。そして、チップ内配線部３５は半導体チップ５の上面（パッシベーション層１２）に接触した状態で形成される。
一方、第２層間絶縁層４２上の延出配線部３６は、下地金属パターン層１４ｘを有しておらず、下から順にシード層３４ａ及び金属めっき層３４ｂから構成される導電パターン層３４ｙのみから形成される。延出配線部３６の導電パターン層３４ｙはチップ内配線部３５の導電パターン層３４ｘと同一層から形成される。
また、第２層間絶縁層４２には配線基板１の第２配線層３２に到達する第２ビアホールＶＨ２が設けられており、第３配線層３４の延出配線部３６が第２ビアホールＶＨ２を介して第２配線層３２に接続されている。これにより、半導体チップ５の接続パッドＣは第３配線層３４によって配線基板１の第２配線層３２に電気接続されている。
このように、本実施形態の電子部品内蔵基板２では、最終的に半導体チップ５の金属保護層１４がパターン化されて配線の一部として利用されるので、半導体チップ５上と第２層間絶縁層４２上において第３配線層３４の層構成が異なっている。
なお、前述したように、サブトラクティブ法などで第３配線層３４を形成することにより、導電パターン層３４ｘ，３４ｙを各種の層構成（単層膜又は積層膜）で形成することも可能である。
また、図１４において、半導体チップ５の接続パッドＣが周縁部から中心部までエリアアレイ型で配置されていてもよい。この場合も、同様に、半導体チップ５上から外側に向かって第３配線層３４が延出して形成される。
また、図１４において、接続パッドＣに直接接続されない配線層を、半導体チップ５を跨ぐように配置することも可能である。
さらに、図１３を参照すると、配線基板１の下面側にも、第２配線層３２上に第２ビアホールＶＨ２が設けられた第２層間絶縁層４２が形成されている。さらに、第２ビアホールＶＨ２（ビア導体）を介して第２配線層３２に接続される第３配線層３４が第２層間絶縁層４２の上に形成されている。
また、コア基板２０の両面側において、第３配線層３４の接続部上に開口部４４ａが設けられたソルダレジスト４４がそれぞれ形成されている。さらに、第３配線層３４の接続部上にはＮｉ／Ａｕめっき層などのコンタクト層(不図示)が形成されている。
そして、図１３において、コア基板２０の上面側の第３配線層３４の接続部に上側半導体チップがフリップチップ実装され、下面側の第３配線層３４の接続部にはんだボールなどの外部接続端子が設けられる。
本実施形態では、電子部品として半導体チップ５を例示したが、一方の面に接続パッドを備えたキャパシタチップなどの受動部品を同様に内蔵させることができる。半導体チップ５と受動部品を混在させてもよいし、受動部品のみを内蔵させてもよい。
（第２の実施の形態）
図１５及び図１６は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図、図１７は同じく電子部品内蔵基板を示す断面図である。第２実施形態の特徴は、半導体チップの上側角部をカットすることによって実装時の応力発生を緩和することにある。第２実施形態では、第１実施形態と同一工程の説明を省略すると共に、同一要素については同一符号付してその説明を省略する。
第２実施形態では、図１５（ａ）に示すように、まず、第１実施形態の図４（ｂ）と同様に、上面全体に金属保護層１４が設けられたシリコンウェハ１０を用意する。
次いで、図１５（ｂ）に示すように、面取り用Ｖ字型ブレードでシリコンウェハ１０を厚みの途中までＶ型に切削した後に、切断用ブレードでシリコンウェハ１０の残りを切断して個々の半導体チップ５ａを得る（ベベルカット）。これにより、四辺の側面上部が斜めに面取りされた面取り部Ｓをもつ個々の半導体チップ５ａが得られる。
あるいは、図１５（ｃ）に示すように、幅広ブレードでシリコンウェハ１０を厚みの途中まで幅広で切削した後に、切断用ブレードでシリコンウェハ１０の残りを切断して個々の半導体チップ５ｂを得る（ステップカット）。これにより、四辺の側面が階段面Ｄになった半導体チップ５ｂが得られる。
以下、図１５（ｂ）の半導体チップ５ａを使用して電子部品内蔵基板を製造する例について説明する。
図１６（ａ）に示すように、前述した第１実施形態の図５（ｂ）と同一の配線基板１の上に、図１５（ｂ）の半導体チップ５ａの接続パッドＣが上側になるようにして、半導体チップ５ａの背面をダイアタッチ材６で固着する。
さらに、図１６（ｂ）に示すように、第１実施形態と同様に、第２層間絶縁層４２で半導体チップ５ａの全体を埋め込んだ後に、酸素プラズマによって第２層間絶縁層４２を半導体チップ５ａの金属保護層１４が露出するまでエッチングする。これにより、第２層間絶縁層４２の厚みは半導体チップ５ａの高さと略同一となり、半導体チップ５ａの上面（金属保護層１４）が露出した状態となる。
このとき、半導体チップ５ａの面取り部Ｓの周囲にも第２層間絶縁層４２が残される。半導体チップ５ａの側面上部を面取り部Ｓとすることにより、半導体チップ５ａが第２層間絶縁層４２に埋設される際に、半導体チップ５ａのエッジ部への応力集中を回避することができる。側面が階段状になった半導体チップ５ｂを使用する場合も同様である。
次いで、図１７に示すように、第１実施形態の図８から図１３までの工程を遂行することにより、第２実施形態の電子部品内蔵基板２ａが得られる。
第２実施形態の電子部品内蔵基板２ａでは、半導体チップ５ａの側面上部に面取り部Ｓを設けたので、熱がかかる際に半導体チップ５ａの周囲でのストレスの発生が緩和される。従って、半導体チップ５ａの周囲の第２層間絶縁層４２（樹脂）にクラックが発生することが防止され、電子部品内蔵基板２ａの信頼性を向上させることができる。
図１（ａ）〜（ｄ）は本発明に関連する関連技術の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図２（ａ）〜（ｃ）は本発明に関連する関連技術の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図３（ａ）及び（ｂ）は本発明に関連する関連技術の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図４は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図５は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図６は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図７は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その４）である。 図８は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その５）である。 図９は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その６）である。 図１０は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その７）である。 図１１は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その８）である。 図１２は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その９）である。 図１３は本発明の第１実施形態の電子部品内蔵基板を示す断面図である。 図１４は本発明の第１実施形態の電子部品内蔵基板の第３配線層の様子を上側からみた平面図である。 図１５（ａ）〜（ｃ）は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図１６（ａ）及び（ｂ）は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図１７は本発明の第２実施形態の電子部品内蔵基板を示す断面図である。
符号の説明
１…配線基板、２，２ａ…電子部品内蔵基板、５，５ａ、５ｂ…半導体チップ（電子部品）、６…ダイアタッチ材、１０…シリコンウェハ、１２…パッシベーション層、１２ａ，４４ａ…開口部、１４…金属保護層、１４ｘ…下地金属パターン層、２０…コア基板、２２…スルーホールめっき層、２４…樹脂、３０…第１配線層、３２…第２配線層、３４…第３配線層、３４ａ…シード層、３４ｂ…金属めっき層、３４ｘ，３４ｙ…導電パターン層、３５…チップ内配線部、３６…延出配線部、４０…第１層間絶縁層、４２…第２層間絶縁層、４４…ソルダレジスト、Ｃ…接続パッド、ＴＨ…スルーホール、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール、Ｄ…階段面、Ｓ…面取り部。

Claims (9)

  1. 配線層を備えた配線基板と、
    接続パッドが上側になった状態で前記配線基板の上に実装された電子部品と、
    前記配線基板の上に形成されて、前記電子部品の側面を覆って当該電子部品を埋め込む絶縁層と、
    前記接続パッドに接続されて前記電子部品の上面に接触して形成され、下地金属パターン層とその上に形成された導電パターン層とから構成されるチップ内配線部と、前記チップ内配線部に繋がって前記絶縁層の上に延びて形成され、前記導電パターン層と同一層から形成された延出配線部とを含む上側配線層とを有し、
    前記下地金属パターン層は前記電子部品の上面のみに配置されていることを特徴とする電子部品内蔵基板。
  2. 前記導電パターン層は、下から順に、シード層及び金属めっき層から構成されることを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 前記延出配線部は、前記絶縁層に設けられたビアホールを介して前記配線基板の前記配線層に接続されていることを特徴とする請求項１に記載の電子部品内蔵基板。
  4. 前記電子部品は半導体チップであり、前記下地金属パターン層の下に、前記接続パッド上に開口部が設けられた保護絶縁層が形成されていることを特徴とする請求項１に記載の電子部品内蔵基板。
  5. 前記下地金属パターン層は、下から順に、チタン層／銅層、及びクロム層／銅層のいずれかの積層膜から形成されることを特徴とする請求項１に記載の電子部品内蔵基板。
  6. 接続パッドと、該接続パッドを被覆して一面全体に形成された金属保護層とを備えた電子部品を、前記接続パッドを上側に向けて配線基板の上に実装する工程と、
    前記配線基板及び前記電子部品の上に絶縁層を形成することにより、前記絶縁層で前記電子部品を埋め込む工程と、
    前記絶縁層を厚み方向に加工することにより、前記電子部品の側方に前記絶縁層を残すと共に、前記電子部品の前記金属保護層を露出させる工程と、
    前記電子部品の前記金属保護層及び前記絶縁層の上にシード層を形成する工程と、
    前記シード層の上に、上側配線層が形成される部分に開口部が設けられためっきレジストを形成する工程と、
    前記シード層をめっき給電経路に利用する電解めっきにより、前記めっきレジストの開口部に金属めっき層を形成する工程と、
    前記めっきレジストを除去する工程と、
    前記金属めっき層をマスクにして前記シード層をエッチングし、続いて前記電子部品の前記金属保護層をエッチングすることにより、前記上側配線層を形成する工程とを有し、
    前記上側配線層は、
    前記金属保護層がパターン化された下地金属パターン層とその上の前記シード層及び前記金属めっき層とから形成されて、前記接続パッドに接続されるチップ内配線部と、
    前記チップ内配線部に繋がって前記絶縁層の上に延びて形成され、前記前記シード層及び前記金属めっき層と同一層からなる延出配線部とを含み、
    前記下地金属パターン層は前記電子部品の上面のみに配置されることを特徴とする電子部品内蔵基板の製造方法。
  7. 前記絶縁層は樹脂層からなり、
    前記電子部品の前記金属保護層を露出させる工程において、酸素プラズマによって前記樹脂層をエッチングすることを特徴とする請求項６に記載の電子部品内蔵基板の製造方法。
  8. 前記電子部品の前記金属保護層を露出させる工程の後に、
    前記絶縁層を加工することにより、前記配線基板の配線層に到達するビアホールを形成する工程をさらに有し、
    前記上側配線層を形成する工程において、前記延出配線部は前記ビアホールを介して前記配線基板の前記配線層に接続されることを特徴とする請求項６に記載の電子部品内蔵基板の製造方法。
  9. 前記電子部品は半導体チップであり、
    前記半導体チップは、
    前記接続パッドを備えた半導体ウェハを用意する工程と、
    前記接続パッドを被覆して前記半導体ウェハの一面全体を被覆する金属保護層を形成する工程と、
    前記半導体ウェハの背面を研削して薄型化する工程と、
    前記半導体ウェハを切断することにより、前記金属保護層を備えた前記半導体チップを得る工程とを含む方法によって得られることを特徴とする請求項６に記載の電子部品内蔵基板の製造方法。
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