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JP5261640B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、耐圧特性を維持しつつ、デバイスサイズを縮小する半導体装置及びその製造方法に関する。
従来の半導体装置の一実施例として、下記のＮＰＮトランジスタ６１の構造が知られている。図９に示す如く、Ｐ型の半導体基板６２上には、Ｎ型のエピタキシャル層６３が形成されている。エピタキシャル層６３には、基板６２表面から上下方向（深さ方向）に拡散するＰ型の埋込拡散層６４、６５とエピタキシャル層６３表面から拡散するＰ型の拡散層６６、６７とが形成されている。そして、エピタキシャル層６３は、Ｐ型の埋込拡散層６４、６５とＰ型の拡散層６６、６７とが連結してなる分離領域６８、６９により、複数の素子形成領域に区分されている。素子形成領域の１つには、例えば、ＮＰＮトランジスタ６１が形成されている。ＮＰＮトランジスタ６１は、主に、コレクタ領域として用いられるＮ型の埋込拡散層７０及びＮ型の拡散層７１、ベース領域として用いられるＰ型の拡散層７２及びエミッタ領域として用いられるＮ型の拡散層７３から形成されている（例えば、特許文献１参照。）。
特開平９−２８３６４６号公報（第３−４、６頁、第１、５−７図）
上述したように、従来の半導体装置では、半導体基板６２上にエピタキシャル層６３が形成されている。分離領域６８、６９により区画されたエピタキシャル層６３にはＮＰＮトランジスタ６１が形成されている。そして、エピタキシャル層６３はＮ型の低不純物濃度領域である。この構造により、Ｐ型の埋込拡散層６４やＰ型の拡散層７２の形成領域がずれることで、両拡散層６４、７２間の離間距離Ｌ２が短くなり、空乏層の広がる領域が狭くなる。そして、ＮＰＮトランジスタ６１では、ベース領域−分離領域間がショートし易くなり、所望の耐圧特性が得難いという問題がある。また、離間距離Ｌ２のばらつきにより、ＮＰＮトランジスタ６１の耐圧特性が安定しないという問題がある。
また、従来の半導体装置では、エピタキシャル層６３の膜厚は、ＮＰＮトランジスタ６１等の耐圧が考慮され決められる。例えば、パワー用の半導体素子と制御用の半導体素子とが、同一の半導体基板６２にモノリシックに形成される場合には、パワー用半導体素子の耐圧特性に応じて、エピタキシャル層６３の膜厚が決められる。そして、分離領域６８、６９を構成するＰ型の埋込拡散層６４、６５は、基板６２表面からエピタキシャル層６３へと這い上がっている。一方、分離領域６８、６９を構成するＰ型の拡散層６６、６７は、エピタキシャル層６３表面から這い下がっている。この構造により、Ｐ型の埋込拡散層６４、６５は、その這い上がり幅に応じて、その横方向拡散幅Ｗ４、Ｗ５も広がってしまう。そして、ＮＰＮトランジスタ６１の所望の耐圧を実現するためには、Ｐ型の拡散層７２と分離領域６８のＰ型の埋込拡散層６４との離間距離Ｌ２が一定の幅以上であることが必要となる。そのため、Ｐ型の埋込拡散層６４、６５の横方向拡散幅Ｗ４、Ｗ５が広がることで、ＮＰＮトランジスタ６１のデバイスサイズを縮小し難いという問題がある。
また、本発明の半導体装置の製造方法では、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層及び逆導電型の第２の埋込拡散層を形成した後、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層の所望の領域に一導電型の不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成し、前記第１及び第２のエピタキシャル層に渡り一導電型の埋込拡散層を形成する工程と、前記第２のエピタキシャル層にコレクタ領域として用いられる逆導電型の第１の拡散層を形成する工程と、前記第２のエピタキシャル層にベース領域として用いられる一導電型の第１の拡散層を形成する工程と、前記一導電型の第１の拡散層にエミッタ領域として用いられる逆導電型の第２の拡散層を形成する工程と、前記第２のエピタキシャル層に前記一導電型の埋込拡散層と連結する一導電型の第２の拡散層を形成する工程と、前記第２のエピタキシャル層に前記一導電型の第１の拡散層と前記一導電型の第２の拡散層との間に配置される逆導電型の第３の拡散層と、バックゲート領域として用いられる逆導電型の第４の拡散層とを同一のイオン注入工程で形成する工程と、前記逆導電型の第４の拡散層にソース領域として用いられる一導電型の第３の拡散層及びドレイン領域として用いられる一導電型の第４の拡散層とを形成する工程とを有することを特徴とする。従って、本発明では、耐圧特性を向上させる逆導電型の第３の拡散層とバックゲート領域として用いる逆導電型の第４の拡散層とを同一工程で形成する。この製造方法より、マスク枚数を低減でき、製造コストを抑えることができる。
また、本発明の半導体装置の製造方法では、前記第２のエピタキシャル層の不純物濃度が、前記第１のエピタキシャル層の不純物濃度よりも高濃度となるように、前記第２のエピタキシャル層を形成することを特徴とする。従って、本発明では、第２のエピタキシャル層の不純物濃度を高くし、ベース領域−分離領域間がショートし難くすることで、耐圧特性を向上させることができる。
また、本発明の半導体装置の製造方法では、前記第２のエピタキシャル層を形成した後、前記一導電型の埋込拡散層を拡散するための熱拡散工程を行うことなく、前記一導電型の第２の拡散層を形成するためのイオン注入工程を行うことを特徴とする。従って、本発明では、一導電型の埋込拡散層専用の熱拡散工程が省略できるように、第１のエピタキシャル層の膜厚を調整することで、一導電型の埋込拡散層の横方向拡散幅を抑えることができる。
また、本発明の半導体装置の製造方法では、前記第２のエピタキシャル層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸化膜上から前記一導電型の第２の拡散層を形成する一導電型の不純物をイオン注入することを特徴とする。従って、本発明では、一導電型の第２の拡散層の形成領域での結晶欠陥を低減することができる。
本発明では、ベース領域が形成されているエピタキシャル層の不純物濃度は、下層のエピタキシャル層の不純物濃度よりも高濃度である。この構造により、ベース領域−分離領域間がショートし難い構造となり、ＮＰＮトランジスタの耐圧特性を向上させることができる。
また、本発明では、ＮＰＮトランジスタのベース領域と分離領域との間にＮ型の拡散層が形成されている。この構造により、ベース領域−分離領域間がショートし難い構造となり、ＮＰＮトランジスタの耐圧特性を向上させることができる。
また、本発明では、基板上に２層のエピタキシャル層が形成されている。分離領域を構成する埋込拡散層は１層目のエピタキシャル層表面から拡散している。この構造により、埋込拡散層の横方向拡散幅が狭められ、デバイスサイズを縮小することができる。
また、本発明では、ＮＰＮトランジスタの耐圧特性を向上させるＮ型の拡散層とＰチャネル型ＭＯＳトランジスタのバックゲート領域であるＮ型の拡散層とを同一工程で形成する。この製造方法により、マスク枚数が削減でき、製造コストを低減できる。
また、本発明では、１層目のエピタキシャル層表面から分離領域を構成する埋込拡散層を形成し、当該埋込拡散層を拡散させる専用の拡散工程を有していない。この製造方法により、埋込拡散層の横方向拡散幅が狭められ、デバイスサイズを縮小することができる。
また、本発明では、ＬＯＣＯＳ酸化膜を形成した後、分離領域を構成する拡散層を形成する。この製造方法により、拡散層の形成領域表面及びその近傍領域に発生する結晶欠陥を低減できる。
以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、本実施の形態である半導体装置の耐圧特性を説明するための図である。
図１に示す如く、分離領域３、４、５で区画された１つの素子形成領域にはＮＰＮトランジスタ１が形成され、別の素子形成領域にはＰチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２が形成されている。尚、図示していないが、その他の素子形成領域にはＮチャネル型ＭＯＳトランジスタ、ＰＮＰトランジスタ等が形成されている。
図示したように、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型のエピタキシャル層７、８と、コレクタ領域として用いられるＮ型の埋込拡散層９、１０と、コレクタ領域として用いられるＮ型の拡散層１１と、ベース領域として用いられるＰ型の拡散層１２と、エミッタ領域として用いられるＮ型の拡散層１３と、Ｎ型の拡散層１４とから構成されている。
Ｎ型のエピタキシャル層７、８は、Ｐ型の単結晶シリコン基板６上に形成されている。つまり、基板６上には、２層のエピタキシャル層７、８が積層されている。１層目のエピタキシャル層７は、例えば、その膜厚が０．６〜１．０（μｍ）程度となり、比抵抗値が１．２５（Ω・ｃｍ）程度となるように形成されている。一方、２層目のエピタキシャル層８は、例えば、その膜厚が１．０〜１．５（μｍ）程度となり、比抵抗値が０．５０（Ω・ｃｍ）程度となるように形成されている。
Ｎ型の埋込拡散層９は、基板６と１層目のエピタキシャル層７とに渡り形成されている。また、Ｎ型の埋込拡散層１０は、１層目のエピタキシャル層７と２層目のエピタキシャル層８とに渡り形成されている。そして、Ｎ型の埋込拡散層１０は、Ｎ型の埋込拡散層９と連結している。
Ｎ型の拡散層１１は、２層目のエピタキシャル層８に形成されている。Ｎ型の拡散層１１は、Ｎ型の埋込拡散層１０と連結している。そして、Ｎ型の埋込拡散層９、１０及びＮ型の拡散層１１は、ＮＰＮトランジスタ１のコレクタ領域として用いられている。
Ｐ型の拡散層１２は、２層目のエピタキシャル層８に形成され、ベース領域として用いられている。
Ｎ型の拡散層１３は、Ｐ型の拡散層１２に形成され、エミッタ領域として用いられている。
Ｎ型の拡散層１４は、２層目のエピタキシャル層８に形成されている。Ｎ型の拡散層１４は、Ｐ型の拡散層１２と分離領域３との間であり、Ｎ型の拡散層１１が配置されていない領域に配置されている。そして、Ｎ型の拡散層１４は、Ｐ型の拡散層１２の周囲を囲むように一環状に配置される場合でもよい。
ＬＯＣＯＳ酸化膜１５、１６、１７が、２層目のエピタキシャル層８に形成されている。ＬＯＣＯＳ酸化膜１５、１６、１７の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。ＬＯＣＯＳ酸化膜１５、１７の下方には、Ｐ型の分離領域３、４が形成されている。
絶縁層１８が、２層目のエピタキシャル層８上面に形成されている。絶縁層１８は、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜及びＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１８にコンタクトホール１９、２０、２１が形成されている。
コンタクトホール１９、２０、２１には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜２２が選択的に形成され、エミッタ電極２３、ベース電極２４及びコレクタ電極２５が形成されている。
一方、Ｐチャネル型ＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型のエピタキシャル層７、８と、Ｎ型の埋込拡散層２６と、バックゲート領域として用いられるＮ型の拡散層２７、２８と、ソース領域として用いられるＰ型の拡散層２９、３１と、ドレイン領域として用いられるＰ型の拡散層３０、３２と、ゲート電極３３とから構成されている。
Ｎ型のエピタキシャル層７、８は、Ｐ型の単結晶シリコン基板６上に形成されている。
Ｎ型の埋込拡散層２６は、基板６と１層目のエピタキシャル層７とに渡り形成されている。
Ｎ型の拡散層２７が、２層目のエピタキシャル層８に形成されている。Ｎ型の拡散層２７には、その形成領域を重畳させるように、Ｎ型の拡散層２８が形成されている。Ｎ型の拡散層２８は、バックゲート引き出し領域として用いられている。
Ｐ型の拡散層２９、３０が、Ｎ型の拡散層２７に形成されている。Ｐ型の拡散層２９は、ソース領域として用いられる。Ｐ型の拡散層３０は、ドレイン領域として用いられる。Ｐ型の拡散層２９にはＰ型の拡散層３１が形成され、Ｐ型の拡散層３０にはＰ型の拡散層３２が形成されている。この構造により、ドレイン領域はＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造となる。そして、Ｐ型の拡散層２９、３０間に位置するＮ型の拡散層２７は、チャネル領域として用いられる。チャネル領域上方のエピタキシャル層８上面にはゲート酸化膜３４が形成されている。
ゲート電極３３は、ゲート酸化膜３４上面に形成されている。ゲート電極３３は、例えば、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている。図示していないが、タングステンシリサイド膜の上面にシリコン酸化膜が形成されている。
ＬＯＣＯＳ酸化膜１７、３５、３６が、２層目のエピタキシャル層８に形成されている。
絶縁層１８が、２層目のエピタキシャル層８上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１８にコンタクトホール３７、３８、３９が形成されている。
コンタクトホール３７、３８、３９には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜４０が選択的に形成され、ドレイン電極４１、ソース電極４２及びバックゲート電極４３が形成されている。
本実施の形態では、上述したように、２層目のエピタキシャル層８は、１層目のエピタキシャル層７よりも不純物濃度が高くなるように形成される。この構造により、Ｐ型の拡散層１２とＮ型のエピタキシャル層８とのＰＮ接合領域から広がる空乏層に関し、Ｎ型のエピタキシャル層７、８側に広がる空乏層が、Ｎ型のエピタキシャル層８により広がり難くなる。同様に、Ｐ型の分離領域３とＮ型のエピタキシャル層７、８とのＰＮ接合領域から広がる空乏層も、Ｎ型のエピタキシャル層８により広がり難くなる。そして、上記空乏層の広がりをＮ型のエピタキシャル層８の不純物濃度により調整することで、ベース領域−分離領域間がショートし難くなり、ＮＰＮトランジスタ１の耐圧特性を向上させることができる。
また、本実施の形態では、ＬＯＣＯＳ酸化膜１５下方のエピタキシャル層８にＮ型の拡散層１４を形成している。Ｎ型の拡散層１４は、ベース領域として用いられるＰ型の拡散層１２とＰ型の分離領域３との間に配置されている。Ｎ型の拡散層１４が配置されることで、Ｐ型の拡散層１２とＰ型の分離領域３との間のエピタキシャル層８の不純物濃度が、更に、高くなる。この構造により、Ｐ型の拡散層１２とＮ型のエピタキシャル層８とのＰＮ接合領域から広がる空乏層に関し、Ｎ型のエピタキシャル層７、８側に広がる空乏層が、Ｎ型の拡散層１４及びＮ型のエピタキシャル層８により広がり難くなる。同様に、Ｐ型の分離領域３とＮ型のエピタキシャル層７、８とのＰＮ接合領域から広がる空乏層も、Ｎ型の拡散層１４及びＮ型のエピタキシャル層８により広がり難くなる。そして、上記空乏層の広がりをＮ型の拡散層１４及びＮ型のエピタキシャル層８の不純物濃度により調整することで、ベース領域−分離領域間がショートし難くなり、ＮＰＮトランジスタ１の耐圧特性を向上させることができる。さらに、Ｎ型の拡散層１４を形成することで、例えば、ＬＯＣＯＳ酸化膜１５上に形成された配線層の影響により、エピタキシャル層８表面が反転し、ベース領域−分離領域間がショートすることを防止できる。
図２では、横軸はベース領域（Ｐ型の拡散層１２）と分離領域３との離間距離Ｌ１を示し、縦軸はＮＰＮトランジスタ１の耐圧特性を示している。そして、実線は、２層目のエピタキシャル層８が高不純物濃度であり、Ｎ型の拡散層１４が形成されている構造を示している。点線は、２層目のエピタキシャル層８が高不純物濃度であり、Ｎ型の拡散層１４が形成されていない構造を示している。一点鎖線は、２層目のエピタキシャル層が低不純物濃度であり、Ｎ型の拡散層１４が形成されていない構造を示している。尚、離間距離Ｌ１は、ＮＰＮトランジスタ１の耐圧特性に影響を与えるＰ型の拡散層１２とＰ型の分離領域３との距離とする。
実線が示すように、離間距離Ｌ１が１．０（μｍ）程度までは、離間距離Ｌ１が長くなる程、ＮＰＮトランジスタ１の耐圧特性は向上している。そして、離間距離Ｌ１が１．０（μｍ）程度以降では、ＮＰＮトランジスタ１の耐圧は１５．０（Ｖ）程度で安定している。つまり、ＮＰＮトランジスタ１では、２層目のエピタキシャル層８を高不純物濃度とし、Ｎ型の拡散層１４を形成することで、離間距離Ｌ１の影響が少なく、その耐圧特性を安定させることができる。
一方、点線が示すように、離間距離Ｌ１が１．０（μｍ）程度までは、離間距離Ｌ１が長くなる程、ＮＰＮトランジスタ１の耐圧特性は向上している。そして、離間距離Ｌ１が１．０（μｍ）程度以降では、ＮＰＮトランジスタ１の耐圧は１８．０（Ｖ）程度で安定している。つまり、ＮＰＮトランジスタ１では、２層目のエピタキシャル層８を高不純物濃度とすることで、その耐圧特性を安定させることができる。しかしながら、実線の構造と比較すると、離間距離Ｌ１が１．０（μｍ）程度までは、離間距離Ｌ１の影響を受けやすい。そのため、離間距離Ｌ１が１．０（μｍ）程度までは、Ｎ型の拡散層１４を配置することで、ＮＰＮトランジスタ１の耐圧特性が安定することがわかる。
また、一点鎖線が示すように、２層目のエピタキシャル層８が低不純物濃度で形成され、Ｎ型の拡散層１４が形成されない場合には、離間距離Ｌ１が長くなる程、ＮＰＮトランジスタ１の耐圧特性は向上する。しかしながら、実線や点線の場合と比較すると、ＮＰＮトランジスタ１の耐圧特性は安定しないことがわかる。
更に、本実施の形態では、分離領域３、４、５は、１層目のエピタキシャル層７表面から拡散するＰ型の埋込拡散層４４、４５、４６と、２層目のエピタキシャル層８表面から拡散するＰ型の拡散層４７、４８、４９とが連結し、形成されている。そして、Ｐ型の埋込拡散層４４、４５、４６は、基板６と連結している。
ここで、ＮＰＮトランジスタ１の耐圧特性によって異なるが、例えば、エピタキシャル層７、８の膜厚が、合計で２．１（μｍ）程度となる場合について説明する。１層目のエピタキシャル層７の膜厚を０．６（μｍ）程度とし、２層目のエピタキシャル層８の膜厚を１．５（μｍ）程度とする。この場合には、Ｐ型の埋込拡散層４４、４５、４６は、エピタキシャル層７側へと０．６（μｍ）程度這い上がる。そして、Ｐ型の埋込拡散層４４、４５、４６の横方向拡散幅Ｗ１、Ｗ２、Ｗ３は、０．４８（μｍ）程度となる。これは、エピタキシャル層の結晶状態等によっても異なるが、拡散層の横方向拡散幅は、拡散層の這い上がり幅（あるいは、這い下がり幅）に対して約０．８倍程度となるからである。
一方、図９を用いて説明したように、従来の構造において、基板６２上にその膜厚が２．１（μｍ）となる１層のエピタキシャル層６３が堆積されている場合を考える。この場合には、基板６２表面からＰ型の埋込拡散層６４、６５を拡散させるため、Ｐ型の埋込拡散層６４、６５は、エピタキシャル層６３側へと１．２（μｍ）程度這い上がる。そして、Ｐ型の埋込拡散層６４、６５の横方向拡散幅Ｗ４、Ｗ５は、上記の場合と同様に、０．９６（μｍ）程度となる。
つまり、図１に示すＰ型の埋込拡散層４４、４５、４６が、１層目のエピタキシャル層７表面から上下方向（深さ方向）に拡散することで、その拡散幅を抑制し、横方向拡散幅Ｗ１、Ｗ２、Ｗ３を狭くできる。そして、従来の構造と同様に、Ｐ型の拡散層１２とＰ型の分離領域３との離間距離Ｌ１においては、ＮＰＮトランジスタ１の耐圧特性に応じて、一定幅が必要である。しかしながら、Ｐ型の埋込拡散層４４、４５、４６の横方向拡散幅Ｗ１、Ｗ２、Ｗ３を狭めることで、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。
更に、図２を用いて上述したように、Ｎ型の拡散層１４を形成し、Ｎ型のエピタキシャル層８を高不純物濃度とすることで、耐圧特性を維持しつつ離間距離Ｌ１を短くすることもでき、ＮＰＮトランジスタ１のデバイスサイズを縮小することもできる。
尚、本実施の形態では、Ｎ型の拡散層１４の配置領域は、ＮＰＮトランジスタ１の耐圧特性に応じて種々の設計変更が可能である。例えば、Ｐ型の拡散層１２とＰ型の分離領域３、４との間にＮ型の拡散層１１が配置されている領域には、Ｎ型の拡散層１４は必ずしも配置される必要はない。また、Ｐ型の拡散層１２とＰ型の分離領域３、４との離間距離Ｌ１により、所望の耐圧特性が確保される領域にも、Ｎ型の拡散層１４は必ずしも配置される必要はない。つまり、Ｐ型の拡散層１２とＰ型の分離領域３、４との間にＮ型の拡散層１１が形成されていない領域であり、Ｐ型の拡散層１２とＰ型の分離領域３、４との離間距離Ｌ１が短い領域には、少なくともＮ型の拡散層１４が配置されればよい。
また、本実施の形態では、基板６上に２層のエピタキシャル層７、８が形成されている場合について説明したが、この場合に限定するものではない。例えば、基板上に３層以上の複数のエピタキシャル層が積層されている場合においても、ベース領域と分離領域との間にＮ型の拡散層を形成することで、同様な効果を得ることができる。また、ベース領域が形成されるＮ型のエピタキシャル層を高不純物濃度とすることで、同様な効果を得ることができる。
また、図１に示したように、点線は基板６と１層目のエピタキシャル層７の境界領域を示している。上述したように、基板６はＰ型不純物を含有しており、エピタキシャル層７には基板６から這い上がったＰ型の拡散領域が形成されている。この構造により、Ｐ型の埋込拡散層４４、４５、４６は上記Ｐ型の拡散領域と連結することで、Ｐ型の埋込拡散層４４、４５、４６の横方向拡散幅Ｗ１、Ｗ２、Ｗ３は、更に、抑制される。そして、ＮＰＮトランジスタ１のデバイスサイズも、更に、縮小される。
また、本実施の形態では、前記１層目のエピタキシャル層７表面からＰ型の埋込拡散層４４、４５、４６を拡散させ、前記２層目のエピタキシャル層８表面からＰ型の拡散層４７、４８、４９を拡散させて分離領域３、４、５を形成する場合について説明したが、この場合に限定するものではない。例えば、更に、基板６表面からＰ型の埋込拡散層を形成し、Ｐ型の埋込拡散層４４、４５、４６とＰ型の拡散層４７、４８、４９とにより分離領域３、４、５を形成する場合でもよい。この場合には、Ｐ型の埋込拡散層４４、４５、４６の横方向拡散幅Ｗ１、Ｗ２、Ｗ３を、更に、狭めることができる。
次に、本発明の一実施の形態である半導体装置の製造方法について、図３〜図８を参照し、詳細に説明する。図３〜図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
先ず、図３に示す如く、Ｐ型の単結晶シリコン基板６を準備する。基板６上にシリコン酸化膜５０を形成し、Ｎ型の埋込拡散層９、２６の形成領域上に開口部が形成されるように、シリコン酸化膜５０を選択的に除去する。そして、シリコン酸化膜５０をマスクとして用い、基板６の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース５１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層９、２６を形成した後、シリコン酸化膜５０及び液体ソース５１を除去する。
次に、図４に示す如く、基板６を気相エピタキシャル成長装置のサセプタ上に配置し、基板６上にＮ型のエピタキシャル層７を形成する。このとき、例えば、その膜厚が０．６〜１．０（μｍ）程度となり、比抵抗値が１．２５（Ω・ｃｍ）程度となるように、エピタキシャル層７を形成する。このエピタキシャル層７の形成工程における熱処理により、前記Ｎ型の埋込拡散層９、２６が熱拡散される。そして、エピタキシャル層７上にシリコン酸化膜５２を形成し、後述するＮ型の埋込拡散層１０の形成領域上に開口部を有するフォトレジスト（図示せず）をマスクとして、例えば、イオン注入法により、Ｎ型の埋込拡散層１０を形成する。尚、このＮ型の埋込拡散層１０の形成工程は省略されるものであっても良い。
ここで、気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、枚葉型の反応炉を用いることで、生産性、エピタキシャル層の膜厚均一性を向上させることができる。
次に、シリコン酸化膜５２上にフォトレジスト５３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層４４、４５、４６が形成される領域上のフォトレジスト５３に開口部を形成する。その後、エピタキシャル層７の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１８０〜２００（ｋｅＶ）、導入量１．０×１０１２〜１．０×１０１４（／ｃｍ２）でイオン注入する。尚、本実施の形態では、イオン注入されたＰ型の埋込拡散層４４、４５、４６の不純物濃度ピークは、前記エピタキシャル層７の表面からおよそ０．２〜０．３（μｍ）の深さ位置である。更に言えば、このイオン注入による不純物濃度ピーク位置をイオン注入の加速電圧を任意に変更することで任意に調整することができ、そのピーク位置によりＰ型の埋込拡散層４４、４５、４６の形成位置を調整することができる。そして、Ｐ型の埋込拡散層４４、４５、４６を熱拡散することなく、シリコン酸化膜５２及びフォトレジスト５３を除去する。
次に、図５に示す如く、基板６を気相エピタキシャル成長装置のサセプタ上に配置し、エピタキシャル層７上にＮ型のエピタキシャル層８を形成する。このとき、例えば、その膜厚が１．０〜１．５（μｍ）程度となり、比抵抗値が０．５０（Ω・ｃｍ）程度となるように、エピタキシャル層８を形成し、エピタキシャル層７、８の合計の膜厚が、例えば、２．０〜２．１（μｍ）程度となるようにする。このエピタキシャル層８の形成工程における熱処理により、前記Ｐ型の埋込拡散層４４、４５、４６が熱拡散される。
その後、エピタキシャル層８上にシリコン酸化膜５４を形成し、シリコン酸化膜５４上にフォトレジスト５５を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１４、２７が形成される領域上のフォトレジスト５５に開口部を形成する。そして、エピタキシャル層８の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜９０（ｋｅＶ）、導入量１．０×１０１１〜１．０×１０１３（／ｃｍ２）でイオン注入する。その後、フォトレジスト５５を除去し、熱拡散し、Ｎ型の拡散層１４、２７を形成した後シリコン酸化膜５４を除去する（図６参照）。
ここで、本実施の形態では、ＮＰＮトランジスタ１のＮ型の拡散層１４とＰチャネル型ＭＯＳトランジスタ２のＮ型の拡散層２７とは、同一マスク、同一のイオン注入工程で形成される。そのことで、マスク枚数を増やすことなく、ＮＰＮトランジスタ１の耐圧特性を向上させることができる。
図６に示す如く、エピタキシャル層８の所望の領域にＬＯＣＯＳ酸化膜１５、１６、１７、３５、３６を形成する。エピタキシャル層８上面にゲート酸化膜３４として用いるシリコン酸化膜を形成する。そして、シリコン酸化膜上にフォトレジスト５６を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層４７、４８、４９が形成される領域上のフォトレジスト５６に開口部を形成する。その後、エピタキシャル層８の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１５０〜１７０（ｋｅＶ）、導入量１．０×１０１２〜１．０×１０１４（／ｃｍ２）でイオン注入する。そして、フォトレジスト５６を除去し、熱拡散し、Ｐ型の拡散層４７、４８、４９を形成する（図７参照）。
このとき、エピタキシャル層８を形成した後に、Ｐ型の埋込拡散層４４、４５、４６を拡散させるための熱拡散工程を行うことなく、Ｐ型の拡散層４７、４８、４９を形成する。この製造方法は、エピタキシャル層７の膜厚を調整することで、従来の製造方法では必要であったＰ型の埋込拡散層４４、４５、４６を拡散させるための熱拡散工程を省略することができる。この製造方法により、従来の製造方法と比較し、Ｐ型の埋込拡散層４４、４５、４６に対し、上記１回の熱拡散工程を省略することができる。そして、Ｐ型の埋込拡散層４４、４５、４６の横方向拡散幅Ｗ１、Ｗ２、Ｗ３（図１参照）を狭めることができ、ＮＰＮトランジスタ１のデバイスサイズを縮小することができる。
また、ＬＯＣＯＳ酸化膜１５、１７、３６を形成した後に、ＬＯＣＯＳ酸化膜１５、１７、３６上からホウ素（Ｂ）をイオン注入する。この製造方法により、比較的に分子レベルの大きいホウ素（Ｂ）をイオン注入することでダメージを受けたエピタキシャル層８表面から、ＬＯＣＯＳ酸化膜１５、１７、３６形成時の熱により結晶欠陥が発生することを防ぐことができる。
次に、図７に示す如く、Ｎ型の拡散層１１の形成領域上に開口部を有するフォトレジスト（図示せず）をマスクとして、例えば、イオン注入法により、Ｎ型の拡散層１１を形成する。尚、当該Ｎ型の拡散層１１の形成深さに応じて、イオン注入した後に、拡散工程を有するものでも構わない。また、Ｐ型の拡散層１２の形成領域上に開口部を有するフォトレジスト（図示せず）をマスクとして、例えば、イオン注入法により、Ｐ型の拡散層１２を形成する。そして、ゲート酸化膜３４上に、例えば、ポリシリコン膜、タングステンシリサイド膜を順次形成し、公知のフォトリソグラフィ技術を用い、ゲート電極３３を形成する。その後、ゲート酸化膜３４として用いるシリコン酸化膜上にフォトレジスト５７を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２９、３０が形成される領域上のフォトレジスト５７に開口部を形成する。そして、エピタキシャル層８表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層２９、３０を形成する。このとき、ＬＯＣＯＳ酸化膜１７、３５及びゲート電極３３をマスクとして利用することで、位置精度良くＰ型の拡散層２９、３０を形成することができる。その後、フォトレジスト５７を除去する。
次に、図８に示す如く、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層３１、３２を形成した後、Ｎ型の拡散層１３、２８を形成する。
その後、エピタキシャル層８上に絶縁層１８として、例えば、ＮＳＧ膜及びＢＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１８にコンタクトホール１９、２０、２１、３７、３８、３９を形成する。コンタクトホール１９、２０、２１、３７、３８、３９には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、エミッタ電極２３、ベース電極２４、コレクタ電極２５、ドレイン電極４１、ソース電極４２及びバックゲート電極４３を形成する。
尚、本実施の形態では、１層目のエピタキシャル層７表面からＰ型の埋込拡散層４４、４５、４６を拡散させ、２層目のエピタキシャル層８表面からＰ型の拡散層４７、４８、４９を拡散させて分離領域３、４、５を形成する場合について説明したが、この場合に限定するものではない。例えば、更に、基板６表面からＰ型の埋込拡散層を形成し、Ｐ型の埋込拡散層４４、４５、４６とＰ型の拡散層４７、４８、４９とにより分離領域３、４、５を形成する場合でもよい。この場合には、Ｐ型の埋込拡散層４４、４５、４６の横方向拡散幅Ｗ１、Ｗ２、Ｗ３を、更に、狭めることができる。
また、本実施の形態では、基板６と１層目のエピタキシャル層７とに渡りＮ型の埋込拡散層９、２６を形成する場合について説明したがこの場合に限定するものではない。例えば、ＮＰＮトランジスタ１の形成領域において、１層目のエピタキシャル層７と２層目のエピタキシャル層８に渡り、Ｎの埋込拡散層１０よりも広いＮ型の埋込拡散層を形成し、Ｎ型の埋込拡散層９と連結させる場合でもよい。この場合には、ＮＰＮトランジスタ１のコレクタ抵抗を低減することができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の耐圧特性を説明する図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 従来の実施の形態における半導体装置を説明する断面図である。
符号の説明
１ ＮＰＮトランジスタ
２ Ｐチャネル型ＭＯＳトランジスタ
３ 分離領域
４ 分離領域
５ 分離領域
６ Ｐ型の単結晶シリコン基板
７ Ｎ型のエピタキシャル層
８ Ｎ型のエピタキシャル層
１２ Ｐ型の拡散層
１４ Ｎ型の拡散層
２７ Ｎ型の拡散層

Claims (4)

  1. 一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層及び逆導電型の第２の埋込拡散層を形成した後、前記半導体基板上に逆導電型の第１のエピタキシャル層を形成する工程と、
    前記第１のエピタキシャル層の所望の領域に一導電型の不純物をイオン注入した後、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成し、前記第１及び第２のエピタキシャル層に渡り一導電型の埋込拡散層を形成する工程と、
    前記第２のエピタキシャル層にコレクタ領域として用いられる逆導電型の第１の拡散層を形成する工程と、
    前記第２のエピタキシャル層にベース領域として用いられる一導電型の第１の拡散層を形成する工程と、
    前記一導電型の第１の拡散層にエミッタ領域として用いられる逆導電型の第２の拡散層を形成する工程と、
    前記第２のエピタキシャル層に前記一導電型の埋込拡散層と連結する一導電型の第２の拡散層を形成する工程と、
    前記第２のエピタキシャル層に前記一導電型の第１の拡散層と前記一導電型の第２の拡散層との間に配置される逆導電型の第３の拡散層と、バックゲート領域として用いられる逆導電型の第４の拡散層とを同一のイオン注入工程で形成する工程と、
    前記逆導電型の第４の拡散層にソース領域として用いられる一導電型の第３の拡散層及びドレイン領域として用いられる一導電型の第４の拡散層とを形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記第２のエピタキシャル層の不純物濃度が、前記第１のエピタキシャル層の不純物濃度よりも高濃度となるように、前記第２のエピタキシャル層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２のエピタキシャル層を形成した後、前記一導電型の埋込拡散層を拡散するための熱拡散工程を行うことなく、前記一導電型の第２の拡散層を形成するためのイオン注入工程を行うことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記第２のエピタキシャル層にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ酸化膜上から前記一導電型の第２の拡散層を形成する一導電型の不純物をイオン注入することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
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