JP4993544B2 - シフトレジスタ回路 - Google Patents

Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間で一巡する周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１〜４）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

米国特許５２２２０８２号公報 特開２００２−３１３０９３号公報 特開２００２−１９７８８５号公報 特開２００４−１０３２２６号公報

従来のシフトレジスタでは、出力段のトランジスタのゲート電極が接続するノード（具体的には、特許文献１のFig.2におけるノードＰ１およびＰ２）のリーク電流に起因する問題が存在する。

例えば、シフトレジスタの出力端子とその出力信号を規定するクロック端子との間に接続するトランジスタのゲート電極ノード（Ｐ１）にリーク電流が生じると、出力端子が放電するときの当該トランジスタのインピーダンスが大きくなり、当該放電に要する時間が長くなる。そのため、出力信号の立ち下り時間が長くなって、上記クロック端子に入力されるクロック信号に追随できなくなる。その結果、表示装置のゲート線駆動回路における出力信号の立下り時間が長くなると、複数のゲート線が同時に駆動されて表示が正常に行なわれなくなるという問題が生じる（詳細は後述する）。

また、シフトレジスタの出力端子と基準電圧端子との間に接続するトランジスタのゲート電極ノード（Ｐ２）にリーク電流が生じると、当該トランジスタのＯＮ状態（導通状態）におけるインピーダンスが大きくなる。つまり、シフトレジスタの出力インピーダンスが高くなるので、出力端子の電位が不安定になることが懸念される。それにより表示装置のゲート線駆動回路の出力信号が不安定になった場合も、表示が正常に行なわれなくなるという問題が生じる（これも詳細は後述する）。

なお、特許文献２のシフトレジスタには、出力端子と電源との間に接続したＮＭＯＳトランジスタ（特許文献２のトランジスタＴ２）のゲート電極ノード（ｎ２）に接続し、当該ノードの電位を固定する反転防止回路（トランジスタＴ７，Ｔ８）が設けられている。上記ＮＭＯＳトランジスタは、出力ラインをＬＯＷレベルにする期間はＯＦＦ状態（遮断状態）を保持する必要がある。反転防止回路は、その出力ラインをＬＯＷレベルにする期間に、上記ＮＭＯＳトランジスタが出力ラインのレベルの変動によって不要にＯＮするのを防止するためのものであり、上記の問題とは異なる課題を解決するものである。

本発明は上記の問題を解決するためになされたものであり、リーク電流に起因する誤動作を防止することが可能なシフトレジスタ回路、並びにそれを搭載するを表示装置を提供することを目的とする。

本発明の第１の局面としてのシフトレジスタ回路は、入力端子および出力端子と、互いに位相の異なる第１および第２クロック信号がそれぞれ入力される第１および第２クロック端子と、第１、第２および第３電圧がそれぞれ供給される第１、第２および第３電圧端子と、前記出力端子と前記第１クロック端子との間に接続する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードと、前記第２トランジスタの制御電極が接続する第２ノードと、前記第２クロック信号に同期して前記第１ノードに前記第１電圧を供給すると共に前記第２ノードに前記第３電圧に対応する電圧を供給し、且つ、前記入力端子の入力信号に基づいて前記第１ノードに前記第２電圧に対応する電圧を供給すると共に前記第２ノードに前記第１電圧を供給する駆動部とを備えるシフトレジスタ回路であって、前記駆動部は、前記第１ノードに前記第１電圧を供給するためのトランジスタであって、一方の主電極が前記第１ノードに接続すると共に制御電極が前記第２ノードに接続する第３トランジスタを含み、且つ、当該第３トランジスタが遮断状態になる期間内において、当該第３トランジスタの他方の主電極である第３ノードに前記第１電圧とは異なる所定の電圧が印加されるよう構成されており、前記駆動部は、さらに、前記第３ノードと前記第１クロック端子との間に接続し、制御電極が前記第１ノードに接続する第４トランジスタと、前記第３ノードと前記第１電圧端子との間に接続し、制御電極が前記第２ノードに接続する第５トランジスタとを含むものである。

本発明の第２の局面としてのシフトレジスタ回路は、入力端子および出力端子と、互いに位相の異なる第１および第２クロック信号がそれぞれ入力される第１および第２クロック端子と、第１、第２および第３電圧がそれぞれ供給される第１、第２および第３電圧端子と、前記出力端子と前記第１クロック端子との間に接続する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードと、前記第２トランジスタの制御電極が接続する第２ノードと、前記第２クロック信号に同期して前記第１ノードに前記第１電圧を供給すると共に前記第２ノードに前記第３電圧に対応する電圧を供給し、且つ、前記入力端子の入力信号に基づいて前記第１ノードに前記第２電圧に対応する電圧を供給すると共に前記第２ノードに前記第１電圧を供給する駆動部とを備えるシフトレジスタ回路であって、前記駆動部は、前記第１ノードに前記第１電圧を供給するためのトランジスタであって、一方の主電極が前記第１ノードに接続すると共に制御電極が前記第２ノードに接続する第３トランジスタを含み、且つ、当該第３トランジスタが遮断状態になる期間内において、当該第３トランジスタの他方の主電極である第３ノードに前記第１電圧とは異なる所定の電圧が印加されるよう構成されており、前記駆動部は、さらに、前記第１ノードと前記第１電圧端子との間に直列に接続し、制御電極が共に前記第２クロック信号に同期する信号端子に接続する第４，第５トランジスタを含み、且つ、当該第４，第５トランジスタが遮断状態となる期間内において、当該第４，第５トランジスタ間の接続ノードである第４ノードに前記第１電圧とは異なる所定の電圧が印加されるよう構成されているものである。

本発明に係るシフトレジスタ回路によれば、シフトレジスタ回路の第１ノードにおけるリーク電流を抑制することができ、第１ノード充電時の電圧レベルが低下することが抑制される。その結果、出力端子の活性状態における出力信号が、確実に第１クロック信号に追随するようになり動作信頼性が向上する。例えば、シフトレジスタ回路を走査線駆動装置として搭載する表示装置において、誤動作を防止して正常な表示を行うことができる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ１，ＧＬ２・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐおよび共通電極ノードＮＣの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤ０〜Ｄ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤ０〜Ｄ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ１，Ｎｄ２・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ１，ＧＬ２・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

以下、本発明に係るゲート線駆動回路の構成の詳細について説明する。図２は、本発明の実施の形態１に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続した複数のシフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ１，ＳＲ２・・・の各々を「単位シフトレジスタ回路」と称することとし、これらを「単位シフトレジスタ回路ＳＲ」と総称する）。各単位シフトレジスタ回路ＳＲは、１つの画素ラインすなわちゲート線ＧＬごとに設けられる。

また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号Ｃ１，Ｃ２，Ｃ３をゲート線駆動回路３０の単位シフトレジスタ回路ＳＲに入力するものであり、このクロック信号Ｃ１，Ｃ２，Ｃ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。

各単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１および第２クロック端子Ａ，Ｂを有している。図２のように、各単位シフトレジスタ回路ＳＲのクロック端子Ａ，Ｂには、クロック発生器３１が出力するクロック信号Ｃ１，Ｃ２，Ｃ３のうちの２つが供給される。また、第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮには、スタートパルスと呼ばれる入力信号が入力され、第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の出力端子ＯＵＴに出力される出力信号が入力される。各単位シフトレジスタ回路ＳＲの出力信号は、水平（又は垂直）走査パルスとしてゲート線ＧＬへと出力される。

この構成のゲート線駆動回路３０によれば、各単位シフトレジスタ回路ＳＲは、クロック信号Ｃ１，Ｃ２，Ｃ３に同期して、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の後段の単位シフトレジスタ回路ＳＲへと出力する（単位シフトレジスタ回路ＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタ回路ＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

図３は、本発明の実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。なお、各単位シフトレジスタ回路ＳＲの構成は実質的に同様であるので、以下においては１つの単位シフトレジスタ回路ＳＲの構成についてのみ代表的に説明する。また、単位シフトレジスタ回路ＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであり、本実施の形態においては全てＮ型ＴＦＴであるものとする。

単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、第１クロック端子Ａ、第２クロック端子Ｂ、第１電圧が供給される第１電圧端子としての基準電圧端子、所定の第２電圧が供給される第２電圧端子としての第１電源端子ｓ１、並びに、所定の第３電圧が供給される第３電圧端子としての第２電源端子ｓ２を有している。本実施の形態では説明の都合上、シフトレジスタ側の電圧を基準と考え、図３のように、基準電圧端子がグラウンドＧＮＤ（０Ｖレベル）に接続し、第１電源端子ｓ１および第２電源端子ｓ２が共に電源ＶＤＤに接続する例を示す（即ち本実施の形態では、第１電圧は０Ｖ、第２および第３電圧は電源ＶＤＤの電圧である）。但し、実使用では画素側の電圧が基準とされ、例えば図３の第１電源端子ｓ１および第２電源端子ｓ２には１７Ｖ、基準電源端子には−１２Ｖ等が供給される（即ちこの実使用の例では、第１電圧は−１２Ｖ、第２および第３電圧は電源１７Ｖである）。つまり、本実施の形態においては、単位シフトレジスタ回路ＳＲは、対応するゲート線ＧＬの電圧レベルを、選択時に電源ＶＤＤの電圧にし、非選択時に０Ｖにするように動作するものとして説明されるが、実使用においては対応するゲート線ＧＬの電圧レベルを選択時に正電圧（例えば１７Ｖ）、非選択時に負電圧（例えば−１２Ｖ）にするように動作する。

この単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴと第１クロック端子Ａとの間に接続するトランジスタＴ１（第１トランジスタ）および、当該出力端子ＯＵＴとグラウンドＧＮＤ（基準電圧端子）との間に接続するトランジスタＴ２（第２トランジスタ）により構成されている。図３の如く、トランジスタＴ１のゲート（制御電極）はノードＮ１（第１ノード）に接続し、トランジスタＴ２のゲートはノードＮ２（第２ノード）に接続する。またノードＮ１と第１電源端子ｓ１（電源ＶＤＤ）との間には、トランジスタＴ３が接続し、当該ノードＮ１とグラウンドＧＮＤとの間には、直列接続したトランジスタＴ４，Ｔ７が接続する。

このトランジスタＴ４，Ｔ７は、ノードＮ１に基準電圧（グラウンドＧＮＤの電圧）を供給するためのトランジスタである。図３のように、トランジスタＴ４の一方の主電極であるドレインはノードＮ１に接続し、他方の主電極であるソースはトランジスタＴ７に接続している。トランジスタＴ７は、ノードＮ３とグラウンドＧＮＤとの間に接続する。トランジスタＴ４，Ｔ７のゲートは共にノードＮ２に接続する。ここで、トランジスタＴ４のソースのノード（ここではトランジスタＴ４，Ｔ７間の接続ノード）をノードＮ３と定義する。

また、この単位シフトレジスタ回路ＳＲは、第３電源端子ｓ３を有しており、当該第３電源端子ｓ３とノードＮ３との間にトランジスタＴ８が接続している。本実施の形態において、第３電源端子ｓ３は所定の電源ＶＤＭが接続され、トランジスタＴ８のゲートはノードＮ１に接続する。即ち、トランジスタＴ８は、ノードＮ１の電圧レベルが高くなるときにＯＮとなり、第３電源端子ｓ３の電圧（電源ＶＤＭの出力電圧）をノードＮ３に印加するよう動作する。

ノードＮ２と第２電源端子ｓ２（電源ＶＤＤ）との間にはトランジスタＴ５が接続し、ノードＮ２とグラウンドＧＮＤ（基準電圧端子）との間にはトランジスタＴ６が接続する。また入力端子ＩＮがトランジスタＴ３，Ｔ６のゲートに接続し、第２クロック端子ＢがトランジスタＴ５のゲートに接続する。以上により、本実施の形態に係る単位シフトレジスタ回路ＳＲが構成される。

なお、上記した特許文献１，２を参照すれば明らかであろうが、従来の単位シフトレジスタ回路は、ノードＮ１と基準電圧端子（グラウンドＧＮＤ）との間は、１つのトランジスタが接続するのみである（例えば特許文献１のFig.2に示されるトランジスタ１９参照）。言い換えれば、従来の単位シフトレジスタ回路の構成は、図３に示す回路からトランジスタＴ７，Ｔ８を無くし、トランジスタＴ４のソース（ノードＮ３）をグラウンドＧＮＤに直接接続したものである。

本実施の形態において、トランジスタＴ３〜Ｔ８は、この単位シフトレジスタ回路ＳＲを駆動する駆動部を構成する。この駆動部は、第２クロック端子Ｂに入力されるクロック信号に同期して、ノードＮ１に基準電圧端子（グラウンドＧＮＤ）の電圧を供給すると共にノードＮ２に第２電源端子ｓ２（電源ＶＤＤ）の電圧を供給し、また、入力端子ＩＮの入力信号に基づいてノードＮ１に第１電源端子ｓ１（電源ＶＤＤ）の電圧を供給すると共にノードＮ２に基準電圧端子（グラウンドＧＮＤ）の電圧を供給するように動作するものである。以下、この駆動部を含む本実施の形態に係る単位シフトレジスタ回路ＳＲの具体的な動作を説明する。

図４は、実施の形態１に係る単位シフトレジスタ回路の通常動作を説明するためのタイミング図である。ここでは、単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号Ｃ１が入力され、第２クロック端子Ｂにクロック信号Ｃ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタ回路ＳＲ１，ＳＲ４などがこれに該当する）。また以下では、電源ＶＤＤおよび電源ＶＤＭが出力する電圧レベル（以下、単に「レベル」）を、それぞれ「ＶＤＤ」（ＶＤＤ＞０）、「ＶＤＭ」（ＶＤＭ＞０）と称して説明する。

図４に示すように、時刻ｔ₀でクロック信号Ｃ３（第２クロック端子Ｂ）のレベルが０ＶからＶＤＤになると、トランジスタＴ５がＯＮ（導通状態）になる。この時点では入力端子ＩＮは０ＶのためトランジスタＴ６はＯＦＦ（遮断状態）であるので、ノードＮ２は充電されてＶＤＤ−Ｖｔｈのレベルになる（Ｖｔｈ：トランジスタのしきい値電圧）。それに伴って、トランジスタＴ４，Ｔ７が共にＯＮになり、ノードＮ１，Ｎ３は０Ｖになる。ノードＮ１が０Ｖになるのに伴いトランジスタＴ１，Ｔ８はＯＦＦになる。

このように、駆動部がノードＮ１に電源ＶＤＤの電圧を供給し、ノードＮ２にグラウンドＧＮＤの電圧をそれぞれ供給すると、トランジスタＴ１がＯＦＦ、トランジスタＴ２がＯＮの状態になるので、ゲート線ＧＬは低インピーダンスの非活性状態（非選択状態）になる。

次いで時刻ｔ₁でクロック信号Ｃ３が０Ｖに戻ると、トランジスタＴ５はＯＦＦになるが、トランジスタＴ６はＯＦＦのままであるので、ノードＮ２のレベルはＶＤＤ−Ｖｔｈで保持される。

時刻ｔ₂で、入力端子ＩＮに入力信号が入力され、当該入力端子ＩＮのレベルがＶＤＤになると、トランジスタＴ３，Ｔ６がＯＮとなる。それによりノードＮ２は放電され０Ｖになり、トランジスタＴ２，Ｔ４，Ｔ７はＯＦＦとなる。トランジスタＴ３がＯＮしているので、今度はノードＮ１が充電されＶＤＤ−Ｖｔｈのレベルになる。それにより、トランジスタＴ１がＯＮになる（通常、ＶＤＤ≫Ｖｔｈであるので、ＶＤＤ−Ｖｔｈ＞Ｖｔｈである）。

このように、駆動部が、ノードＮ１にグラウンドＧＮＤの電圧を供給し、ノードＮ２に電源ＶＤＤの電圧を供給すると、トランジスタＴ１がＯＮ、トランジスタＴ２がＯＦＦの状態になる。但し、この時点では、クロック信号Ｃ１（第１クロック端子Ａ）は０Ｖであるので出力端子ＯＵＴは０Ｖから変位しない。即ち、この時点でもゲート線ＧＬは低インピーダンスの非活性状態である。

本実施の形態では、このときトランジスタＴ８もＯＮになり、ノードＮ３に電源ＶＤＭの電圧が供給される。電圧レベルＶＤＭは、トランジスタＴ８が非飽和領域で動作する程度のレベルであると仮定する。その場合、ノードＮ３のレベルはＶＤＭになる（ＶＤＭがトランジスタＴ８が飽和領域で動作するレベルの場合は、ノードＮ３はＶＤＤ−２×Ｖｔｈのレベルとなる）。

時刻ｔ₃で入力端子ＩＮが０Ｖに戻ると、トランジスタＴ３，Ｔ６はＯＦＦになるが、トランジスタＴ４，Ｔ７もＯＦＦであるので、（リーク電流を無視できれば）ノードＮ１のレベルはＶＤＤ−Ｖｔｈのまま保持される。

そして時刻ｔ₄で、第１クロック端子Ａのクロック信号Ｃ１が０ＶからＶＤＤになると、トランジスタＴ１のゲート・チャネル間容量による容量結合により、ノードＮ１のレベルはクロック信号Ｃ１の上昇に伴って上昇し、２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧される。このクロック信号Ｃ１の上昇過程でも、トランジスタＴ１のゲート・ソース間電圧はＶＤＤ−Ｖｔｈであり、当該トランジスタＴ１は低インピーダンスである。従って、出力ノードＯＵＴはクロック信号Ｃ１の上昇とほぼ同時に充電される。つまり、クロック信号Ｃ１の立ち上がりに追随して出力端子ＯＵＴの出力信号が立ち上がり、ゲート線ＧＬが活性化された選択状態になる。なお、このときのトランジスタＴ１のゲート・ソース間電圧は、当該トランジスタＴ１を非飽和領域で動作させる条件を満たしているので、トランジスタＴ１においてしきい値電圧（Ｖｔｈ）分の電圧降下は生じず、出力端子ＯＵＴはクロック信号Ｃ１と同レベル（ＶＤＤ）になる。

ノードＮ１は、（リーク電流を無視できれば）クロック信号Ｃ１のレベルが０Ｖに戻る時刻ｔ₅まで、２×ＶＤＤ−Ｖｔｈのレベルを保持する。よってクロック信号Ｃ１のレベルが下降する過程でもトランジスタＴ１は低インピーダンスであり、出力端子ＯＵＴのレベルはクロック信号Ｃ１の下降に追随して０Ｖになる。このときノードＮ１のレベルは２×ＶＤＤ−ＶｔｈからＶＤＤだけ下降し、ＶＤＤ−Ｖｔｈになる。よってトランジスタＴ１はＯＮを維持し、ゲート線ＧＬは低インピーダンスの非活性状態になる。

時刻ｔ₆から以降は、上記の動作を繰り返す。但し、ゲート線駆動回路３０は、１フレーム期間で一巡する周期で、ゲート線ＧＬを１本ずつ順に活性化するよう動作必要があるため、１つの単位シフトレジスタ回路ＳＲには、１フレーム期間に１度だけ入力信号が入力される。上の説明は入力端子ＩＮに入力信号が入力されるときの動作であったが、入力信号が入力されない期間も、第１クロック端子Ａおよび第２クロック端子Ｂにはそれぞれクロック信号Ｃ１，Ｃ２は一定周期で入力され続ける。そのためノードＮ２は、クロック信号Ｃ３によりトランジスタＴ５がＯＮする度に繰返し充電されてＶＤＤ−Ｖｔｈのレベルを保持し、それによってノードＮ１は０Ｖに保持される。つまり、入力信号が入力されない間は、出力段のトランジスタＴ１はＯＦＦ、トランジスタＴ２はＯＮの状態が保たれ、対応するゲート線ＧＬは低インピーダンスの非活性状態に維持される。

以上説明した動作をまとめると、単位シフトレジスタ回路ＳＲにおいては、入力端子ＩＮに信号が入力されない間は、ノードＮ２がＶＤＤ−Ｖｔｈのレベルに保たれることで、出力端子ＯＵＴ（ゲート線ＧＬ）は低インピーダンスの０Ｖに維持される。入力端子ＩＮに信号が入力されると、ノードＮ２が０Ｖになると共に、ノードＮ１がＶＤＤ−Ｖｔｈに充電される。次いで第１クロック端子Ａにクロック信号Ｃ１が入力されると、ノードＮ１が２×ＶＤＤ−Ｖｔｈに昇圧され、出力端子ＯＵＴがＶＤＤになりゲート線ＧＬが活性化される（このためノードＮ１は「昇圧ノード」と称されることもある）。その後第２クロック端子Ｂにクロック信号Ｃ３が入力すると、再びノードＮ２はＶＤＤ−Ｖｔｈにリセットされ、ノードＮ１も０Ｖにリセットされて元の状態に戻る（このためノードＮ２は「リセットノード」と称されることもある）。

そのように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号は、図５に示すタイミング図のように、クロック信号Ｃ１，Ｃ２，Ｃ３に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。

なお、図４に実線で示している電圧波形はノードＮ１のリーク電流が無い、理想的な場合の波形を示している。ノードＮ１のリーク電流が生じる場合、ノードＮ１および出力端子ＯＵＴの電圧波形は図４の破線のようになる。即ち、トランジスタＴ３がＯＦＦになる時刻ｔ₃以降、ノードＮ１のレベルが時間とともに低下するようになる。そのため、クロック信号Ｃ１のレベルが下降する時刻ｔ₅では、トランジスタＴ１のインピーダンスが高くなり、出力端子ＯＵＴの下降がクロック信号Ｃ１の下降に追随しなくなる。つまり、出力端子ＯＵＴのレベルがＶＤＤから０Ｖに遷移するのに時間が掛かるようになり、出力信号すなわちゲート線ＧＬの駆動信号の立ち下がり時間が長くなってしまう。

図４の最下段に示しているように、時刻ｔ₆には次段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが活性化される。よって、出力信号の立ち下がり時間が長くなると隣接する複数のゲート線ＧＬが同時に選択され、表示が正常に行なわれなくなる。先の述べたように、従来の単位シフトレジスタ回路は、ノードＮ１とグラウンドＧＮＤとの間には１つのトランジスタが接続するのみであり、そのトランジスタにリーク電流が生じるとその問題が引き起こされていた。

それに対し本実施の形態では、図３の如くノードＮ１とグラウンドＧＮＤとの間にはトランジスタＴ４とトランジスタＴ７の二つが直列に接続しており、なお且つ、両者間のノードＮ３には電源ＶＤＭに接続するトランジスタＴ８が接続している。トランジスタＴ４，Ｔ７のゲートは共にノードＮ２に接続しているので、トランジスタＴ４，Ｔ７は、同じタイミングでＯＮ／ＯＦＦが切替わる。またトランジスタＴ８のゲートは、ノードＮ１に接続しているので、ノードＮ１のレベルが高いとき（即ちトランジスタＴ４，Ｔ７がＯＦＦのとき）にＯＮとなる。

従って、上で説明したように図４の時刻ｔ₂でトランジスタＴ４，Ｔ７がＯＦＦすると共にノードＮ１のレベルがＶＤＤ−Ｖｔｈになると、トランジスタＴ８がＯＮして、ノードＮ３のレベルはＶＤＭになる。このときのトランジスタＴ４に着目すると、そのゲート（ノードＮ２）は０Ｖ、ドレイン（ノードＮ１）はＶＤＤ−Ｖｔｈ、ソース（ノードＮ３）はＶＤＭ（＞０Ｖ）であるので、当該トランジスタＴ４のゲートはソースに対して負にバイアスされている（以下、この状態を「負バイアス状態」と称する）。このトランジスタＴ４の負バイアス状態は、ノードＮ１が０Ｖにリセットされるときまで（図４の時刻ｔ₆まで）続く。結果としてトランジスタＴ４は、ノードＮ１が充電されている期間（時刻ｔ₂〜ｔ₆）、負バイアス状態になることとなる。

図６は、一般的なＮ型トランジスタのゲート・ソース間電圧（Ｖ_GS）とドレイン・ソース間電流（Ｉ_DS）の関係を示すグラフである。図６において縦軸（Ｉ_DS）は対数目盛で表している。Ｎ型トランジスタはＶ_GS＝０のときはＯＦＦ状態であるが、図６から分かるように、Ｖ_GS＝０のときにはリーク電流Ｉ_OFF1が生じる。特に、表示装置で用いられるアモルファス型ＴＦＴにおけるＶ_GS＝０のときのリーク電流Ｉ_OFF1は比較的大きく、さらにそれは画像表示のためのバックライトの影響を受けて通常よりも一桁以上増大する傾向にある。

従来の単位シフトレジスタ回路の場合、ノードＮ１とグラウンドＧＮＤとの間に接続する唯一のトランジスタのソースはグラウンドＧＮＤのレベルであるので、ＯＦＦ状態のゲート・ソース間電圧は０Ｖであった。従って、従来の単位シフトレジスタ回路では、当該トランジスタに生じるリーク電流Ｉ_OFF1によって、上述の問題が引き起こされていた。

それに対し、本実施の形態に係る単位シフトレジスタ回路ＳＲのトランジスタＴ４は、ＯＦＦ状態の間、負バイアス状態（Ｖ_GS＜０）になる。Ｎ型トランジスタにおいてＶ_GS＜０にすると、図６のように、そのときのリーク電流Ｉ_OFF2は、Ｖ_GS＝０のときのリーク電流Ｉ_OFF1の１／１０００程度になる。

従って本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、トランジスタＴ４のリーク電流（即ちノードＮ１のリーク電流）が低減されるので、充電時のノードＮ１のレベルの低下は抑制される。よって、出力端子ＯＵＴがクロック信号Ｃ１のレベルの遷移に追随できなくなるという問題を回避できる。また、出力端子ＯＵＴの出力信号の立ち下がり時間（ゲート線の放電時間）が従来のゲート線駆動回路よりも短くなるので、ゲート線ＧＬの駆動動作におけるタイミングマージンを大きくとることができ、動作信頼性が向上する。従って、当該単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路を表示装置に搭載すれば、誤動作を防止でき正常な表示が行われる。

なお図３においては、第３電源端子ｓ３に電源ＶＤＭを接続した構成を示したが、第３電源端子ｓ３を第１電源端子ｓ１と同じく電源ＶＤＤに接続させるようにしてもよい。その場合、必要な電源の数を少なくすることができるという利点がある。但し、ＴＦＴの種類によっては、図６の破線で示すようなＩ_DS−Ｖ_GS特性を示すものがあるので、第３電源端子ｓ３のレベルをＶＤＤ程の高いレベルにすると、トランジスタＴ４のリーク電流の低減効果が小さくなる場合もあるので注意が必要である。

また第３電源端子ｓ３に接続させる電源ＶＤＭとしては、電源ＶＤＤの出力を降圧させたものを電圧ＶＤＭとして出力する電源回路を用いてもよい。図７および図８にその例を示す。

図７は、電源ＶＤＤの出力電圧を、ダイオード接続したトランジスタがｎ個直列接続して成るトランジスタ群ＤＴ１と容量素子ＣＡとで分圧することにより、電圧ＶＤＭを生成させる電源回路である。電源ＶＤＤに接続したトランジスタ群ＤＴ１と、グラウンドＧＮＤに接続した容量素子ＣＡとの接続ノードを電圧ＶＤＭの出力端子としている。

トランジスタ群ＤＴ１の各々には、しきい値電圧Ｖｔｈの電圧降下が生じるので、ＶＤＭの出力端子にはＶＤＭ＝ＶＤＤ−ｎ×Ｖｔｈが得られる。容量素子ＣＡは、瞬時的な負荷電流に対してＶＤＭのレベルを安定させるよう機能する。また図３の回路構成では、電源ＶＤＭに直流電流は殆ど流れないので、この図７の回路からゲート線駆動回路３０を構成する全ての単位シフトレジスタ回路に電圧ＶＤＭを供給することが可能である。

また図８は、電源ＶＤＤの出力電圧を降圧して電圧ＶＤＭを生成する電源回路の他の例である。電源ＶＤＤとグラウンドＧＮＤとの間には、ダイオード接続された３個のトランジスタが直列接続して成るトランジスタ群ＤＴ２と高抵抗素子Ｒ１とが、直列に接続される。高抵抗素子Ｒ１とトランジスタ群ＤＴ２との接続ノードＮ１０は、トランジスタＴＲ１のゲートに接続する。当該トランジスタＴＲ１のドレインは電源ＶＤＤに接続し、ソースは容量素子ＣＡを介してグラウンドＧＮＤに接続する。そして、トランジスタＴＲ１と容量素子ＣＡとの接続ノードを電圧ＶＤＭの出力端子とする。

図８において、ノードＮ１０の電圧はほぼ３×Ｖｔｈとなるので、電圧ＶＤＭの出力端子には、それからさらにトランジスタＴＲ１のしきい値電圧分が降下したＶＤＭ＝２×Ｖｔｈが出力される。この式から分かるように、電圧ＶＤＭは電源ＶＤＤのレベル変動に依存しない。従って、より安定した電圧ＶＤＭが生成される効果が得られる。またこの回路でも、図７の回路と同様に、ゲート線駆動回路３０を構成する全ての単位シフトレジスタ回路に電圧ＶＤＭを供給することが可能である。

なお、本実施の形態では第１電源端子ｓ１および第２電源端子ｓ２に、同じ電源ＶＤＤが接続される構成を示したが、本発明の適用は当該構成に限定されるものではなく、それらに互いに異なる電源が接続するものであってもよい。即ち、第２電源端子ｓ２に接続する電源は、トランジスタＴ２，Ｔ４，Ｔ７をＯＮできる程度の電圧を出力する電源であれば、電源ＶＤＤでなくてもよい。またこのことは、以下の実施の形態についても同様である。

＜実施の形態２＞
図９は、実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態１では、ノードＮ３に電圧ＶＤＭを印加するためのトランジスタＴ８のゲートをノードＮ１に接続させていたが、実施の形態２ではそれを出力端子ＯＵＴに接続させる。つまり、トランジスタＴ８は出力端子ＯＵＴのレベルがＶＤＤになるときにＯＮするように動作する。

従って本実施の形態においては、図４のタイミング図における時刻ｔ₄〜ｔ₅の間だけ、ノードＮ３にトランジスタＴ８を介してＶＤＭが印加される。但し、時刻ｔ₅〜ｔ₆の間はノードＮ３はフローティングになるので、その間もＶＤＭのレベルに維持される。つまり本実施の形態では、時刻ｔ₄〜ｔ₆の間、トランジスタＴ４が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。

ノードＮ１のリーク電流を防ぐべき期間は、ノードＮ１が充電された状態でトランジスタＴ３がＯＦＦになる時刻ｔ₄から第１クロック端子Ａのクロック信号Ｃ１が立ち下がる時刻ｔ₅までの期間であるが、当該リーク電流は、特にノードＮ１のレベルが２×ＶＤＤ−Ｖｔｈにまで上昇する時刻ｔ₄〜ｔ₅間に生じやすい。従って、本実施の形態のように時刻ｔ₄〜ｔ₆の間だけトランジスタＴ４が負バイアス状態になる構成にしても、実施の形態１とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。

さらに本実施の形態では、実施の形態１よりもノードＮ１に接続されるトランジスタの数が少なくなるので、当該ノードＮ１の寄生容量が低減する。従って、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果が得られる。

なお、本実施の形態においても、電圧レベルＶＤＭの生成手段として図７あるいは図８に示した回路を用いることが可能である。

＜実施の形態３＞
図１０は、実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、トランジスタＴ１のゲートとノードＮ１との接続がトランジスタＴ９を介して成される。トランジスタＴ９のゲートは、第４電源端子ｓ４に接続する。本実施の形態では、第４電源端子ｓ４を、第１電源端子ｓ１および第２電源端子ｓ２と同様に、電源ＶＤＤに接続させている。ここで、トランジスタＴ１のゲートとトランジスタＴ９との接続ノードをノードＮ４と定義する。

本実施の形態の単位シフトレジスタ回路ＳＲでは、入力端子ＩＮに入力信号が入力されると、ノードＮ１と共にノードＮ４もＶＤＤ−Ｖｔｈのレベルに充電される。その後、第１クロック端子Ａに入力されるクロック信号Ｃ１が０ＶからＶＤＤに遷移すると、ノードＮ４は、トランジスタＴ１のゲート・チャネル間容量による容量結合によって２×ＶＤＤ−Ｖｔｈに昇圧される。しかしノードＮ１は、トランジスタＴ９のソースフォロワ動作によって定まる電圧レベルに設定される。図１０においては、トランジスタＴ９のゲート電圧レベルはＶＤＤであるので、ノードＮ１はＶＤＤ−Ｖｔｈから変化しない。

つまり本実施の形態では、図３のタイミング図の時刻ｔ₄〜ｔ₅の期間に、ノードＮ４は２×ＶＤＤ−Ｖｔｈに昇圧されるが、ノードＮ１はＶＤＤ−Ｖｔｈに保たれる。従って、時刻ｔ₄〜ｔ₅の期間におけるトランジスタＴ４のドレイン・ソース間電圧は、実施の形態１に比較して小さくなり、当該期間におけるトランジスタＴ４のリーク電流がさらに小さくなるという効果が得られる。

なお、本実施の形態においては、電源の個数の増加を避けるため、トランジスタＴ９のゲートすなわち第４電源端子ｓ４を、第１電源端子ｓ１および第２電源端子ｓ２と同様に電源ＶＤＤに接続させたが、本発明はこの構成に限られるものではない。第４電源端子ｓ４に接続する電源としては、トランジスタＴ９のソースフォロア動作により、ノードＮ１のレベルをノードＮ３のレベル（ＶＤＭ）に近い値に設定できるものであれば他の電源であってもよく、その場合も上記と同様の効果を得ることができる。

＜実施の形態４＞
図１１は、実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態は、実施の形態２と実施の形態３とを組み合わせたものである。即ち、トランジスタＴ８のゲートを出力端子ＯＵＴに接続させ、且つ、トランジスタＴ１のゲートとノードＮ１との間に、ゲートが第４電源端子ｓ４に接続するトランジスタＴ９を設けている。なお、本実施の形態においても、第４電源端子ｓ４は電源ＶＤＤに接続させている。

実施の形態３では、図１０の如くノードＮ１にはトランジスタが４つ接続することになるため、当該ノードＮ１の寄生容量の増加が懸念される。しかし本実施の形態おいては、実施の形態２の適用によりトランジスタＴ８はノードＮ１に接続しないので、その問題は抑制される。また、実施の形態３と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持するので、そのときのトランジスタＴ４のドレイン・ソース間電圧は小さくなりリーク電流を抑制できるという効果が得られる。

＜実施の形態５＞
図１２は、実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。当該単位シフトレジスタ回路の構成は、実施の形態４（図１１）とほぼ同じであるが、トランジスタＴ８が接続する第３電源端子ｓ３に、第１電源端子ｓ１および第４電源端子ｓ４と同様に電源ＶＤＤを接続させている点で異なっている。

トランジスタＴ９のゲートが接続する第４電源端子ｓ４には電源ＶＤＤが接続しているので、実施の形態４と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持する。また第３電源端子ｓ３には電源ＶＤＤが接続しているので、そのときのノードＮ３のレベルもＶＤＤ−Ｖｔｈとなる。つまり、トランジスタＴ４のドレイン・ソース間電圧はほぼ０Ｖになり、当該トランジスタＴ４のドレイン・ソース間にリーク電流は流れない。よって結果的に、ノードＮ４すなわちトランジスタＴ１のゲート電圧レベルの低下を抑制できるという効果が得られる。

なお、本実施の形態においては、電源の個数の増加を避け、第３電源端子ｓ３および第４電源端子ｓ４に共に電源ＶＤＤを接続させたが、ノードＮ１のレベルをノードＮ３のレベルをほぼ同じ値に設定できるものであれば他の電源であってもよい。

＜実施の形態６＞
以上の説明においては、図２のようにゲート線駆動回路３０のシフトレジスタ回路ＳＲを３相のクロック信号Ｃ１，Ｃ２，Ｃ３を用いて動作させる構成を示したが、２相クロック信号を使用しても動作させることも可能である。図１３はその場合におけるゲート線駆動回路３０の構成を示す図である。

この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタ回路ＳＲにより構成される。但し、クロック発生器３１は、互いに逆相の２相クロックであるクロック信号Ｃ１１，Ｃ１２を出力するものである。それぞれの単位シフトレジスタ回路ＳＲの第１クロック端子Ａには、隣接する単位シフトレジスタ回路ＳＲ間に、互いに逆相のクロック信号が入力されるよう、そのクロック信号Ｃ１１，Ｃ１２の片方が入力される。また、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂには、その次段の単位シフトレジスタ回路ＳＲの出力信号が入力される。

図１４は、ゲート線駆動回路３０を２相クロックＣ１１，Ｃ１２を用いて動作させた場合のタイミング図である。第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮに入力された入力信号は、クロック信号Ｃ１１，Ｃ１２に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。

但し、図１３の構成では、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂに入力されるクロック信号は、その次段の単位シフトレジスタ回路ＳＲの出力信号であるので、当該次段の単位シフトレジスタ回路ＳＲが少なくとも一度動作した後でなければリセットノード（図３におけるノードＮ２）はＶＤＤ−Ｖｔｈのレベルにリセットされず、図１４に示したような通常動作にはならない。従って、通常動作に先立って、ダミーの入力信号を単位シフトレジスタ回路ＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、リセットノードと電源ＶＤＤとの間にリセット用のトランジスタを別途設け、通常動作前に予め当該リセットノードを充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

ここで、図１３のように構成されたゲート線駆動回路３０を構成する単位シフトレジスタ回路ＳＲにおけるリーク電流の問題を説明する。説明の簡単のため、図１３の各単位シフトレジスタ回路ＳＲは実施の形態１（図３）の回路構成を有していると仮定する。

図１４の最下段に、図１３のゲート線駆動回路３０の単位シフトレジスタ回路ＳＲ１のノードＮ２における電圧波形を示す。上記のように、各単位シフトレジスタ回路ＳＲの第２クロック端子Ｂに入るクロック信号は、その次段の出力信号であるので、ノードＮ２は１フレーム期間に１回だけ充電されることになる。つまりノードＮ２は１フレーム期間もの間（約１６ｍｓ）フローティングになり、その間充電された電荷を保持しておく必要がある。よってノードＮ２にリーク電流が生じていると、充電されたノードＮ２のレベルを１フレーム期間もの間保持できなくなってしまう。その場合、ゲート線ＧＬの非選択時におけるトランジスタＴ２のインピーダンスすなわちゲート線駆動回路３０の出力インピーダンスが高くなり、表示が不安定になるという問題が生じる。

そこで実施の形態６では、ノードＮ２に生じるリーク電流を抑制できる単位シフトレジスタ回路ＳＲを提案する。

図１５は、実施の形態６に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、トランジスタＴ６とグラウンドＧＮＤ（基準電圧端子）との接続はトランジスタＴ１０を介して成される。即ち、ノードＮ２とグラウンドＧＮＤとの間に、トランジスタＴ６，Ｔ１０が直列に接続している。トランジスタＴ１０のゲートは、トランジスタＴ６のゲートと同様に入力端子ＩＮに接続する。トランジスタＴ６とトランジスタＴ１０との接続点をノードＮ５と定義する。

さらに、本実施の形態では、当該ノードＮ５と第５電源端子ｓ５との間にトランジスタＴ１１が接続する。第５電源端子ｓ５には電源ＶＤＭが接続され、トランジスタＴ１１のゲートはノードＮ２に接続する。

なお、上記した特許文献１，２を参照すれば明らかであろうが、従来の単位シフトレジスタ回路は、ノードＮ２と基準電圧端子（グラウンドＧＮＤ）との間は、１つのトランジスタが接続するのみである（例えば特許文献１のFig.2に示されるトランジスタ２１）。言い換えれば、従来の単位シフトレジスタ回路の構成は、図１５に示す回路からトランジスタＴ１０，Ｔ１１を無くし、トランジスタＴ６のソースをグラウンドＧＮＤに直接接続したものである。

それに対し、本実施の形態では図１５の如く、ノードＮ２とグラウンドＧＮＤとの間にはトランジスタＴ６とトランジスタＴ１０の二つが直列に接続しており、なお且つ、両者間のノードＮ５には、電源ＶＤＭに接続するトランジスタＴ１１が接続している。トランジスタＴ６，Ｔ１０のゲートは共に入力端子ＩＮに接続しているので、トランジスタＴ６とトランジスタＴ１０とは、同じようにＯＮ／ＯＦＦが切替わる。またトランジスタＴ１１は、ゲートがノードＮ２に接続しているので、ノードＮ２のレベルが高いとき（即ちトランジスタＴ６，Ｔ１０がＯＦＦのとき）にＯＮとなる。

よって、単位シフトレジスタ回路ＳＲの第２クロック端子Ｂに、クロック信号（次段の出力信号）が入力され、ノードＮ２がＶＤＤ−ＶｔｈになるとトランジスタＴ１１がＯＮし、ノードＮ５に電源ＶＤＭの電圧が供給される。入力端子ＩＮに入力信号が入力されるまでトランジスタＴ６，Ｔ１０はＯＦＦであるため、ノードＮ５のレベルはＶＤＭになる。このときのトランジスタＴ６に着目すると、そのゲート（入力端子ＩＮ）は０Ｖ、ドレイン（ノードＮ２）はＶＤＤ−Ｖｔｈ、ソース（ノードＮ５）はＶＤＭ（＞０Ｖ）である。即ち、当該トランジスタＴ６は負バイアス状態になる。この状態は、入力端子ＩＮの入力信号に基づいて、ノードＮ２が０Ｖに設定されるまでの間続く。

このように、本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、ノードＮ２が充電されている間、トランジスタＴ６は負バイアス状態になる。その間は、実施の形態１のトランジスタＴ４と同様の理論（図６参照）により、トランジスタＴ６のリーク電流は抑制される。よって、充電されたノードＮ２のレベルを長時間保持することが可能になる。従って、図１３に示した構成のゲート線駆動回路３０のように、１フレーム期間もの長い間、単位シフトレジスタ回路ＳＲのリセットノード（ノードＮ２）のレベルを維持する必要がある場合に有効である。即ち、ゲート線ＧＬの非選択状態にゲート線駆動回路３０の出力インピーダンスが上昇し表示が不安定になるという問題を防止できる。

なお、本実施の形態においても、電圧レベルＶＤＭの生成手段として図７あるいは図８に示した回路を用いることが可能である。

また、第５電源端子ｓ５に、第２電源端子ｓ２と同じ電源ＶＤＤを接続させてもよい。その場合、ノードＮ２がＶＤＤ−Ｖｔｈに充電されている間、ノードＮ５もＶＤＤ−Ｖｔｈに充電されるようになる。つまり、そのときのトランジスタＴ６のドレイン・ソース間の電圧はほぼ０Ｖになるので、当該トランジスタＴ６にはリーク電流が流れない。従って、ノードＮ２すなわちトランジスタＴ２のゲートの電圧レベルの低下が抑制されるという効果が得られる。また、電源ＶＤＭを電源ＶＤＤにすることにより必要な電源の数を少なくできるという利点がある。

なお、以上の説明においては、図１３に示した構成のゲート線駆動回路を前提としたが、図２のように接続した構成でも通常動作を行うことは可能であり、ノードＮ２のリーク電流を抑制することが可能である。そのことは以降の実施の形態に係る単位シフトレジスタ回路ＳＲについても同様である。但し、図２の構成の場合には、第２クロック端子Ｂにはクロック信号Ｃ１〜Ｃ３の何れかが入力されるためノードＮ２はその周期で充電され、１フレーム期間もの長い間フローティングにはならないので、図１３の構成の場合ほどノードＮ２のリーク電流は大きな問題にはならない。

＜実施の形態７＞
図１６は、実施の形態７に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態６（図１５）では、トランジスタＴ１１のゲートをノードＮ２に接続させていたが、実施の形態７では、それを第１クロック端子Ａに接続させる。つまり、トランジスタＴ１１は第１クロック端子ＡのレベルがＶＤＤになるときにＯＮするように動作する。

図１５の回路構成では、トランジスタＴ６に僅かなリーク電流が生じてノードＮ２のレベルが低下してしまうと、それに伴ってトランジスタＴ１１のインピーダンスが大きくなるのでノードＮ５のレベルも低下してしまう。その結果、本発明の効果が低減してトランジスタＴ６のリーク電流が増大することが懸念される。

それに対し、図１６の回路構成図では、トランジスタＴ１１のゲートには１フレーム期間よりも短い周期のクロック信号（図１３のクロック信号Ｃ１１，Ｃ１２の何れか）が入力される。ノードＮ５は当該クロック信号の周期で確実に充電されるので、当該ノードＮ５のレベルはＶＤＭに維持され、本発明の効果が低減するのを防止できる。

また図１３の各単位シフトレジスタ回路ＳＲにおける第１クロック端子Ａには、隣接する単位シフトレジスタ回路ＳＲ間に互いに逆相のクロック信号が入力され、且つ、入力端子ＩＮには前段の（即ち隣接する）単位シフトレジスタ回路ＳＲの出力信号が入力されるので、入力端子ＩＮとトランジスタＴ１１のゲート（第１クロック端子Ａ）とが同時に活性化されることはない。従って、トランジスタＴ１０，Ｔ１１が同時にＯＮになることは無く、トランジスタＴ１０，Ｔ１１を通して電源ＶＤＭからグラウンドＧＮＤへと流れる貫通電流は防止されている。

また本実施の形態でも、第５電源端子ｓ５に、第２電源端子ｓ２と同じ電源ＶＤＤを接続させてもよい。その場合、ノードＮ２がＶＤＤ−Ｖｔｈに充電されている間、ノードＮ５もＶＤＤ−Ｖｔｈに充電されるようになる。トランジスタＴ６のソースドレイン間の電圧はほぼ０Ｖになるので、リーク電流が流れなくなる。また、必要な電源の数を少なくできるという利点もある。

＜実施の形態８＞
実施の形態６，７では、単位シフトレジスタ回路ＳＲのノードＮ２におけるリーク電流の問題の対策として、トランジスタＴ６のリーク電流を抑制する構成を示した。それに対し、本実施の形態では同問題を解決するために、リーク電流によるノードＮ２のレベル変動を補償することができる単位シフトレジスタ回路を提案する。

図１７は、実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。同図に示すように、当該単位シフトレジスタ回路ＳＲは、第６電源端子ｓ６とノードＮ２との間に接続するトランジスタＴ１３と、トランジスタＴ１３のゲート（ノードＮ６と定義する）とノードＮ２との間に接続するトランジスタＴ１２と、ノードＮ６と第１クロック端子Ａとの間に接続する容量素子ＣＢとから成る補償回路を有している。トランジスタＴ１２のゲートは第７電源端子ｓ７に接続する。本実施の形態では、第１電源端子ｓ１、第２電源端子ｓ２、第６電源端子ｓ６および第７電源端子ｓ７は、全て電源ＶＤＤに接続させている。

この補償回路は、ノードＮ２に第６電源端子ｓ６（電源ＶＤＤ）の電圧を供給してノードＮ２を充電する回路である。即ち、トランジスタＴ６のリーク電流よりも大きい電流を、第６電源端子ｓ６（電源ＶＤＤ）からトランジスタＴ１３を通してノードＮ２に供給することによって、リーク電流により低下したノードＮ２のレベルを補償するものである。

通常動作時において、第２クロック端子Ｂにクロック信号（次段の出力信号）が入力されるとノードＮ２がＶＤＤ−Ｖｔｈに充電される。このときトランジスタＴ１２はＯＮであるので、ノードＮ６もＶＤＤ−Ｖｔｈに充電される。第２クロック端子Ｂが０Ｖになった後、第１クロック端子Ａのクロック信号（Ｃ１１あるいはＣ１２）が０ＶからＶＤＤになると、ノードＮ６は容量素子ＣＢによる容量結合によってほぼ２×ＶＤＤ−Ｖｔｈに昇圧される。

このときトランジスタＴ１２のドレインはノードＮ６、ソースはノードＮ２であるので、トランジスタＴ１２のゲート・ソース間の電圧はＶｔｈ（しきい値電圧）程度である。よって、トランジスタＴ１２はほぼＯＦＦ状態の高インピーダンスであり、当該トランジスタＴ１２には殆ど電流は流れない。よって、第１クロック端子ＡのレベルがＶＤＤの間、ノードＮ６のレベルは２×ＶＤＤ−Ｖｔｈに維持される。またその間は、トランジスタＴ１３がＯＮになるのでノードＮ２のレベルはＶＤＤに上昇する。

図１３の構成では、第２クロック端子Ｂが０Ｖの状態は約１フレーム期間の長さだけ続くが、その状態の間も第１クロック端子Ａには繰返しクロック信号が入力される。よって、第２クロック端子Ｂが０Ｖの期間、トランジスタＴ１３が繰返しＯＮになってノードＮ２を充電するので、ノードＮ２にリーク電流が生じたとしても、ノードＮ２のレベルは補償されほぼＶＤＤのレベルに保持される。即ち、出力端子ＯＵＴは低インピーダンスの０Ｖを維持することができる。

そして入力信号により入力端子ＩＮのレベルがＶＤＤとなると、トランジスタＴ６がＯＮしてノードＮ２が０Ｖに設定される。するとトランジスタＴ１２のゲート・ソース間の電圧はＶＤＤになるのでトランジスタＴ１２はＯＮし、ノードＮ６は低インピーダンスの０Ｖとなる。よってノードＮ２が０Ｖに設定されている期間は、第１クロック端子ＡのレベルがＶＤＤになってもノードＮ６のレベルは殆ど上昇せず、トランジスタＴ１３はＯＦＦのまま電流を流さない。つまり、ゲート線ＧＬの選択時にノードＮ２のレベルが不要に上昇してトランジスタＴ２がＯＮしてしまうことは無い。なお且つ、トランジスタＴ１３およびトランジスタＴ６を介して電源ＶＤＤからグラウンドＧＮＤへ流れる貫通電流も防止されている。

このように、本実施の形態に係る単位シフトレジスタ回路ＳＲは、ノードＮ２が充電されてトランジスタＴ２がＯＮする期間内に、当該ＯＮの状態が維持される電圧（ここではＶＤＤ）を当該ノードＮ２に印加して充電する補償回路を備えるので、トランジスタＴ６にリーク電流が生じても、ノードＮ２のレベルは補償される。従って、ゲート線ＧＬの非選択時におけるトランジスタＴ２のインピーダンスの上昇が抑えられる。従って、当該単位シフトレジスタ回路ＳＲにより構成されたゲート線駆動回路を表示装置に搭載すれば、誤動作を防止でき正常な表示が行われる。

なお図１７においては、トランジスタＴ１２のゲートすなわち第７電源端子ｓ７を電源ＶＤＤに接続した。その場合、上述の通りノードＮ２およびノードＮ６の充電直後におけるトランジスタＴ１２のゲート・ソース間の電圧はＶｔｈになりトランジスタＴ１２をほぼＯＦＦ状態にできる。このときトランジスタＴ１２を完全にＯＦＦするようにしたければ、第７電源端子ｓ７の電圧レベルを、例えばＶＤＤ−ＶｔｈあるいはＶＤＤ−２×Ｖｔｈなど、ＶＤＤよりも低くすればよい。

例えば第７電源端子ｓ７のレベルをＶＤＤ−Ｖｔｈに設定すると、ノードＮ６の昇圧時のソース（ノードＮ２）電圧はＶＤＤ−Ｖｔｈであるから、トランジスタＴ１２のゲート・ソース間電圧は０Ｖになり、完全にＯＦＦになる。

また例えば、第７電源端子ｓ７のレベルをＶＤＤ−２×Ｖｔｈに設定すると、ノードＮ６の昇圧時においてトランジスタＴ１２のゲート・ソース間電圧は−Ｖｔｈになり、ゲートがソースに対し逆方向にバイアスされるので完全にＯＦＦになる。この場合、第１クロック端子Ａのクロック信号により昇圧される前のノードＮ６のレベルはＶＤＤ−３×Ｖｔｈであるが、昇圧された際には２×ＶＤＤ−３×Ｖｔｈとなる。つまりトランジスタＴ１３のゲート・ソース間電圧は（２×ＶＤＤ−３×Ｖｔｈ）−（ＶＤＤ−Ｖｔｈ）＝ＶＤＤ−２×Ｖｔｈである。通常、ＶＤＤ≫２×Ｖｔｈであるので、トランジスタＴ１３をＯＮさせるには充分である。

図１８，図１９は、第７電源端子ｓ７に接続させる電源回路の例である。まず図１８は、電圧レベルＶＤＤ−Ｖｔｈを生成する電源回路であり、電源ＶＤＤの出力をダイオード接続したトランジスタＤＴ３と高抵抗素子Ｒ２とで分圧して出力するものである。なお、容量素子ＣＡはその出力電圧レベルを安定させるためのものである。トランジスタＤＴ３には、そのしきい値電圧Ｖｔｈ分の電圧降下が生じるので、この電源回路の出力電圧レベルとしてＶＤＤ−Ｖｔｈが得られる。

一方、図１９は電圧レベルＶＤＤ−２×Ｖｔｈを生成する電源回路の例であり、電源ＶＤＤの出力を、ダイオード接続した２つのトランジスタから成るトランジスタ群ＤＴ４と高抵抗素子Ｒ３とで分圧して出力するものである。トランジスタ群ＤＴ４を構成する２つのトランジスタには、それぞれしきい値電圧Ｖｔｈ分の電圧降下が生じるので、この電源回路の出力電圧レベルとしてＶＤＤ−２×Ｖｔｈが得られる。図１９においても、容量素子ＣＡはその出力電圧レベルを安定させるためのものである。

また、本実施の形態に実施の形態６および７を組み合わせれば、トランジスタＴ６のリーク電流を抑制でき、なお且つ、トランジスタＴ６にリーク電流が生じてもそれに対する補償が成されるので、当該トランジスタＴ６のリーク電流の対策としてさらに高い効果が得られる。

＜実施の形態９＞
図２０は実施の形態９に係る単位シフトレジスタ回路の構成を示す回路図である。同図の如く本実施の形態では、実施の形態８の図１９における容量素子ＣＢとして、ドレインとソースとを接続したトランジスタＴ１４による容量素子を設ける。このようにＭＯＳトランジスタを用いて構成された容量素子は、「ＭＯＳ容量素子」あるいは「チャネル容量素子」と呼ばれている。

図１９の容量素子ＣＢとして、トランジスタＴ１４を用いたＭＯＳ容量素子を使用した場合、ノードＮ６が０Ｖのとき当該トランジスタＴ１４はＯＦＦ状態であり、ソース・ドレイン間にチャネルが形成されないので、ノードＮ６と第１クロック端子Ａとの間に容量が接続していないのと等価になる。よって、ノードＮ２，Ｎ６が０Ｖのときに、第１クロック端子Ａが０ＶからＶＤＤに変化しても、ノードＮ６のレベルは確実に０Ｖの状態を保つようになる。つまり、ゲート線ＧＬの選択時にトランジスタＴ１３を確実にＯＦＦにすることができ、ノードＮ２のレベルが不要に上昇することが防止できる。つまり、ゲート線ＧＬの選択時にトランジスタＴ２がＯＮしてしまうのを、より確実に防止することができる。

＜実施の形態１０＞
図２１は、本発明の実施の形態１０に係る単位シフトレジスタ回路の構成を示す回路図である。当該単位シフトレジスタ回路ＳＲは、図３の回路構成に対し、トランジスタＴ５，Ｔ６に代えてトランジスタＴ１５〜Ｔ１９を使用したものである。即ち本実施の形態に係る単位シフトレジスタ回路ＳＲの駆動部は、トランジスタＴ３，Ｔ４，Ｔ７，Ｔ８，Ｔ１５〜Ｔ１９により構成される。

トランジスタＴ１５，Ｔ１６は、第２電源端子ｓ２（電源ＶＤＤ）と基準電源端子（グラウンドＧＮＤ）との間に直列に接続し、両者間の接続ノードはノードＮ２に接続している。トランジスタＴ１５はダイオード接続されており負荷として機能する。またトランジスタＴ１６のゲートはノードＮ１に接続する。

トランジスタＴ１７，Ｔ１８は、ノードＮ１と基準電圧端子（グラウンドＧＮＤ）との間に直列に接続し、それらのゲートは共に第２クロック端子Ｂ（第２クロック端子Ｂのクロック信号に同期する信号端子であれば他の端子でもよい）に接続する。両者間の接続ノードをノードＮ７と定義する。トランジスタＴ１９は当該ノードＮ７と第８電源端子ｓ８との間に接続し、そのゲートはノードＮ１に接続する。また本実施の形態では、第８電源端子ｓ８は電源ＶＤＭに接続する。

本実施の形態における単位シフトレジスタ回路ＳＲの駆動部は、上で示した実施の形態とは回路構成が異なるが、その動作はほぼ同様である。即ち本実施の形態に係る駆動部も、第２クロック端子Ｂに入力されるクロック信号に同期して、ノードＮ１に基準電圧端子（グラウンドＧＮＤ）の電圧を供給すると共にノードＮ２に第２電源端子ｓ２（電源ＶＤＤ）の電圧を供給し、また、入力端子ＩＮの入力信号に基づいてノードＮ１に第１電源端子ｓ１（電源ＶＤＤ）の電圧を供給すると共にノードＮ２に基準電圧端子（グラウンドＧＮＤ）の電圧を供給するように動作する。以下、その動作について説明する。

図２２は、実施の形態１０に係る単位シフトレジスタ回路の動作を説明するためのタイミング図である。ここでも図４での説明と同様に、単位シフトレジスタ回路ＳＲの第１クロック端子Ａにクロック信号Ｃ１が入力され、第２クロック端子Ｂにクロック信号Ｃ３が入力されるものとして説明を行う。

図２２に示すように、時刻ｔ₀でクロック信号Ｃ３（第２クロック端子Ｂ）のレベルが０ＶからＶＤＤになると、トランジスタＴ１７，Ｔ１８がＯＮしてノードＮ１のレベルが下がる。するとトランジスタＴ１６がＯＦＦするためノードＮ２はＶＤＤ−Ｖｔｈのレベルになり、それによりトランジスタＴ４，Ｔ７がＯＮしてノードＮ１は０Ｖになる。このときノードＮ３，Ｎ７はノードＮ１と共に０Ｖになる。その結果、トランジスタＴ１がＯＦＦ、トランジスタＴ２がＯＮの状態になるので出力端子ＯＵＴは０Ｖとなり、ゲート線ＧＬは低インピーダンスの非活性状態（非選択状態）になる。

次いで時刻ｔ₁でクロック信号Ｃ３が０Ｖに戻るとトランジスタＴ１７，Ｔ１８はＯＦＦになるが、トランジスタＴ４，Ｔ７はＯＮ、トランジスタＴ１６はＯＦＦのままなので、ノードＮ１は０Ｖ、ノードＮ２はＶＤＤ−Ｖｔｈのレベルから変わらない。

そして時刻ｔ₂で、入力端子ＩＮに入力信号が入力され、当該入力端子ＩＮのレベルがＶＤＤになると、トランジスタＴ３がＯＮとなりノードＮ１のレベルが上昇する。するとトランジスタＴ１６がＯＮしてノードＮ２は０Ｖになり、それによりトランジスタＴ２，Ｔ４，Ｔ７はＯＦＦするのでノードＮ１はＶＤＤ−Ｖｔｈのレベルになる。

本実施の形態では、このときトランジスタＴ８，Ｔ１９がＯＮになりノードＮ３，Ｎ７のそれぞれに電源ＶＤＭの電圧が供給され、ノードＮ３，Ｎ７のレベルはＶＤＭになる。即ち、トランジスタＴ４，Ｔ７は共に逆バイアス状態になる。

そして時刻ｔ₃で入力端子ＩＮが０Ｖに戻ると、トランジスタＴ３はＯＦＦになるが、トランジスタＴ４，Ｔ７，Ｔ１７，Ｔ１８もＯＦＦであるので、ノードＮ１はフローティングになる。このときトランジスタＴ４，Ｔ７は共に逆バイアス状態であるのでノードＮ１にリーク電流は殆ど生じず、ノードＮ１のレベルは確実にＶＤＤ−Ｖｔｈのまま保持される。

そして時刻ｔ₄で、第１クロック端子Ａのクロック信号Ｃ１が０ＶからＶＤＤになると、トランジスタＴ１のゲート・チャネル間容量による容量結合により、当該ゲートのレベルはクロック信号Ｃ１の上昇に伴って上昇し、ノードＮ１は２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧される。出力端子ＯＵＴはクロック信号Ｃ１の立ち上がりに追随してＶＤＤのレベルになり、それによりゲート線ＧＬが活性化される。

時刻ｔ₅でクロック信号Ｃ１が０Ｖになる。ノードＮ１のリーク電流は殆ど生じていないため、このときまでノードＮ１のレベルは２×ＶＤＤ−Ｖｔｈに保たれており、出力端子ＯＵＴのレベルはクロック信号Ｃ１に追随して下降し０Ｖになる。

時刻ｔ₆以降は上記の動作を繰り返す。但し、ゲート線駆動回路３０は、１フレーム期間で一巡する周期で、ゲート線ＧＬを１個ずつ順に活性化するよう動作するので、１つの単位シフトレジスタ回路ＳＲには、１フレーム期間に１度だけ入力信号が入力される。入力信号が入力されない期間（即ちゲート線ＧＬの非選択時）も第１クロック端子Ａおよび第２クロック端子Ｂにそれぞれクロック信号Ｃ１，Ｃ３が入力される。その間、トランジスタＴ４，Ｔ７はＯＮ、トランジスタＴ１６はＯＦＦであるので、ノードＮ１は０Ｖに、ノードＮ２はＶＤＤ−Ｖｔｈに保たれる。従って、ゲート線ＧＬの非選択時には、トランジスタＴ１がＯＦＦ，トランジスタＴ２がＯＮの状態が保持される。

例えば、実施の形態１〜５に示した単位シフトレジスタ回路ＳＲでは、入力信号が入力されない期間において第２クロック端子Ｂが０ＶになるときにノードＮ２がフローティングとなるため、ノードＮ２にリーク電流が生じるとノードＮ２はＶＤＤ−Ｖｔｈのレベルを保持できなくなるという問題が生じる。先に述べたように、特に複数の単位シフトレジスタ回路ＳＲを図１３のように接続して使用する場合、ノードＮ２がフローティングになる期間が１フレーム期間になるので、それは大きな問題となる。そこで本願においても、実施の形態６〜９において、その問題を解決できる単位シフトレジスタ回路ＳＲを提案した。

それに対し、本実施の形態の単位シフトレジスタ回路ＳＲにおいては、一旦ノードＮ１が０Ｖ、ノードＮ２がＶＤＤ−Ｖｔｈに設定されると、次に入力端子ＩＮがＶＤＤになるまでの間、トランジスタＴ４，Ｔ７がＯＮ、トランジスタＴ１６がＯＦＦに保たれるので、ノードＮ２はフローティングになること無くＶＤＤ−Ｖｔｈのレベルに保持される。言い換えれば、トランジスタＴ３，Ｔ４，Ｔ７，Ｔ５，Ｔ１６がフリップフロップ回路のように機能し、ノードＮ１が０Ｖ、ノードＮ２がＶＤＤ−Ｖｔｈの状態をラッチされた状態になる。従って本実施の形態では、ノードＮ２のリーク電流による上記問題が生じないという利点がある。但し、入力端子ＩＮに入力信号が入力されノードＮ２が０Ｖに設定される間（図２２の時刻ｔ₂〜ｔ₆）には、トランジスタＴ１５，Ｔ１６を通して電源ＶＤＤからグラウンドＧＮＤへの貫通電流が流れるので、実施の形態１〜９に比較して消費電力が大きくなる。

また上で説明したように本実施の形態の単位シフトレジスタ回路ＳＲの駆動部は、ノードＮ１のレベルがＶＤＤ−Ｖｔｈになる期間（トランジスタＴ４，Ｔ７，Ｔ１７，Ｔ１８がＯＦＦの期間、本実施の形態では図２２の時刻ｔ₂〜ｔ₆）に、トランジスタＴ８，Ｔ１９がＯＮして、ノードＮ３，Ｎ７のそれぞれに電源ＶＤＤの電圧が印加されるよう構成されている。つまりその間は、ノードＮ１とグラウンドＧＮＤとの間に介在するトランジスタＴ４，Ｔ１７は逆バイアス状態になるので、ノードＮ１のリーク電流は低減される。

従って本実施の形態によれば、充電時のノードＮ１のレベルの低下は抑制される。よって、実施の形態１と同様に、出力端子ＯＵＴがクロック信号Ｃ１のレベルの遷移に追随できなくなるという問題を回避できる。また、出力端子ＯＵＴの出力信号の立ち下がり時間（ゲート線の放電時間）が従来のゲート線駆動回路よりも短くなるので、ゲート線ＧＬの駆動動作におけるタイミングマージンを大きくとることができるようになるという効果も得られる。

なお図２１においては、第３電源端子ｓ３および第８電源端子ｓ８に電源ＶＤＭを接続した構成を示したが、第１電源端子ｓ１と同じく電源ＶＤＤに接続させるようにしてもよい。その場合、必要な電源の数を少なくすることができるという利点がある。但し、ＴＦＴの種類によっては、図６の破線で示すようなＩ_DS−Ｖ_GS特性を示すものがあるので、第３電源端子ｓ３および第８電源端子ｓ８のレベルをＶＤＤ程の高いレベルにすると、トランジスタＴ４，Ｔ１７のリーク電流の低減効果が小さくなる場合もあるので注意が必要である。

また、本実施の形態では、ノードＮ３に電源ＶＤＭの電圧を印加するための回路（第３電源端子ｓ３およびトランジスタＴ８）と、ノードＮ７に電源ＶＤＭの電圧を印加するための回路（第８電源端子ｓ８およびトランジスタＴ１９）とをそれぞれ個別に設けたが、図２３のようにノードＮ３とノードＮ７とを共通にすれば、それらに電源ＶＤＭの電圧を印加する回路は１つのみでよくなり、回路規模が縮小される。図２３では、トランジスタＴ８が第３電源端子ｓ３の電圧をノードＮ３，Ｎ７の両方に供給する。トランジスタＴ８がＯＮになる期間（ノードＮ１がＶＤＤ−Ｖｔｈになる期間）はトランジスタＴ４，Ｔ７，Ｔ１７，Ｔ１８は全てＯＦＦであるので、上記と同様の動作が可能である。

＜実施の形態１１＞
図２４は、実施の形態１１に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態１０では、ノードＮ３，Ｎ７に電圧ＶＤＭを印加するためのトランジスタＴ８，Ｔ１９のゲートをノードＮ１に接続させていたが、実施の形態１１ではそれらを出力端子ＯＵＴに接続させる。つまり、トランジスタＴ８，Ｔ１９は出力端子ＯＵＴのレベルがＶＤＤになるときにＯＮするように動作する。

よって、本実施の形態においては、図２２のタイミング図における時刻ｔ₄〜ｔ₅の間だけ、ノードＮ３，Ｎ７に電圧ＶＤＭが印加される。但し、時刻ｔ₅〜ｔ₆の間はノードＮ３，Ｎ７はフローティングになり、その間もＶＤＭのレベルに維持される。つまり本実施の形態では、時刻ｔ₄〜ｔ₆の間、トランジスタＴ４，Ｔ１７が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。

従って、本実施の形態によれば、上記の実施の形態２の効果が得られる。即ち、実施の形態１とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。また、実施の形態１０よりもノードＮ１に接続されるトランジスタの数が少なくなるので、当該ノードＮ１の寄生容量が低減し、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果が得られる。

また図示は省略するが、本実施の形態においても、ノードＮ３とノードＮ７とを共通にしてもよい。その場合、ノードＮ３，Ｎ７に電源ＶＤＭの電圧を印加する回路は１つのみでよくなり、回路規模を縮小することができる。

＜実施の形態１２＞
図２５は、実施の形態１０に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、実施の形態１０の単位シフトレジスタ回路ＳＲに実施の形態３の技術を適用する。即ち、本実施の形態に係る単位シフトレジスタ回路ＳＲは、図２１の回路のトランジスタＴ１のゲート（ノードＮ４）とノードＮ１との接続が、トランジスタＴ９を介して成されるよう構成したものである。トランジスタＴ９のゲートが接続する第４電源端子ｓ４は、第１電源端子ｓ１および第２電源端子ｓ２と同様に、電源ＶＤＤに接続している。

この単位シフトレジスタ回路ＳＲでは、トランジスタＴ１のゲート（ノードＮ４）が、２×ＶＤＤ−Ｖｔｈのレベルに昇圧される期間（図２２の時刻ｔ₄〜ｔ₅）においても、ノードＮ１はトランジスタＴ９のソースフォロワ動作によって定まる電圧レベルに設定される。図２５においては、トランジスタＴ９のゲート電圧レベルはＶＤＤであるので、ノードＮ１はＶＤＤ−Ｖｔｈから変化しない。従って、時刻ｔ₄〜ｔ₅の期間におけるトランジスタＴ４のドレイン・ソース間電圧（ノードＮ１，Ｎ３間電圧）およびトランジスタＴ１７のドレイン・ソース間電圧（ノードＮ１，Ｎ７間電圧）は、実施の形態１０に比較して小さくなり、当該期間におけるトランジスタＴ４のリーク電流がさらに小さくなるという効果が得られる。

なお、本実施の形態においては、トランジスタＴ９のゲートすなわち第４電源端子ｓ４を、第１電源端子ｓ１および第２電源端子ｓ２と同様に電源ＶＤＤに接続させたが、トランジスタＴ９のソースフォロア動作により、ノードＮ１のレベルをノードＮ３，Ｎ７のレベル（ＶＤＭ）に近い値に設定できるものであれば他の電源であってもよく、その場合も上記と同様の効果を得ることができる。

＜実施の形態１３＞
図２６は、実施の形態１３に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態は、実施の形態１１と実施の形態１２とを組み合わせたものである。即ち、トランジスタＴ８，Ｔ１９のゲートを出力端子ＯＵＴに接続させ、且つ、トランジスタＴ１のゲートとノードＮ１との間に、ゲートが第４電源端子ｓ４に接続するトランジスタＴ９を設けている。本実施の形態においても、第４電源端子ｓ４は電源ＶＤＤに接続させている。

上記の実施の形態１２では、図２５に示したようにノードＮ１にはトランジスタが７つ接続することになるため、当該ノードＮ１の寄生容量の増加が懸念される。しかし本実施の形態おいては、実施の形態１１の適用によりトランジスタＴ８，Ｔ１９がノードＮ１に接続しないので、その問題は抑制される。また、実施の形態１２と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持するので、そのときのトランジスタＴ４，Ｔ１９のドレイン・ソース間電圧は小さくなりリーク電流を抑制できるという効果が得られる。

＜実施の形態１４＞
図２７は、実施の形態１４に係る単位シフトレジスタ回路の構成を示す回路図である。当該単位シフトレジスタ回路の構成は、実施の形態１３（図２６）の回路に実施の形態５を適用し、第３電源端子ｓ３および第８電源端子ｓ８に、第１電源端子ｓ１および第４電源端子ｓ４と同様に電源ＶＤＤを接続させる。

トランジスタＴ９のゲートが接続する第４電源端子ｓ４には電源ＶＤＤが接続しているので、実施の形態１３と同様に、ノードＮ４が２×ＶＤＤ−Ｖｔｈに昇圧されたときでも、ノードＮ１はＶＤＤ−Ｖｔｈを維持する。また第３電源端子ｓ３および第８電源端子ｓ８には電源ＶＤＤが接続しているので、そのときのノードＮ３のレベルもＶＤＤ−Ｖｔｈとなる。つまり、トランジスタＴ４およびトランジスタＴ１７のドレイン・ソース間電圧は共にほぼ０Ｖになり、当該トランジスタＴ４，Ｔ１７のドレイン・ソース間にリーク電流は流れない。よって結果的に、ノードＮ４すなわちトランジスタＴ１のゲート電圧レベルの低下を抑制できるという効果が得られる。

なお、本実施の形態においては、電源の個数の増加を避け、第３電源端子ｓ３、第４電源端子ｓ４並びに第８電源端子ｓ８に電源ＶＤＤを接続させたが、ノードＮ１の昇圧時にノードＮ１，Ｎ４，Ｎ７のレベルをほぼ同じ値に設定できるものであれば他の電源であってもよい。

＜実施の形態１５＞
例えば実施の形態１の単位シフトレジスタ回路ＳＲでは、図３に示したように、第３電源端子ｓ３に接続する電源ＶＤＭおよびトランジスタＴ７，Ｔ８を用いて、トランジスタＴ４を負バイアス状態にすることで、ノードＮ１のリーク電流を抑制する構成を示した。本実施の形態ではそれらを用いることなく、トランジスタＴ４を負バイアス状態にすることが可能な単位シフトレジスタ回路ＳＲを提案する。

図２８は、実施の形態１５に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、トランジスタＴ４のソースであるノードＮ３を出力端子ＯＵＴに接続させる。上述の通り、この回路においては、図３に示した第３電源端子ｓ３（電源ＶＤＭ）およびトランジスタＴ７，Ｔ８は不要である。

図３から分かるように、トランジスタＴ２およびトランジスタＴ７は、共にソースがグラウンドＧＮＤに接続し、ゲートがノードＮ２に接続しているので、両者はほぼ同じタイミングでＯＮ／ＯＦＦが切替わるよう動作する。従って、図２８のように、ノードＮ３とグラウンドＧＮＤとの間に（トランジスタＴ７に代えて）トランジスタＴ２を接続させても、図３の回路と同様の通常動作を行うことが可能である。

但し、図２８の単位シフトレジスタ回路ＳＲでは、ノードＮ３が出力端子ＯＵＴに接続しているので、出力端子ＯＵＴのレベルがＶＤＤのときにノードＮ３のレベルもＶＤＤになる。即ち本実施の形態では、図４のタイミング図の時刻ｔ₄〜ｔ₅の期間にノードＮ３のレベルがＶＤＤになるように動作する。従って、当該期間はトランジスタＴ４が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。

図４のタイミング図を参照し、ノードＮ１のリーク電流を防ぐべき期間は、ノードＮ１が充電された状態でトランジスタＴ３がＯＦＦになる時刻ｔ₄から第１クロック端子Ａのクロック信号Ｃ１が立ち下がる時刻ｔ₅までの期間であるが、当該リーク電流は、特にノードＮ１のレベルが２×ＶＤＤ−Ｖｔｈにまで上昇する時刻ｔ₄〜ｔ₅の間に生じやすい。従って、本実施の形態のように時刻ｔ₄〜ｔ₅の間だけトランジスタＴ４が負バイアス状態になる構成であっても、実施の形態１とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。

また本実施の形態では、実施の形態１と比較して、必要なトランジスタおよび電源の数を少なくできるので、回路規模を縮小化できる。また、ノードＮ１に接続されるトランジスタの数も少なくなるので、当該ノードＮ１の寄生容量が低減し、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果も得られる。

＜実施の形態１６＞
図２９は、本発明の実施の形態１６に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態では、実施の形態１０の単位シフトレジスタ回路ＳＲに実施の形態１５の技術を適用する。

本実施の形態では、ノードＮ３（トランジスタＴ４のソース）およびノードＮ７（トランジスタＴ１７，Ｔ１８間の接続ノード）を共に出力端子ＯＵＴに接続させる。本実施の形態においては、図２１に示した第３電源端子ｓ３および第８電源端子ｓ８（電源ＶＤＭ）、トランジスタＴ７，Ｔ８，Ｔ１９は不要である。

ノードＮ３とグラウンドＧＮＤとの間に（トランジスタＴ７に代えて）トランジスタＴ２を接続させても、動作上の問題が無いことは実施の形態１５で説明したとおりである。

一方、図２２に示した単位シフトレジスタ回路ＳＲの通常動作におけるトランジスタＴ２，Ｔ１７，Ｔ１８の振る舞いに着目すると、トランジスタＴ１７，Ｔ１８がＯＮするときにはトランジスタＴ２もＯＮになり、且つ、トランジスタＴ２がＯＦＦして出力端子ＯＵＴのレベルがＶＤＤになるときにはトランジスタＴ１７，Ｔ１８はＯＦＦしているため、ノードＮ１７を出力端子ＯＵＴに接続させても動作上の問題は生じない。

なお、当該通常動作では、第２クロック端子Ｂのクロック信号に基づいてノードＮ１を０Ｖに設定する必要があるため、トランジスタＴ１８を省略することはできない。ノードＮ１とグラウンドＧＮＤ間にはトランジスタＴ２も接続してはいるが、実施の形態１０で説明したように当該トランジスタＴ２は、ノードＮ１のレベルが下がりトランジスタＴ１６がＯＮして、ノードＮ２のレベルが上昇することによりはじめてＯＮするので、実質的にトランジスタＴ２を通してノードＮ１を放電させることはできないからである。

図２９の単位シフトレジスタ回路ＳＲでは、ノードＮ３，Ｎ７が出力端子ＯＵＴに接続しているので、出力端子ＯＵＴのレベルがＶＤＤのときにノードＮ３，Ｎ７のレベルもＶＤＤになる。即ち本実施の形態では、図４のタイミング図の時刻ｔ₄〜ｔ₅の期間にノードＮ３，Ｎ７のレベルがＶＤＤになるように動作する。従って、当該期間はトランジスタＴ４，Ｔ１７が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。

図２２のタイミング図を参照し、ノードＮ１のリーク電流を防ぐべき期間は、ノードＮ１が充電された状態でトランジスタＴ３がＯＦＦになる時刻ｔ₄から第１クロック端子Ａのクロック信号Ｃ１が立ち下がる時刻ｔ₅までの期間であるが、当該リーク電流は、特にノードＮ１のレベルが２×ＶＤＤ−Ｖｔｈにまで上昇する時刻ｔ₄〜ｔ₅間に生じやすい。従って、本実施の形態のように時刻ｔ₄〜ｔ₅の間だけトランジスタＴ４，Ｔ１７が負バイアス状態になる構成であっても、実施の形態１５とほぼ同程度にノードＮ１のリーク電流を抑制する効果が得られる。

また本実施の形態では、実施の形態１０と比較して、必要なトランジスタおよび電源の数を少なくできるので、回路規模を縮小化できる。また、ノードＮ１に接続されるトランジスタの数も少なくなるので、当該ノードＮ１の寄生容量が低減し、第１クロック端子Ａのクロック信号によるノードＮ１の昇圧がより効率的に成されるという効果も得られる。

＜実施の形態１７＞
表示装置においては、例えばゲート線ＧＬとデータ線ＤＬとの間の寄生容量による結合によるデータ線ＤＬからのノイズなどが、ゲート線ＧＬの非選択時の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに加わる可能性がある。

例えば実施の形態１５の単位シフトレジスタ回路ＳＲ（図２８）において、ゲート線ＧＬの非選択時にはノードＮ２のレベルはＶＤＤ−Ｖｔｈであるので、トランジスタＴ４はＯＮしている。そのとき出力端子ＯＵＴにゲート線ＧＬからのノイズが加わると、当該ノイズはトランジスタＴ４を通してノードＮ１に伝達される。それによりトランジスタＴ１がＯＮしてしまうと、非選択時にも関わらず対応するゲート線ＧＬが活性化され、表示が正常に行われなくなるという誤動作の問題が懸念される。

図３０は、実施の形態１７に係る単位シフトレジスタ回路の構成を示す回路図である。同図の如く、当該単位シフトレジスタ回路においては、ノードＮ３は出力端子ＯＵＴに接続しない。

ノードＮ３と第１クロック端子Ａとの間にトランジスタＴ２１が接続し、ノードＮ３とグラウンドＧＮＤ（基準電圧端子）との間にトランジスタＴ２２が接続する。即ち、トランジスタＴ２１，Ｔ２２の組とトランジスタＴ１，Ｔ２の組とは互いに並列接続している。当該トランジスタＴ２１のゲートは、トランジスタＴ１のゲートと同じくノードＮ１に接続し、当該トランジスタＴ２２のゲートはトランジスタＴ２と同じくノードＮ２に接続する。それらを除いては、図２８と同様の構成である。

トランジスタＴ２１，Ｔ２２は、それぞれトランジスタＴ１，Ｔ２と同じ動作を行うため、ノードＮ３のレベルと出力端子ＯＵＴのレベルとは全く同じように遷移する。結果として、この図３０の単位シフトレジスタ回路ＳＲは、実施の形態１５の単位シフトレジスタ回路と同じ動作を行うこととなる。即ち本実施の形態においても、図４のタイミング図の時刻ｔ₄〜ｔ₅の期間にトランジスタＴ４が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。

但し本実施の形態においては、実施の形態１５と異なり出力端子ＯＵＴとノードＮ３との間は分離されている。従って、出力端子ＯＵＴにゲート線ＧＬからのノイズが加わっても、それがノードＮ１に伝達されることが防止され、上記の誤動作の問題を回避することができる。

＜実施の形態１８＞
本実施の形態では、実施の形態１６の単位シフトレジスタ回路ＳＲ（図２９）に実施の形態１７の技術を適用する。

図３１は、実施の形態１８に係る単位シフトレジスタ回路の構成を示す回路図である。同図の如く、当該単位シフトレジスタ回路においては、ノードＮ３と出力端子ＯＵＴとは接続しない。

実施の形態１７と同様に、ノードＮ３と第１クロック端子Ａとの間に、ゲートがノードＮ１に接続するトランジスタＴ２１が接続し、ノードＮ３とグラウンドＧＮＤ（基準電圧端子）との間に、ゲートがノードＮ２に接続するトランジスタＴ２２が接続する。それらを除いては、図２９と同様の構成である。

トランジスタＴ２１，Ｔ２２は、それぞれトランジスタＴ１，Ｔ２と同じ動作を行うため、ノードＮ３のレベルと出力端子ＯＵＴのレベルとは全く同じように遷移する。結果として、この図３１の単位シフトレジスタ回路ＳＲは、実施の形態１６の単位シフトレジスタ回路と同じ動作を行うこととなる。即ち本実施の形態においても、図４のタイミング図の時刻ｔ₄〜ｔ₅の期間にトランジスタＴ４，Ｔ１７が負バイアス状態になり、ノードＮ１のリーク電流が抑制される。

但し本実施の形態においては、実施の形態１６と異なり出力端子ＯＵＴとノードＮ３との間は分離されているので、出力端子ＯＵＴにゲート線ＧＬからのノイズが加わることによる上記の誤動作の問題を回避することができる。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 実施の形態１に係る表示装置のゲート線駆動回路の構成を示すブロック図である。 実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１に係る単位シフトレジスタ回路の動作を説明するためのタイミング図である。 実施の形態１に係る表示装置のゲート線駆動回路３０の動作を示すタイミング図である。 実施の形態１の効果を説明するための図である。 実施の形態１において第３電源端子ｓ３に接続する電源回路の一例を示す図である。 実施の形態１において第３電源端子ｓ３に接続する電源回路の一例を示す図である。 実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態６に係る表示装置のゲート線駆動回路の構成を示すブロック図である。 実施の形態６に係る表示装置のゲート線駆動回路の動作を説明するためのタイミング図である。 実施の形態６に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態７に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態８において第７電源端子に接続する電源回路の一例を示す図である。 実施の形態８において第７電源端子に接続する電源回路の一例を示す図である。 実施の形態９に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１０に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１０に係る単位シフトレジスタ回路の動作を説明するためのタイミング図である。 実施の形態１０の変形例である単位シフトレジスタ回路の回路図である。 実施の形態１１に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１２に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１３に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１４に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１５に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１６に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１７に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１８に係る単位シフトレジスタ回路の構成を示す回路図である。

符号の説明

３０ ゲート線駆動回路、ＳＲ 単位シフトレジスタ回路、ＧＬ ゲート線、Ｔ１〜Ｔ２１ トランジスタ、Ｎ１〜Ｎ７ ノード、Ａ 第１クロック端子、Ｂ 第２クロック端子、ＩＮ 入力端子、ＯＵＴ 出力端子、ＧＮＤ グラウンド、ＶＤＤ，ＶＤＭ 電源、ｓ１〜ｓ８ 電源端子、ＣＢ 容量素子。

Claims (7)

1. 入力端子および出力端子と、
   互いに位相の異なる第１および第２クロック信号がそれぞれ入力される第１および第２クロック端子と、
   第１、第２および第３電圧がそれぞれ供給される第１、第２および第３電圧端子と、
   前記出力端子と前記第１クロック端子との間に接続する第１トランジスタと、
   前記出力端子を放電する第２トランジスタと、
   前記第１トランジスタの制御電極が接続する第１ノードと、
   前記第２トランジスタの制御電極が接続する第２ノードと、
   前記第２クロック信号に同期して前記第１ノードに前記第１電圧を供給すると共に前記第２ノードに前記第３電圧に対応する電圧を供給し、且つ、前記入力端子の入力信号に基づいて前記第１ノードに前記第２電圧に対応する電圧を供給すると共に前記第２ノードに前記第１電圧を供給する駆動部とを備えるシフトレジスタ回路であって、
   前記駆動部は、
   前記第１ノードに前記第１電圧を供給するためのトランジスタであって、一方の主電極が前記第１ノードに接続すると共に制御電極が前記第２ノードに接続する第３トランジスタを含み、且つ、当該第３トランジスタが遮断状態になる期間内において、当該第３トランジスタの他方の主電極である第３ノードに前記第１電圧とは異なる所定の電圧が印加されるよう構成されており、
   前記駆動部は、さらに、
   前記第３ノードと前記第１クロック端子との間に接続し、制御電極が前記第１ノードに接続する第４トランジスタと、
   前記第３ノードと前記第１電圧端子との間に接続し、制御電極が前記第２ノードに接続する第５トランジスタとを含む
   ことを特徴とするシフトレジスタ回路。
2. 入力端子および出力端子と、
   互いに位相の異なる第１および第２クロック信号がそれぞれ入力される第１および第２クロック端子と、
   第１、第２および第３電圧がそれぞれ供給される第１、第２および第３電圧端子と、
   前記出力端子と前記第１クロック端子との間に接続する第１トランジスタと、
   前記出力端子を放電する第２トランジスタと、
   前記第１トランジスタの制御電極が接続する第１ノードと、
   前記第２トランジスタの制御電極が接続する第２ノードと、
   前記第２クロック信号に同期して前記第１ノードに前記第１電圧を供給すると共に前記第２ノードに前記第３電圧に対応する電圧を供給し、且つ、前記入力端子の入力信号に基づいて前記第１ノードに前記第２電圧に対応する電圧を供給すると共に前記第２ノードに前記第１電圧を供給する駆動部とを備えるシフトレジスタ回路であって、
   前記駆動部は、
   前記第１ノードに前記第１電圧を供給するためのトランジスタであって、一方の主電極が前記第１ノードに接続すると共に制御電極が前記第２ノードに接続する第３トランジスタを含み、且つ、当該第３トランジスタが遮断状態になる期間内において、当該第３トランジスタの他方の主電極である第３ノードに前記第１電圧とは異なる所定の電圧が印加されるよう構成されており、
   前記駆動部は、さらに、
   前記第１ノードと前記第１電圧端子との間に直列に接続し、制御電極が共に前記第２クロック信号に同期する信号端子に接続する第４，第５トランジスタを含み、且つ、当該第４，第５トランジスタが遮断状態となる期間内において、当該第４，第５トランジスタ間の接続ノードである第４ノードに前記第１電圧とは異なる所定の電圧が印加されるよう構成されている
   ことを特徴とするシフトレジスタ回路。
3. 請求項２記載のシフトレジスタ回路であって、
   前記駆動部は、
   所定の第４電圧が供給される第４電圧端子と、
   前記第４電圧端子と前記第４ノードとの間に接続する第６トランジスタを含む
   ことを特徴とするシフトレジスタ回路。
4. 請求項３記載のシフトレジスタ回路であって、
   前記第６トランジスタの制御電極は、前記第１ノードに接続している
   ことを特徴とするシフトレジスタ回路。
5. 請求項３記載のシフトレジスタ回路であって、
   前記第６トランジスタの制御電極は、前記出力端子に接続している
   ことを特徴とするシフトレジスタ回路。
6. 請求項２記載のシフトレジスタ回路であって、
   前記第４ノードは、前記出力端子に接続している
   ことを特徴とするシフトレジスタ回路。
7. 請求項２記載のシフトレジスタ回路であって、
   前記第４ノードは、前記第３ノードに接続している
   ことを特徴とするシフトレジスタ回路。

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