JP4991494B2 - 撮像装置 - Google Patents

Description

本発明は、被写体像を電気信号に変換して撮像する画素を備えた撮像装置に関する。

ディジタル一眼レフカメラやビデオカメラに用いられる撮像素子は、一つの画素が小さくなることで光信号も小さくなり、Ｓ／Ｎを悪化させない為に低ノイズ化がますます必要となってきている。

図１３は、撮像素子（ＣＭＯＳ）の概略構成を示すブロック図である。図１３において、画素領域６０１は、２次元行列状に配設された複数の画素６０２により構成されている。画素領域６０１では、入射した被写体の光信号を電気信号（撮像信号）に変換する。

図１４に、画素６０２の１画素分の回路を示す。図１４において、フォトダイオード７０１は、不図示の撮影レンズによって結像された光画像を受けて電荷を発生し蓄積する。また、転送スイッチ７０２、リセットスイッチ７０３、増幅部７０４、選択スイッチ７０５は、いずれもＭＯＳトランジスタで構成されている。

転送スイッチ７０２のゲートには、垂直走査回路部６０３から出力されるｔｘ１，ｔｘ２等の各行に対応した信号が入力される。フォトダイオード７０１で蓄積された電荷は、転送スイッチ７０２を介して、増幅部７０４のゲートに入力されて電圧に変換され、ソースフォロワで出力される。増幅部７０４のゲートは、リセットスイッチ７０３によってリセットされる。選択スイッチ７０５は、画素信号を図１３の垂直出力線Ｈ１〜Ｈ４へ出力する。

図１３に戻って、垂直走査回路部６０３は、ｒｅｓ１，ｔｘ１，ｓｅｌ１等の駆動信号を画素領域６０１へ出力する。

画素領域６０１は、垂直走査回路部６０３からの駆動信号に応じて垂直出力線Ｈ１〜Ｈ４に各画素６０２の信号成分Ｓ及びノイズ成分Ｎを出力する。

垂直出力線Ｈ１〜Ｈ４は、読出し回路部６０４に接続されており、各画素６０２から読み出された信号成分Ｓ及びノイズ成分Ｎは、それぞれ読出し回路部６０４に一旦保持される。

ノイズ成分とは、転送スイッチ７０２をオフの状態で、リセットスイッチ７０３をパルスでリセットした直後の出力を増幅部７０４、選択スイッチ７０５および垂直出力線Ｈ１〜Ｈ４を介して読出し回路部６０４のＮ信号保持部に保持されたものである。ノイズ成分には、リセットスイッチ７０３によるリセットノイズ、増幅部７０４のゲートソース間電圧の画素間ばらつき等がある。

信号成分とは、転送スイッチ７０２をパルスでオンにすることでフォトダイオードの電荷を転送し、ノイズ成分と同様に読出し回路部６０４のＳ信号保持部に保持されるものであり、このときリセットしたときのノイズに加算されることになる。

その後、水平走査回路部６０５の動作により、ＭＯＳトランジスタ６０６、６０７を介して、それぞれ信号成分Ｓ、ノイズ成分Ｎを差動増幅器６０８に出力する。

差動増幅器６０８からは信号成分Ｓとノイズ成分Ｎの差分が増幅されて出力される。これにより、ノイズ成分がキャンセルされた画像を得ることができる。

図１５は、撮像素子の画素領域６０１のレイアウトを示す図である。図１５において、有効画素エリア８０１は、不図示の撮影レンズで結像された画像を得る。ＶＯＢ８０２は、遮光された画素で構成されて、有効画素エリア８０１に対して垂直方向に隣接して設けられる。ＶＯＢ８０２は、黒レベルの検出、及び暗電流成分あるいは温度変動による出力のオフセット変動の補正に用いられる。

ＨＯＢ８０３は、ＶＯＢと同様に遮光された画素で構成され、有効画素エリア８０１の水平方向に隣接して設けられて、垂直方向のダークシェーディング成分の補正に用いられる（例えば、特許文献１）。

ダークシェーディング成分の原因としては、暗電流シェーディングがあるが、ＣＭＯＳ撮像素子の固有のものとして、電源ラインのインピーダンスによる電圧シェーディングによるものがある。
特開２０００−１５２０９８号公報

しかし、ＨＯＢ領域の画素データから行毎のオフセット値を検出する際に、ランダムノイズや画素欠陥の影響をなくすために十分な数の画素データを必要とする。また、行毎にオフセット値を検出する必要があるため、前後の行のデータを使用することができず、１行当たりのＨＯＢ領域を十分確保する必要がある。従って、全体として非常に多くの画素が必要であり、撮像素子のチップ面積が増大して撮像素子のコストアップに繋がってしまう。

そこで、本発明は、撮像素子のチップ面積の増大を抑制しつつ、横線ノイズに対する有効な補正値を得ることができる撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の撮像装置は、被写体像を光電変換して信号を得る複数の画素と、前記複数の画素からの信号を垂直信号線を介して行毎に読み出す画素信号読出し回路部と、前記複数の画素及び前記垂直信号線に接続されることなく、ダミー信号を読み出すダミー信号読出し回路部と、前記画素信号読出し回路部及び前記ダミー信号読出し回路部の出力を転送する水平走査回路部と、前記ダミー信号読出し回路部の出力を用いて前記画素信号読出し回路部の出力を行毎に補正する補正手段と、を備えたことを特徴とする。

本発明によれば、撮像素子のチップ面積の増大を抑制しつつ、横線ノイズに対する有効な補正値を得ることができ、高画質な画像を得ることができる。

以下、本発明の実施形態を図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態である撮像装置の概略構成を説明するためのブロック図である。

図１に示すように、本実施形態の撮像装置１００は、撮像素子１０１としてＣＭＯＳセンサが使用される。アナログ・フロント・エンド（ＡＦＥ）１０２は、撮像素子１０１の複数の画素によって光電変換された被写体像の電気信号（撮像信号）に対し、アナログ−ディジタル変換やＯＢクランプ、ゲイン可変アンプなどを行う機能を有する。ＯＢクランプ処理とは、撮像素子１０１の遮光部（オプティカルブラック部：ＯＢ部）の出力が所定値となるように信号に対してオフセット調整する処理である。

デジタルフロントエンド（ＤＦＥ）１０３は、ＡＦＥ１０２から出力される各画素のディジタル出力を受けて画像信号の補正や画素の並び替え等のディジタル処理を行う。

ＤＳＰ（Digital Signal Proseccer）１０４は、ＤＦＥ１０３からのデータ（デジタル信号）に対して各種の補正処理及び現像処理を行う。また、ＤＳＰ１０４では、ＲＯＭ１０７、ＲＡＭ１０８等の各種のメモリの制御や、記録媒体１０９への画像データの書き込み処理等が行なわれる。

駆動信号発生器１０５は、ＣＰＵ１０６により制御され、撮像素子１０１、ＡＦＥ１０２、ＤＦＥ１０３及びＤＳＰ１０４に対して、クロック信号や制御信号等の駆動信号を供給する。

ＣＰＵ１０６は、ＤＳＰ１０４や駆動信号発生器１０５の制御、及び測光・測距などを行う不図示の測光制御部及び測距制御部によるカメラ機能の制御を行う。また、ＣＰＵ１０６には、各種スイッチ１１０〜１１２及びモードダイアル１１３が接続され、それぞれの操作信号に応じた処理を実行する。

ＲＯＭ１０７は、ＣＰＵ１０６が処理を行う制御プログラムや各種の補正データを記憶する。ＲＡＭ１０８は、ＤＳＰ１０４で処理される画像データや補正データを一時的に記憶する。なお、ＲＡＭ１０８は、ＲＯＭ１０７より高速のアクセスが可能である。

記録媒体１０９は、例えばコンパクトフラッシュ(登録商標)カード等が用いられ、不図示のコネクタを介して撮像装置１００に対して着脱自在に接続されて、撮影された画像データを保存する。

電源スイッチ１１０は、撮像装置１００を起動させるためのスイッチである。第１のシャッタースイッチ（ＳＷ１）１１１は、測光処理、測距処理等の動作開始を指示するためのスイッチである。第２のシャッタースイッチ（ＳＷ２）１１２は、不図示のミラー及びシャッターを駆動し、撮像素子１０１から読み出した信号をＡＦＥ１０２、ＤＦＥ１０３、ＤＳＰ１０４を介して記録媒体１０９に書き込む一連の撮像動作の開始を指示するためのスイッチである。

図２は、撮像素子１０１の概略構成を示すブロック図である。撮像素子１０１の概略構成は、既に図１３で説明したものと同様であり、画素領域２０１は、２次元行列状に配設された複数の画素２０２により構成されている。画素２０２内の回路構成は、既に図１４で説明したものと同様であるので、符号を流用してその説明は省略する。

垂直走査回路部（制御回路部）２０３は、画素領域２０１に併設されて、ｒｅｓ１，ｔｘ１，ｓｅｌ１等の駆動信号を画素領域２０１へ出力する。画素領域２０１からは、垂直走査回路部２０３からの駆動信号に応じて各画素２０２の信号成分Ｓ及びノイズ成分Ｎが出力される。信号成分Ｓ及びノイズ成分Ｎは、垂直出力線（垂直信号線）Ｈ１〜Ｈ４を介して画素信号読出し回路部２０４内のＳ信号保持部及びＮ信号保持部にそれぞれ保持される。

図３に、画素信号読出し回路部２０４のブロック１列分の回路を示す。図３において、各列の画素信号読出し回路部２０４には、各画素２０２の出力ｖｏｕｔが接続された垂直出力線が入力される。

図４は、撮像素子１０１の動作例を示すタイミングチャート図である。図４において、まず、画素２０２のフォトダイオード７０１（図１４参照）に蓄積されている電荷の転送に先立って、ｒｅｓ１をＨｉｇｈレベルにすることによってリセットスイッチ７０３をＯＮし、増幅部７０４のゲートをリセットする。

次に、ｒｅｓ１をＬｏｗレベルにすると同時に画素信号読出し回路部２０４のクランプスイッチ３０６がｃ０ｒによってＯＮされ、その後、画素２０２の選択スイッチ７０５のゲートに接続されたｓｅｌ１によって選択スイッチ７０５がＯＮされる。これにより、リセットノイズが重畳されたリセット信号が垂直出力線を介して各列のクランプ容量３０３にクランプされる。なお、垂直出力線には、電流源３０２が接続されている。

次に、クランプスイッチ３０６がＯＦＦされた後に、ｔｎをＨｉｇｈレベルにすることによってＮ信号転送スイッチ３０７がＯＮされ、各列のアンプ３０４及びフィードバック容量３０５で増幅されたＮ信号がＮ信号保持容量３０９に保持される。

Ｎ信号転送スイッチ３０７のＯＦＦ後、ｔｓをＨｉｇｈにすることでＳ信号転送スイッチ３０８がＯＮされた状態でｔｘ１がＨｉｇｈとなり、フォトダイオード７０１に蓄積された電荷が転送スイッチ７０２によって転送され、垂直出力線に光信号が読み出される。転送スイッチ７０２をＯＦＦした後にＳ信号転送スイッチ３０８がＯＦＦされ、Ｓ信号がＳ信号保持容量３１０に保持されることになる。

以上の動作によって、１行分のＳ信号及びＮ信号が各列の保持容量３０９及び３１０にそれぞれ保持される。このＳ信号保持のタイミングとＮ信号保持のタイミングとの間に、電源自体にノイズがあったり、外乱ノイズによって信号線が振られたりするとＳ信号とＮ信号に異なるノイズ成分が重畳されることになる。

ここで、図２に戻って、ダミー信号読出し回路部２０９は複数列設けられている。図５に、ダミー信号読出し回路部２０９の１列分の回路を示す。ダミー信号読出し回路部２０９の列数は、後述する横線ノイズ補正においてランダムノイズの影響を除去するのに十分な列数分だけ設けられる。

図５に示すダミー信号読出し回路部２０９の大部分は、図３に示す画素信号読出し回路部２０４と同じ構成である。異なる点は、ダミー信号読出し回路部２０９の信号入力部には、画素信号読出し回路部２０４のように、垂直出力線及びそれに繋がる画素は接続されておらず、代わりにダミー増幅部５０１が接続されている。

ダミー増幅部５０１は、ＭＯＳトランジスタであり、ゲートが電圧Ｖｄｍｙに固定され、ドレインが電源電圧ＶＤＤに接続されている。即ち、ダミー信号読出し回路部２０９の入力信号は固定電位とされている。これは画素２０２の増幅部７０４を見立てたものであり、Ｖｄｍｙには増幅部７０４のゲートのリセット直後の電圧とほぼ同等の電圧が入力される。なお、ダミー信号読出し回路部２０９の入力としては、このような構成に限られるものではなく、例えば、単にクランプ容量３０３に定電圧を入力するだけでも構わない。

クランプスイッチ３０６、Ｎ信号転送スイッチ３０７及びＳ信号転送スイッチ３０８は、前述した画素信号読出し回路部２０４と同じ信号でそれぞれ制御される。

このため、Ｎ信号保持容量３０９には、画素信号読出し回路２０４のＮ信号と同じタイミングで読み出されたＮ信号が、Ｓ信号保持容量３１０には、画素信号読出し回路２０４と同じタイミングで読み出されたＳ信号が、それぞれ保持されることになる。従って、画素信号読出し回路部２０４と同様に、Ｓ信号及びＮ信号には、それぞれが保持されたタイミングの電源等のノイズが重畳されている。

この後、水平走査回路部２０５から供給される信号ｐｈをＨｉｇｈにすることによって、図３及び図５に示す各列の水平転送スイッチ３１１及び３１２がＯＮされる。そして、Ｎ信号保持容量３０９及びＳ信号保持容量３１０に保持されていた電圧が順次水平出力線に読み出され、差動増幅器２０８で差分処理されて出力端子へ順次出力される。なお、水平転送スイッチ３１１及び３１２は、図２におけるスイッチ２０６及び２０７に該当する。

この差分処理によって、前述したように、リセットスイッチ７０３によるリセットノイズ、増幅部７０４のゲートソース間電圧の画素間ばらつき等のノイズがキャンセルされる。但し、Ｓ信号保持とＮ信号保持のタイミング差によって異なるノイズについては、その差分値がキャンセルされず、出力端子から出力される信号に混じることになる。

水平走査回路部２０５による各列の信号の読出し順序については、まず、図２のダミー信号読出し回路部２０９の端の列から読み出される。ダミー信号読出し回路部２０９の全列の信号の読出し動作が終了すると、次に画素信号読出し回路部２０４の端の列から順に全列の信号が読み出される。また、各列の信号読出しの間では、水平出力線リセットスイッチ３１３及び３１４によってリセット電圧Ｖｃｈｒｅｓにリセットされる。

以上で、第１行目の信号の読出し動作が完了する。第１行目の信号の読出しが完了すると、垂直走査回路部２０３からの信号によって第２行目の信号の読出し動作が開始される。この場合、画素領域２０１からは第２行目に接続された画素２０２の信号が画素信号読出し回路部２０４を介して出力され、ダミー信号読出し回路部２０９は第１行目と同じ動作を繰り返すこととなる。

以下、同様に第３行目以降の信号の読み出し動作も順次行われ、画素領域２０１の全画素が読み出された時点で撮像素子１０１の読出し動作は完了する。

図６は、撮像素子１０１の画素領域２０１及びその周辺回路のレイアウトを示す図である。図６において、有効画素エリア９０１、ＶＯＢ９０２、ＨＯＢ９０３は、既に図１５で説明した有効画素エリア８０１、ＶＯＢ８０２、ＨＯＢ８０３と同様であるので、その説明を省略する。

垂直走査回路部２０３は、画素領域２０１の水平方向に隣接して配置され、画素信号読出し回路部２０４は画素領域２０１の垂直方向下方に隣接して配置される。ダミー信号読出し回路部２０９は、画素信号読出し回路部２０４の水平方向に隣接して配置され、且つ垂直走査回路部２０３の垂直方向下方に配置される。

従って、ダミー信号読出し回路部２０９は、画素信号読出し回路部２０４を挟んで差動増幅器２０８とは反対側に配置されることになる。水平走査回路部２０５は、ダミー読出し回路部２０９及び画素信号読出し回路部２０４の垂直方向下方に配置される。

図１に戻って、撮像素子１０１から出力された信号は、ＡＦＥ１０２でアナログ−ディジタル変換等の処理がなされた後に、ＤＦＥ（補正手段）１０３に入力され、ここで横線ノイズの補正が行われることになる。

図７は、ＤＦＥ１０３の内部構成における、横線ノイズの補正に関わる部分を示すブロック図である。

図７において、ダミー信号ライン平均回路部１００１は、行毎にダミー信号を平均する回路であり、不図示のレジスタにダミー信号の開始位置と終了位置とを設定することによりディジタル加算平均処理を行う。減算器１００２では、ダミー信号ライン平均回路１００１の出力と基準黒レベルとの差分処理がなされ、ダミー信号ライン平均値と基準黒レベルとの誤差量が算出される。

乗算器１００３は、減算器１００２から出力される誤差量に所定の係数γ（０＜γ≦１）を掛け、最終的なオフセット補正量を算出する。乗算器１００３で算出された補正値が減算器１００４に入力され、各画素出力から減算されることになる。以上の構成によって横線ノイズの補正が実現される。

なお、本実施形態の横線ノイズの補正では、ダミー信号のレベルが基準黒レベルとなるが、場合によっては、ダミー信号レベルとＯＢ部の信号レベルとが異なる場合も考えられる。そのような場合には、ＤＦＥ１０３やＤＳＰ１０４において、ＶＯＢとダミー信号とのレベル差を検出し、ＯＢ部の信号レベルが基準黒レベルとなるように、全画素の出力に一律のオフセット補正を行えばよい。

以上説明したように、本実施形態では、ＨＯＢ９０３の画素を増やすことなく撮像素子１０１から出力される信号の横線ノイズを補正することができる。これにより、撮像素子１０１のチップ面積の増大を抑えつつ、横線ノイズに対する有効な補正値を得ることができ、高画質な画像を得ることができる。

（第２の実施形態）
次に、図８〜図１０を参照して、本発明の第２の実施形態である撮像装置について説明する。なお、上記第１の実施形態と重複する部分には、符号を流用して説明する。

本実施形態では、ダミー信号のライン平均処理を撮像素子１０１の内部でアナログ的に行う。

図８に、本実施形態における撮像素子１０１の一部（画素信号読出し回路部２０４の一部、ダミー信号読出し回路部２０９の一部、水平走査回路部２０５、差動増幅器２０８）を示す。図８において、ダミー信号読出し回路部２０９及び画像信号読出し回路部２０４は、アンプ３０４以降の部分を示しており、その他の部分は省略している。

Ｎ信号ショートスイッチ１１０１は、ダミー信号読出し回路部２０９内の各列のＮ信号保持容量３０９をショートするためのスイッチである。Ｓ信号ショートスイッチ１１０２は、ダミー信号読出し回路部２０９内の各列のＳ信号保持容量３１０をショートするためのスイッチである。Ｎ信号ショートスイッチ１１０１及びＳ信号ショートスイッチ１１０２は、共に信号ｄｓによってＯＮ／ＯＦＦされる。

水平転送スイッチ１１０３，１１０４は、ダミー信号読出し回路部２０９のうち、画素信号読出し回路部２０４に最も近い列に接続して設けられており、図５の水平転送スイッチ３１１，３１２と同等の役割を果たす。

図９は、撮像素子１０１の動作例を示すタイミングチャート図である。図９において、信号ｔｓによるＳ信号保持のタイミングまでの動作は、上記第１の実施形態と同様である。この時点でＳ信号、Ｎ信号はそれぞれＳ信号保持容量３０９、Ｎ信号保持容量３１０に保持されている。

次に、信号ｄｓをＨｉｇｈレベルにして、ダミー信号読出し回路２０９のＮ信号ショートスイッチ１１０１及びＳ信号ショートスイッチ１１０２をＯＮする。その後、再び信号ｄｓをＬｏｗレベルにしてＮ信号ショートスイッチ１１０１及びＳ信号ショートスイッチ１１０２をＯＦＦする。この動作により、ダミー信号読出し回路部２０９の各列のＮ信号、Ｓ信号はそれぞれ平均化される。

水平走査回路部２０５の動作によって順次信号を読み出す際には、まず、水平転送スイッチ１１０３及び１１０４をＯＮして、ダミー信号読出し回路部２０９のうち画素信号読出し回路部２０４に最も近い列のＳ信号、Ｎ信号を読み出す。その後、画素信号読出し回路部２０４の各列の信号を順次読み出していく。

撮像素子１０１から出力された信号は、上記第１の実施形態と同様に、ＡＦＥ１０２でアナログ−ディジタル変換等の処理がなされた後に、ＤＦＥ１０３で横線ノイズの補正が行われる。

図１０に、横線ノイズ補正部の構成を示す。図１０において、上記 第１の実施形態と異なるのはダミー信号保持回路部１３０１のみである。撮像素子１０１から行毎に出力されるダミー信号は１画素分のみであるから、図７のダミー信号ライン平均回路１００１は不要であり、１画素分のダミー信号を保持できるメモリが存在すればよい。保持すべきダミー信号のタイミングは、不図示のレジスタの設定値により指示される。

以上説明したように、本実施形態では、ダミー信号の平均処理を撮像素子１０１内でアナログ的に行うため、撮像素子１０１から出力するダミー信号は１行あたり１画素となり、出力データ数を軽減することができる。

従って、出力データ数の軽減分、水平走査回路部２０５の回路規模も削減することができ、また、撮像素子１０１及びＡＦＥ１０２、ＤＦＥ１０３、ＤＳＰ１０４の動作速度を緩和することもできる。更に、ＤＦＥ１０３の横線ノイズ補正部を、ライン平均回路を使用せず、１画素分のメモリという簡易な構成で実現することが出来る。その他の構成及び作用効果は、上記第１の実施形態と同様である。

（第３の実施形態）
次に、図１１及び図１２を参照して、本発明の第３の実施形態である撮像装置について説明する。図１１は、本発明の第３の実施形態である撮像装置の概略構成を説明するためのブロック図である。なお、上記第１の実施形態と重複する部分には、符号を流用して説明する。

本実施形態では、撮像素子１０１が、Ａ／Ｄ変換回路（アナログ−ディジタル変換回路）及び横線ノイズ補正部（補正手段）を有する。従って、撮像素子１０１の出力はＡＦＥ１０２を介すことなくＤＦＥ１０３へ直接入力される。

図１２は、本実施形態の撮像素子１０１の画素領域２０１及びその周辺回路のレイアウトを示す図である。

図１２に示すように、本実施形態では、上記第１の実施形態の撮像素子に対して、差動増幅器２０８の出力がＡ／Ｄ変換器１５０１でアナログ−ディジタル変換され、その後、横線ノイズ補正部１５０２で補正される構成が加えられている。

横線ノイズ補正部１５０２は、ロジック回路のみで構成されており、図７の回路構成がそのまま横線ノイズ補正部１５０２の内部に配置される。横線ノイズ補正部１５０２で横線ノイズの補正処理が行なわれた後に、各画素出力は出力端子からＤＦＥ１０３へ出力される。

以上説明したように、本実施形態では、撮像素子１０１内部において横線ノイズの補正が終了した後に画素出力されるため、ＤＦＥ１０３あるいはＤＳＰ１０４で横線ノイズ補正を行う必要はなくなる。

なお、撮像素子１０１内部でＡ／Ｄ変換機能を備える場合、本実施形態の他に、列毎にＡ／Ｄ変換回路を配置するカラムＡＤ方式の撮像素子が考えられる。このような場合には、ダミー信号読出し回路部２０９及び画素信号読出し回路部２０４の出力をそれぞれ列毎のＡ／Ｄ変換器に入力し、その後に横線ノイズ補正部を配置し補正すればよい。その他の構成及び作用効果は、上記第１の実施形態と同様である。

なお、上述の実施形態では、ダミー信号読出し回路部２０９は垂直走査回路部２０３の上部に配置される構成としたが、下部に配置される構成でもよい。

なお、本発明は上記各実施形態に例示したものに限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。

本発明の第１の実施形態である撮像装置の概略構成を説明するためのブロック図である。 撮像素子の概略構成を示すブロック図である。 撮像素子の画素信号読出し回路部の詳細な構成を示す回路図である。 撮像素子の画像信号読出し動作例を示すタイミングチャート図である。 撮像素子のダミー信号読出し回路部の詳細な構成を示す回路図である。 撮像素子の画素領域及びその周辺回路のレイアウトを示す図である。 ＤＦＥ内部の構成を示すブロック図である。 本発明の第２の実施形態である撮像装置において、撮像素子の画像信号読出し回路部及びダミー信号読出し回路部の概略構成を示す回路図である。 撮像素子の画像信号読出し動作例を説明するためのタイミングチャート図である。 ＤＦＥ内部の構成を示すブロック図である。 本発明の第３の実施形態である撮像装置の概略構成を説明するためのブロック図である。 撮像素子の画素領域及びその周辺回路のレイアウトを示す図である。 従来の撮像素子の概略構成を示すブロック図である。 従来の撮像素子の１画素の構成を示す回路図である。 従来の撮像素子の概略レイアウトを示す図である。

符号の説明

１００ 撮像装置
１０１ 撮像素子
１０２ ＡＦＥ
１０３ ＤＦＥ
１０４ ＤＳＰ
１０５ 駆動信号発生器
１０６ ＣＰＵ
１０７ ＲＯＭ
１０８ ＲＡＭ
１０９ 記録媒体
１１０ 電源スイッチ
１１１ 第１のシャッタースイッチ（ＳＷ１）
１１２ 第２のシャッタースイッチ（ＳＷ２）
１１３ モードダイアル
２０２ 画素
２０３ 垂直走査回路部
２０４ 画像信号読出し回路部
２０５ 水平走査回路部
２０８ 差動増幅回路部
２０９ ダミー信号読出し回路部

Claims (6)

1. 被写体像を光電変換して信号を得る複数の画素と、
   前記複数の画素からの信号を垂直信号線を介して行毎に読み出す画素信号読出し回路部と、
   前記複数の画素及び前記垂直信号線に接続されることなく、ダミー信号を読み出すダミー信号読出し回路部と、
   前記画素信号読出し回路部及び前記ダミー信号読出し回路部の出力を転送する水平走査回路部と、
   前記ダミー信号読出し回路部の出力を用いて前記画素信号読出し回路部の出力を行毎に補正する補正手段と、を備えたことを特徴とする撮像装置。
2. 前記複数の画素に併設された制御回路部を備え、前記ダミー信号読出し回路部は、前記制御回路部の上部又は下部に配置される、ことを特徴とする請求項１に記載の撮像装置。
3. 前記ダミー信号読出し回路部は、前記水平走査回路部と前記制御回路部との間に配置される、ことを特徴とする請求項２に記載の撮像装置。
4. 前記制御回路部は、垂直走査回路部である、ことを特徴とする請求項２又は３に記載の撮像装置。
5. 前記ダミー信号読出し回路部は、前記画素信号読出し回路部に隣接して配置される、ことを特徴とする請求項１〜４のいずれか一項に記載の撮像装置。
6. 前記ダミー信号読出し回路部の入力信号は、固定電位である、ことを特徴とする請求項１〜５のいずれか一項に記載の撮像装置。

Images