JP4883931B2 - 半導体積層基板の製造方法 - Google Patents

Description

本発明は、窒化物系半導体からなるエピタキシャル基板、及び、それを用いた半導体装置に関するものである。

窒化アルミニウム（以下、ＡｌＮという。）、窒化ガリウム（以下、ＧａＮという。）、窒化インジウム（以下、ＩｎＮという。）、あるいは、それらの混晶である窒化アルミニウムガリウムインジウム（以下、Ａｌ_ｘＧａ_{１−ｘ−ｙ}Ｉｎ_ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）という。）などの窒化物系半導体は受発光素子や電子走行素子に用いることができるため、近年、その結晶成長や半導体装置への応用について、幅広く研究がなされており、発光ダイオード、レーザダイオードに関しては、既に実用化されているものもある。

窒化物系半導体は大型のバルク単結晶が成長できないため、一般的には、（０００１）サファイア（以下Ｃ面サファイアという）、（１１−２０）サファイア、もしくは、（０００１）４Ｈ−ＳｉＣ、（０００１）６Ｈ−ＳｉＣなどの基板を用いてヘテロエピタキシャル成長させている。

エピタキシャル成長の方法としては、有機金属気相成長(ＭＯＶＰＥ) 法、分子線エピタキシー(ＭＢＥ)法、ハライド気相成長（ＨＶＰＥ）法などがあるが、実用化の面で最も一般的なのはＭＯＶＰＥ法である。

上記のように、既に実用化されている半導体装置に用いられている窒化物系半導体は、結晶構造が、反転対象性を持たない六方晶系のウルツ鉱構造であることに起因し、大きな圧電性を有している。また、図９は、異なる材料からなる２層（第１層９１、及び、第２９２）が積層された窒化物系半導体のヘテロ接合を示しているが、結晶成長方位は全てへテロ接合界面９１ａがＣ軸９３と直交しており、これをＣ軸配向と呼ぶ。従って、格子定数の異なる２層を積層してなるヘテロ接合を作製した場合、結晶内に歪によって大きなピエゾ電界を生じる。

このピエゾ電界は半導体装置の特性に大きな影響を与えている。まず、発光ダイオードやレーザダイオードなどの発光装置ついて述べる。

例えば、特許文献１では、図１０のようにＣ面サファイア基板１０１上にＧａＮ層１０２を形成し、それを基板に用いて、ｎ型バッファ層１０３、ｎ型クラッド層１０４、ｎ型ガイド層１０５、量子井戸構造活性層１０６、ｐ型キャップ層１０７、ｐ型ガイド層１０８、ｐ型クラッド層１０９、ｐ側コンタクト層１１０を順次積層している。さらに、ドライエッチングを用いて、ｎ型クラッド層１０４、及び、ｐ型クラッド層１０９をそれぞれ露出させ、絶縁層１１１、ｐ側電極１１２、及び、ｎ側電極１１３を形成してレーザダイオード１０を構成している。このように、通常、活性層１０６には量子井戸構造を用いるが、大きなピエゾ電界によりバンド構造が変化し、それにより特性向上における問題を生じていた。

また、砒化アルミニウムガリウムなど、他の化合物を用いたレーザダイオードでは、量子井戸構造に意図的に歪を発生させ、半導体のバンド構造を変化させてレーザの閾値電流を低減するなど、特性を向上させている。しかしながら、現状の窒化物系半導体においては、意図的に歪みを生じさせてもレーザの閾値電流の低減は殆どない。その原因は、窒化物系半導体が成長方向に対して結晶がＣ軸配向しているため、バンド構造が効果的には変化しないためである。

発光ダイオードの場合も、活性層に生じているピエゾ電界がキャリアの再結合確率を低減し、輝度向上を妨げている。

次に、電界効果トランジスタ（以下、ＦＥＴという）などの電子走行装置に応用する場合について述べる。通常、ＧａＮと窒化アルミニウムガリウム（以下、ＡｌＧａＮという。）のヘテロ接合を用いることにより、その界面で２次元電子ガスを形成している。

例えば、特許文献２では、図１１のように、ＦＥＴを形成している。まず、Ｃ面サファイア基板１０１上に、厚みが３０ｎｍの低温バッファ層１１４を介して厚みが２μｍのアンドープＧａＮ層１１５を成長させ、その後、３０ｎｍのアンドープＡｌ_０．３Ｇａ_０．７Ｎ層１１６、１０ｎｍのアンドープＧａＮ層１１７、１０ｎｍのアンドープＡｌ_０．３Ｇａ_０．７Ｎスペーサ層１１８、１０ｎｍのｎ型Ａｌ_０．３Ｇａ_０．７Ｎ電子供給層１１９、１５ｎｍの傾斜組成アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層１２０、６ｎｍのｎ型Ａｌ_０．０６Ｇａ_０．９４Ｎコンタクト層１２１を順次積層している。さらにソース電極１２２、ドレイン電極１２３、ゲート電極１２４をそれぞれ形成して、ＦＥＴ１１が得られている。

このように、Ｃ面サファイア基板１０１を用いて窒化物系半導体を成長した場合、Ｃ軸配向した窒化物系半導体が成長し、その材料に特有なピエゾ電界の影響を受けてヘテロ接合の界面付近に反転層が形成されるので、不純物を添加しないで作製しても界面には１０１３ｃｍ^−２程度の２次元電子ガスが発生する。従って、これを用いて製造したＦＥＴ１１は、ゲートバイアスがゼロの状態で既にドレイン電流が流れ得る、所謂デプレッション型のＦＥＴである。

しかしながら、実際には、上記のデプレッション型ＦＥＴだけでなく、ゲートバイアスがゼロの状態ではドレイン電流が流れ得ず、ゲートバイアスを印加することでドレイン電流が流れる所謂、エンハンスメント型ＦＥＴも必要である。

ところが、窒化物系半導体を用いたＦＥＴには、現状ではエンハンスメント型がなく、回路設計に制約が多く、その応用が限られていたため、窒化物系半導体を用いたエンハンスメント型のＦＥＴが強く望まれていた。

エンハンスメント型のＦＥＴを製造するには、半導体積層構造における反転層形成の制御が必要である。

例えば、砒化物系半導体を用いたＦＥＴでは、砒化アルミニウムガリウムからなる障壁層の膜厚を数１０ｎｍ程度の範囲で調節することで反転層の形成を制御することが可能で、デプレッション型とエンハンスメント型を区別して製造することができる。

回路設計上、デプレッション型ＦＥＴでなければならないこともあるが、その反面、動作させるためにはプラスとマイナスの２種類の電源が必要であり、消費電力が多いことや、それを用いる電子回路の部品点数が多くなる問題があった。

以上のように、窒化物系半導体におけるピエゾ電界の問題は、半導体装置の特性に大きな影響を与えるが、このピエゾ電界による問題が存在しない結晶成長方法として、（１１−２０）配向（以下、Ａ軸配向という。）、もしくは、（１０−１０）配向させればよいことが非特許文献１において既に報告されている。

窒化物系半導体を（１０−１０）配向させる方法については、有効なものが無い一方で、窒化物系半導体を（１１−２０）成長させる方法としては、（１−１０２）サファイア基板（以下、Ｒ面サファイア基板という。）を用いる方法が非特許文献２に、及び、４Ｈ−ＳｉＣ（１１−２０）基板上にＡｌＮを成長する方法が非特許文献３に記載されている。これらの中で、後者の方法は、現状の４Ｈ−ＳｉＣ（１１−２０）基板自体の作製技術において大型化が難しく、量産性が悪いため適さない。一方、Ｒ面サファイア基板は既に８インチ基板が現状でも製造可能であり、基板口径の問題はない。また、シリコンを用いた半導体装置と同様の半導体装置製造プロセスが利用可能な点や、ＳＯＳ（シリコン・オン・サファイア）装置と結びつけた応用が可能な点を考慮すると、工業的な魅力は大きい。従って、量産性、コストの面から考えてＲ面サファイア基板上に窒化物系半導体を成長させる方法が最も有利であると考えられている。

Ｒ面サファイア基板上に窒化物計半導体を成長させる場合、その大きな格子定数差や、サファイアが無極性であることに起因する多量の貫通転位、及び、積層欠陥が導入されてしまうという問題、及び、半導体装置の製造に必要な急峻な界面の形成を困難にする劣悪な結晶形態の問題が存在していることが、本発明者ら、及び、その他の研究により明らかになっている。

貫通転位密度の低減のため、非特許文献４では、ＧａＮ層の厚膜化する手段が既に示されている。図１２に示すように、Ｒ面サファイア基板１１上にＭＯＶＰＥ法により、３０μmのｎ型ＧａＮ層１２５、ｎ型Ａｌ_０．１Ｇａ_０．９Ｎクラッド層１２６、ＧａＮ／Ｉｎ_０．１５Ｇａ_０．８５Ｎ多重量子井戸構造の活性層１２７、ｐ型Ａｌ_０．１Ｇａ_０．９Ｎクラッド層１２８、ｐ型ＧａＮ層１２９を順次積層している。さらに、これにドライエッチングによりｎ型ＧａＮ層１２５を露出させ、ｐ側電極１３０とｎ側電極１３１の形成を行い、発光ダイオード１２を形成している。

また、貫通転位密度の低減の別の手法として、選択横方向成長を用いた方法が非特許文献５に示されており、図１３に示すように、Ｒ面を主面とするサファイア基板１１上に、ＭＯＶＰＥ法によりＧａＮ層１３２を成長した後、既存のフォトリソグラフィー技術、及び、ウエットエッチング技術により、ＳｉＯ_２からなるマスク１３３を形成し、その後、ＭＯＶＰＥ法により、再成長ＧａＮ層１３４を再成長している。この方法により、貫通転位が再成長層に伝搬するのをマスク１３３が防止し、貫通転位密度を低減している。
特開平１１−１７７１７５号公報 特開平１０−３３５６３７号公報 Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．３９（２０００）４１３−４１６ Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．４２（２００３）Ｌ８１８−Ｌ８２０ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８３（２００３）５２０８−５２１０ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８４（２００４）３６６３−３６６５ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８１（２００２）１２０１−１２０３

非特許文献４は、活性層１２７のピエゾ電界に関する検討がなされている点で有用であるが、発光ダイオードを構成する場合には厚すぎる、３０μｍという膜厚のｎ型ＧａＮ層１２５を用いており、成長時間があまりにも長くなるだけでなく、成長後のエピタキシャル基板の反りが大きくなることが大きな問題であり、実用化には不向きな技術であった。これは、成長させた窒化物系半導体の膜厚が小さいと表面モフォロジーが凹凸形状を有するため、膜厚を大きくして表面を平坦化させているからである。

また、非特許文献５の方法では、マスク上を再成長ＧａＮ層１３４の結晶が横方向成長して隣接する再成長ＧａＮ層１３４と会合し、平坦化に至るまでの過程で、相当時間の再成長が必要となり、横方向成長と共に膜厚方向への成長が起こることから、結局ＧａＮ層の総膜厚が厚くなるという問題があった。しかも、再成長ＧａＮ層１３４表面の、選択的にマスクされない部分からは貫通転位の伝搬は避けられず、基板全面での貫通転位密度の低減は困難であった。さらに、マスク１３３のＳｉＯ_２が再成長ＧａＮ層１３４の中に埋め込まれることとなり、マスク１３３から生じる意図しないシリコン元素の拡散により、半導体装置の電気的特性を劣化させる問題が予想される。

上記に鑑みて、本発明は、基板全面において低貫通転位密度で、かつ、表面平坦性の優れたＡ軸配向の窒化物系半導体を、Ｒ面サファイア基板上に薄い膜厚で実現することを目的とし、さらに、発光ダイオード、レーザダイオード、トランジスタ等、高性能の半導体装置を作製可能なエピタキシャル基板の提供を可能とするものである。

本発明は、サファイア基板上に、ＧａＮからなる半導体層が設けられた基板を形成する方法であって、Ｒ面を主面とするサファイア基板上に、ＡｌＮからなる下地層をエピタキシャル成長させる工程と、前記下地層の表面に、上面における断面が周期１０ｎｍ〜２０μm、高さ１０ｎｍ〜１０μmの凹凸形状を有する、ＡｌＧａＮからなる第１の半導体層を
エピタキシャル成長させる工程と、前記第１の半導体層の表面に、Ａ軸配向したＧａＮからなる第２の半導体層をエピタキシャル成長させることを特徴とする半導体積層基板の製造方法を提供する。

なお、前記第２の半導体層をエピタキシャル成長させる工程では、前記第２の半導体層として、膜厚が１０μｍ以下であり、かつ上面の平均二乗根面粗さ（ＲＭＳ）が１０nm未満である、Ａ軸配向したＧａＮからなる層をエピタキシャル成長させてもよい。

貫通転位密度、及び、積層欠陥密度を低減し、かつ、表面平坦性に優れたＡ軸配向の窒化物系半導体を有するエピタキシャル基板を、小さな膜厚で製造可能とする。これにより、ピエゾ電界に起因した半導体装置における問題を解消し、高性能な半導体装置を提供でき、また、エンハンスメント型で動作する電界効果トランジスタを提供可能とする。

以下、本発明の実施の形態について図面を用いて詳細に説明する。

図1は、窒化物系半導体のエピタキシャル基板の構造を示す断面図である。

まず、ＭＯＶＰＥ法により、Ｒ面を主面とするサファイア基板１１（以下、Ｒ面サファイア基板１１という。）の主面１１ａ上に、下地層１２を、第１の層１３を順次積層する。第１の層１３は、下地層１２から歪みを受けるため、結晶成長中にその断面形状が自発的に周期１０ｎｍから２０μm、高さ１０ｎｍから１０μmの凹凸形状１３ａとなる。その後、さらに第２の層１４を成長することによって、第１の層１３に形成した凹凸形状１３ａを平坦化させ、その結果、第２の層１４の表面１４ａの二乗根平均（以下、ＲＭＳという。）の面粗さは、１０ｎｍ未満となる。凹凸形状１３ａが平坦化されず、その場合は、後のフォトリソグラフィー工程において支障を生じるため、半導体装置の作製が不可能となる。

ここで、本発明において、サファイア基板のＲ面はＲ軸に垂直な面、サファイア基板のＣ面はＣ軸に垂直な面、サファイア基板のＡ面はＡ軸に垂直な面である。

また、本発明でＲ面とは±５度のオフ角の範囲内のものも含む。

また、第１の層１３に周期１０ｎｍから２０μm、高さ１０ｎｍから１０μmの凹凸形状１３ａが形成されることが重要である。これにより、第２の層１４を積層した際、貫通転位や積層欠陥などの結晶欠陥が横方向に曲がり、膜厚方向への伝搬を防止できることから、エピタキシャル基板の表面１４ａにおける結晶欠陥密度を低減することが可能である。

なお、図１における符号１１ｂ、及び、１１ｃは、それぞれ、Ｒ面サファイア基板１１のＲ軸、及び、Ｃ軸を表している。また、符号は１４ｂ、及び、１４ｃは、それぞれ、第２の層１４のＡ軸、及び、Ｃ軸を表している。

また、本発明で用いるＲ面サファイア基板１１の主面３１のオフ・アングルについては、望ましくは、図３のようにＣ軸３２をR軸３３に近づける方向に０．５°程度傾けたものを用いると結晶成長が容易になるので良いが、あらゆる方向のオフ角が５度以下であれば、成長条件を調節することで、本発明の効果を発揮させることが可能であり、本発明においては重要な点とは言えない。ここで図３における３１は、Ｒ面サファイア基板１１の単位胞である。

さらに、ＭＯＶＰＥ法による結晶成長で説明してきたが、MBE法、HVPE法など、他の結晶成長法によってでも同様の効果が発揮できる。

また、第２の層１４をＧａＮで構成すれば、その上に半導体素子構造を堆積する場合に、半導体素子構造の最下層を兼ねることが可能であり、例えば、青色レーザダイオード用、または、青色ＬＥＤ用のｎ型クラッド層とすることもできるし、ＦＥＴ用のチャネル層とすることができる。

第２の層１４をＧａＮ以外の材料で構成する場合は、エピタキシャル基板上に、さらにＧａＮからなる別の層を積層して、エピタキシャル基板としても差し支えない。無論、紫外線発光ダイオードなど、ＧａＮを用いずに半導体素子構造を形成する場合は、これに限定されない。

また、第２の層の膜厚は、望ましくは共に１ｎｍから１０μmの範囲で作製するのが、半導体装置の製造工程を考慮すると良好であるといえるが、これよりも厚くても薄くても本発明の効果を発揮することは可能である。しかし、１０μmを超える高さの凹凸形状１３ａを形成した場合、薄い膜厚で実現するという本来の目的から逸脱するため好ましくない。

また、本発明のエピタキシャル基板は、結晶欠陥密度の低減を薄い膜厚で実現可能なことが特徴であるが、第２の層より上に受発光素子、電子走行素子などの半導体素子構造を形成したエピタキシャル基板とすることにより、高性能な半導体装置を製造できる。

また、窒化物系半導体Ａｌ_ｘＧａ_{１−ｘ−ｙ}Ｉｎ_ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）は、ｘ、及び、ｙを変化させることで格子定数の異なる材料を作り分けて成長することが可能であり、異なる窒化物系半導体層による接合を作製するとき、適宜、歪みの大きさを調節することができる。これは、互いに組成の異なる窒化物系半導体層を積層することで、格子不整合による歪みが生じるが、この歪みが結晶形態に影響することを利用するものである。本発明においては、成長中に上記の凹凸形状１３ａの結晶形態となるようにする場合に、第１の層１３を構成する窒化物系半導体の格子が、歪みを受けるようにすれば良い。このためには、原料ガスの流量、成長温度、成長圧力などの成長条件を調節して積層すれば良く、図１のように、Ｒ面サファイア基板１１上に成長させ、第１の層１３の下端が直接接する下地層１２から歪みを受けるようにしても良いし、図２のように、下地層１２を成長せず、第１の層１３がＲ面サファイア基板１１から直接歪みを受けても良い。

例えば、図１において、ＡｌＮ（ｘ＝１、ｙ＝０）からなる下地層１２をＲ面サファイア基板１１上に積層し、その下地層１２上に、Ａｌ_０．５Ｇａ_０．５Ｎ（ｘ＝０．５、ｙ＝０）からなる第１の層１３を順次積層する場合、下地層１２よりも格子定数の大きい第１の層１３は、下地層１２から圧縮歪みを受け、凹凸形状１３ａを有する結晶形態の第１の層１３を成長し易くなる。

また、例えば、図２において、ＡｌＮ（ｘ＝１、ｙ＝０）からなる第１の層１３に、Ｒ面サファイア基板１１から歪みを加える場合は、結晶構造自体が一致しないが、R面サファイア基板１１表面の原子間距離がA軸配向した第１の層１３よりも大きいため、第１の層１３は一軸性の歪みを受け、凹凸形状１３ａを有する結晶形態の第１の層１３を成長し易くなる。

このように、いずれのｘ、ｙを選んだ場合でも、第１の層１３が凹凸形状を有していれば、第２の層中の貫通転位や積層欠陥を横方向に曲げることができるので、エピタキシャル基板１あるいは２の表面への伝播を防ぎ、高品質な結晶を得ることが出来る。しかし、第２の層の成長条件を制御しないと、第２の層の断面形状も凹凸となり、エピタキシャル基板として不適当であり、良好な半導体装置の形成が困難である。従って、第２の層の成長条件は制御する必要がある。具体的には、Ｖ族原料とＩＩＩ族原料の供給比率（所謂Ｖ／ＩＩＩ比）を５〜９００となるように、成長温度は７００〜１０５０℃となるように調節すれば第１の層１３の凹凸形状を埋め込んで平坦化することができる。また、このような成長条件を用いても、成長時間が不充分であると第１の層１３の凹凸形状１３ａが埋め込まれず、表面が平坦化されない場合があるので注意を要する。しかしながら、このように条件を制御することで、従来技術のように３０μmもの層を積層する必要はなく、表面が平坦なエピタキシャル基板１または２を得ることができる。

すなわち、成長中に、周期１０ｎｍ〜２０μm、高さ１０ｎｍ〜１０μmの凹凸からなる結晶形態を有するように第１の層１３を結晶成長させても良いし、また、凹凸形状でない第１の層１３を、成長後に加工して、上記の凹凸形状１３ａを人為的に形成しても良い。人為的な加工を第１の層１３に対して行う場合は、既存のフォトリソグラフィー技術、エッチング技術、及び、蒸着法などを駆使して行えばよい。

周期が１０ｎｍより小さいと第２の層中の転位の曲がることの効果が不充分で、結晶品質が向上しない。また、２０μｍよりも大きいと、第２の層によって第１の層の凹凸形状を埋め込んで平坦化させることが困難となり、適さない。第１の層の凹凸形状の高さについても同様に、１０ｎｍより小さいと第２の層の結晶品質が向上せず、１０μmより大きいと平坦化が困難となる。

成長中に上記の凹凸形状１３ａを形成する場合は、第１の層１３を成長させた後、半導体成長装置から取り出すことなく、引き続き第２の層１４を成長させるとエピタキシャル基板１あるいは２の製造時間を短縮することができる。

一方、第１の層１３を成長させた後、一度半導体成長装置から取り出し、その後、第２の層１４を再成長させる場合には、エピタキシャル基板の成長時間は長くなるが、第１の層１３の凹凸形状１３ａを確認することができ、それに応じて後に再成長させる第２の層１４の成長条件を調節することができる。

以下、本発明の実施例について説明する。

（第１の実施例）
成長方法にはＭＯＶＰＥ法を用い、図１のように、半導体成長用基板１１としてＲ面サファイア基板１１を使用した。

成長温度１１００℃でＡｌＮからなる下地層１２を１００ｎｍ成長させ、その後、成長温度８５０℃でＡｌ_０．５Ｇａ_０．５Ｎからなる第１の層１３を積層し、これにより凹凸形状１３ａを成長中に生じさせた。この時、本来、ＡｌＮの格子定数がＡｌ_０．５Ｇａ_０．５Ｎのそれよりも大きいことから、第１の層１３は、下地層１２から歪みを受けている。その後、成長条件を調節して、凹凸形状１３ａが埋め込まれるようにしてＧａＮからなる第２の層１４を３μm成長した。この時の、Ｖ／ＩＩＩ比は３００、成長温度は９５０℃とした。図４にこの試料の断面透過電子顕微鏡像を示す。凹凸形状１３ａは、５００ｎｍ〜２μmの範囲で広く分布した主に三角形であった。また、サファイアＲ面基板１１と下地層１２の格子定数差に起因する貫通転位および積層欠陥１４ｄが、凹凸形状１３ａによって、および、その上に成長した第２の層１４の横方向成長によって、横方向に曲げられ、貫通転位密度、及び、積層欠陥密度は、それぞれ、５× １０^８／ｃｍ^２、５× １０４／ｃｍであり、それぞれ、従来の２× １０^９／ｃｍ^２、２× １０^５／ｃｍに比較して大幅な結晶欠陥密度の低減が確認された。また、図５に示すように原子間力顕微鏡による観察によって、表面の非常に平坦なエピタキシャル基板１が得られていることが分かり、この時のＲＭＳの面粗さは、０．２ｎｍであった。

なお、上記の第１の層上に、比較として第２の層の成長条件を１１００℃、Ｖ／ＩＩＩ比を１０００としたところ、第１の層の上端面の凹凸形状が、第２の層により埋め込まれず、ＲＭＳの面粗さが０．２μmであり、非常に大きくなった。従って、残っている凹凸形状のためフォトリソグラフィー工程において支障を生じ、半導体装置の作製が不可能となった。

さらに、凹凸形状１３ａの変化による、表面平坦性、及び、結晶欠陥密度を評価するため、以下に示す実験を行った。Ａｌ_０．５Ｇａ_０．５Ｎからなる第１の層の凹凸形状１３ａを様々に変化させた。その後、同一の条件により、ＧａＮからなる第２の層を成長させた。その試料を断面透過電子顕微鏡像から、凹凸形状の周期の分布、及び、貫通転位密度と積層欠陥密度を評価した。

表１にその結果を示す。

まず、条件（ａ）〜（ｅ）（実施例１〜４、及び、比較例１）では、第２の層の表面のＲＭＳの面粗さは、１ｎｍ以下であり、半導体装置が作製可能であったが、条件（ｆ）（比較例２）においては、十分に凹凸形状を埋め込むことができず、結果として、非常に大きな１００ｎｍというＲＭＳの面粗さとなった。また、貫通転位密度は、条件（ｂ）〜（ｆ）（実施例１〜４、及び、比較例２）においては、１０^８／ｃｍ^２台であり、低減できていたが、条件（ａ）（比較例１）でのみ１０^９／ｃｍ^２台であり、低減ができていなかった。積層欠陥密度についても同様であり、条件（ｂ）〜（ｆ）（実施例１〜４、及び、比較例２）においては、１０^４本／ｃｍ台であり、低減できていたが、条件（ａ）（比較例１）では１０^５本／ｃｍ台であり、低減できていなかった。従って、第１の層の凹凸形状の周期は、条件（ｈ）〜（ｋ）（実施例５〜８）のように、１０ｎｍ以上、２０μm以下の範囲で分布していれば良いことが分かった。

同様にして、凹凸形状の高さの分布、及び、貫通転位密度と積層欠陥密度を評価した。

表２にその結果を示す。

まず、条件（ｇ）〜（ｋ）（実施例５〜８、及び、比較例３）では、第２の層の表面のＲＭＳの面粗さは、１ｎｍ以下であり、半導体装置が作製可能であったが、条件（ｌ）（比較例４）においては、十分に凹凸形状を埋め込むことができず、結果として、非常に大きな１００ｎｍというＲＭＳの面粗さとなった。また、貫通転位密度は、条件（ｈ）〜（ｌ）（実施例５〜８、及び、比較例４）においては、１０^８／ｃｍ^２台であり、低減できていたが、条件（ａ）（比較例１）でのみ１０^９／ｃｍ^２台であり、低減ができていなかった。積層欠陥密度についても同様であり、条件（ｈ）〜（ｌ）（実施例５〜８、及び、比較例４）においては、１０^４本／ｃｍ台であり、低減できていたが、条件（ｇ）（比較例３）では１０^５本／ｃｍ台であり、低減できていなかった。従って、第１の層の凹凸形状の高さは、条件（ｂ）〜（ｅ）（実施例１〜４）のように、１０ｎｍ以上、１０μm以下の範囲で分布していれば良いことが分かった。

上記の範囲で凹凸形状の寸法が分布する第１の層を有するエピタキシャル基板１を用いて、半導体装置として図６に示すような、発光波長５２０ｎｍの緑色発光ダイオードを作製した。まず、ＭＯＶＰＥ法により、エピタキシャル基板１上に、ＧａＮからなるｎ型クラッド層６１、ＧａＩｎＮからなる活性層６２、ＡｌＧａＮからなるｐ型クラッド層６３、ＧａＮからなるｐ型コンタクト層６４を形成した。さらに、ドライエッチングにより、ｎ型クラッド層６１を部分的に露出させた後、ｐ側電極６５、及び、ｎ側電極６６をそれぞれ電子線蒸着法に用いて形成し、発光ダイオード６を得た。

その結果、Ｃ面サファイア基板上に、同様の構造にて作製した、発光素子構造ヘテロ界面が直交しているような試料構造を持つエピタキシャル基板にて作製した場合に比べ1.5倍程度外部量子効率が向上していた。

また、同様にエピタキシャル基板１を用い、半導体装置として、図７のような発振波長４００ｎｍのレーザダイオードを作製した。まず、ＭＯＶＰＥ法により、エピタキシャル基板１上に、ＧａＮからなるｎ型コンタクト層７０１、ＡｌＧａＮからなるｎ型クラッド層７０２、ＧａＮからなるｎ型ガイド層７０３、ＧａＩｎＮからなる活性層７０４、ＧａＮからなるｐ型ガイド層７０５、ＡｌＧａＮからなるブロック層７０６、ＡｌＧａＮからなるｐ型クラッド層７０７、ＧａＮからなるｐ型コンタクト層７０８を順次積層した。その後、ドライエッチングによりｎ型コンタクト層７０１を露出させ、さらに、ｐ型クラッド層を露出させてリッジ構造を形成した。リッジ構造の側壁を覆うようにしてＳｉＯ_２からなる絶縁層７０９を形成し、ｐ側電極７１０、及び、ｎ側電極７１１をそれぞれ電子線蒸着法に用いて形成し、レーザダイオード７を得た。

その結果、従来のＣ軸とヘテロ界面が直交しているような結晶構造を持つエピタキシャル基板にて作製した場合に比べ、閾値電流が低減できた。

また、同様にエピタキシャル基板１を用い、半導体装置として、図８のような電界効果トランジスタ８を作製した。まず、ＭＯＶＰＥ法により、ＧａＮからなるチャネル層８１、ＡｌＧａＮからなる障壁層８２を順次積層した。さらに、素子分離を行った後（図示せず）ソース電極８３、ドレイン電極８４、ゲート電極８５をそれぞれ電子線蒸着法に用いて形成し、電界効果トランジスタ８を得た。

その結果、ゲートバイアスがゼロの時、ソース電極８３−ドレイン電極８４間には電流が流れなかった。ゲートバイアスを＋１Ｖとしたとき、電流が０．１Ａ／ｍｍ流れた。このように、従来不可能であったエンハンスメント型の動作を示した。

（第２の実施例）
上記第１の実施例では、上記凹凸形状１３ａのような結晶形態を有するように第１の層１３を成長させた後、半導体成長装置から試料を取り出すことなく、引き続き第２の層を成長させた場合について述べたが、本第２の実施例では、第１の層の成長後に、試料を取り出し、凹凸形状１３ａの確認を行った上で、ＧａＮからなる第２の層１４を積層した場合について述べる。

試料を取り出した後、第２の層１４を再成長しても、エピタキシャル基板１のＲＭＳの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例１と同様の結果を示した。そこで、上記第１の実施例と同様の構造を用い、それぞれ、図６のような発光ダイオード６、図７のようなレーザダイオード７、図８のような電界効果トランジスタ８を得た。

その結果、上記第１の実施例と同様の半導体装置特性が得られた。

（第３の実施例）
上記第１の実施例、及び、２では、成長中に上記凹凸形状１３ａのような結晶形態を有するように第１の層１３を成長させた場合について述べたが、本実施例３では、第１の層の成長後に、試料を取り出し、上記凹凸形状１３ａのような形状となるよう第１の層を故意に加工し、かつ、その後第２の層を再成長させた場合について述べる。

試料を取り出し、上記凹凸形状１３ａのような形状となるよう第１の層を故意に加工し、かつ、その後第２の層を再成長させても、エピタキシャル基板１のＲＭＳの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例１と同様の結果を示した。そこで、上記第１の実施例と同様の構造を用い、それぞれ、図６のような発光ダイオード６、図７のようなレーザダイオード７、図８のような電界効果トランジスタ８を得た。

その結果、上記第１の実施例と同様の半導体装置特性が得られた。

（第４の実施例）
上記第１〜３の実施例では、第２の層１４としてＧａＮを成長させた場合について述べたが、本実施例４では、成長中に上記凹凸形状１３ａのような結晶形態を有するように、Ａｌ_０．５Ｇａ_０．５Ｎからなる第１の層１３を成長させた後、Ａｌ_０．２Ｇａ_０．８Ｎからなる第２の層１４を成長させた場合について述べる。

Ａｌ_０．２Ｇａ_０．８Ｎからなる第２の層１４を成長させた場合も、エピタキシャル基板１のＲＭＳの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例１と同様の結果を示した。そこで、上記第１の実施例と同様の構造を用い、それぞれ、図６のような発光ダイオード６、図７のようなレーザダイオード７、図８のような電界効果トランジスタ８を得た。

ここで、第２の層１４上にＧａＮからなる別の層（発光ダイオードの場合、ｎ型クラッド層６１を指す。また、レーザダイオードの場合、ｎ型クラッド層７１を指す。また、電界効果トランジスタの場合、チャネル層８１を指す。）を積層してある。

その結果、上記第１の実施例と同様の半導体装置特性が得られた。

（第５の実施例）
上記第１〜４の実施例では、下地層１２を用いた場合について述べたが、本実施例５では、下地層１２を用いず、第１の層１３を、直接、Ｒ面サファイア基板１１上に成長した場合について述べる。

まず、ＭＯＶＰＥ法により、Ｒ面サファイア基板１１上に、直接、ＡｌＮからなる第１の層を形成したところ、成長条件によって周期１０ｎｍ〜２０μm、高さ１０ｎｍ〜１０μmの凹凸形状１３ａを結晶形態に持っていた。次に、上記凹凸形状１３ａを埋め込むようにしてＧａＮからなる第２の層を成長したところ、エピタキシャル基板２が得られた。

ＲＭＳの表面粗さ、貫通転位密度、及び、積層欠陥密度は、実施例１〜４のエピタキシャル基板１と同様であった。そこで、上記第１の実施例と同様の構造を用い、それぞれ、発光ダイオード６、レーザダイオード７、電界効果トランジスタ８を得た。（図示せず。図６〜８におけるエピタキシャル基板１と同様にして、上記エピタキシャル基板２を用いた。）
その結果、上記第１の実施例と同様の半導体装置特性が得られた。

本発明のエピタキシャル基板を説明する断面図である。 本発明のエピタキシャル基板を説明する断面図である。 本発明で用いるＲ面サファイア基板の結晶方位について説明する模式図である。 本発明の実施例において作製したエピタキシャル基板の断面透過電子顕微鏡像図である。 本発明の実施例において作製したエピタキシャル基板の原子間力顕微鏡像図である。 本発明の半導体装置（発光ダイオード）を示す断面図である。 本発明の半導体装置（レーザダイオード）を示す断面図である。 本発明の半導体装置（電界効果トランジスタ）を示す断面図である。 Ｃ軸配向した窒化物系半導体のヘテロ接合を説明する模式図である。 従来のレーザダイオードを示す断面図である。 従来の半導体装置（電界効果トランジスタ）を示す断面図である。 従来の半導体装置（発光ダイオード）を示す断面図である。。 従来の貫通転位低減手法を説明する断面図である。

符号の説明

１ エピタキシャル基板
１１ Ｒ面サファイア基板
１１ａ Ｒ面サファイア基板の主面
１１ｂ Ｒ面サファイア基板のＲ軸
１１ｃ Ｒ面サファイア基板のＣ軸
１２ 下地層
１３ 第１の層
１３ａ 凹凸形状
１４ 第２の層
１４ａ 第２の層の主面
１４ｂ 第２の層のＡ軸
１４ｃ 第２の層のＣ軸
１４ｄ 第２の層１４中の貫通転位、及び、積層欠陥
２ エピタキシャル基板
３１ サファイアの単位胞
３２ Ｒ面サファイア基板１１の主面
３３ Ｃ軸
３４ R軸
６ 発光ダイオード
６１ ｎ型クラッド層
６２ 活性層
６３ ｐ型クラッド層
６４ ｐ型コンタクト層
６５ ｐ側電極
６６ ｎ側電極
７ レーザダイオード
７０１ ｎ型コンタクト層
７０２ ｎ型クラッド層
７０３ ｎ型ガイド層
７０４ 活性層
７０５ ｐ型ガイド層
７０６ ブロック層
７０７ ｐ型クラッド層
７０８ ｐ型コンタクト層
７０９ 絶縁層
７１０ ｐ側電極
７１１ ｎ側電極
８ 電界効果トランジスタ
８ チャネル層
８２ 障壁層
８３ ソース電極
８４ ドレイン電極
８５ ゲート電極
９１ 層
９１ａ ヘテロ接合界面
９２ 層
９３ Ｃ軸
１０ 従来の半導体装置（レーザダイオード）
１０１ Ｃ面サファイア基板
１０２ ＧａＮ層
１０３ ｎ型バッファ層
１０４ ｎ型クラッド層
１０５ ｎ型ガイド層
１０６ 量子井戸構造活性層
１０７ ｐ型キャップ層
１０８ ｐ型ガイド層
１０９ ｐ型クラッド層
１１０ ｐ側コンタクト層
１１１ 絶縁層
１１２ ｐ側電極
１１３ ｎ側電極
１１ 従来の半導体装置（電界効果トランジスタ）
１１４ 低温バッファ層
１１５ アンドープＧａＮ層
１１６ アンドープＡｌ０．３Ｇａ０．７Ｎ層
１１７ アンドープＧａＮ層
１１８ アンドープＡｌ０．３Ｇａ０．７Ｎスペーサ層
１１９ ｎ型Ａｌ０．３Ｇａ０．７Ｎ電子供給層
１２０ 傾斜組成アンドープＡｌxＧａ１-xＮ障壁層
１２１ ｎ型Ａｌ０．０６Ｇａ０．９４Ｎコンタクト層
１２２ ソース電極
１２３ ドレイン電極
１２４ ゲート電極
１２ 発光ダイオード
１２５ ｎ型ＧａＮ層
１２６ ｎ型Ａｌ０．１Ｇａ０．９Ｎクラッド層
１２７ ＧａＮ/Ｉｎ０．１５Ｇａ０．８５Ｎ多重量子井戸構造の活性層
１２８ ｐ型Ａｌ０．１Ｇａ０．９Ｎクラッド層
１２９ ｐ型ＧａＮ層
１３０ ｐ側電極
１３１ ｎ側電極
１３２ ＧａＮ層
１３３ マスク
１３４ 再成長ＧａＮ層

Claims (2)

1. サファイア基板上に、ＧａＮからなる半導体層が設けられた基板を形成する方法であって、
   Ｒ面を主面とするサファイア基板上に、ＡｌＮからなる下地層をエピタキシャル成長させる工程と、
   前記下地層の表面に、上面における断面が周期１０ｎｍ〜２０μm、高さ１０ｎｍ〜１０
   μmの凹凸形状を有する、ＡｌＧａＮからなる第１の半導体層をエピタキシャル成長させ
   る工程と、
   前記第１の半導体層の表面に、Ａ軸配向したＧａＮからなる第２の半導体層をエピタキシャル成長させることを特徴とする半導体積層基板の製造方法。
2. 前記第２の半導体層をエピタキシャル成長させる工程では、
   前記第２の半導体層として、膜厚が１０μｍ以下であり、かつ上面の平均二乗根面粗さ（ＲＭＳ）が１０nm未満である、Ａ軸配向したＧａＮからなる層をエピタキシャル成長させることを特徴とする請求項１記載の半導体積層基板の製造方法。
   

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