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JP4844391B2 - 半導体装置並びに配線基板及びその製造方法 - Google Patents

半導体装置並びに配線基板及びその製造方法 Download PDF

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Description

本発明は、半導体装置並びに配線基板及びその製造方法に関し、更に詳しくは、半導体チップを配線基板に実装した構造を有する半導体装置（以下、単に「半導体装置」という。）、並びに前記の半導体装置に用いられる配線基板及びその製造方法に関する。
電子機器を小型化、高性能化するために、近年では、半導体チップや半導体装置の実装密度の高密度化が図られている。半導体チップの実装密度は、多くの場合、ワイヤレスボンディング、特にフリップチップボンディングにより半導体チップを配線基板に実装することによって高められている。半導体装置の実装密度は、多くの場合、当該半導体装置を配線基板（半導体装置を構成している配線基板とは別の配線基板を意味する。以下、この配線基板を「マザーボード」という。）に表面実装することによって高められている。半導体装置については、例えばボール・グリッド・アレイ型半導体パッケージ等、表面実装に適した種々のパッケージ方法が開発されている。フリップチップボンディングや表面実装は、半導体チップや半導体装置の小型化、微細化、多ピン化等を進めるうえで有利である他、ワイヤボンディングに比べて配線抵抗を小さくすることができるので、半導体チップ又は半導体装置に形成されている集積回路等の高速動作性を確保するうえでも有利である。
また、例えばシステム大規模集積回路（システムＬＳＩ）を高機能化、高速化しようとする場合、１個のＬＳＩで当該高機能化、高速化を図るよりも、複数のＬＳＩ及び受動部品を１つの半導体チップに搭載した方が高機能化、高速化を低コストの下に図ることができることから、このようなシステムＬＳＩ（システムオンチップ）も広く採用されるようになってきている。
高集積化及び多ピン化された半導体チップを所望の配線基板に実装して半導体装置を形成する場合、半導体チップの熱膨張率と配線基板の熱膨張率との差が大きいと、半導体チップへの通電に伴う発熱により半導体装置の内部応力が大きくなって、半導体装置における半導体チップと配線基板との接合箇所や、半導体装置とマザーボードとの接続箇所等において応力集中が生じ、断線等が生じ易くなる。その結果として、半導体装置又は半導体装置を用いた電子機器の信頼性が低下する。信頼性の高い半導体装置又は電子機器を得るために、多くの場合、半導体装置における半導体チップと配線基板との接合箇所や、半導体装置とマザーボードとの接合部及びその周辺に樹脂を充填して、これらの接合箇所が補強される。
また、特開昭６４−３２６６２号公報（文献１）には、半導体チップと配線基板（大基板）との間に特定の熱膨張係数を有する小基板、すなわち半導体チップとの熱膨張係数差が配線基板（大基板）との熱膨張係数差よりも小さい小基板を介在させることによって信頼性を高めた半導体パッケージ構造（半導体装置）が記載されている。上記半導体チップは小基板に搭載され、配線基板（大基板）上には、半導体チップを搭載した小基板が複数搭載される。
半導体装置の発明ではないが、特開平８−１６７６３０号公報（文献２）には、集積回路チップと配線基板とをダイレクトスルーホールコネクションさせるにあたって、集積回路チップと配線基板との間に接着フィルムを介在させ、かつ、配線基板の熱膨張係数を集積回路の熱膨張係数に概ね等しくしたチップ接続構造が記載されている。
文献１に記載されているように、配線基板（大基板）と半導体チップとの間に特定の熱膨張特性を有している小基板を介在させることは、半導体装置の内部応力を抑制するうえで有用である。
しかしながら、半導体装置に対してはその性能の向上が常に求められており、配線基板上に実装される半導体チップの数は増大する傾向にある。また、配線基板上には半導体チップ以外の素子、例えばコンデンサ、抵抗器等の受動部品も実装することが求められる。
このため、文献１に記載されているように１つの半導体チップに１つずつ対応させて配線基板（大基板）上に小基板を実装したのでは、高性能の半導体装置を低コストの下に製造することが困難である。
また、特定の小基板を介在させるだけでは、高性能化に伴って微細かつ多ピン化している半導体チップの配線基板（大基板）への実装が困難を極める。
本発明は、上述した事情に鑑みてなされたものであり、その目的は、半導体装置の高信頼性を維持しつつ、高性能化と低コスト化を実現できるようにすることにある。
このような目的を達成するために、本発明の半導体装置は、厚さ方向の一方の面に複数の接続端子が配置されると共に前記厚さ方向の他方の面に複数の外部接続バンプが配置された配線基板と、前記接続端子に接続された少なくとも１つの半導体チップとを備え、前記配線基板は、複数の配線層と前記外部接続バンプとを有する第１配線部と、前記第１配線部に電気的に接続されかつ前記第１配線部と厚さ方向に一体化された第２配線部とを備え、前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、前記第１及び前記第２配線部は、互いに対向する面の大きさが同等であり、前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、かつ、前記半導体チップの熱膨張率と同等であることを特徴とする。
また、本発明の配線基板は、複数の配線層と複数の外部接続バンプとを有する第１配線部と、少なくとも１つの半導体チップと接続可能な状態で複数の接続端子が配置された第２配線部とを備え、前記第２配線部は、前記第１配線部に電気的に接続されかつ前記第１配線部と厚さ方向に一体化され、前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、前記第１及び前記第２配線部は、互いに対向する面の大きさが同等であり、前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、かつ、前記半導体チップの熱膨張率と同等であることを特徴とする。
また、本発明の配線基板の製造方法は、複数の配線層と複数の外部接続バンプとを有する第１配線部を形成する工程と、少なくとも１つの半導体チップと接続可能な状態で複数の接続端子が配置された第２配線部を前記第１配線部の厚さ方向に一体的に形成する工程とを備え、前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、前記第１及び前記第２配線部は、互いに対向する面の大きさが同等であり、前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、かつ、前記半導体チップの熱膨張率と同等であることを特徴とする。
本発明では、配線基板が、複数の配線層等を含む第１配線部に加えて、この第１配線部と厚さ方向に一体化された第２配線部を有する。第２配線部の熱膨張率は、第１配線部の熱膨張率よりも小さく、かつ、半導体チップの熱膨張率と同等である。このため、第２配線部上に実装される半導体チップと配線基板との熱膨張率差に起因する内部応力が抑制される。したがって、半導体チップが配線基板に実装された半導体装置の信頼性を高めることができる。
また、この半導体装置をマザーボードに表面実装した場合には、半導体チップとマザーボードとの間に第１配線部及び第２配線部が介在することになるので、半導体チップとマザーボードとの熱膨張率差に起因する内部応力も緩和される。したがって、半導体装置がマザーボードに実装された電子機器の信頼性を高めることもできる。
さらに、本発明では、配線基板において、第１配線部と第２配線部との互いに対向する面の大きさが同等である。このため、配線基板上に複数の半導体チップを実装して半導体装置の高性能化を図る場合にも、第２配線部を１つのみ形成すればよい。したがって、半導体装置の高性能化を低コストで実現できる。
さらにまた、本発明では、第１配線部を有することにより、端子ピッチの拡張および複数実装した半導体チップの最適配線接続が可能となり、高性能化と低コスト化を実現できる。
以上のように、本発明によれば、信頼性が高く、しかも高性能化を低コストで実現できる半導体装置を提供できる。この半導体装置を用いることにより、信頼性が高い高性能の電子機器を提供することが容易になる。
図１は、本発明の半導体装置及び配線基板それぞれの参考例を概略的に示す部分切り欠き側面図である。 図２は、本発明の半導体装置及び配線基板それぞれの第１実施例を概略的に示す部分切り欠き側面図である。 図３は、本発明の半導体装置の第２実施例を概略的に示す部分切り欠き側面図である。 図４は、本発明の半導体装置及び配線基板それぞれの変形例を概略的に示す部分切り欠き側面図である。 図５Ａは、本発明の配線基板の製造方法の第１実施例を説明するための工程図である。 図５Ｂは、図５Ａに引き続く工程を示す工程図である。 図５Ｃは、図５Ｂに引き続く工程を示す工程図である。 図５Ｄは、図５Ｃに引き続く工程を示す工程図である。 図６Ａは、第２配線部のコンタクトプラグ上にランド部を形成する場合の当該ランド部の形成方法を説明するための断面図である。 図６Ｂは、図６Ａに引き続く工程を示す断面図である。 図７Ａは、本発明の配線基板の製造方法の参考例を説明するための工程図である。 図７Ｂは、図７Ａに引き続く工程を示す断面図である。 図７Ｃは、図７Ｂに引き続く工程を示す断面図である。 図７Ｄは、図７Ｃに引き続く工程を示す断面図である。 図８は、第２配線部のコンタクトプラグ上にランド部を形成する場合の当該ランド部の他の形成方法を説明するための断面図である。
以下、本発明の半導体装置、並びに配線基板及びその製造方法の実施例について、図面を適宜引用しつつ詳述する。
＜半導体装置及び配線基板（参考例）＞
図１に示す半導体装置５０は、本発明の半導体装置の参考例に相当するものであり、配線基板２０に半導体チップ３０が複数、フリップチップボンディングされている。ただし、同図においては、１つの半導体チップ３０のみが現れている。
上記の配線基板２０は本発明の配線基板の参考例に相当するものであり、この配線基板２０は、第１配線部１０と、第１配線部１０に電気的に接続されかつこの第１配線部１０と厚さ方向に一体化された（すなわち、第１配線部１０に積層された）第２配線部１５とを備えている。第１配線部１０の内部には配線層１が複数層（図示の例では２層）形成され、配線層１それぞれの周囲には層間絶縁膜３が形成されている。また、第１配線部１０における厚さ方向の一方の面側には、各々が所定の配線層１に電気的に導通した状態で、外部接続バンプ５が複数形成されている。
一方、上記の第２配線部１５は、基材１２と、基材１２をその厚さ方向に貫く接続端子１４とを有している。接続端子１４の総数は、例えば各半導体チップ３０に形成されている電極端子２５の総数と同じ数にすることができる。個々の接続端子１４は、第２配線部１５（基材１２）をその厚さ方向に貫く貫通孔に設けられたコンタクトプラグ（以下、「コンタクトプラグ１４」という。）からなる。各コンタクトプラグ１４は、第１配線部１０側に薄肉のランド部１４ａを有している。第２配線部１５は、個々のコンタクトプラグ１４におけるランド部１４ａがそれぞれ所定の配線層１と直接接した状態で、第１配線部１０と厚さ方向に一体化されている。この第２配線部１５の平面視上の大きさは、第１配線部１０の平面視上の大きさと同等である。すなわち、第１配線部１０と第２配線部１５とは、互いに対向する面の大きさが同等である。
ここで「第２配線部１５の平面視上の大きさが第１配線部１０の平面視上の大きさと同等である」とは、第２配線部１５の平面視上の面積と第１配線部１０の平面視上の面積との差、すなわち第２配線部１５と第１配線部１０との互いに対向する面の面積の差が、１５００ｍｍ2程度以下であることを意味する。
上記の各半導体チップ３０は、例えばシリコン基板２３にＬＳＩ等の集積回路が形成されたものであり、これらの半導体チップ３０に形成されている各電極端子２５は、それぞれ、内部接続バンプ３５により所定のコンタクトプラグ１４に接続されている。必要に応じて、図示のように半導体チップ３０と第２配線部１５との間隙及びその周辺に樹脂４０を充填して、半導体チップ３０と第２配線部１５との接合箇所を補強することができる。このときの樹脂４０としては、例えばエポキシ系樹脂等のように、半導体チップ３０と第２配線部１５との接合箇所に過大の応力を生じさせないものを適宜選定することが好ましい。また、半導体チップ３０の周囲のみを樹脂４０で封止してもよい。
上述した構成を有する半導体装置５０では、第２配線部１５の熱膨張率が第１配線部１０の熱膨張率よりも小さく、かつ、第２配線部１５の熱膨張率が各半導体チップ３０の熱膨張率と同等となるように、第２配線部１５における基材１２の材料が選定されている。例えば、各半導体チップ３０がシリコンチップである場合には、基材１２の材料としてシリコン、セラミックス、又は感光性ガラスを用いることができる。これらの材料を用いることにより、第２配線部１５の熱膨張率を半導体チップ３０の熱膨張率と同等にするのが容易になる。
ここで「第２配線部１５の熱膨張率が第１配線部１０の熱膨張率よりも小さい」とは、第２配線部１５全体での熱膨張率が第１配線部１０全体での熱膨張率よりも小さいことを意味する。また、「第２配線部１５の熱膨張率が半導体チップ３０の熱膨張率と同等である」とは、第２配線部１５全体での熱膨張率と半導体チップ３０全体での熱膨張率との差が１０ｐｐｍ／℃程度以下であることを意味する。
第２配線部１５の熱膨張率が各半導体チップ３０の熱膨張率と同等であることから、半導体装置５０では、半導体チップ３０と配線基板２０との熱膨張率差に起因する内部応力を抑えることができる。また、この半導体装置５０をマザーボードに表面実装した場合には、半導体チップ３０とマザーボードとの間に第１配線部１０及び第２配線部１５が介在することになるので、半導体チップ３０とマザーボードとの熱膨張率差に起因する内部応力も緩和される。
さらに、第２配線部１５の平面視上の大きさが第１配線部１０の平面視上の大きさと同等であるので、各半導体チップ３０に加えて他の素子を配線基板２０上に実装して半導体装置５０の高性能化を図る場合でも、第２配線部１５は１つのみ形成すればよく、かつ、この第２配線部１５に上記他の素子を実装することも容易である。なお、他の素子を実装する実施例については、後述する。
したがって、半導体装置５０では、高性能化に対応し易いと共に信頼性が高いものを得易い。また、半導体装置５０をマザーボードに実装して電子機器を構成したときには、信頼性が高い高性能の電子機器を得ることも容易になる。
＜半導体装置及び配線基板（第１実施例）＞
図２に示す半導体装置１２０は、本発明の半導体装置の第１実施例に相当するものであり、複数の半導体チップ３０（ただし、同図においては１つの半導体チップ３０のみが現れている。）に加えて、第２半導体チップ８０及び受動部品１００が配線基板７０に実装されている。
配線基板７０は本発明の配線基板の第１実施例に相当するものであり、この配線基板７０では、複数の半導体チップ３０、第２半導体チップ８０、及び受動部品１００を実装することができるように、第１配線部６０における配線層（図示せず。）の層数及び個々の配線層の形状、並びに外部接続バンプ５５の数及び配置が選定されており、かつ、第２配線部６５の基材６４に設けるコンタクトプラグ６４の数及び配置が選定されている。図２中の参照符号「６４ａ」は、コンタクトプラグ６４の一端に形成されているランド部を示している。
半導体チップ３０の構成は図１に示した参考例の半導体装置５０における半導体チップ３０の構成と同じであるので、この半導体チップ３０及びその構成部材には図１で用いた参照符号と同じ参照符号を付してその説明を省略する、半導体チップ３０に形成されている各電極端子２５は、それぞれ、内部接続バンプ３５により所定のコンタクトプラグ６４に接続されている。
第２半導体チップ８０は、例えばシリコン基板７３上に集積回路が形成されたものであり、この第２半導体チップ８０は、はんだバンプを用いることなく、第２配線部６５上にフリップチップボンディングされている。したがって、第２半導体チップ８０に形成されている各電極端子７５は、それぞれ、所定のコンタクトプラグ６４に直接接続されている。必要に応じて、図示のように第２半導体チップ８０と第２配線部６５との間隙及びその周辺に樹脂８５を充填し、第２半導体チップ８０と第２配線部６５との接合箇所を補強することができる。
受動部品１００は、例えばコンデンサ、抵抗器等の機能素子であり、この受動部品１００に形成されている各電極端子９５は、はんだバンプ１０５を介して、それぞれ所定のコンタクトプラグ６４に接続されている。必要に応じて、図示のように受動部品１００と第２配線部６５との間隙及びその周辺に樹脂１１０を充填し、受動部品１００と第２配線部６５との接合箇所を補強することができる。
上述した構成を有する半導体層１２０においても、図１に示した参考例の半導体装置５０と同様に、第２配線部６５の平面視上の大きさは第１配線部６０の平面視上の大きさと同等である。また、第２配線部６５の熱膨張率が第１配線部６０の熱膨張率よりも小さく、かつ、第２配線部６５の熱膨張率が各半導体チップ３０の熱膨張率と同等となるように、第２配線部６５における基材６２の材料が選定されている。
このため、半導体装置１２０においては、半導体チップ３０と配線基板７０との熱膨張率差に起因する内部応力を抑えることができる。また、第２半導体チップ８０及び受動部品１００の各々と配線基板７０との熱膨張率差に起因する内部応力も抑えることができる。この半導体装置１２０をマザーボードに表面実装した場合には、半導体チップ３０、第２半導体チップ８０、及び受動部品１００の各々とマザーボードとの間に第１配線部６０及び第２配線部６５が介在することになるので、半導体チップ３０、第２半導体チップ８０、及び受動部品１００の各々とマザーボードとの熱膨張率差に起因する内部応力も緩和される。さらに、第２配線部６５の平面視上の大きさが第１配線部６０の平面視上の大きさと同等であるので、第２配線部６５は１つのみ形成すればよい。
したがって、半導体装置１２０では、高性能化に対応し易いと共に信頼性が高いものを得易い。また、半導体装置１２０をマザーボードに実装して電子機器を構成したときには、信頼性が高い高性能の電子機器を得ることも容易になる。
＜半導体装置（第２実施例）＞
図３に示す半導体装置１４０は、本発明の半導体装置の第２実施例に相当するものであり、複数の半導体チップ３０（ただし、同図においては１つの半導体チップ３０のみが現れている。）に加えて、受動部品１００及び第３半導体チップ１３０が配線基板７０に実装されている。
配線基板７０は、図２に示した第１実施例の半導体装置１２０における配線基板７０と同様の構成を有しているので、この配線基板７０及びその構成部材については図２で用いた参照符号と同じ参照符号を付してその説明を省略する。同様に、受動部品１００は、図２に示した第１実施例の半導体装置１２０における受動部品１００と同様の構成を有しているので、この受動部品１００及びその構成部材については図２で用いた参照符号と同じ参照符号を付してその説明を省略する。
第３半導体チップ１３０は、例えばシリコン基板１２３上に集積回路が形成されたものであり、この第３半導体チップ１３０は、金属細線１２７を用いて第２配線部６５上にワイヤボンディングされている。第３半導体チップ１３０に形成されている各電極端子１２５は、それぞれ、金属細線１２７により所定のコンタクトプラグ６４に接続されている。
上述した構成を有する半導体装置１３０は、上述した第１実施例の半導体装置１２０と同様の技術的効果を奏する。
＜半導体装置（変形例）＞
上述した半導体装置は、配線基板上に複数の半導体チップがフリップチップボンディングされているが、配線基板上に１つの半導体チップがフリップチップボンディングされたものであってもよい。この少なくとも１つの半導体チップ以外の素子を配線基板上に実装するか否かは適宜選択可能である。半導体チップ以外の素子を配線基板上に実装する場合、どのような素子を実装するかは、製造しようとする半導体装置に求められる機能、性能等に応じて適宜選定される。
また、半導体チップ以外の素子を配線基板上に実装する場合、その実装形態はワイヤレスボンディングであってもよいしワイヤボンディングであってもよい。実装密度を高めるという観点からはワイヤレスボンディングが好ましい。半導体装置の生産性を考慮すると、半導体チップと同様にフリップチップボンディングにより実装することが好ましい。
必要に応じて、第２配線部上に所望数の補強枠材（スティフナ）を配置することができる。また、複数の補強枠材を配置し、これらの補強枠材上に半導体チップ等の実装部品を覆うようにして放熱板を設けることもできる。
＜配線基板（変形例）＞
上述した配線基板における第１配線部と第２配線部とは、例えば、第２配線部を構成する基材上に第１配線部を形成し、その後に第２配線部を形成することによって一体化させることができる。また、第１配線部と第２配線部とを互いに別個に作製した後、これらを接着性樹脂を用いて接合することによっても一体化することができる。さらに、第１配線部を構成する層間絶縁膜を樹脂によって形成する場合には、第１配線部と第２配線部とを互いに別個に作製した後に第１配線部上に第２配線部を載せ、必要に応じて第２配線部を第１配線部側に加圧しながら、前記層間絶縁膜を加温により軟化させた後に冷却することによっても、第１配線部と第２配線部とを一体化させることができる。
第１配線部と第２配線部と互いに別個に作製した後に両者を一体化させる場合、第１配線部と第２配線部との電気的な導通は、例えばはんだバンプ等の導電性材料を介して図ることもできる。この場合、必要に応じて、第１配線部と第２配線部との間隙及びその周辺に樹脂を充填し、第１配線部と第２配線部との接合箇所を補強することができる。
図４に示すように、第１配線部１０、又は、第２配線部１５における第１配線部１０側の面には、必要に応じて少なくとも１つの機能素子１６０を形成することができる。機能素子１６０とは、例えば、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ等である。
第２配線部に形成するコンタクトプラグの数は、この第２配線部上に実装しようとする少なくとも１つの半導体チップそれぞれにおける電極端子の総和、及び、上記半導体チップ以外の素子も実装する場合には当該素子における電極端子の総和を考慮して、適宜選定可能である。
少なくとも１つの半導体チップに対しては、これらの半導体チップそれぞれに形成されている電極端子１つにつき１つが対応するようにして、第２配線部にコンタクトプラグを形成することが好ましい。内部応力の緩和を実現するためには緩和層を付加する必要があるが、このような層を１層追加した場合でも、上述のようにしてコンタクトプラグを形成することにより、上記半導体チップに対しては第２配線部内での配線の引き回しが不要となり、各半導体チップの特性を設計通り又は設計値に近い特性に保ちつつ内部応力を抑えることが容易になる。また、デカップリングコンデンサ等の機能素子１６０を例えば第２配線部と第１配線部との間に設ける場合、半導体チップの電極にできるだけ近い位置に機能性素子を設置することが望ましいわけであるが、上述のように内部応力を緩和する層として１層付加した場合でも、第２配線部内での配線の引き回しが不要であれば半導体チップの電極に近い位置に機能素子１６０を配置することが容易になる。
第２配線部における個々のコンタクトプラグの形状は、長手方向の端部にランド部を有していない形状とすることもできるし、長手方向の一端又は両端にランド部を有している形状とすることもできる。コンタクトプラグにランド部を設けるか否かは、適宜選択可能である。
＜配線基板の製造方法＞
配線基板の製造方法について説明する。配線基板の製造方法は、複数の配線層と複数の外部接続バンプとを有する第１配線部を形成する工程と、少なくとも１つの半導体チップと接続可能な状態で複数の接続端子が配置された第２配線部を第１配線部の厚さ方向に一体的に形成する工程とを備えている。なお、接続端子が、第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなること、第１配線部と第２配線部とが、互いに対向する面の大きさが同等であること、第２配線部の熱膨張率が、第１配線部の熱膨張率よりも小さく、かつ、半導体チップの熱膨張率と同等であることは、上述した通りである。
＜配線基板の製造方法（第１実施例）＞
配線基板の製造方法の第１実施例は、第２配線部用の基材における厚さ方向の一方の面に複数の凹部を形成して、これら複数の凹部を導電性材料で埋める第１工程と、第２配線部用の基材の一方の面上に、第１配線部の少なくとも一部を形成する第２工程と、第２配線部用の基材における厚さ方向の他方の面側からこの基材を薄肉化し、凹部を埋めている導電性材料を露出させることによりコンタクトプラグを形成して第２配線部を得る第３工程とを含む。なお、第２工程が第１配線部を形成する工程の属し、第１工程及び第３工程が第２配線部を形成する工程に属する。
以下、工程毎に図面を適宜引用して詳述する。以下の説明は、第２配線部用の基材として、シリコン製の薄板状基材（例えばシリコンウエハー）を用いる場合を例にとり行う。しかし、第２配線部用の基材としては、例えば製造しようとする配線基板に実装される複数の半導体チップがシリコンチップであるときには、セラミックス又は感光性ガラス等からなるものを用いることもできる。
（第１工程）
第１工程では、第２配線部用のシリコン製基材（以下、単に「基材」という。）における厚さ方向の一方の面に複数の凹部を形成して、これら複数の凹部を導電性材料で埋める。上記の基材の厚さは、例えば１００〜７５０μｍ程度の範囲内で適宜選定可能である。
図５Ａに示すように基材２００における厚さ方向の一方の面に複数の凹部２０５（図５Ａにおいては１つの凹部のみが示されている。）を形成するにあたっては、まず、基材２００における上記厚さ方向の一方の面に、例えばシリコン酸化物、シリコン窒化物、シリコン炭化物、フッ素ドープシリコン酸化物、酸炭化ケイ素等によって電気絶縁層２０３を形成し、リソグラフィー法により電気絶縁層２０３をパターニングして所定箇所に開口部を形成した後、リアクティブ・イオン・エッチング（ＲＩＥ）により上記の開口部から基材２００を所望深さにまでエッチングする。これにより、基材２００の所望箇所に凹部２０５を形成することができる。凹部２０５の深さは例えば５０〜５００μｍ程度の範囲内で適宜選定可能である。また、凹部２０５の水平断面形状を円形とする場合、その直径は例えば１０〜１５０μｍ程度の範囲内で適宜選定可能である。
また、凹部２０５を導電性材料で埋めるにあたっては、まず、図５Ｂに示すように、凹部２０５の内表面及び電気絶縁層２０３の表面に、例えばＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4） ガスを原料ガスの１つとして用いたプラズマＣＶＤ法によりシリコン酸化物を堆積させて電気絶縁膜を形成し、その上に例えばスパッタリング法により銅を堆積させる。図５Ｂにおいては、プラズマＣＶＤ法により形成された電気絶縁膜（シリコン酸化物膜）とスパッタリング法により堆積された銅とを１つの層２０７で表している。
原料ガスの１つとしてＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4） ガスを用いたプラズマＣＶＤ法によれば、高い被覆性の下に電気絶縁膜を形成することができるので、たとえ凹部２０５の深さが深くても、所望の電気絶縁膜を容易に形成することができる。また、上記の電気絶縁膜上に堆積させる銅は、ダマシン法（めっき法の１種）により銅めっきを施す際にシードとして機能する。
次に、ダマシン法により銅めっきを施して凹部２０５を銅めっき層により埋め、当該ダマシン法で形成した銅めっき層をケミカル・メカニカル・ポリッシング（ＣＭＰ）により平坦化してからエッチングにより不要箇所の銅めっき層を除去して、図５Ｂに示すように、凹部２０５内と当該凹部２０５の周囲に銅めっき層２１０を残す。凹部２０５の周囲に残した銅めっき層２１０ａは、後述するコンタクトプラグでのランド部として機能する。
なお、ダマシン法による銅めっきによって凹部２０５を埋める他に、化学的気相蒸着法（ＣＶＤ）法により導電材料を堆積させて凹部２０５を埋めることも可能である。また、導電材料としては、銅以外の金属材料や導電性樹脂を用いることもできる。
必要に応じて、基材２００における前記厚さ方向の一方の面に、薄膜プロセスによりコンデンサ、抵抗器、インダクタ等の機能素子（１６０）を形成してもよい。基材２００がシリコン製であるので、種々の半導体拡散プロセスを利用して機能素子（１６０）を精度がよく形成することが可能である。また、設備投資等のコストも容易に抑制することができる。
（第２工程）
第２工程では、基材２００の前記一方の面上に、第１配線部の少なくとも一部を形成する。第１配線部は、例えば、いわゆるビルドアップ法によって形成することができる。
このビルドアップ法では、例えば、（１）層間絶縁膜となる電気絶縁膜を形成する第１サブ工程、（２）前記電気絶縁膜に所定数のビアホールを形成し、レーザ加工によりビアホールを形成したときには必要に応じてデスミア処理を施す第２サブ工程、及び、（３）配線層となる導電膜を形成する第３サブ工程、（４）前記導電膜をパターニングして配線層を形成する第４サブ工程がこの順番で所望回数繰り返し行われ、その後、最上層として位置する配線層における所望の領域、すなわち、ランド部として利用しようとする領域Ｒを除いた領域をポリイミド等のソルダーレジストで被覆してから領域Ｒ上に外部接続バンプを形成することによって、第１配線部を得ることができる。ただし、外部接続バンプの形成は、後述する第３工程の後に行うことが好ましい。
図５Ｃは、第１工程を経た基材２００上にビルドアップ法によって形成された第１配線部２２０（ただし、外部接続バンプを除く。）を概略的に示す断面図である。図示の第１配線部２２０は、３つの層間絶縁膜２１７ａ、２１７ｂ、２１７ｃを有していると共に、３つの配線層２１５ａ、２１５ｂ、２１５ｃを有している。また、配線層２１５ｃ上には、所定箇所に開口部２１８ａを有するソルダーレジスト層２１８が形成されている。配線層２１５ｃのうち、開口部２１８ａから露出している領域Ｒが、ランド部として利用される。
配線層２１５ａ、２１５ｂ、又は２１５ｃを形成する際に、必要に応じて、コンデンサ、抵抗器、インダクタ等の機能素子（１６０）を作り込むことができる。これらの機能素子（１６０）を作り込むことにより、高速動作性等が向上した半導体装置を得ることが可能な配線基板を作製することが容易になる。例えば、層間絶縁膜２１７ｂを強誘電体材料により形成し、これを配線層２１５ａ、２１５ｂ内の電源ラインとグランドラインとで挟み込む構造を形成して平行平板型のコンデンサを作り込むことにより、これをデカップリングコンデンサとして機能させることができる。
（第３工程）
第３工程では、第２工程まで経た基材２００（図５Ｃ参照）における厚さ方向の他方の面側からこの基材２００を薄肉化して、第１工程で基材２００に形成した凹部２０５を埋めている導電性材料（銅めっき層２１０）を露出させ、これによってコンタクトプラグを形成して第２配線部を得る。
図５Ｄは、このようにして形成された第２配線部２３０を概略的に示す断面図である。この第２配線部２３０を形成するにあたっては、まず、第２工程で形成したソルダーレジスト層２１８及び領域Ｒを保護するために、これらを覆う支持体２１９を設ける。次いで、基材２００における厚さ方向の他方の面側から当該基材２００を機械研磨により所望の厚さまで薄くした後にＲＩＥにより更に薄くして、凹部２０５の底面上に形成されている層２０７を露出させ、その後、凹部２０５内に形成されている銅めっき層２１０が露出するまでＣＭＰにより更に研磨する。これにより、第２配線部２３０を得ることができる。露出した銅めっき層２１０がコンタクトプラグ（以下、「コンタクトプラグ２１０Ａ」といい、図５Ｄにおいても参照符号「２１０Ａ」で示す。）として機能する。
このとき、機械研磨後の表面には、通常、歪みを持った層が形成され、条件によってはマイクロクラックが発生し信頼性低下の原因となる可能性があるため、機械研磨による除去量、及び切削速度等の条件には充分配慮する必要がある。また、信頼性に影響を与えない範囲であれば、全て機械研磨で薄肉化を行うこともできる。なお、図５Ｄにおいては、薄肉化された基材２００を参照符号「２００Ａ」で示している。
必要に応じて、コンタクトプラグ２１０Ａ上に、ランド部を形成することができる。このランド部は、例えば次のようにして形成することができる。
まず、図６Ａに示すように、第２配線部２３０上にシリコン酸化物等によって第１電気絶縁膜２４０を形成し、この第１電気絶縁膜２４０をフォトリソグラフィー法によってパターニングしてコンタクトプラグ２１０Ａ上に開口部２４０ａを形成する。次に、図６Ｂに示すように、開口部２４０ａを埋めるようにして所望形状の導電膜２４２を形成し、この導電膜２４２を覆う保護膜２４４をシリコン酸化物、シリコン窒化物、シリコン炭化物、フッ素ドープシリコン酸化物、酸炭化ケイ素等によって形成した後、この保護膜２４４のうちでコンタクトプラグ２１０Ａの上方に位置する領域を除去してここに開口部２４４ａを形成する。導電膜２４２のうちで開口部２４４ａに露出している領域が上記のランド部２１０ｂとなる。
目的とする配線基板は、所望の第１配線部２２０（ただし、外部接続バンプを除く。）及び第２配線部２３０を形成した後に支持体２１９を剥離除去し、その後に外部接続バンプを形成することによって得られる。
＜配線基板の製造方法（参考例）＞
配線基板の製造方法の参考例は、第２配線部用の基材における厚さ方向の一方の面上に第１配線部の少なくとも一部を形成する第１工程と、第２配線部用の基材における厚さ方向の他方の面側からこの基材を貫く複数の貫通孔を形成する第２工程と、これら複数の貫通孔を導電性材料で埋め、複数の貫通孔を埋めている導電性材料をコンタクトプラグに成形して第２配線部を得る第３工程とを含む。なお、第１工程が第１配線部を形成する工程の属し、第２工程及び第３工程が第２配線部を形成する工程に属する。
以下、工程毎に図面を適宜引用して詳述する。以下の説明は、第２配線部用の基材として、シリコン製の薄板状基材（例えばシリコンウエハー）を用いる場合を例にとり行う。しかし、第２配線部用の基材としては、例えば製造しようとする配線基板に実装される複数の半導体チップがシリコンチップであるときには、セラミックス又は感光性ガラス等からなるものを用いることもできる。
（第１工程）
第１工程では、第２配線部用の基材における厚さ方向の一方の面上に第１配線部の少なくとも一部を形成する。第２配線部用の基材としてシリコン製の基材（以下、単に「基材」という。）を用いる場合には、第１配線部を形成しようとする側の表面に予め電気絶縁層を設けておくことが好ましい。
図７Ａに示すように、第１配線部３３０は、基材３００に設けられた上記の電気絶縁層３０３上に形成される。この第１配線部３３０は、例えば、既に説明した第１実施例の製造方法での第２工程に準じて形成することができる。図７Ａに示した第１配線部３３０は、後述するコンタクトプラグと接続される接続部としての導電層３１０が電気絶縁層３０３上の所定箇所に形成されている以外は図５Ｃに示した第１配線部２２０と同様の構成を有しているので、各構成部材については図５Ｃに示した第１配線部２２０で用いた参照符号の数値部分に「１００」を加えた参照符号を付してその説明を省略する。参考例においても、外部接続バンプは第１工程では形成せずに、後述する第３工程の後に形成する。図７Ａ中の参照符号「３１９」は、ソルダーレジスト層３１８及び配線層３１５ｃ中の所定の領域Ｒ（ランド部として利用する領域）を保護するための支持体を示している。
（第２工程）
第２工程では、第１工程を経た基材３００における厚さ方向の他方の面側から当該基材３００を貫く複数の貫通孔を形成する。貫通孔の形成に先立って、必要に応じて基材３００を薄肉化することができる。第１配線部３３０を形成する上述の第１工程では、剛性が比較的高い基材３００を用いることが望まれるが、第２工程で形成する貫通孔は後述するコンタクトプラグを形成するためのものであるので、コンタクトプラグを精度よく形成するうえから、基材３００は薄肉であることが好ましい。以下、第１工程で用いた基材３００を薄肉化してから貫通孔を形成する場合を例にとり、説明する。
なお、基材３００の薄肉化は、所望の厚さまで機械研磨により薄くした後に、少なくとも貫通孔を形成しようとする領域とその近傍をＲＩＥにより更に薄くすることによって行うことができる。貫通孔を形成しようとする領域とその近傍ををＲＩＥにより更に薄くし、他の領域にはＲＩＥを施さないようにすることによって、薄肉化後の基材の剛性を比較的高く保つことができる。
図７Ｂに示すように、上記の貫通孔を形成するにあたっては、まず、薄肉化した基材３００Ａ上に、例えばシリコン酸化物、シリコン窒化物、シリコン炭化物、フッ素ドープシリコン酸化物、酸炭化ケイ素等によって電気絶縁層３４０を形成し、リソグラフィー法により電気絶縁層３４０をパターニングして所定箇所に開口部を形成する。次いで、ＲＩＥにより上記の開口部から基材３００Ａをその厚さ方向の全長に亘ってエッチングする。これにより、図７Ｂに示すように、貫通孔３４５が形成される。
（第３工程）
第３工程では、第２工程で形成した複数の貫通孔３４５それぞれを導電性材料で埋め、これら複数の貫通孔３４５を埋めている導電性材料をコンタクトプラグに成形して第２配線部を得る。
貫通孔３４５を導電性材料で埋めるにあたっては、例えば、前述した第１実施例の製造方法での第１工程に準じて、貫通孔３４５の内表面及び電気絶縁層３４０の表面にダマシン法でのシードとなる銅層３４８を形成する。次いで、図７Ｃに示すように、ダマシン法により銅めっきを施して、貫通孔３４５を銅めっき層３５０により埋める。このとき、電気絶縁層３４０上にも銅めっき層３５０が形成される。
この後、銅めっき層３５０を例えばＣＭＰにより平坦化してから、この銅めっき層３５０及びその下の層３４８をエッチングによりパターニングして、図７Ｄに示すように、所望形状のコンタクトプラグ３５５を形成する。これにより第２配線部３６０が得られ、同時に配線基板４００が得られる。
図７Ｄに示したように貫通孔３４５の周囲にも銅めっき層３５０ａを残すことにより、この部分の銅めっき層３５０ａをランド部として利用することができる。この場合には、図８に示すように、貫通孔３４５の周囲の銅めっき層３５０ａの縁部及び電気絶縁層３４０を電気絶縁層３７０によって覆うことが好ましい。コンタクトプラグ３５０の上面のうちで電気絶縁層３７０によって覆われていない領域が、ランド部として機能する。上記の電気絶縁層３７０は、例えば、その母材となる電気絶縁層を形成し、この電気絶縁層の所定箇所に開口部３７０ａ（図８参照）を形成することによって得られる。
目的とする配線基板は、所望の第１配線部３３０（ただし、外部接続バンプを除く。）及び第２配線部３６０を形成した後に支持体３１９を剥離除去し、その後に外部接続バンプを形成することによって得られる。
＜配線基板の製造方法（変形例）＞
上述した第１実施例及び参考例のいずれの製造方法においても、第１配線部（ただし、外部接続バンプを除く。）の形成後に第２配線部を形成したが、第２配線部の形成後に第１配線部を形成することもできる。
また、第１配線部と第２配線部とを互いに別個に作製した後、これらを接着性樹脂を用いて接合することによっても配線基板を得ることができる。さらに、第１配線部を構成する層間絶縁膜を樹脂によって形成する場合には、第１配線部と第２配線部とを互いに別個に作製した後に第１配線部上に第２配線部を載せ、必要に応じて第２配線部を第１配線部側に押圧しながら、前記層間絶縁膜を加温により軟化させた後に冷却することによっても、第１配線部と第２配線部とを一体化させることができる。
第１配線部と第２配線部と互いに別個に作製した後に両者を一体化させる場合、第１配線部と第２配線部との電気的な導通は、別途用意した導電性材料（例えばはんだバンプ等）を介して図ることもできる。この場合、必要に応じて、第１配線部と第２配線部との間隙及びその周辺に樹脂を充填し、第１配線部と第２配線部との接合箇所を補強することができる。
いずれの方法で配線基板を作製する場合でも、第２配線部上には、必要に応じて、所望数の補強枠材（スティフナ）を設けることができる。
以上、幾つかの実施例を挙げて本発明の半導体装置、並びに配線基板及びその製造方法について説明したが、本発明はこれらの実施例に限定されるものではない。種々の変形、修飾、組み合わせ等が可能である。

Claims (3)

  1. 厚さ方向の一方の面に複数の接続端子が配置されると共に前記厚さ方向の他方の面に複数の外部接続バンプが配置された配線基板と、
    前記接続端子に接続された少なくとも１つの半導体チップとを備え、
    前記配線基板は、
    複数の配線層と前記外部接続バンプとを有する第１配線部と、
    前記第１配線部に電気的に接続されかつ前記第１配線部と厚さ方向に一体化された第２配線部と、
    前記第２配線部における前記第１配線部側に形成された機能素子とを備え、
    前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、
    前記第１及び前記第２配線部は、互いに対向する面の大きさが同等であり、
    前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、かつ、前記半導体チップの熱膨張率と同等であり、
    前記半導体チップは、シリコンチップであり、
    前記第２配線部は、シリコンからなる基材を有し、
    前記コンタクトプラグは、前記基材に形成され、
    前記機能素子は、薄膜プロセスにより形成されていることを特徴とする半導体装置。
  2. 複数の配線層と複数の外部接続バンプとを有する第１配線部と、
    少なくとも１つの半導体チップと接続可能な状態で複数の接続端子が配置された第２配線部と、
    前記第２配線部における前記第１配線部側に形成された機能素子とを備え、
    前記第２配線部は、前記第１配線部に電気的に接続されかつ前記第１配線部と厚さ方向に一体化され、
    前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、
    前記第１及び前記第２配線部は、互いに対向する面の大きさが同等であり、
    前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく、かつ、前記半導体チップの熱膨張率と同等であり、
    前記第２配線部は、シリコンからなる基材を有し、
    前記コンタクトプラグは、前記基材に形成され、
    前記機能素子は、薄膜プロセスにより形成されていることを特徴とする配線基板。
  3. 複数の配線層と複数の外部接続バンプとを有する第１配線部を形成する工程と、
    少なくとも１つの半導体チップと接続可能な状態で複数の接続端子が配置された第２配線部を前記第１配線部の厚さ方向に一体的に形成する工程とを備え、
    前記接続端子は、前記第２配線部を厚さ方向に貫く貫通孔に設けられたコンタクトプラグからなり、
    前記第１及び前記第２配線部は、互いに対向する面の大きさが同等であり、
    前記第２配線部の熱膨張率は、前記第１配線部の熱膨張率よりも小さく半導体チップの熱膨張率と同等であり、
    前記第１配線部を形成する工程は、
    前記第２配線部用のシリコンからなる基材における厚さ方向の一方の面上に、前記第１配線部の少なくとも一部を形成する工程を備え、
    前記第２配線部を形成する工程は、
    前記基材の前記一方の面に凹部を複数形成する工程と、
    前記凹部を導電性材料で埋める工程と、
    前記凹部を前記導電性材料で埋める工程と、前記第１配線部の少なくとも一部を形成する工程の前に、前記凹部が形成された面に薄膜プロセスにより機能素子を形成する工程と、
    前記第１配線部の少なくとも一部を形成する前記工程の後に、前記基材における厚さ方向の他方の面側から前記基材を薄肉化し、前記凹部を埋めている前記導電性材料を露出させることにより前記コンタクトプラグを形成して前記第２配線部を得る工程と
    を備えることを特徴とする配線基板の製造方法。
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