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JP4749665B2 - 半導体装置 - Google Patents

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Description

この発明は、ＭＯＳ電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor；MOS FET)や絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor ; IGBT)などの機能素子が形成された半導体装置に関し、特に、パワー素子が形成された半導体装置に関する。
図６は、ＭＯＳ ＦＥＴが形成された従来の半導体装置を一部破断して示す図解的な斜視図である。
半導体基板（図示せず）の一方表面に形成されたＮ-型領域（ドレイン領域）５２の上には、半導体層５３が形成されている。この半導体層５３を貫通して、Ｎ-型領域５２表層部に至るトレンチ５４が形成されている。トレンチ５４は、半導体基板に平行で互いに直交する２方向にそれぞれ延びる複数本のトレンチを含んでいる。
トレンチ５４の内表面に沿って、酸化膜５５が形成されている。トレンチ５４の内部は、不純物の導入により導電化（低抵抗化）されたポリシリコンからなるゲート電極５６で埋められている。トレンチ５４により、半導体層５３は複数の領域に区画されており、トレンチ５４により区画された半導体層５３ならびにその周辺の酸化膜５５およびゲート電極５６により、１つの機能素子（ＭＯＳ ＦＥＴ）を含むセルＣが構成されている。
各セルＣ中の半導体層５３は、トレンチ５４の縁部に沿って形成されたＮ+型領域（ソース領域）５７と、Ｎ+型領域５７に囲まれた領域に形成されたＰ+型のベース領域５８と、Ｎ+型領域５７およびベース領域５８とＮ-型領域５２との間に配置されたＰ-型領域５９とを含んでいる。ベース領域５８は、不純物が他の半導体部分より高濃度に導入されて低抵抗化されている。
ベース領域５８は、Ｎ+型領域５７と比べて半導体層５３の表面からより深い領域まで形成されている。これにより、ベース領域５８とＮ-型領域５２との間隔は、Ｎ+型領域５７とＮ-型領域５２との間隔に比べて狭くなっている。
半導体層５３の上には、Ｎ+型領域５７およびベース領域５８に電気接続された図示しないソース電極が設けられており、ソース電極とゲート電極５６との間は、図示しない酸化シリコン膜により電気的に絶縁されている。
この半導体装置５１は、Ｎ-型領域５２とソース電極（Ｎ+型領域５７）との間に適当な大きさの電圧を印加し、ゲート電極５６を適当な電位にすることにより、Ｐ-型領域５９において酸化膜５５との界面近傍の部分にチャネルを形成して、Ｎ-型領域５２とＮ+型領域５７との間に電流を流すことができる。
この半導体装置５１をスイッチング素子として使用した場合、オフ時には、この半導体装置５１を含む回路の配線インダクタンスなどによりフライバック電圧が生じ、このフライバック電圧による電流（サージ電流）Ｉは、抵抗が低いベース領域５８を流れる。また、ベース領域５８が設けられていることにより、Ｎ-型領域５２をコレクタとし、Ｐ-型領域５９をベースとし、Ｎ+型領域５７をエミッタとする寄生トランジスタが容易にオン状態とならないようにされている。
これにより、ＭＯＳ ＦＥＴ（Ｐ-型領域５９においてチャネルが形成される領域等）が発熱して破壊に至る事態が回避される。
しかし、Ｐ-型領域５９が有するベース抵抗が高い場合には、上述の寄生トランジスタがオン状態となって、Ｐ-型領域５９に大電流が流れてＰ-型領域５９が破壊されることがある。さらに、寄生トランジスタがオンしない場合でも、各セルＣのベース領域５８には均等に電流が流れるわけでなく、最も低い抵抗値を有するベース領域５８に電流Ｉが集中する。この場合は、そのベース領域５８とＮ-型領域５２との間に大電流が流れ、その部分が破壊に至る。
図７は、ＭＯＳ ＦＥＴが形成された従来の他の半導体装置を一部破断して示す図解的な斜視図である。
半導体基板（図示せず）の一方表面に形成されたＮ-型領域（ドレイン領域）６２の上には、半導体層６３が形成されている。半導体層６３は、下部（Ｎ-型領域６２に近い側）のＰ-型領域６９と上部（Ｎ-型領域６２から遠い側）のＮ+型領域６７とを含んでいる。
半導体層６３を貫通するように、Ｎ-型領域６２表層部に至る複数のトレンチ６４が形成されている。この半導体装置６１は、いわゆるストライプ構造を有しており、トレンチ６４は半導体基板に平行な面内の一方向に沿ってストライプ状に形成されている。これにより、半導体層６３（Ｐ-型領域６９およびＮ+型領域６７）は、トレンチ６４と同じ方向に延びるストライプ状の領域に区画（分断）されている。
トレンチ６４の内表面には、酸化膜６５が形成されている。トレンチ６４の内部は、不純物の導入により導電化（低抵抗化）されたポリシリコンからなるゲート電極６６で埋められている。
半導体基板に平行な面内でトレンチ６４の長さ方向に垂直な方向に、Ｐ型の不純物が高濃度に導入されたベース領域６８が形成されている。ベース領域６８は、半導体層６３の表面からＮ-型領域６２の表層部に至る深さ領域に形成されている。ベース領域６８は、トレンチ６４の深さより浅い領域に形成されており、トレンチ６４により複数の領域に分断されている。
半導体層６３の上には、Ｎ+型領域６７およびベース領域６８に電気接続された図示しないソース電極が設けられており、ソース電極とゲート電極６６との間は、図示しない酸化シリコン膜で電気的に絶縁されている。
この半導体装置６１においても、フライバック電圧による電流Ｉは、抵抗の低いベース領域６８を流れるが、ベース領域６８が互いに分離した複数の領域に形成されているから、最も低い抵抗値を有するベース領域６８に集中して大電流が流れると、その付近が破壊される。
これらの半導体装置５１，６１とは別に、ＭＯＳ ＦＥＴなどの機能素子の形成領域であるアクティブ領域内において、機能素子が形成されたアクティブセル（ＭＯＳ ＦＥＴセル）に加えて、サージ電流を選択的に流すためのダイオードセルを設けた半導体装置が提案されている（たとえば、下記特許文献１参照）。この半導体装置では、ダイオードセルは、適当な数（たとえば８個）のアクティブセルに対して１つの割合で設けられている。
ダイオードセルは、アクティブセルのゲート電極より深い領域まで形成された高不純物濃度の半導体層（低抵抗領域）を含む。これにより、この半導体装置にフライバック電圧が印加されたとき、電流は抵抗値が低いダイオードセルを流れるので、アクティブセルが保護される。
しかし、このような半導体装置においても、複数のダイオードセルは、離散的に配置されているので、電流は最も抵抗値が小さいダイオードセルに集中して流れる。このため、そのような抵抗値が小さいダイオードセル付近が破壊されるおそれがある。
また、電流が特定のダイオードセルに集中しないとしても、電流を効率的に分散させるためには、数多くのダイオードセルをアクティブ領域内に設けなければならない。このため、アクティブ領域に形成できるアクティブセルの割合が相対的に少なくなる。これにより、半導体装置がオン状態のときに単位面積あたりの電流が流れる領域（チャネル領域）が少なくなり、オン抵抗が高くなる。
特許第２９８８８７１号公報
そこで、この発明の目的は、オン抵抗の低減を図りつつ、破壊耐量を向上できる半導体装置を提供することである。
上記の目的を達成するための請求項１記載の発明は、第１導電型の半導体基板（２，２２）と、この半導体基板上の機能素子（３，２３）形成領域であるアクティブ領域（４，２４）と、このアクティブ領域の最外周部に、このアクティブ領域を取り囲むように形成され、上記半導体基板に接し、上記第１導電型とは異なる第２導電型の低抵抗領域（５，２５，３６，４２，４３）と、上記低抵抗領域の周囲に形成された上記第２導電型のウェル領域（６，２６）と、上記機能素子および上記低抵抗領域に接続された電極（１３）とを備え、上記機能素子と、上記半導体基板および上記低抵抗領域により形成されるダイオード（ＤF1，ＤF2）とが、上記半導体基板と上記電極との間に並列に電気接続されており、上記半導体基板と上記電極との間で、上記低抵抗領域の抵抗が、上記機能素子を経由する導電経路の抵抗より低く、上記ウェル領域と上記半導体基板とにより形成されるダイオード（Ｄ P1 ，Ｄ P2 ）が、上記アクティブ領域に形成された機能素子に並列に電気接続されており、上記ウェル領域の不純物濃度は、上記アクティブ領域中の上記第２導電型の部分の不純物濃度より高く、かつ、上記低抵抗領域の不純物濃度より低いことを特徴とする半導体装置（１，２１，３５，４１）である。
なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この半導体装置を含む回路の配線インダクタンスなどによりフライバック電圧が生じると、このフライバック電圧による電流（サージ電流）は、半導体基板と電極との間で抵抗がより低い低抵抗領域を流れる。低抵抗領域は、アクティブ領域を取り囲むように形成されているので、電流は半導体基板と低抵抗領域との界面を、アクティブ領域のまわりに分散されて流れる。すなわち、電流は局所的に集中することなく、広い領域に分散されて流れる。このため、フライバック電圧が印加されたときに、低抵抗領域の破壊が起こりにくく、したがって、アクティブ領域の機能素子へのサージ電流の印加を確実に回避できるので、半導体装置の破壊耐量を向上できる。
また、低抵抗領域がアクティブ領域を取り囲むように設けられていることにより、たとえば、低抵抗領域（ダイオードセル）がアクティブ領域内にのみ設けられていた場合と比べて、より効率的に電流が分散される。すなわち、同じ面積の低抵抗領域により、より大きいな破壊耐量を得ることができる。換言すれば、同じ破壊耐量を得るために必要な低抵抗領域の面積を低減できる。したがって、アクティブ領域において、単位面積あたりに多くの機能素子を形成できるので、オン抵抗を低減できる。
さらに、セルの内部には、サージ電流を流すためのベース領域が形成されていなくてもよく、この場合、セルの大幅な微細化が可能となる。これにより、アクティブ領域内における機能素子の密度を高くすることができ、アクティブ領域内の単位面積あたりの電流が流れる領域（チャネル領域）を多くすることができるので、オン抵抗をさらに低減できる。
半導体基板は、機能素子の一部（たとえば、ドレイン領域）をなすものであってもよい。
上記低抵抗領域のさらに外周部には、上記第２導電型のウェル領域が設けられている。ウェル領域と半導体基板とにより形成されるダイオード（ＤP1，ＤP2）（以下、「保護ダイオード」という。）は、アクティブ領域に形成された機能素子に並列に電気接続されており、ウェル領域の不純物濃度は、上記アクティブ領域中の第２導電型の部分の不純物濃度より高く、かつ、低抵抗領域の不純物濃度より低い。
これにより、機能素子および保護ダイオードに電圧が印加されたときに、アクティブ領域中の第２導電型の部分が完全に空乏化した場合でも、ウェル領域が完全に空乏化しない状態とすることができる。この場合、印加される電圧が一定の大きさ以上になると、電流は、ウェル領域を介して流れる。したがって、ウェル領域の不純物濃度により、この半導体装置の耐圧を決定することができる。
低抵抗領域は、アクティブ領域を完全に取り囲むように形成されていなくても（分断されていても）よいが、請求項２記載のように、上記アクティブ領域を取り囲むように連続して形成され、全周に渡って上記半導体基板に接していることが好ましい。
この場合、電流は低抵抗領域の全周に渡ってほぼ均等な分布で流れるので、半導体装置の破壊耐量をさらに向上できる。
請求項３記載の発明は、上記低抵抗領域が、上記アクティブ領域内に延設された延設部（３６，４３）を含むことを特徴とする請求項１または２に記載の半導体装置である。
この発明によれば、低抵抗領域は、アクティブ領域を取り囲むとともに、アクティブ領域内に延設されている。すなわち、アクティブ領域を取り囲む低抵抗領域と、アクティブ領域内にある低抵抗領域とは連続している。延設部も、全長に渡って半導体基板に接しているものとすることができる。
したがって、この半導体装置において、電流は半導体基板と低抵抗領域のうちアクティブ領域を取り囲む部分および延設部との界面をほぼ均等に流れるので、電流をさらに効率的に分散して流すことができる。
請求項４記載の発明は、上記低抵抗領域の延設部が、上記アクティブ領域に形成されたトレンチ（２９，４４）にほぼ平行に形成されていることを特徴とする請求項３記載の半導体装置である。
この発明によれば、延設部はトレンチに平行に形成されているので、延設部がトレンチの底部より浅い領域に形成されていた場合でも、延設部はトレンチにより分断されることはない。
トレンチは複数本形成されていてもよく、その場合、各トレンチは互いにほぼ平行に形成されたものとすることができる。
延設部は、たとえば、その両端部で、アクティブ領域を取り囲む低抵抗領域に接続されているものとすることができる。
延設部は複数本設けられていてもよく、その場合、この複数の延設部は、ほぼ等間隔に形成されていることが好ましい。この場合、電流をアクティブ領域内（延設部と半導体基板との界面）で均等に流すことができる。
アクティブ領域に形成された機能素子は、請求項５記載のように、ＭＯＳ電界効果トランジスタ（ＭＯＳ ＦＥＴ）（３）または絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。この場合、ＭＯＳ ＦＥＴやＩＧＢＴが形成された半導体装置（特に、パワー素子としての半導体装置）の破壊耐量を向上させることができる。
請求項６記載の発明は、上記ＭＯＳ電界効果トランジスタまたは絶縁ゲート型バイポーラトランジスタが、上記第２導電型でチャネルが形成される領域を含んでおり、このチャネルが形成される領域が、上記低抵抗領域に電気接続されていることを特徴とする請求項５記載の半導体装置である。
この発明によれば、チャネルが形成される領域は低抵抗領域に電気接続されているので、電流はより抵抗の低い低抵抗領域により多く流れる。これにより、チャネルが形成される領域に大電流が流れて、その領域が破壊される事態を回避することができる。
上記低抵抗領域の不純物濃度は、請求項７記載のように、５．０×１０ 19 ａｔｏｍｓ／ｃｍ 3 〜１．０×１０ 20 ａｔｏｍｓ／ｃｍ 3 であってもよい。この場合、請求項６に記載のチャネルが形成される領域の不純物濃度は、請求項８記載のように、１．０×１０ 16 ａｔｏｍｓ／ｃｍ 3 〜１．０×１０ 17 ａｔｏｍｓ／ｃｍ 3 であってもよく、上記ウェル領域の不純物濃度は、請求項９記載のように、５．０×１０ 18 ａｔｏｍｓ／ｃｍ 3 〜５．０×１０ 19 ａｔｏｍｓ／ｃｍ 3 であってもよい。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置を一部破断して示す図解的な斜視図である。図２は、図１に示す断面による半導体装置の図解的な断面図である。
この半導体装置１は、Ｎ-型のシリコン基板２の上に、内方の領域に設けられた機能素子形成領域であるアクティブ領域４と、アクティブ領域４の最外周部に、アクティブ領域４を取り囲むように形成されたＰ+型の低抵抗領域５とが形成されてなるフィールドクランプダイオード構造を有している。図１および図２では、半導体部に関しては、低抵抗領域５およびゲート電極１０のみに斜線を付して示している。
シリコン基板２は、表面にエピタキシャル層が形成されたものであってもよく、この場合、アクティブ領域４や低抵抗領域５は、エピタキシャル層上に形成されたものとすることができる。
アクティブ領域４には、機能素子として、複数のＭＯＳ電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor；MOS FET)３が形成されている。ＭＯＳ ＦＥＴ３は、低抵抗領域５に囲まれた領域の外には形成されていない。
アクティブ領域４において、ドレイン領域をなすシリコン基板２の上にはＰ-型領域７が形成されており、Ｐ-型領域７を貫通しシリコン基板２表層部に至るトレンチ９が形成されている。トレンチ９は、シリコン基板２に平行で互いに直交する２方向にそれぞれ延びる複数本のトレンチを含んでいる。Ｐ-領域７の表層部でトレンチ９の縁部には、Ｎ型領域８が形成されている。
トレンチ９の内表面に沿って、酸化膜（図示せず）が形成されている。トレンチ９の内部は、不純物の導入により導電化（低抵抗化）されたポリシリコンからなるゲート電極１０で埋められている。
トレンチ９により、Ｐ-型領域７およびＮ型領域８は、シリコン基板２を垂直に見下ろす平面視において矩形の複数の領域に区画されている。トレンチ９により区画されたＰ-型領域７およびＮ型領域８およびその周辺の酸化膜およびゲート電極１０は、１つの機能素子（ＭＯＳ ＦＥＴ３）を含むセルＣ（図２参照）を構成する。
低抵抗領域５は、Ｐ-型領域７より深い領域まで形成されている。すなわち、低抵抗領域５とシリコン基板２との界面は、Ｐ-型領域７とシリコン基板２との界面より、Ｐ-型領域７の表面から深い位置にある。低抵抗領域５は、全周に渡ってシリコン基板２に接しており、シリコン基板２とともにダイオード（以下、「フィールドクランプダイオード」という。）ＤF1を形成している。
低抵抗領域５の周囲には、導電型がＰ+型のウェル領域６が形成されている。シリコン基板２の上で、アクティブ領域４とウェル領域６との間、およびウェル領域６の外周部には、それぞれＰ-型領域１４，１５がウェル領域６と接するように形成されている。
低抵抗領域５は、Ｐ-型領域７およびウェル領域６より不純物濃度が高くされている。また、ウェル領域６の不純物濃度は、低抵抗領域５の不純物濃度より低く、Ｐ-型領域７の不純物濃度より高い。
低抵抗領域５の不純物濃度は、たとえば、５．０×１０19ａｔｏｍｓ／ｃｍ3〜１．０×１０20ａｔｏｍｓ／ｃｍ3である。この場合、ウェル領域６の不純物濃度は、たとえば、５．０×１０18ａｔｏｍｓ／ｃｍ3〜５．０×１０19ａｔｏｍｓ／ｃｍ3であり、Ｐ-型領域７の不純物濃度は、たとえば、１．０×１０16ａｔｏｍｓ／ｃｍ3〜１．０×１０17ａｔｏｍｓ／ｃｍ3である。
Ｐ-型領域７、Ｎ型領域８、低抵抗領域５、およびウェル領域６の上には、連続したソース電極１３（図１では、図示を省略）が形成されている。ソース電極１３は、Ｐ-型領域７、Ｎ型領域８、低抵抗領域５、およびウェル領域６に電気接続されている。したがって、各ＭＯＳ ＦＥＴ３、フィールドクランプダイオードＤF1、およびシリコン基板２とウェル領域６とにより形成されるダイオード（以下、「保護ダイオード」という。）ＤP1は、並列に電気接続されている。このため、ＭＯＳ ＦＥＴ３、フィールドクランプダイオードＤF1、および保護ダイオードＤP1には、同時に同じ大きさの電圧が印加されるようになっている。
上述の不純物濃度の関係より、シリコン基板２とソース電極１３との間において、低抵抗領域５の抵抗は、Ｐ-型領域７およびウェル領域６の抵抗より低くなっている。すなわち、シリコン基板２から低抵抗領域５を経由してソース電極１３に至る導電経路の抵抗は、シリコン基板２からＭＯＳ ＦＥＴ３のＰ-型領域７を経由してソース電極１３に至る導電経路の抵抗や、シリコン基板２からウェル領域６を経由してソース電極１３に至る導電経路の抵抗より低い。
ＭＯＳ ＦＥＴ３、フィールドクランプダイオードＤF1、および保護ダイオードＤP1に電圧が印加されたとき、ウェル領域６の不純物濃度がＰ-型領域７の不純物濃度より高いことにより、Ｐ-型領域７が完全に空乏化した場合でも、ウェル領域６が完全に空乏化しない状態とすることができる。この場合、印加される電圧が一定の大きさ以上になると、電流は、ウェル領域６を介して流れるので、この半導体装置の耐圧はウェル領域６（保護ダイオードＤP1）により決定される。
ソース電極１３とゲート電極１０、およびＰ-型領域１４，１５とは、それぞれ、酸化シリコン層１２，１６，１７により電気的に分離されている（図２参照）。
この半導体装置１は、シリコン基板２とソース電極１３との間に適当な大きさの電圧を印加し、ゲート電極１０を適当な電位にすることにより、Ｐ-型領域７においてトレンチ９の内面に形成された酸化膜との界面近傍の部分にチャネルを形成して、シリコン基板２とソース電極１３との間に電流を流すことができる。
一方、この半導体装置１をスイッチング素子として使用した場合、オフ時には、この半導体装置１を含む回路の配線インダクタンスなどによりフライバック電圧が生じ、このフライバック電圧は、並列に接続されたＭＯＳ ＦＥＴ３、フィールドクランプダイオードＤF1、および保護ダイオードＤP1に同時に同じ大きさで印加される。この際、シリコン基板２とソース電極１３との間で抵抗がより低い低抵抗領域５（フィールドクランプダイオードＤF1）を含む導電経路にサージ電流が流れる。
低抵抗領域５は、アクティブ領域４を取り囲むように連続して形成されているので、サージ電流は、低抵抗領域５とシリコン基板２との界面を横切って、この界面の全周に渡ってほぼ均等な大きさで流れる。すなわち、サージ電流は、アクティブ領域４の周囲に分散されて流れ、一カ所に集中してスポット的に流れることはない。
これにより、ＭＯＳ ＦＥＴ３（Ｐ-型領域７においてチャネルが形成される領域等）や、低抵抗領域５とシリコン基板２との界面近傍においてその一部が発熱して破壊に至る事態が回避される。すなわち、この半導体装置１の破壊耐量は高い。
このように、フィールドクランプダイオード構造を採用することにより、効率的にサージ電流が分散されるので、電流Ｉが局所的に流れる従来の半導体装置５１，６１（図６および図７参照）と比べて、所定の破壊耐量を得るために必要な低抵抗領域５（ベース領域５８，６８またはダイオードセル）の総面積を少なくすることができる。これにより、一定面積を有するシリコン基板２上で、機能素子（ＭＯＳ ＦＥＴ３）が占める面積を大きくすることができる。
さらに、この半導体装置１は、従来の半導体装置５１のように、セルＣ内にフライバック電圧によるサージ電流が流れる経路を形成するためのベース領域５８（図６参照）が形成されていないことにより、セルＣの大幅な微細化が可能である。これらのことにより、この半導体装置１は、単位面積あたりのチャネルが形成される領域を多くして、オン抵抗の低減を図ることができる。
図３は、本発明の第２の実施形態に係る半導体装置を一部破断して示す図解的な斜視図である。
この半導体装置２１は、Ｎ-型のシリコン基板（ドレイン領域）２２の上に、内方の領域に設けられた機能素子形成領域であるアクティブ領域２４と、アクティブ領域２４の最外周部に、アクティブ領域２４を取り囲むように形成された低抵抗領域２５とが形成されてなるフィールドクランプダイオード構造を有している。図３では、半導体部に関しては、低抵抗領域２５およびゲート電極３０のみに斜線を付して示している。
アクティブ領域２４は、シリコン基板２を垂直に見下ろす平面視において、ほぼ矩形の形状を有しており、低抵抗領域２５はアクティブ領域２４の四辺に沿うように形成されている。
アクティブ領域２４には、機能素子として、複数のＭＯＳ ＦＥＴ２３が形成されている。ＭＯＳ ＦＥＴ２３は、低抵抗領域２５に囲まれた領域の外には形成されていない。
アクティブ領域２４において、シリコン基板２２の上にはＰ-型領域２７が形成されている。Ｐ-型領域２７の上には、Ｎ型領域２８が形成されている。Ｐ-型領域２７およびＮ型領域２８を厚さ方向に貫通しシリコン基板２２表層部に至る複数のトレンチ２９が形成されている。
この半導体装置２１は、いわゆるストライプ構造を有しており、複数のトレンチ２９はシリコン基板２に平行な面内の一方向に沿ってストライプ状に形成されている。これにより、Ｎ型領域２８、Ｐ-型領域２７、およびシリコン基板２２の上部は、トレンチ２９と同じ方向に延びるストライプ状の領域（以下、「ストライプ領域」という。）３１に区画されている。
トレンチ２９の内表面に沿って、酸化膜（図示せず）が形成されている。トレンチ２９の内部は、不純物の導入により導電化（低抵抗化）されたポリシリコンからなるゲート電極３０で埋められている。
低抵抗領域２５は、Ｎ型領域２８の表面から、トレンチ２９の底部とほぼ同じ深さまで、すなわち、シリコン基板２２とＰ-型領域２７との界面より深い領域にかけて形成されている。Ｐ-型領域２７は、その長さ方向の両端部で低抵抗領域２５に電気接続されている。
低抵抗領域２５は、全周に渡ってシリコン基板２２に接しており、シリコン基板２２とともにダイオード（以下、「フィールドクランプダイオード」という。）ＤF2を形成している。
低抵抗領域２５の周囲には、半導体装置１のウェル領域６と同様のウェル領域２６が形成されている。ウェル領域２６とシリコン基板２２とにより、半導体装置１の保護ダイオードＤP1と同様の保護ダイオードＤP2が形成されている。シリコン基板２２の上で、アクティブ領域２４とウェル領域２６との間、およびウェル領域２６の外周部には、それぞれＰ-型領域３２，３３が形成されている。
Ｎ型領域２８、低抵抗領域２５、およびウェル領域２６の上には、連続したソース電極（図示せず）が形成されている。ソース電極は、Ｎ型領域２８、低抵抗領域２５、およびウェル領域２６に電気接続されている。したがって、各ＭＯＳ ＦＥＴ２３、フィールドクランプダイオードＤF2、および保護ダイオードＤP2は並列に電気接続されている。シリコン基板２２と図示しないソース電極との間で、低抵抗領域２５の抵抗は、ＭＯＳ ＦＥＴ２３を経由する導電経路の抵抗やウェル領域２６の抵抗より低くなっている。ここで、ＭＯＳ ＦＥＴ２３を経由する導電経路は、シリコン基板２２からＰ-型領域２７およびＮ型領域２８を経由してソース電極に至る導電経路や、シリコン基板２２からＰ-型領域２７および低抵抗領域２５を経由してソース電極に至る導電経路を含む。
ソース電極とゲート電極３０およびＰ-型領域３２，３３とは、それぞれ、図示しない酸化シリコン層により電気的に分離されている。
この半導体装置２１は、シリコン基板２２とソース電極との間に適当な大きさの電圧を印加し、ゲート電極３０を適当な電位にすることにより、Ｐ-型領域２７においてトレンチ２９の内面に形成された酸化膜との界面近傍の部分にチャネルを形成して、シリコン基板２２とソース電極との間に電流を流すことができる。
一方、この半導体装置２１にフライバック電圧が印加された場合、このフライバック電圧は、並列に接続されたＭＯＳ ＦＥＴ２３、フィールドクランプダイオードＤF2、および保護ダイオードＤP2に、同時に同じ大きさで印加される。このフライバック電圧によるサージ電流は抵抗値がより低い低抵抗領域２５（フィールドクランプダイオードＤF2）を含む導電経路を流れる。Ｐ-型領域２７が、より抵抗の低い低抵抗領域２５に電気接続されていることにより、シリコン基板２２とＮ型領域２８との間でサージ電流が流れることはない。
そして、低抵抗領域２５がアクティブ領域２４を取り囲むように連続して形成されていることにより、サージ電流は低抵抗領域２５とシリコン基板２２との界面を横切って、この界面の全周に渡ってほぼ均等に流れる。すなわち、サージ電流は、特定の領域に集中して流れないので、ＭＯＳ ＦＥＴ２３（Ｐ-型領域２７においてチャネルが形成される領域等）や、低抵抗領域２５とシリコン基板２２との界面近傍においてその一部が発熱して破壊に至る事態が回避される。
図４は、本発明の第３の実施形態に係る半導体装置の構造を示す図解的な平面図である。図４において、図３に示す各部に対応する部分には、図３と同じ参照符号を付して説明を省略する。
この半導体装置３５は、図２に示す半導体装置２１と類似した構造を有しており、Ｎ-型のシリコン基板（ドレイン領域）の上にアクティブ領域２４が形成されている。図４は、シリコン基板のアクティブ領域２４が形成された面を垂直に見下ろす平面を示している。また、図４では、ソース電極および酸化シリコン層を取り除いて示している。
この半導体装置３５では、低抵抗領域２５に加えて、アクティブ領域２４の内部にも低抵抗領域３６が形成されている。低抵抗領域３６は、隣接する２つのトレンチ２９の間に形成されており、トレンチ２９と平行な方向に延びている。低抵抗領域３６は、矩形に形成された低抵抗領域２５の一対の対辺に平行に形成されている。
低抵抗領域３６は、その長さ方向両端部で低抵抗領域２５に接続されている。すなわち、低抵抗領域３６は、低抵抗領域２５からアクティブ領域２４内に延設された延設部をなす。
低抵抗領域（延設部）３６がトレンチ２９に平行に形成されていることにより、低抵抗領域３６がトレンチ２９の底部より浅い領域に形成されていた場合でも、低抵抗領域３６はトレンチ２９により分断されることはない。したがって、低抵抗領域３６は、その長さ方向に渡って連続してＮ-型のシリコン基板に接することができる。
低抵抗領域２５，３６とシリコン基板とは、フィールドクランプダイオードを形成しており、このフィールドクランプダイオードとアクティブ領域２４に形成されたＭＯＳ ＦＥＴとは並列に電気接続されている。
低抵抗領域３６は、所定の数のストライプ領域３１に対して１本（図４に示す例では、２本のストライプ領域３１に対して１本）の割合で設けられている。隣接する２つの低抵抗領域３６の間隔、および低抵抗領域２５のうち低抵抗領域３６に平行な部分とこの部分に隣接する低抵抗領域３６との間隔は、ほぼ一定である。すなわち、低抵抗領域３６は、アクティブ領域２４を均等に分割するように形成されている。
この半導体装置３５では、フライバック電圧によるサージ電流は、低抵抗領域２５とシリコン基板との界面に加えて、低抵抗領域３６とシリコン基板との界面を横切って、この界面の全域をほぼ均等に流れる。したがって、図３に示す半導体装置２１と比べて、電流は、さらに分散されて流れるので、ＭＯＳ ＦＥＴや、低抵抗領域２５，３６とシリコン基板との界面近傍において、その一部が破壊されにくい。
ストライプ領域３１に対する低抵抗領域３６の割合（面積比）が多いと、アクティブ領域２４内における単位面積あたりのＭＯＳ ＦＥＴの数が少なくなり、オン抵抗が高くなる。このため、オン抵抗と破壊耐量との兼ね合いにより、ストライプ領域３１に対する低抵抗領域３６の割合を最適化するものとすることができ、たとえば、２０本のストライプ領域３１に対して１本の低抵抗領域３６を設けてもよい。
図５は、本発明の第４の実施形態に係る半導体装置の構造を示す図解的な平面図（図５（ａ））および断面図（図５（ｂ）および図５（ｃ））である。図５（ｂ）は、図５（ａ）に示すVb-Vb切断線による断面図であり、図５（ｃ）は、図５（ａ）に示すVc-Vc切断線による断面図である。図５において、図４に示す各部に対応する部分には、図４と同じ参照符号を付して説明を省略する。
この半導体装置４１は、図４に示す半導体装置３５と類似した構造を有しており、アクティブ領域２４の最外周部には、低抵抗領域２５に相当する低抵抗領域４２が形成されている。また、アクティブ領域２４内には、低抵抗領域３６に相当する低抵抗領域４３が形成されている。図５には、半導体部に関して、低抵抗領域４２，４３にのみ斜線を付して示している。
低抵抗領域４２のうちトレンチの４４の長さ方向に垂直な部分の外側には、トレンチ４４と垂直に延びるトレンチ４５が形成されている。トレンチ４４は、低抵抗領域４２と交差して延びており、トレンチ４５につながっている。
低抵抗領域４２，４３は、トレンチ４４の底部より深い領域まで形成されている（図５（ｂ）および図５（ｃ）参照）。低抵抗領域４２は、その表面から浅い領域ではトレンチ４４に分断されているが、トレンチ４４の下方を回り込んでつながっている（図５（ｂ）参照）。
低抵抗領域４２およびトレンチ４５の外側には、Ｐ-型領域３２が形成されており、Ｐ-型領域３２のさらに外側（周囲）には、半導体装置２１のウェル領域２６と同様のウェル領域（図示せず）が形成されている。
以上のような構成により、この半導体装置４１では、半導体装置３５と同様、電流は、低抵抗領域４２，４３とシリコン基板２２との界面をほぼ均等に流れるので、ＭＯＳ ＦＥＴ２３や、低抵抗領域４２，４３とシリコン基板２２との界面近傍においてその一部が破壊されにくい。
この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態で実施することもできる。たとえば、第２ないし第４の実施形態においては、いずれもストライプ領域３１内には、フライバック電圧によるサージ電流が流れる経路を形成するための不純物が高濃度に導入されたベース領域は形成されていないが、このようなベース領域がストライプ領域３１内に形成されていてもよい。
この場合、たとえば、図７に示す半導体装置６１のベース領域６８と同様のベース領域がストライプ領域３１内に形成されたものとすることができる。この場合、そのベース領域は、アクティブ領域２４の最外周部に設けられた低抵抗領域２５，４２に、直接またはＰ-型領域２７を介して接続されたものとすることができる。
半導体装置（アクティブ領域）に形成された機能素子は、ＭＯＳ ＦＥＴ以外に、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor ; IGBT)であってもよい。
以上の実施形態の半導体装置１，２１，３５，４１は、機能素子（ＭＯＳ ＦＥＴ）において、いずれもトレンチの深さ方向（シリコン基板２に垂直な方向）に電流が流れるように構成されたトレンチ型の構造を有するが、シリコン基板２に平行な方向に電流が流れるプレーナ型の構造を有していてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
本発明の第１の実施形態に係る半導体装置を一部破断して示す図解的な斜視図である。 図１に示す半導体装置周縁部近傍の図解的な断面図である。 本発明の第２の実施形態に係る半導体装置を一部破断して示す図解的な斜視図である。 本発明の第３の実施形態に係る半導体装置の構造を示す図解的な平面図である。 本発明の第４の実施形態に係る半導体装置の構造を示す図解的な平面図および断面図である。 ＭＯＳ ＦＥＴが形成された従来の半導体装置を一部破断して示す図解的な斜視図である。 ＭＯＳ ＦＥＴが形成された従来の他の半導体装置を一部破断して示す図解的な斜視図である。
符号の説明
１，２１，３５，４１ 半導体装置
２，２２ シリコン基板
３，２３ ＭＯＳ ＦＥＴ
４，２４ アクティブ領域
５，２５，４２ 低抵抗領域
６，２６ ウェル領域
２９，４４ トレンチ
ＤF1，ＤF2 フィールドクランプダイオード
Ｄ P1 ，Ｄ P2 保護ダイオード
３６，４３ 低抵抗領域（延設部）

Claims (9)

  1. 第１導電型の半導体基板と、
    この半導体基板上の機能素子形成領域であるアクティブ領域と、
    このアクティブ領域の最外周部に、このアクティブ領域を取り囲むように形成され、上記半導体基板に接し、上記第１導電型とは異なる第２導電型の低抵抗領域と、
    上記低抵抗領域の周囲に形成された上記第２導電型のウェル領域と、
    上記機能素子および上記低抵抗領域に接続された電極とを備え、
    上記機能素子と、上記半導体基板および上記低抵抗領域により形成されるダイオードとが、上記半導体基板と上記電極との間に並列に電気接続されており、
    上記半導体基板と上記電極との間で、上記低抵抗領域の抵抗が、上記機能素子を経由する導電経路の抵抗より低く、
    上記ウェル領域と上記半導体基板とにより形成されるダイオードが、上記アクティブ領域に形成された機能素子に並列に電気接続されており、
    上記ウェル領域の不純物濃度は、上記アクティブ領域中の上記第２導電型の部分の不純物濃度より高く、かつ、上記低抵抗領域の不純物濃度より低いことを特徴とする半導体装置。
  2. 上記低抵抗領域が、上記アクティブ領域を取り囲むように連続して形成され、全周に渡って上記半導体基板に接していることを特徴とする請求項１記載の半導体装置。
  3. 上記低抵抗領域が、上記アクティブ領域内に延設された延設部を含むことを特徴とする請求項１または２に記載の半導体装置。
  4. 上記低抵抗領域の延設部が、上記アクティブ領域に形成されたトレンチにほぼ平行に形成されていることを特徴とする請求項３記載の半導体装置。
  5. 上記機能素子が、ＭＯＳ電界効果トランジスタまたは絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
  6. 上記ＭＯＳ電界効果トランジスタまたは絶縁ゲート型バイポーラトランジスタが、上記第２導電型でチャネルが形成される領域を含んでおり、このチャネルが形成される領域が、上記低抵抗領域に電気接続されていることを特徴とする請求項５記載の半導体装置。
  7. 上記低抵抗領域の不純物濃度が、５．０×１０19ａｔｏｍｓ／ｃｍ3〜１．０×１０20ａｔｏｍｓ／ｃｍ3であることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
  8. 上記低抵抗領域の不純物濃度が、５．０×１０19ａｔｏｍｓ／ｃｍ3〜１．０×１０20ａｔｏｍｓ／ｃｍ3であり、
    上記チャネルが形成される領域の不純物濃度が、１．０×１０16ａｔｏｍｓ／ｃｍ3〜１．０×１０17ａｔｏｍｓ／ｃｍ3であることを特徴とする請求項６記載の半導体装置。
  9. 上記ウェル領域の不純物濃度が、５．０×１０18ａｔｏｍｓ／ｃｍ3〜５．０×１０19ａｔｏｍｓ／ｃｍ3であることを特徴とする請求項７または８に記載の半導体装置。
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