JP4623800B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上にモノリシックに形成された素子間のノイズが半導体基板を介して伝搬することを防ぐために、第１エピタキシャル層にバリア層を設けた半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＮＰＮ型トランジスタとＣ−ＭＯＳトランジスタを一体化してモノリシックに形成した半導体装置は、ＰＬＬ内蔵のＶＣＯ、テレビのチューナー、携帯電話、コードレス電話等の高周波の受信機として使用されている。
【０００３】
図６に、従来の一例の半導体集積回路装置の断面図を示す。この半導体集積回路装置は、Ｐ^―型の半導体基板５上にＮ^-型のエピタキシャル層６が積層される。そして、エピタキシャル層６をＰ⁺型分離領域９により第１の島領域７および第２の島領域８へと分離する。
【０００４】
この第１の島領域７にはＮＰＮトランジスタ１が、また、第２の島領域８にはＣ−ＭＯＳトランジスタ２が一体化してモノリシックに形成される。
【０００５】
また、Ｐ⁺型分離領域９は、Ｐ^―型の半導体基板５の表面から上下方向へ拡散するＰ⁺型分離領域１０、エピタキシャル層の表面から拡散するＰ⁺型分離領域１１の２者が連結することで形成される。また、Ｐ⁺型分離領域１１上には、ＬＯＣＯＳ酸化膜１２が形成されることで、より素子間分離が成される。
【０００６】
ＮＰＮトランジスタ１では、Ｐ^―型の半導体基板５とＮ^-型のエピタキシャル層６との間にＮ⁺型埋め込み層１３が形成され、このエピタキシャル層６をコレクタとしたものである。そして、エピタキシャル層６には、Ｎ⁺型拡散領域１４、１７、Ｐ型の拡散領域１５およびＰ⁺型の拡散領域１６が形成される。Ｎ⁺型拡散領域１４はコレクタ導出領域として働くが、Ｎ⁺型埋め込み層１３と連結することで低抵抗領域を形成しコレクタ電流を効率的に取り出すことができる。Ｎ⁺型拡散領域１７はエミッタとして働き、Ｐ型拡散領域１５はベースとして働くことで、このＮＰＮトランジスタ１は形成される。そして、電極１８、１９等を介して電気接続される。
【０００７】
Ｃ−ＭＯＳトランジスタ２では、ＮチャンネルＭＯＳトランジスタ３が形成される領域において、Ｐ^―型の半導体基板５とＮ^-型のエピタキシャル層６との間にＰ⁺型埋め込み層２０が形成される。このエピタキシャル層６の表面からＰ型ウェル領域２２がイオン注入により形成され、このウェル領域２２とＰ⁺型埋め込み層２０が連結する。このウェル領域２２には、Ｎ⁺型拡散領域２３、２４が形成されるが、Ｎ⁺型拡散領域２３はソース領域として、Ｎ⁺型拡散領域２４はドレイン領域として形成される。そして、このウェル領域２２上には、ＮチャンネルＭＯＳトランジスタ３のゲート電極として多結晶シリコン２７、シリコン酸化膜２８が形成される。
【０００８】
また、ＰチャンネルＭＯＳトランジスタ４が形成される領域において、Ｐ^―型の半導体基板５とＮ^-型のエピタキシャル層６との間にＮ⁺型埋め込み層２１が形成される。エピタキシャル層６には、Ｐ⁺型拡散領域２５、２６が形成されるが、Ｐ⁺型拡散領域２５はソース領域として、Ｐ⁺型拡散領域２６はドレイン領域として形成される。そして、このエピタキシャル層６上には、ＰチャンネルＭＯＳトランジスタ３のゲート電極として多結晶シリコン２９、シリコン酸化膜３０が形成される。
【０００９】
【発明が解決しようとする課題】
従来の半導体集積回路装置のＮチャンネルＭＯＳトランジスタ３では、Ｐ^―型の半導体基板５とＮ^-型のエピタキシャル層６との間にＰ⁺型埋め込み層２０が形成された。そして、エピタキシャル層６の表面からＰ型ウェル領域２２が形成され、ウェル領域２２とＰ⁺型埋め込み層２０が連結していた。
【００１０】
そのため、ＮチャンネルＭＯＳトランジスタ３において、Ｐ^―型の半導体基板５、Ｐ⁺型埋め込み層２０およびＰ型ウェル領域２２の３者でＰ型の領域が連結されていた。そのことにより、ＮチャンネルＭＯＳトランジスタ３で発生したノイズが基板５を介してＮＰＮトランジスタ１に伝わり、ＮＰＮトランジスタ１の動作に悪影響を与えてしまう課題が生じた。
【００１１】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置では、Ｃ―ＭＯＳトランジスタの領域において、Ｐ^―型の半導体基板とＮ^-型のエピタキシャル層との間にＮ⁺型埋め込み層を形成することでＮチャンネルＭＯＳトランジスタから発生するノイズを防止する構造を有している。
【００１２】
しかし、従来の半導体集積回路装置と同様に、Ｐ^―型の半導体基板上にＮ^-型のエピタキシャル層を形成しこの間にＮ⁺型埋め込み層を形成すると、Ｃ―ＭＯＳトランジスタにおいて耐圧不良が発生し、動作不良を起こしてしまう。
【００１３】
その結果、本発明である半導体集積回路装置では、Ｐ^―型の半導体基板上にノンドープによる第１のエピタキシャル層とＮ^-型の第２のエピタキシャル層との２層構造のエピタキシャル層が形成される。そして、Ｐ^―型の半導体基板とノンドープによる第１のエピタキシャル層との間にＮ⁺型埋め込み層が形成され、ノンドープによる第１のエピタキシャル層とＮ^-型の第２のエピタキシャル層との間にＮチャンネルＭＯＳトランジスタ用のＰ⁺型埋め込み層が形成される。
【００１４】
このことにより、ＮチャンネルＭＯＳトランジスタから発生するノイズが基板を介してＮＰＮトランジスタに伝わり、ＮＰＮトランジスタの動作に悪影響を与えることを防ぐと同時に、Ｃ―ＭＯＳトランジスタの耐圧不良にも対処した半導体集積回路装置を得ることができる。
【００１５】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１６】
図１は、ＮＰＮトランジスタ４１とＣ―ＭＯＳトランジスタ４２とを組み込んだＩＣの断面図である。
【００１７】
Ｐ^―型の単結晶シリコン基板４５にノンドープにより厚さ１．０〜３．０μｍの第１エピタキシャル４６層が形成され、その上に気相成長法によりＮまたはＮ^-で積層した厚さ１．０〜２．０μｍの第２エピタキシャル層４７が形成される。そして、第１および第２エピタキシャル層４６、４７は、両者を完全に貫通するＰ⁺型分離領域４８によってＮＰＮトランジスタ４１を形成する第１の島領域５２と、Ｃ―ＭＯＳトランジスタ４２を形成する第２の島領域５３とに電気的に分離される。この分離領域４８は、第１エピタキシャル層４６表面から上下方向に拡散した第１の分離領域４９および第２エピタキシャル層４７の表面から拡散した第２の分離領域５０から成り、２者が連結することで第１および第２エピタキシャル層４６、４７を島状に分離する。また、Ｐ⁺型分離領域５０上には、ＬＯＣＯＳ酸化膜５１が形成されることで、より素子間分離が成される。
【００１８】
ＮＰＮトランジスタ４１では、Ｐ^―型の半導体基板４５上にノンドープの第１エピタキシャル層４６を形成し、第１エピタキシャル層４６とＮ^-型の第２エピタキシャル層４７との間にＮ⁺型埋め込み層５４が形成され、この第２エピタキシャル層４７をコレクタとしたものである。Ｎ⁺型埋め込み層５４は、第１エピタキシャル層４６を貫通して基板４５の表面まで拡散される。そして、第２エピタキシャル層４７には、Ｎ⁺型拡散領域５５、Ｐ型の拡散領域５６およびＰ⁺型の拡散領域５７が形成される。Ｎ⁺型拡散領域５５はコレクタ導出領域として働くが、Ｎ⁺型埋め込み層５４と連結することで低抵抗領域を形成しコレクタ電流を効率的に取り出すことができる。ここで、電極５９はリンがドープされた多結晶シリコンで形成される。この多結晶シリコンに熱処理を加えることで、自動的にリンがＰ型の拡散領域５６に浸透しＮ⁺型ドライブイン拡散領域５８が形成される。Ｎ⁺型ドライブイン拡散領域５８は小さい領域として形成され、高周波特性に適している。そして、Ｎ⁺型ドライブイン拡散領域５８はエミッタとして働き、Ｐ型拡散領域５６はベースとして働くことで、このＮＰＮトランジスタ４１は形成される。
【００１９】
Ｃ−ＭＯＳトランジスタ４２では、Ｐ^―型の半導体基板４５とノンドープの第１エピタキシャル層４６との間にＮ⁺型埋め込み層６１が形成される。そして、ＮチャンネルＭＯＳトランジスタ４３が形成される領域において、第１エピタキシャル層４６とＮ^-型の第２エピタキシャル層４７との間にＰ⁺型埋め込み層６２が形成される。この第２エピタキシャル層４７の表面からＰ型ウェル領域６４がイオン注入により形成され、このウェル領域６４とＰ⁺型埋め込み層６２が連結する。このウェル領域６４には、Ｎ⁺型拡散領域６５、６６が形成されるが、Ｎ⁺型拡散領域６５はソース領域として、Ｎ⁺型拡散領域６６はドレイン領域として形成される。そして、このウェル領域６４上には、ＮチャンネルＭＯＳトランジスタ４３のゲート電極として多結晶シリコン６９、シリコン酸化膜７０が形成される。
【００２０】
また、ＰチャンネルＭＯＳトランジスタ４４が形成される領域において、第１エピタキシャル層４６と第２エピタキシャル層４７との間にＮ⁺型埋め込み層６３が形成される。第２エピタキシャル層４７には、Ｐ⁺型拡散領域６７、６８が形成されるが、Ｐ⁺型拡散領域６７はソース領域として、Ｐ⁺型拡散領域６８はドレイン領域として形成される。そして、この第２エピタキシャル層４７上には、ＰチャンネルＭＯＳトランジスタ４４のゲート電極として多結晶シリコン７１、シリコン酸化膜７２が形成される。
【００２１】
そして、ＮチャンネルＭＯＳトランジスタ４３とＰチャンネルＭＯＳトランジスタ４４とは、ＬＯＣＯＳ酸化膜７３が素子間に形成されることで素子間分離が行われている。
【００２２】
ここで、図には示さなかったが、他の周辺回路とを一体化してモノリシックに形成する場合は、これらの素子上にＡｌによる電極配線、ポリイミド系絶縁膜による層間絶縁膜、ポリイミド系のジャケット・コート等が形成される。
【００２３】
本発明の半導体集積回路装置では、上記したように、Ｐ^―型の半導体基板４５上にノンドープの第１エピタキシャル層４６が形成され、この第１エピタキシャル層４６上にＮまたはＮ^-で積層した第２エピタキシャル層４７が形成される。そして、Ｃ−ＭＯＳトランジスタ４２が形成される第２の島領域５３にＮ⁺型埋め込み層６１が形成されることに特徴を有する。
【００２４】
半導体集積回路装置がこのような構造で形成されることで、ＮチャンネルＭＯＳトランジスタ４３において、従来の構造であるＰ^―型の半導体基板５（図６参照）、Ｐ⁺型埋め込み層２０およびＰ型ウェル領域２２の３者でＰ型の領域が連結されることが無くなった。つまり、Ｎ⁺型埋め込み層６１が形成されることで、このＮ⁺型埋め込み層６１がブロックとなりＮチャンネルＭＯＳトランジスタから発生するノイズが、基板４５を介してＮＰＮトランジスタ４１に伝わることを防止する構造となる。
【００２５】
更に、基板４５上にノンドープの第１エピタキシャル層４６とＮまたはＮ^-で積層した第２エピタキシャル層４７との２層構造のエピタキシャル層が形成される。そのことにより、Ｎ⁺型埋め込み層６１上には、第１および第２エピタキシャル層が形成されることで十分なエピタキシャル層の厚みが確保されるので、Ｃ―ＭＯＳトランジスタ４２における耐圧不良を抑制することができる。
【００２６】
更に、本発明の半導体集積回路装置は、携帯電話、コードレス電話等の高周波の受信機として使用される。上記したように、本発明の半導体集積回路装置は基板４５上にノンドープで第１エピタキシャル層４６が形成される。このことにより、ＮＰＮトランジスタ４１において、第１エピタキシャル層４６の濃度が低減され、コレクター基板間の寄生容量が小さくなることで、より高周波に適した半導体集積回路装置となる。
【００２７】
次に、図１に示した本発明の半導体集積回路装置の製造方法を図２〜図５を参照にして説明する。
【００２８】
先ず、図２に示すように、Ｐ^―型の単結晶シリコン基板４５を準備し、この基板４５の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッチングして選択マスクとする。そして、基板４５表面にＮ⁺型埋め込み層６１を形成するヒ素（Ａｓ）を拡散する。
【００２９】
次に、図３に示すように、選択マスクとして用いた酸化膜を全て除去した後、基板４５をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板４５に１１４０℃程度の高温を与えると共に反応管内にＳｉＨ₂Ｃｌ₂ガスとＨ₂ガスを導入することにより、ノンドープの第１エピタキシャル層４６を１〜３μｍ成長させる。この様にノンドープで成長させると、全工程が終了し完成時で２００〜１５００Ω・ｃｍの高比抵抗層に形成できる。そして、第１エピタキシャル層４６の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッチングしてそれぞれの選択マスクとする。そして、第１エピタキシャル層４６表面に分離領域４８の第１の分離領域４９およびＰ⁺型埋め込み層６２を形成するボロン（Ｂ）およびＮ⁺型埋め込み層５４、６３を形成するヒ素（Ａｓ）を拡散する。このとき、Ｎ⁺型埋め込み層６１が同時に拡散される。
【００３０】
次に、図４に示すように、選択マスクとして用いた酸化膜を全て除去した後、基板４５をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって１１８０℃程度の高温を与えると共に反応管内にＳｉＨ₂Ｃｌ₂ガスとＨ₂ガスを導入することにより、ＮまたはＮ^-の第２エピタキシャル層４７を１．０〜２．０μｍ成長させる。このとき、同時に、第１の分離領域４９、Ｎ⁺型埋め込み層５４、６３およびＰ⁺型埋め込み層６２を拡散させる。そして、第２エピタキシャル層４７の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッチングしてそれぞれの選択マスクとする。そして、第２エピタキシャル層４７表面に分離領域４８の第２の分離領域５０、Ｐ型拡散領域５６およびＮ⁺型拡散領域５５を拡散し、また、第２エピタキシャル層４７の表面からＰ型ウェル領域６４がイオン注入により形成される。ここで、Ｎ⁺型拡散領域５５はＮ⁺型埋め込み層５４と、Ｐ型ウェル領域６４はＰ⁺型埋め込み層６２と連結する。
【００３１】
次に、図５に示すように、酸化膜付けを行いながら基板４５全体に熱処理を与え、第１および第２の分離領域４９、５０を拡散することにより両者を連結させる。また、Ｐ⁺型分離領域５０上には、ＬＯＣＯＳ酸化膜５１が形成されることで、より素子間分離が成される。そして、第１の島領域５２にＮ⁺型ドライブイン拡散領域５８、Ｐ⁺型拡散領域５７を形成し、Ｎ⁺型拡散領域５５をコレクタ導出領域とし、Ｎ⁺型ドライブイン拡散領域５８をエミッタ領域とし、Ｐ型拡散領域５６をベース領域とすることでＮＰＮトランジスタ３１が完成する。ここで、Ｎ⁺型ドライブイン拡散領域５８は、リンがドープされた多結晶シリコンで形成される電極５９に熱処理を加えることで、自動的にリンがＰ型の拡散領域５６に浸透し形成される。
【００３２】
そして、第２の島領域５３にＮ⁺型拡散領域６５、６６およびＰ⁺型拡散領域６７、６８が形成される。Ｎ⁺型拡散領域６５、６６は、それぞれＮチャンネルＭＯＳトランジスタ４３のソース領域、ドレイン領域として形成される。Ｎ⁺型拡散領域６７、６８は、それぞれＰチャンネルＭＯＳトランジスタ４４のソース領域、ドレイン領域として形成される。そして、ＮチャンネルＭＯＳトランジスタ４３上には、ゲート電極として多結晶シリコン６９、シリコン酸化膜７０が形成される。また、ＰチャンネルＭＯＳトランジスタ４４上にも同様に、ゲート電極として多結晶シリコン７１、シリコン酸化膜７２が形成される。ＮチャンネルＭＯＳトランジスタ４３とＰチャンネルＭＯＳトランジスタ４４とは、ＬＯＣＯＳ酸化膜７３が素子間に形成されることで素子間分離がされる。
【００３３】
その後、図１に示すように、これらの素子が電気接続されることによって図１の半導体集積回路装置の構造となる。
【００３４】
【発明の効果】
本発明によれば、半導体装置において、Ｐ^―型の半導体基板上にノンドープによる第１エピタキシャル層とＮ^-型の第２エピタキシャル層との２層構造のエピタキシャル層が形成される。そして、Ｃ−ＭＯＳトランジスタが形成される島領域にＰ^―型の半導体基板とノンドープによる第１エピタキシャル層との間にＮ⁺型埋め込み層が形成される。
【００３５】
このことにより、このＮ⁺型埋め込み層がブロックとなりＮチャンネルＭＯＳトランジスタから発生するノイズが、基板を介して隣接する島領域に形成されるＮＰＮトランジスタに伝わることを防止し、ＮＰＮトランジスタの動作に悪影響を与えることを防ぐことができる。これと同時に、Ｃ―ＭＯＳトランジスタでは、Ｎ⁺型埋め込み層上には、第１および第２エピタキシャル層が形成されることで十分な厚みが確保されるので、Ｃ―ＭＯＳトランジスタの耐圧不良にも対処することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を説明する断面図である。
【図２】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図３】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図４】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図５】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図６】従来の半導体装置を説明する断面図である。

Claims (2)

1. 一導電型の半導体基板と、
   前記基板表面に積層したノンドープの第１エピタキシャル層および逆導電型の第２エピタキシャル層と、
   前記第１および第２のエピタキシャル層を島領域に分離する一導電型の分離領域と、
   前記島領域は、ＮＰＮトランジスタを形成する第１の島領域と逆導電チャンネルのＭＯＳトランジスタと一導電チャンネルのＭＯＳトランジスタを形成する第２の島領域を備え、
   前記第２の島領域に前記第１エピタキシャル層と前記半導体基板との間に逆導電型のバリア層を設け、
   前記第２の島領域の逆導電チャンネルのＭＯＳトランジスタのチャネル領域となる一導電型の不純物層は、前記第１エピタキシャル層と前記第２エピタキシャル層を介して前記バリア層と接続するように設け、
   前記一導電チャンネルのＭＯＳトランジスタの下部の前記第１エピタキシャル層には、逆導電型の不純物層を前記第２エピタキシャル層と前記バリア層を接続するように設け、
   前記第２の島領域から前記基板を介して前記第１の島領域に伝達されるノイズを遮断することを特徴とする半導体集積回路装置。
2. 前記第２の島領域に形成した逆導電チャンネルのＭＯＳトランジスタは、前記バリア層上の第２エピタキシャル層底面に一導電型の埋め込み層を設け、また表面から一導電型のウェル領域を形成し、該ウェル領域に形成されることを特徴とする請求項１に記載した半導体集積回路装置。

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