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JP4611040B2 - スイッチングレギュレータ制御回路およびスイッチングレギュレータ。 - Google Patents

スイッチングレギュレータ制御回路およびスイッチングレギュレータ。 Download PDF

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Description

本発明はスイッチングレギュレータ制御回路及びこれを用いたスイッチングレギュレータに関し、特に昇圧動作における同期整流回路に関する。
図４に、従来の昇降圧型スイッチングレギュレータの回路図を示す。
比較器１２は、反転入力端子に入力された誤差増幅器１１が出力する電圧Ｖｄと非反転入力端子に入力された三角波発振回路１０が出力する三角波を比較しＰＷＭ駆動信号を出力する。比較器１２の出力信号は、降圧駆動信号としてバッファ２１を介して降圧用スイッチング回路２４に供給される。
比較器１４の一方の非反転入力端子には、誤差増幅器１１の出力電圧ＶｄをＶｏｓだけレベルシフトさせた電圧Ｖｕが入力される。Ｖｏｓは三角波の振幅電圧と等しい値に設定する事で、誤差増幅器１１の出力電圧Ｖｄが三角波の上限電圧を超えた時に、電圧Ｖｕが三角波の振幅範囲に入るようにする。比較器１４の反転入力端子には三角波が入力されており、三角波と電圧Ｖｕとの比較によって信号が出力される。この比較器１４の出力信号は、昇圧駆動信号としてバッファ２３を介し昇圧用スイッチング回路２５に供給される。
比較器１３の一方の非反転入力端子には、誤差増幅器１１の出力電圧ＶｄをＶｄｔだけレベルシフトさせた電圧Ｖｓが入力される。比較器１３の反転入力端子には三角波が入力されており、三角波と電圧Ｖｓとの比較によって信号が出力される。この比較器１３の出力信号は、同期整流駆動信号としてバッファ２２を介し同期整流用スイッチング回路２６に供給される。
ＶｄｔはＶｏｓよりも若干小さい値に設定する。この結果、グランドを基準とした大小関係はＶｓ＞Ｖｕとなり、三角波を含めた電圧の関係は図５のようになる。ここで電圧Ｖｓと電圧Ｖｕの関係から、昇圧駆動信号と同期整流駆動信号はデューティ比の異なった信号となる。
従って、昇圧駆動信号はＨレベルでオンする昇圧用スイッチング回路２５に供給され、また同期整流駆動信号はＬレベルでオンする同期整流用スイッチング回路２６に供給されるので、昇圧用スイッチング回路２５と同期整流用スイッチング回路２６が同時にオフとなる時間Ｔoff-offが存在する。
このような時間Ｔoff-offは、昇圧用スイッチング回路２５と同期整流用スイッチング回路２６が同時にオンすることで出力端子とグランドが短絡してしまうことを防止するものであり、同期整流付きスイッチングレギュレータには必須の技術である。（例えば特許文献１参照）
さらに、同期整流付きスイッチングレギュレータでは出力電圧が低下して、電圧Ｖｓと電圧Ｖｕが三角波の最大値Ｖｃｌｋ(ｍａｘ)以上になった時に、昇圧用スイッチング回路２５および同期整流用スイッチング回路２６が常にオンとなることを防止する必要がある。
ここで、比較器１３および１４は二つの非反転入力端子を有しており、二つの非反転入力端子のうち、低い電位が入力されている端子が機能し高い電位が入力されている端子は機能しないように設定する。この特徴を利用して、比較器１３および１４のもう一方の非反転入力端子にＶｃｌｋ（ｍａｘ）より若干低い電圧Ｖｍａｘ１を印加する。このような構成にする事で、ＶｕおよびＶｓがＶｍａｘ１を超えた場合に、三角波との比較対照がＶｍａｘ１となる。従って、電源電圧が低下した場合でも一定デューティのＰＷＭ駆動信号が出力され、昇圧用スイッチング回路２５および同期整流用スイッチング回路２６が常時オン状態になることを防止出来る。以下この状態をマックスデューティ制御状態と呼ぶ。
特開２００３−１８００７２号公報
しかしながら、図５に示したようにＶｕおよびＶｓがＶｍａｘ１を超えると、比較器１３および１４の出力信号は三角波とＶｍａｘ１の電圧で決まる一定デューティの信号しか出力されない。従って、比較器１３および１４の出力信号は全く同じデューティとなってしまい、すなわち時間Ｔoff-offが０となってしまい、スイッチング効率の著しい低下が発生する。
本発明は、マックスデューティ制御状態においても、昇圧用スイッチング回路と同期整流用スイッチング回路のスイッチング制御において、時間Ｔoff-offを確保することにより、スイッチング効率の著しい低下を防止することを目的としている。
本発明のスイッチングレギュレータ制御回路は、電圧Ｖｏｓ-Ｖｄｔを第二の基準電圧であるＶｍａｘ１に加算して得た第三の基準電圧であるＶｍａｘ２を、比較器１３の一方の正転入力端子に印加する事で、比較器１３がＶｍａｘ２を用いて昇圧用スイッチング回路をスイッチング制御し、比較器１４がＶｍａｘ１を用いて同期整流用スイッチング回路をスイッチング制御する構成とし、以上述べたような課題を解決するものである。
従って本発明のスイッチングレギュレータ制御回路は、マックスデューティ制御状態にあっても、昇圧用スイッチング回路と同期整流用スイッチング回路のスイッチング制御において、確実に時間Ｔoff-offを確保することが出来、スイッチング効率の著しい低下を防止することが可能となる。
図１は、本発明のスイッチングレギュレータ制御回路のブロック図である。本発明のスイッチングレギュレータ制御回路は、出力電圧を分圧した電圧と基準電圧Ｖｒｅｆ１を比較し電圧Ｖｄを出力する誤差増幅回路１１と、三角波発振回路１０と、第一の定電圧源であるＶｄｔ発生回路１５と、第二の定電圧源であるＶｏｓ発生回路１６と、第二の基準電圧源であるＶｍａｘ１発生回路１７と、第三の基準電圧源であるＶｍａｘ２発生回路１８と、それらが出力する電圧を比較する比較器１２、１３、１４で構成する。比較器１２および１４の各入力端子には、従来のスイッチングレギュレータ制御回路と同様の信号を入力するが、比較器１３のもう一方の非反転入力端子にはＶｍａｘ２発生回路が出力する電圧Ｖｍａｘ２を入力する。
このとき、Ｖｍａｘ２発生回路はＶｍａｘ１発生回路の出力電圧Ｖｍａｘ１よりもＶｏｓ-Ｖｄｔだけ高い電圧を発生する。このような構成にする事で、ＶｕがＶｍａｘ１を超えた場合に、ＶｓがＶｍａｘ２を超えるように制御することが出来る。
従って、図３に示したように電圧Ｖｓと電圧Ｖｕが三角波の最大値Ｖｃｌｋ(ｍａｘ)以上になった時にも、昇圧用スイッチング回路２５と同期整流用スイッチング回路２６の関係が常に時間Ｔoff-offを確保できるように制御することが出来る。
図２は、本発明のスイッチングレギュレータ制御回路の回路図である。図１のブロック図におけるＶｄｔ発生回路１５とＶｏｓ発生回路１６とＶｍａｘ２発生回路１８の一例を詳細に示したものである。
Ｖｄｔ発生回路１５において、可変抵抗ＶＲ１によって決定する定電流Ｉ１はカレントミラー回路を介してＲ１に流れる定電流として伝えられる。Ｖｏｓ発生回路１６において、可変抵抗ＶＲ２によって決定する定電流Ｉ２はカレントミラー回路を介してＲ２に流れる定電流として伝えられる。Ｒ１及びＲ２は、誤差増幅器１１の出力に接続された固定抵抗であり、また互いの抵抗値は等しいものとする。よってＲ１とＲ２の両端に発生する電位差は定電流Ｉ１及びＩ２によって決定される。このようにして、Ｒ１と誤差増幅器１１の出力Ｖｄから、ある一定値レベルシフトした信号であるＶｓとＶｕを得る事が出来る。Ｖｏｓ-Ｖｄｔは即ち定電流Ｉ１と定電流Ｉ２の電流差に他ならない。よって、トランジスタＭ１０とＭ１１、Ｍ２０とＭ２１のカレントミラー回路を用いて、定電流Ｉ１と定電流Ｉ２をコピーし、またトランジスタＭ１１とＭ２１を直列に接続し、且つゲート電極とドレイン電極を接続し定電流素子として動作するＭ３０をＭ１１に並列に配置する事で、定電流Ｉ２と定電流Ｉ１の差に等しい電流Ｉ３（＝Ｉ１−Ｉ２）がトランジスタＭ３０に流れる。この電流Ｉ３を抵抗Ｒ１及びＲ２と等しい抵抗Ｒ５に流す事でＶｏｓ-Ｖｄｔに等しい電位差を得る事が出来る。
Ｖｍａｘ１は、基準電圧を抵抗で分圧することによって発生させているので、ボルテージフォロア４９を用いてインピーダンス変換を行いる。
このようにして得たＶｍａｘ２を比較器１３のもう一方の非反転入力端子に入力することにより、マックスデューティ制御状態にあっても昇圧用スイッチング回路２５と同期整流用スイッチング回路２６のスイッチング制御において、時間Ｔoff-offを確保するが可能となる。
図６は、時間Ｔoff-off対電力変換効率を示す図である。時間Ｔoff-offを電力変換効率が高くなるように、Ｖｏｓ-Ｖｄｔ電圧を設定することにより、スイッチングレギュレータの安定した昇圧動作を得ることが可能である。
本発明のスイッチングレギュレータ制御回路のブロック図である。 本発明のスイッチングレギュレータ制御回路の回路図である。 本発明のスイッチングレギュレータ制御回路のタイミングチャートである。 従来のスイッチングレギュレータ制御回路のブロック図である。 従来のスイッチングレギュレータ制御回路のタイミングチャートである。 時間Ｔoff-off対電力変換効率を示す図である。
符号の説明
１０ 三角波発振回路
１１、６３，６４ 誤差増幅器
１２、１３、１４ 比較器
１５ Ｖｄｔ発生回路
１６ Ｖｏｓ発生回路
１７ Ｖｍａｘ１発生回路
１８ Ｖｍａｘ２発生回路
２４ 降圧用スイッチング回路
２５ 昇圧用スイッチング回路
２６ 同期整流用スイッチング回路
２７ インダクタンス
４９ ボルテージフォロア

Claims (5)

  1. 第一の基準電圧発生回路と、第二の基準電圧発生回路と、第三の基準電圧発生回路と、スイッチングレギュレータの出力電圧を分圧する分圧抵抗と、三角波発生回路と、前記第一の基準電圧発生回路の電圧と前記分圧抵抗の分圧した電圧を入力する誤差増幅器と、前記誤差増幅器の出力から第一の定電圧源の電圧だけ降圧した電圧と前記第三の基準電圧発生回路の電圧と前記三角波発生回路の電圧を入力する第一の比較器と、前記誤差増幅器の出力から第二の定電圧源の電圧だけ降圧した電圧と前記第二の基準電圧発生回路の電圧と前記三角波発生回路の電圧を入力する第二の比較器と、前記第一の比較器の出力で制御される同期整流用スイッチング回路と、前記第二の比較器の出力で制御される昇圧用スイッチング回路と、からなるスイッチングレギュレータ制御回路。
  2. 前記第二の基準電圧発生回路の電圧と前記第三の基準電圧発生回路の電圧は、前記三角波発生回路の電圧の最大値より低い電圧であり、前記スイッチングレギュレータの出力電圧が低下したときにも前記昇圧用スイッチング回路と前記同期整流用スイッチング回路のどちらか一方が必ずオフしている請求項１記載のスイッチングレギュレータ制御回路。
  3. 前記第三の基準電圧発生回路の電圧は、前記第二の基準電圧発生回路の電圧に前記第一の定電圧源の電圧と前記第二の定電圧源の電圧の差を加えた電圧であることを特徴とする請求項１記載のスイッチングレギュレータ制御回路。
  4. 前記同期整流用スイッチング回路と前記昇圧用スイッチング回路が同時にオフしている期間を設けたことを特徴とする請求項１記載のスイッチングレギュレータ制御回路。
  5. 請求項１から４のいずれかに記載のスイッチングレギュレータ制御回路を有するスイッチングレギュレータ。
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