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JP4574721B2 - Ｓｏｉ基板及びその作製方法並びに半導体装置及びその作製方法 - Google Patents

Ｓｏｉ基板及びその作製方法並びに半導体装置及びその作製方法 Download PDF

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Description

本願発明はＳＯＩ（Silicon on Insulator）基板を用いて作製した半導体装置及びその作製方法に関する。具体的にはＳＯＩ基板上に形成された薄膜トランジスタ（以下、ＴＦＴと呼ぶ）を含む半導体装置に関する。
なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指す。従って、ＴＦＴのみならず、液晶表示装置や光電変換装置に代表される電気光学装置、ＴＦＴを集積化した半導体回路、またその様な電気光学装置や半導体回路を部品として用いた電子機器も半導体装置に含む。
近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で低消費電力を実現するＳＯＩ（Silicon on Insulator）構造が注目されている。この技術は従来バルク単結晶シリコンで形成されていたＦＥＴの活性領域（チャネル形成領域）を、薄膜単結晶シリコンとする技術である。
ＳＯＩ基板では単結晶シリコン上に酸化シリコンでなる埋め込み酸化膜が存在し、その上に単結晶シリコン薄膜が形成される。この様なＳＯＩ基板の作製方法は様々な方法が知られている。代表的なものとしてはＳＩＭＯＸ基板が知られている。ＳＩＭＯＸとは、「Separation-by-Implanted Oxygen」の略であり、単結晶シリコン基板中に酸素をイオン注入して埋め込み酸化層を形成する。ＳＩＭＯＸ基板に関する詳細は、「K.Izumi,M.Doken and H.Ariyoshi：“C.M.O.S. devices fabrication on buried SiO2 layers formed by oxygen implantation into silicon”,Electron.Lett.,14,593-594 (1978)」に詳しい。
また、最近では貼り合わせＳＯＩ基板も注目されている。貼り合わせＳＯＩ基板とは、その名の通り２枚のシリコン基板を貼り合わせることでＳＯＩ構造を実現するものである。この技術を用いればセラミックス基板などの上にも単結晶シリコン薄膜を形成できる。
その貼り合わせＳＯＩ基板の中でも最近特に注目されているものの一つにＥＬＴＲＡＮ（キャノン株式会社の登録商標）と呼ばれる技術がある。この技術は多孔質シリコン層の選択性エッチングを利用したＳＯＩ基板の作製方法である。ＥＬＴＲＡＮ法の詳細な技術に関しては、「K.Sakaguchi et al.,"Current Progress in Epitaxial Layer Transfer (ELTRAN)",IEICE TRANS.ELECTRON,VOL.E80 C,NO.3,pp378-387,March 1997」に詳しい。
また、他に注目されているＳＯＩ技術にSmart-Cut（SOITEC社の登録商標）がある。Smart-Cut法は１９９６年にフランスのSOITEC社で開発された技術であり、水素脆化を利用した貼り合わせＳＯＩ基板の作製方法である。Smart-Cut法の詳細な技術に関しては、「工業調査会,電子材料８月号,pp.83〜87 (1997)」に詳しい。
前述のＳＯＩ基板を作製する際には、いずれも主表面（素子が形成される面）の結晶面が｛１００｝面（結晶方位が〈１００〉配向）である単結晶シリコン基板が用いられている。これは｛１００｝面が最も界面準位密度（Ｑss）が小さく、界面特性に敏感な電界効果トランジスタに適しているからである。
しかしながら、ＴＦＴに用いるためのＳＯＩ基板は絶縁層上に単結晶シリコン薄膜を形成する必要があるため、界面準位密度よりも絶縁層との密着性を第一に優先させる必要がある。即ち、いくら界面準位密度が小さいからといって単結晶シリコン薄膜が剥がれてしまっては意味がないのである。
本願発明はこのような問題点を鑑みてなされたものであり、ＴＦＴに適したＳＯＩ基板を作製し、その上に形成されたＴＦＴでもって信頼性の高い半導体装置を実現することを課題としている。
本明細書で開示する発明の構成は、主表面が｛１１０｝面である単結晶半導体基板中に水素含有層を形成する工程と、前記単結晶半導体基板と支持基板とを貼り合わせる工程と、第１熱処理により前記単結晶半導体基板を前記水素含有層に沿って分断する工程と、９００〜１２００℃の温度で第２熱処理を行う工程と、前記支持基板の上の主表面が｛１１０｝面である単結晶半導体層を研削する工程と、前記単結晶半導体層を活性層とする複数のＴＦＴを形成する工程と、を含むことを特徴とする。
また、他の発明の構成は、主表面が｛１１０｝面である単結晶半導体基板を陽極化成して多孔質半導体層を形成する工程と、前記多孔質半導体層に対して還元雰囲気中で第１熱処理を行う工程と、前記多孔質半導体層上に主表面が｛１１０｝面である単結晶半導体層をエピタキシャル成長させる工程と、前記単結晶半導体基板と支持基板とを貼り合わせる工程と、９００〜１２００℃の温度で第２熱処理を行う工程と、前記多孔質半導体層を露呈させる工程と、前記多孔質半導体層を除去し、前記単結晶半導体層を露呈させる工程と、前記支持基板の上に、前記単結晶半導体層を活性層とする複数のＴＦＴを形成する工程と、を含むことを特徴とする。
また、他の発明の構成は、主表面が｛１１０｝面である単結晶半導体基板中に酸素含有層を形成する工程と、前記酸素含有層を形成した単結晶半導体基板に対して８００〜１２００℃で熱処理を施す工程と、前記酸素含有層の上に形成された主表面が｛１１０｝面である単結晶半導体層を活性層とする複数のＴＦＴを形成する工程と、を含むことを特徴とする。
本願発明の趣旨は、ＳＩＭＯＸ、ＥＬＴＲＡＮ、Smart-CutといったＳＯＩ技術を用いてＳＯＩ基板を作製するにあたって、最終的に支持基板上に形成される単結晶半導体層の形成材料として、主表面が｛１１０｝面である（結晶面が｛１１０｝面である）単結晶半導体基板を用いることにある。
なお、ここでいう半導体とは代表的にはシリコンを指すが、シリコンゲルマニウムなどの他の半導体も含む。
本願発明において、単結晶半導体層の形成材料として主表面が｛１１０｝面である単結晶半導体基板を用いる理由を以下に説明する。なお、この説明は単結晶シリコンを例にして行う。
なお、単結晶シリコンとしてはＦＺ法で形成されたものとＣＺ法で形成されたものとがあるが、本願発明ではＦＺ法で形成された単結晶シリコンを用いた方が好ましい。現在主流となっているＣＺ法は応力緩和を目的として２×１０18atoms/cm3程度の酸素を含むため、電子や正孔の移動度が低下する恐れがある。特に微細なＴＦＴを形成する場合にはこのことが顕著に現れる様になる。
しかしながら、本願発明の様なＳＯＩ基板に用いる場合、ＴＦＴの活性層として必要とする単結晶シリコン層の膜厚は１０〜５０nmと極めて薄い場合が多いので応力をあまり考慮する必要がなく、安価なＣＺ法よりも安価に単結晶シリコンを作製できるＦＺ法（含有酸素濃度は１×１０17atoms/cm3以下）を用いても十分な効果を得ることができる。
また、一般的なＳＯＩ基板は酸化シリコン層の上に単結晶シリコン層が形成されている。従って、酸化シリコン層と単結晶シリコン層との密着性や整合性が重要となる。そういう観点から見ると、ＳＯＩ基板においては酸化シリコン層と接する時に最も安定な面で単結晶シリコン層が接しているのが理想的である。
酸化シリコン層と最も安定に接する面は｛１１０｝面である。なぜならば、｛１１０｝面の場合には酸化シリコン層に対して３つのシリコン原子で接するからである。この状態を図８に示す写真を用いて説明する。
図８（Ａ）に示した写真は、単結晶シリコンの単位格子が二つ並んだ状態を示している結晶構造モデルである。ここで注目すべきは図中の矢印で示す部分である。矢印で示した部分には３つのシリコン原子が並んでいる。この３つのシリコン原子はどれも｛１１０｝面の面内に含まれている。
即ち、結晶面が｛１１０｝面である単結晶シリコン層を絶縁層上に形成すると、絶縁層と接合するシリコン原子は３つとなることが判る。
また、図８（Ａ）を、角度を変えて見た写真を図８（Ｂ）に示す。図８（Ｂ）
において矢印で示す部分に３つのシリコン原子が存在するが、これらは図８（Ａ）にて矢印で示した３つのシリコン原子と同一のものである。
この様に、３つのシリコン原子は｛１１０｝面に含まれ、且つ、概略三角形状に隣接して配置されていることが判る。即ち、この様な配置状態で下地となる絶縁層に接合し、「面」で接した安定な接合を形成している。この事は、単結晶シリコン層と下地となる絶縁層とが非常に高い密着性をもって接合されていることを示している。
一方で、例えば｛１００｝面や｛１１１｝面といった他の面で酸化シリコン層に接した場合、酸化シリコン層に接するのは最大で２つのシリコン原子であり、「線」で接した不安定な接合を形成する。
さらに、主表面が｛１１０｝面である単結晶シリコン層を用いる大きなメリットとしては、シリコン表面が非常に平坦であることが挙げられる。主表面が｛１１０｝面である場合、劈開面は層状に現れる様になっており、非常に凹凸の少ない表面を形成することが可能である。
この様に、本願発明ではＳＯＩ基板において単結晶シリコン層の下地（酸化シリコン層）への密着性を第一に考え、従来用いられなかった｛１１０｝面を結晶面とする単結晶シリコン基板を用いる点に特徴がある。即ち、主表面（結晶面）が｛１１０｝面である単結晶半導体基板を材料としてＳＩＭＯＸ、ＥＬＴＲＡＮ、Smart-CutといったＳＯＩ技術を駆使し、信頼性の高いＳＯＩ基板を形成することに特徴がある。なお、主表面が｛１１０｝面である単結晶半導体基板のオリエンタルフラットは｛１１１｝面とすれば良い。
そして、その様なＳＯＩ基板を用いて単結晶半導体薄膜を活性層とする複数のＴＦＴを同一基板上に形成し、信頼性の高い半導体装置を実現する。
本願発明を実施することで、ＳＯＩ基板の埋め込み絶縁層と単結晶シリコン層との密着性を高めることができ、ＳＯＩ基板を用いて作製されたＴＦＴの信頼性を高めることができる。
そして、そのＴＦＴを用いて非常に高い信頼性を有する半導体回路を構成することが可能となり、延いては液晶表示装置やそれを搭載したノートパソコンなどの半導体装置の信頼性を高くすることができる。
ＳＯＩ基板の作製工程を示す図。 ＴＦＴの作製工程を示す図。 ＳＯＩ基板の作製工程を示す図。 ＳＯＩ基板の作製工程を示す図。 半導体装置（電気光学装置）の構成を示す図。 半導体装置（半導体回路）の構成を示す図。 半導体装置（電子機器）の構成を示す図。 単結晶シリコンの結晶構造を示す写真。
本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。
本実施例ではSmart-Cut法でＳＯＩ基板を作製するにあたって主表面が｛１１０｝面である単結晶シリコン基板を用い、そのＳＯＩ基板を用いて半導体装置を作製する場合について図１を用いて説明する。
まず、単結晶シリコン層の形成材料となる単結晶シリコン基板１０１を用意する。ここでは主表面の結晶面が｛１１０｝面であるＰ型基板を用いるが、Ｎ型であっても良い。勿論、単結晶シリコンゲルマニウム基板を用いることもできる。
次いで熱酸化処理を行い、その主表面（素子形成面に相当する）に酸化シリコン膜１０２を形成する。膜厚は実施者が適宜決定すれば良いが、１０〜５００nm（代表的には２０〜５０nm）とすれば良い。この酸化シリコン膜１０２は後にＳＯＩ基板の埋め込み絶縁層の一部として機能する。（図１（Ａ））
この時、単結晶シリコン基板１０１と酸化シリコン膜１０２の界面の密着性は非常に高いものとなる。これは本願発明では｛１１０｝面上に酸化シリコン膜１０２を形成するため、非常に整合性の高い界面が実現されるからである。この界面は最終的にＴＦＴとなった時、活性層と下地膜との界面であるため、密着性（整合性）が高いことは非常に有利である。
また、酸化シリコン膜１０２の膜厚を２０〜５０nmと薄くすることが可能であるのは、単結晶シリコン基板１０１の結晶面が｛１１０｝面であるため、薄くても密着性の高い酸化シリコン膜が形成できるからである。
なお、｛１１０｝面は酸化反応が進行すると次第にシリコン表面のうねり（凹凸）が大きくなるという問題があるが、本実施例の様に薄い酸化シリコン膜を設ける場合、酸化量が小さいのでその様なうねりの問題を極力排除できる。このことは、本明細書に記載された全ての実施例に共通する利点である。
従って、本願発明を用いて作製された単結晶シリコン層は極めて平坦な表面を有する。例えば、うねりの頂点から頂点までの距離は、前述した｛１１０｝面に含まれる３つの原子の隣接原子間距離の１０倍以下（好ましくは２０倍以下）である。即ち、約５nm以下（好ましくは１０nm以下）である。
次に、単結晶シリコン基板１０１の主表面側から酸化シリコン膜１０２を通して水素を添加する。この場合、水素イオンの形でイオンインプランテーション法を用いて水素添加を行えば良い。勿論、水素の添加工程を他の手段で行うことも可能である。こうして水素含有層１０３が形成される。本実施例では水素イオンを１×１０16〜１×１０17atoms/cm2のドーズ量で添加する。（図１（Ｂ））
なお、水素含有層１０３が形成される深さは後に単結晶シリコン層の膜厚を決定するため、精密な制御が必要である。本実施例では単結晶シリコン基板１０１の主表面と水素含有層１０３との間に５０nm厚の単結晶シリコン層が残る様に水素添加プロファイルの深さ方向の制御を行っている。
また、｛１１０｝面は原子密度が最も小さな面であるため、水素イオンを添加してもシリコン原子との衝突確率が最も小さい。即ち、イオン添加する際のダメージを最小限に抑えることが可能である。
次に、単結晶シリコン基板１０１と支持基板とを貼り合わせる。本実施例では支持基板としてシリコン基板１０４を用い、その表面には貼り合わせ用の酸化シリコン膜１０５を設けておく。なお、シリコン基板１０４としてはＦＺ法で形成された安価なシリコン基板を用意すれば十分である。勿論、多結晶シリコン基板であっても構わない。また、平坦性さえ確保できれば石英基板、セラミックス基板、結晶化ガラス基板などの高耐熱性基板を用いても良い。（図１（Ｃ））
この時、貼り合わせ界面は親水性の高い酸化シリコン膜同士となるので、両表面に含まれた水分の反応により水素結合で接着される。
次に、４００〜６００℃（典型的には５００℃）の熱処理（第１熱処理）を行う。この熱処理により水素含有層１０３では微小空乏の体積変化が起こり、水素含有層１０３に沿って破断面が発生する。これにより単結晶シリコン基板１０１は分断され、支持基板の上には酸化シリコン膜１０２と単結晶シリコン層１０６が残される。（図１（Ｄ））
次に、第２熱処理工程として１０５０〜１１５０℃の温度範囲でファーネスアニール工程を行う。この工程では貼り合わせ界面において、Si-O-Si結合の応力緩和が起こり、貼り合わせ界面が安定化する。即ち、単結晶シリコン層１０６を支持基板上に完全に接着させるための工程となる。本実施例ではこの工程を１１００℃、２時間で行う。
こうして貼り合わせ界面が安定化することで埋め込み絶縁層１０７が画定する。なお、図１（Ｅ）において埋め込み絶縁層１０７中の点線は、貼り合わせ界面を示しており、界面が強固に接着されたことを意味している。
次に、単結晶シリコン層１０６の表面を平坦化する。平坦化にはＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程や還元雰囲気中で高温（９００〜１２００℃程度）のファーネスアニール処理を行えば良い。
最終的な単結晶シリコン層１０６の膜厚は１０〜２００nm（好ましくは２０〜１００nm）とすれば良い。
次に、単結晶シリコン層１０６をパターニングして、後にＴＦＴの活性層となる島状シリコン層１０８を形成する。なお、本実施例では一つの島状シリコン層しか記載していないが、同一基板上に複数個が形成される。（図１（Ｆ））
以上の様にして、主表面が｛１１０｝面である島状シリコン層１０８が得られる。本願発明はこうして得られた島状シリコン層をＴＦＴの活性層として用い、同一基板上に複数のＴＦＴを形成することに特徴がある。
次に、ＴＦＴの形成方法について図２を用いて説明する。まず、図１（Ｆ）の状態までを完成させる。なお、図２（Ａ）において、支持基板２０１は実際には図１のシリコン基板１０４と埋め込み絶縁層１０７とに区別されるが、簡易的に一体化した状態で示す。また、図２（Ａ）の島状シリコン層２０２が図１（Ｆ）
の島状シリコン層１０８に相当する。
次に、熱酸化工程を行って島状シリコン層２０２の表面に１０nm厚の酸化シリコン膜２０３を形成する。この酸化シリコン膜２０３はゲート絶縁膜として機能する。ゲート絶縁膜２０３を形成したら、その上に導電性を有するポリシリコン膜を形成し、パターニングによりゲート配線２０４を形成する。（図２（Ａ））
なお、本実施例ではゲート配線としてＮ型導電性を持たせたポリシリコン膜を利用するが、材料はこれに限定されるものではない。特に、ゲート配線の抵抗を下げるにはタンタル、タンタル合金又はタンタルと窒化タンタルとの積層膜等の金属膜を用いることも有効である。さらに低抵抗なゲート配線を狙うならば銅や銅合金を用いても有効である。
図２（Ａ）の状態が得られたら、Ｎ型導電性又はＰ型導電性を付与する不純物を添加して不純物領域２０５を形成する。この時の不純物濃度で後にＬＤＤ領域の不純物濃度が決定する。本実施例では１×１０18atoms/cm3の濃度で砒素を添加するが、不純物も濃度も本実施例に限定される必要はない。
次に、ゲート配線の表面に５〜１０nm程度の薄い酸化シリコン膜２０６を形成する。これは熱酸化法やプラズマ酸化法を用いて形成すれば良い。この酸化シリコン膜２０６の形成には、次のサイドウォール形成工程でエッチングストッパーとして機能させる目的がある。
エッチングストッパーとなる酸化シリコン膜２０６を形成したら、窒化シリコン膜を形成してエッチバックを行い、サイドウォール２０７を形成する。こうして図２（Ｂ）の状態を得る。
なお、本実施例ではサイドウォール２０７として窒化シリコン膜を用いたが、ポリシリコン膜やアモルファスシリコン膜を用いることもできる。勿論、ゲート配線の材料が変われば、それに応じてサイドウォールとして用いることのできる材料の選択幅も広がることは言うまでもない。
次に、再び先程と同一導電型の不純物を添加する。この時に添加する不純物濃度は先程の工程よりも高い濃度とする。本実施例では不純物として砒素を用い、濃度は１×１０21atoms/cm3とするがこれに限定する必要はない。この不純物の添加工程によりソース領域２０８、ドレイン領域２０９、ＬＤＤ領域２１０及びチャネル形成領域２１１が画定する。（図２（Ｃ））
こうして各不純物領域が形成されたらファーネスアニール、レーザーアニール又はランプアニール等の手段により不純物の活性化を行う。
次に、ゲート配線２０４、ソース領域２０８及びドレイン領域２０９の表面に形成された酸化シリコン膜を除去し、それらの表面を露呈させる。そして、５nm程度のコバルト膜２１２を形成して熱処理工程を行う。この熱処理によりコバルトとシリコンとの反応が起こり、シリサイド層（コバルトシリサイド層）２１３が形成される。（図２（Ｄ））
この技術は公知のサリサイド技術である。従って、コバルトの代わりにチタンやタングステンを用いても構わないし、熱処理条件等は公知技術を参考にすれば良い。本実施例ではランプアニールを用いて熱処理工程を行う。
こうしてシリサイド層２１３を形成したら、コバルト膜２１２を除去する。その後、１μm厚の層間絶縁膜２１４を形成する。層間絶縁膜２１４としては、酸化シリコン膜、窒化シリコン膜もしくは酸化窒化シリコン膜などの無機絶縁膜又はポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などの有機樹脂絶縁膜を用いれば良い。また、これらの無機絶縁膜または有機樹脂絶縁膜を積層しても良い。
次に、層間絶縁膜２１４にコンタクトホールを形成してアルミニウムを主成分とする材料でなるソース配線２１５及びドレイン配線２１６を形成する。最後に素子全体に対して水素雰囲気中で３００℃２時間のファーネスアニールを行い、水素化を完了する。
こうして、図２（Ｅ）に示す様なＴＦＴが得られる。なお、本実施例で説明した構造は一例であって本願発明を適用しうるＴＦＴ構造はこれに限定されない。
従って、公知のあらゆる構造のＴＦＴに対して適用可能である。また、本実施例の工程条件は一例であり、本願発明の本質部分以外は実施者が適宜最適な条件を設定すれば良い。
また、本実施例ではＮチャネル型ＴＦＴを例にとって説明したが、Ｐチャネル型ＴＦＴを作製することも容易である。さらに同一基板上にＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを形成して相補的に組み合わせ、ＣＭＯＳ回路を形成することも可能である。
さらに、図２（Ｅ）の構造においてドレイン配線２１６と電気的に接続する画素電極（図示せず）を公知の手段で形成すればアクティブマトリクス型表示装置の画素スイッチング素子を形成することも容易である。
即ち、本願発明は液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ（エレクトロクロミクス）表示装置又は光電変換装置（光センサ）等に代表される電気光学装置の作製方法としても非常に有効な技術である。
本願発明では、主表面が｛１１０｝面である単結晶シリコン基板を用いて実施例１とは異なるＳＯＩ基板を作製し、それを用いて半導体装置を作製した場合例について説明する。具体的にはＥＬＴＲＡＮと呼ばれる技術を用いる場合を説明する。
まず、主表面（結晶面）が｛１１０｝面である単結晶シリコン基板３０１を用意する。次に、その主表面を陽極化成することにより多孔質シリコン層３０２を形成する。陽極化成工程はフッ酸とエタノールの混合溶液中で行えば良い。多孔質シリコン層３０２は柱状の表面孔が表面密度にして１０11個/cm3程度設けられた単結晶シリコン層と考えられ、単結晶シリコン基板３０１の結晶状態（配向性等）をそのまま受け継ぐ。なお、ＥＬＴＲＡＮ法自体が公知であるので詳細な説明はここでは省略する。
そして、その多孔質シリコン層３０２を形成したら、還元雰囲気中で９００〜１２００℃（好ましくは１０００〜１１５０℃）の温度範囲の熱処理工程を行ことが好ましい。本実施例では水素雰囲気中で１０５０℃、２時間の加熱処理を行う。
還元雰囲気としては水素雰囲気、アンモニア雰囲気、水素又はアンモニアを含む不活性雰囲気（水素と窒素又は水素とアルゴンの混合雰囲気など）が望ましいが、不活性雰囲気でも結晶性珪素膜の表面の平坦化は可能である。しかし、還元作用を利用して自然酸化膜の還元を行うとエネルギーの高いシリコン原子が多く発生し、結果的に平坦化効果が高まるので好ましい。
ただし、特に注意が必要なのは雰囲気中に含まれる酸素又は酸素化合物（例えばＯＨ基）の濃度を１０ppm以下（好ましくは１ppm以下）にしておくことである。さもないと水素による還元反応が起こらなくなってしまう。
この時、多孔質シリコン層３０２の表面近傍では表面孔がシリコン原子の移動によって閉塞され、非常に平坦なシリコン表面が得られる。
次に、多孔質シリコン層３０２上に単結晶シリコン層３０３をエピタキシャル成長させる。この時、エピタキシャル成長させた単結晶シリコン層３０３は単結晶シリコン基板３０１の結晶構造をそのまま反映するので、主表面が｛１１０｝面となる。また、膜厚は１０〜２００nm（好ましくは２０〜１００nm）とすれば良い。（図３（Ａ））
次に、単結晶シリコン層３０３を酸化して酸化シリコン層３０４を形成する。
形成方法としては、熱酸化、プラズマ酸化、レーザー酸化などを用いることが可能である。このとき、単結晶シリコン層３０５が残存する。（図３（Ｂ））
次に、支持基板として表面に酸化シリコン層を設けた多結晶シリコン基板３０６を用意する。勿論、表面に絶縁膜を設けたセラミックス基板、石英基板、ガラスセラミックス基板を用いても良い。
こうして単結晶シリコン基板３０１と支持基板（多結晶シリコン基板３０６）の準備が完了したら、互いの主表面を向かい合わせる形で両基板を貼り合わせる。この場合、互いの基板に設けられた酸化シリコン層が接着剤の役目を果たす。
（図３（Ｃ））
貼り合わせが終了したら、次に１０５０〜１１５０℃の温度で熱処理工程を行い、酸化シリコン同士でなる貼り合わせ界面の安定化を行う。本実施例ではこの熱処理工程を１１００℃、２時間で行う。なお、図３（Ｃ）において点線で示されているのは完全に接着された貼り合わせ界面である。また、両基板に設けられた酸化シリコン層は熱処理により一体化して埋め込み絶縁層３０７となる。
次に、ＣＭＰ等の機械的な研磨により単結晶シリコン基板３０１を裏面側から研削し、多孔質シリコン層３０２が露呈したところで研削工程を終了する。こうして図３（Ｄ）の状態を得る。
次に、多孔質シリコン層３０２をウェットエッチングして選択的に除去する。
用いるエッチャントはフッ酸水溶液と過酸化水素水溶液との混合溶液が良い。４９％ＨＦと３０％Ｈ2Ｏ2を１：５で混合した溶液は、単結晶シリコン層と多孔質シリコン層との間で１０万倍以上の選択比を持つことが報告されている。
こうして図３（Ｅ）の状態が得られる。この状態では多結晶シリコン基板３０６上に埋め込み絶縁層３０７が設けられ、その上に単結晶シリコン層３０８が形成されている。
この時点でＳＯＩ基板は完成しているのだが、単結晶シリコン層３０８の表面には微小な凹凸が存在するので、水素雰囲気中で熱処理工程を行い、平坦化を施すことが望ましい。この平坦化現象は前述した様に自然酸化膜を還元することによるシリコン原子の増速表面拡散によるものである。
なおこの時、水素原子によって単結晶シリコン層３０８中に含まれるボロン（Ｐ型シリコン基板に含まれていたもの）が気相中へと離脱する効果もあるので不純物の低減にも有効である。
次に、得られた単結晶シリコン層３０８をパターニングして島状シリコン層３０９を形成する。なお、図面上では一つしか記載していないが、複数個を形成しても良いことは言うまでもない。
この後は、実施例１において図２を用いて説明したのと同様の工程によってＴＦＴを作製することができる。また、他の公知の手段を用いてＴＦＴを形成しても良い。本実施例では詳細な説明を省略する。
本願発明では、主表面が｛１１０｝面である単結晶シリコン基板を用いて実施例１、実施例２とは異なるＳＯＩ基板を作製し、それを用いて半導体装置を作製した場合例について説明する。具体的にはＳＩＭＯＸと呼ばれるＳＯＩ基板を作製する場合を説明する。
図４（Ａ）において、４０１は単結晶シリコン基板である。本実施例では、まず単結晶シリコン基板４０１に対して酸素イオンを添加し、所定の深さに酸素含有層４０２を形成する。酸素イオンは１×１０18atoms/cm2程度のドーズ量で添加すれば良い。
また、この時、｛１１０｝面は原子密度が小さいため、酸素イオンとシリコン原子との衝突確率は小さいものとなる。即ち、酸素を添加することによるシリコン表面のダメージを最小限に抑えることができる。勿論、イオン添加中に基板温度を４００〜６００℃にすることでさらにダメージを低減することができる。
次に、８００〜１２００℃の温度で熱処理を行い、酸素含有層４０２を埋め込み絶縁層４０３に変化させる。酸素含有層４０２の深さ方向の幅はイオン添加時の酸素イオンの分布で決まっており、裾をひくような分布を持っているが、この熱処理工程により単結晶シリコン基板４０１と埋め込み絶縁層４０３との界面は非常に急峻なものとなる。（図４（Ｂ））
この埋め込み絶縁層４０３の膜厚は１０〜５００nm（代表的には２０〜５０nm）とする。２０〜５０nmといった薄い埋め込み絶縁層を実現できるのは単結晶シリコン基板４０１と埋め込み絶縁層４０３の界面が安定に接合されているからであり、それは主表面が｛１１０｝面である単結晶シリコン基板を単結晶シリコン層の形成材料として用いるからに他ならない。
こうして埋め込み絶縁層４０３が形成されると、埋め込み絶縁層４０３の上には単結晶シリコン層４０４が残存する。即ち、本実施例では主表面が｛１１０｝面である単結晶シリコン基板を用いるため、埋め込み絶縁層を形成した後に得られる単結晶シリコン層４０４も主表面（結晶面）が｛１１０｝面となる。なお、単結晶シリコン層４０４の膜厚は１０〜２００nm（好ましくは２０〜１００nm）
となる様に調節すれば良い。
こうして単結晶シリコン層４０４が得られたら、パターニングして島状シリコン層４０５を得る。島状シリコン層は複数形成しても構わない。
この後は、実施例１において図２で説明した工程に従って複数のＴＦＴを完成すれば良い。また、他の公知の手段を用いてＴＦＴを形成しても良い。本実施例では詳細な説明を省略する。
本実施例では、本願発明の半導体装置として反射型液晶表示装置の例を図５に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
図５（Ａ）において１１は絶縁表面を有する基板、１２は画素マトリクス回路、１３はソースドライバー回路、１４はゲイトドライバー回路、１５は対向基板、１６はＦＰＣ（フレキシブルプリントサーキット）、１７は信号処理回路である。信号処理回路１７としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、ガラス基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置などの他の電気光学装置に本願発明を用いることも可能である。
ここで図５（Ａ）のドライバー回路１３、１４を構成する回路の一例を図５（Ｂ）に示す。なお、ＴＦＴ部分については既に実施例１で説明しているので、ここでは必要箇所のみの説明を行うこととする。
図５（Ｂ）において、５０１、５０２はＮチャネル型ＴＦＴ、５０３はＰチャネル型ＴＦＴであり、５０１と５０３のＴＦＴでＣＭＯＳ回路を構成している。
５０４は窒化シリコン膜／酸化シリコン膜／樹脂膜の積層膜でなる絶縁層、その上にはチタン配線５０５が設けられ、前述のＣＭＯＳ回路とＴＦＴ５０２とが電気的に接続されている。チタン配線はさらに樹脂膜でなる絶縁層５０６で覆われている。二つの絶縁層５０４、５０６は平坦化膜としての機能も有している。
また、図５（Ａ）の画素マトリクス回路１２を構成する回路の一部を図５（Ｃ）に示す。図５（Ｃ）において、５０７はダブルゲート構造のＮチャネル型ＴＦＴでなる画素ＴＦＴであり、画素領域内に大きく広がる様にしてドレイン配線５０８が形成されている。
その上には絶縁層５０４が設けられ、その上にチタン配線５０５が設けられている。この時、絶縁層５０４の一部には凹部が落とし込み部が形成され、最下層の窒化シリコン及び酸化シリコンのみが残される。これによりドレイン配線５０８とチタン配線５０５との間で補助容量が形成される。
また、画素マトリクス回路内に設けられたチタン配線５０５はソース・ドレイン配線と後の画素電極との間において電界遮蔽効果をもたらす。さらに、複数設けられた画素電極間の隙間ではブラックマスクとしても機能する。
そして、チタン配線５０５を覆って絶縁層５０６が設けられ、その上に反射性導電膜でなる画素電極５０９が形成される。勿論、画素電極５０９の表面に反射率を上げるための工夫をなしても構わない。
また、実際には画素電極５０９の上に配向膜や液晶層が設けられるが、ここでの説明は省略する。
本願発明を用いて以上の様な構成でなる反射型液晶表示装置を作製することができる。勿論、公知の技術と組み合わせれば容易に透過型液晶表示装置（但し、支持基板として透光性基板を用いた場合に限る）を作製することもできる。さらに、公知の技術と組み合わせればアクティブマトリクス型のＥＬ表示装置も容易に作製することができる。
なお、本実施例の電気光学装置を作製するにあたって、実施例１〜実施例３のいずれのＳＯＩ基板を用いても構わない。
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
図６に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２１、ＲＡＭ２２、クロックコントローラ２３、キャッシュメモリー２４、キャッシュコントローラ２５、シリアルインターフェース２６、Ｉ／Ｏポート２７等から構成される。
勿論、図６に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはＩＣ（Integrated Circuit）２８である。ＩＣ２８は半導体チップ２９上に形成された集積化回路をセラミック等で保護した機能回路である。
そして、その半導体チップ２９上に形成された集積化回路（半導体回路）を構成するのが本願発明の構造を有するＮチャネル型ＴＦＴ３０、Ｐチャネル型ＴＦＴ３１である。なお、基本的な回路はＣＭＯＳ回路を最小単位として構成することで消費電力を抑えることができる。
また、本実施例に示したマイクロプロセッサは様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。
なお、本実施例の半導体回路を作製するにあたって、実施例１〜実施例３のいずれのＳＯＩ基板を用いても構わない。
実施例４に示した電気光学装置や実施例５に示した半導体回路は、様々な電子機器に用いることができる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ＴＶ用ディスプレイ、パーソナルコンピュータ用ディスプレイ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、画像再生装置（ＤＶＤプレイヤー、ＣＤプレイヤー、ＭＤプレイヤー等）、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図７に示す。
図７（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
図７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
図７（Ｄ）はパーソナルコンピュータであり、本体２３０１、受像部２３０２、表示装置２３０３、キーボード２３０４等で構成される。本願発明は表示装置２３０４やその他の信号制御回路に用いることができる。
図７（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
図７（Ｆ）は電子書籍であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６で構成される。本発明は表示装置２５０２、２５０３やその他の信号制御回路に適用することができる。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本実施例は、実施例２の変形例であり、図３のＥＬＴＲＡＮ法を用いる際に、多孔質シリコン層３０２の形成方法を改良した例を示す。
図３（Ａ）の工程ではフッ酸とエタノールの混合溶液中で陽極化成処理を行って多孔質シリコン層３０２を形成している。このとき、陽極化成処理は一定の電流密度で行っているが、本実施例では電流密度を陽極化成処理の途中で切り換えることを特徴とする。
具体的には、陽極化成処理の途中で与える電流密度を上げ、それまでに形成された多孔質シリコン層（第１多孔質シリコン層）よりも個々の孔の径が大きい第２の多孔質シリコン層を形成する。
本実施例の場合、図３（Ｃ）の状態の多孔質シリコン層（第１多孔質シリコン層と第２多孔質シリコン層との積層体）に衝撃を与えると、多孔質シリコン層３０２は第１多孔質シリコン層と第２多孔質シリコン層との界面に沿って分断される。即ち、図３（Ｄ）に示したような研磨工程（研削工程）を行う必要がない。
従って、本実施例に従えば、一つのＳＯＩ基板を作製するのに二枚の半導体基板を必要としないため、大幅に製造コストを低減することができる。
なお、本実施例に従ってＳＯＩ基板を作製したら、実施例１の工程に従って、主表面が｛１１０｝面の単結晶シリコン層でなる活性層を有するＴＦＴを形成すれば良い。また、本実施例を用いて作製されたＴＦＴは実施例４の電気光学装置または実施例５の半導体回路に用いることができる。また、そうして作製された電気光学装置や半導体回路は、実施例６の電子機器に用いることができる。

Claims (20)

  1. 支持基板と、
    前記支持基板上の酸化シリコン膜と、
    前記酸化シリコン膜上の主表面が｛１１０｝面である単結晶シリコン層とを有し、
    前記単結晶シリコン層は、主表面が｛１１０｝面である単結晶シリコン基板上に前記酸化シリコン膜を形成し、前記酸化シリコン膜を介して前記単結晶シリコン基板に水素を添加して水素含有層を形成し、前記酸化シリコン膜を間に挟んで前記単結晶シリコン基板と前記支持基板とを接合し、前記酸化シリコン膜を間に挟んで前記単結晶シリコン層が前記支持基板上に残るように、熱処理により前記水素含有層に沿って前記単結晶シリコン基板を分断し、前記単結晶シリコン層の表面を平坦化して前記単結晶シリコン層の厚さを１０〜２００ｎｍとして作製されたものであることを特徴とするＳＯＩ基板。
  2. 支持基板と、
    前記支持基板上の第１の酸化シリコン膜と、
    前記第１の酸化シリコン膜上の第２の酸化シリコン膜と、
    前記第２の酸化シリコン膜上の主表面が｛１１０｝面である単結晶シリコン層とを有し、
    前記単結晶シリコン層は、前記支持基板上に前記第１の酸化シリコン膜を形成し、主表面が｛１１０｝面である単結晶シリコン基板上に前記第２の酸化シリコン膜を形成し、前記第２の酸化シリコン膜を介して前記単結晶シリコン基板に水素を添加して水素含有層を形成し、前記第１の酸化シリコン膜及び前記第２の酸化シリコン膜を間に挟んで前記単結晶シリコン基板と前記支持基板とを接合し、前記第１の酸化シリコン膜及び前記第２の酸化シリコン膜を間に挟んで前記単結晶シリコン層が前記支持基板上に残るように、熱処理により前記水素含有層に沿って前記単結晶シリコン基板を分断し、前記単結晶シリコン層の表面を平坦化して前記単結晶シリコン層の厚さを１０〜２００ｎｍとして作製されたものであることを特徴とするＳＯＩ基板。
  3. 請求項１において、前記酸化シリコン膜は、前記単結晶シリコン基板に熱酸化処理を行って形成された膜厚が２０〜５０ｎｍである酸化シリコン膜であることを特徴とするＳＯＩ基板。
  4. 請求項２において、前記第２の酸化シリコン膜は、前記単結晶シリコン基板に熱酸化処理を行って形成された膜厚が２０〜５０ｎｍである酸化シリコン膜であることを特徴とするＳＯＩ基板。
  5. 請求項１乃至請求項４のいずれか一において、
    前記支持基板は、シリコン基板、多結晶シリコン基板、セラミックス基板、石英基板、又はガラス基板であることを特徴とするＳＯＩ基板。
  6. 主表面が｛１１０｝面である単結晶シリコン基板上に酸化シリコン膜を形成し、
    前記酸化シリコン膜を介して前記単結晶シリコン基板に水素を添加して水素含有層を形成し、
    前記酸化シリコン膜を間に挟んで、前記単結晶シリコン基板と、支持基板とを接合し、
    前記酸化シリコン膜を間に挟んで単結晶シリコン層が前記支持基板上に残るように、熱処理により前記水素含有層に沿って前記単結晶シリコン基板を分断し、
    前記単結晶シリコン層の表面を平坦化して前記単結晶シリコン層の厚さを１０〜２００ｎｍとすることを特徴とするＳＯＩ基板の作製方法。
  7. 請求項６において、
    前記支持基板は、シリコン基板、多結晶シリコン基板、セラミックス基板、石英基板、又はガラス基板であることを特徴とするＳＯＩ基板の作製方法。
  8. 請求項６または請求項７において、前記単結晶シリコン基板に熱酸化処理を行い、膜厚が２０〜５０ｎｍである前記酸化シリコン膜を形成することを特徴とするＳＯＩ基板の作製方法。
  9. 請求項６乃至請求項８のいずれか一において、
    前記単結晶シリコン層の表面をＣＭＰ法により平坦化することを特徴とするＳＯＩ基板の作製方法。
  10. 請求項６乃至請求項９のいずれか一において、
    前記支持基板の表面に酸化シリコン膜を有し、
    前記単結晶シリコン基板と前記支持基板の接合は、前記単結晶シリコン基板上に形成された酸化シリコン膜と、前記支持基板の表面の酸化シリコン膜の接合によって行われることを特徴とするＳＯＩ基板の作製方法。
  11. 支持基板と、
    前記支持基板上の酸化シリコン膜と、
    前記酸化シリコン膜上の主表面が｛１１０｝面である島状のシリコン層と、
    前記島状のシリコン層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート配線と、を有し、
    前記島状のシリコン層は、主表面が｛１１０｝面である単結晶シリコン基板上に前記酸化シリコン膜を形成し、前記酸化シリコン膜を介して前記単結晶シリコン基板に水素を添加して水素含有層を形成し、前記酸化シリコン膜を間に挟んで前記単結晶シリコン基板と前記支持基板とを接合し、前記酸化シリコン膜を間に挟んで単結晶シリコン層が前記支持基板上に残るように、熱処理により前記水素含有層に沿って前記単結晶シリコン基板を分断し、前記単結晶シリコン層の表面を平坦化して、前記単結晶シリコン層の厚さを１０〜２００ｎｍとし、前記単結晶シリコン層をパターニングして作製されたものであることを特徴とする半導体装置。
  12. 支持基板と、
    前記支持基板上の第１の酸化シリコン膜と、
    前記第１の酸化シリコン膜上の第２の酸化シリコン膜と、
    前記第２の酸化シリコン膜上の主表面が｛１１０｝面である島状のシリコン層と、
    前記島状のシリコン層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート配線と、を有し、
    前記島状のシリコン層は、前記支持基板上に前記第１の酸化シリコン膜を形成し、主表面が｛１１０｝面である単結晶シリコン基板上に前記第２の酸化シリコン膜を形成し、前記第２の酸化シリコン膜を介して前記単結晶シリコン基板に水素を添加して水素含有層を形成し、前記第１の酸化シリコン膜及び前記第２の酸化シリコン膜を間に挟んで前記単結晶シリコン基板と前記支持基板とを接合し、前記第１の酸化シリコン膜及び前記第２の酸化シリコン膜を間に挟んで単結晶シリコン層が前記支持基板上に残るように、熱処理により前記水素含有層に沿って前記単結晶シリコン基板を分断し、前記単結晶シリコン層の表面を平坦化して前記単結晶シリコン層の厚さを１０〜２００ｎｍとし、前記単結晶シリコン層をパターニングして作製されたものであることを特徴とする半導体装置。
  13. 請求項１１において、前記酸化シリコン膜は、前記単結晶シリコン基板に熱酸化処理を行って形成された膜厚が２０〜５０ｎｍである酸化シリコン膜であることを特徴とする半導体装置。
  14. 請求項１２において、前記第２の酸化シリコン膜は、前記単結晶シリコン基板に熱酸化処理を行って形成された膜厚が２０〜５０ｎｍである酸化シリコン膜であることを特徴とする半導体装置。
  15. 請求項１１乃至請求項１４のいずれか一において、
    前記支持基板は、シリコン基板、多結晶シリコン基板、セラミックス基板、石英基板、又はガラス基板であることを特徴とする半導体装置。
  16. 主表面が｛１１０｝面である単結晶シリコン基板上に酸化シリコン膜を形成し、
    前記酸化シリコン膜を介して前記単結晶シリコン基板に水素を添加して水素含有層を形成し、
    前記酸化シリコン膜を間に挟んで、前記単結晶シリコン基板と、支持基板とを接合し、
    前記酸化シリコン膜を間に挟んで単結晶シリコン層が前記支持基板上に残るように、熱処理により前記水素含有層に沿って前記単結晶シリコン基板を分断し、
    前記単結晶シリコン層を用いて、薄膜トランジスタの活性層となる島状シリコン層を形成し、
    前記島状シリコン層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート配線を形成し、
    前記島状シリコン層の厚さは１０〜２００ｎｍであることを特徴とする半導体装置の作製方法。
  17. 請求項１６において、
    前記支持基板は、シリコン基板、多結晶シリコン基板、セラミックス基板、石英基板、又はガラス基板であることを特徴とする半導体装置の作製方法。
  18. 請求項１６または請求項１７において、前記単結晶シリコン基板に熱酸化処理を行い、膜厚が２０〜５０ｎｍである前記酸化シリコン膜を形成することを特徴とする半導体装置の作製方法。
  19. 請求項１６乃至請求項１８のいずれか一において、
    前記単結晶シリコン層の表面をＣＭＰ法により平坦化することを特徴とする半導体装置の作製方法。
  20. 請求項１６乃至請求項１９のいずれか一において、
    前記支持基板の表面に酸化シリコン膜を有し、
    前記単結晶シリコン基板と前記支持基板の接合は、前記単結晶シリコン基板上に形成された酸化シリコン膜と、前記支持基板の表面の酸化シリコン膜の接合によって行われることを特徴とする半導体装置の作製方法。
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